WO2011024481A1 - ダイレクトサンプリング回路及び受信機 - Google Patents

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WO2011024481A1
WO2011024481A1 PCT/JP2010/005325 JP2010005325W WO2011024481A1 WO 2011024481 A1 WO2011024481 A1 WO 2011024481A1 JP 2010005325 W JP2010005325 W JP 2010005325W WO 2011024481 A1 WO2011024481 A1 WO 2011024481A1
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WO
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circuit
direct sampling
sampling circuit
signal
switch
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Application number
PCT/JP2010/005325
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English (en)
French (fr)
Inventor
森下陽平
齊藤典昭
Original Assignee
パナソニック株式会社
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Publication date
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H15/00—Transversal filters
    • H03H15/02—Transversal filters using analogue shift registers
    • H03H15/023—Transversal filters using analogue shift registers with parallel-input configuration
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04B—TRANSMISSION
    • H04B1/00—Details of transmission systems, not covered by a single one of groups H04B3/00 - H04B13/00; Details of transmission systems not characterised by the medium used for transmission
    • H04B1/0003—Software-defined radio [SDR] systems, i.e. systems wherein components typically implemented in hardware, e.g. filters or modulators/demodulators, are implented using software, e.g. by involving an AD or DA conversion stage such that at least part of the signal processing is performed in the digital domain
    • H04B1/0007—Software-defined radio [SDR] systems, i.e. systems wherein components typically implemented in hardware, e.g. filters or modulators/demodulators, are implented using software, e.g. by involving an AD or DA conversion stage such that at least part of the signal processing is performed in the digital domain wherein the AD/DA conversion occurs at radiofrequency or intermediate frequency stage

Definitions

  • the present invention relates to a direct sampling circuit and a receiver, and more particularly to a direct sampling circuit and a receiver that perform reception signal processing such as frequency conversion and filter processing by discrete time analog processing.
  • Patent Document 1 In order to reduce the size and power consumption of wireless receivers and to integrate an analog signal processing unit and a digital signal processing unit, a configuration for directly receiving and processing high-frequency signals in discrete time is known. (For example, refer to Patent Document 1 and Non-Patent Document 1).
  • FIG. 1 is a diagram showing an overall configuration of a direct sampling circuit disclosed in Patent Document 1.
  • FIG. 2 is a time chart showing control signals input to the circuit of FIG.
  • the direct sampling circuit in FIG. 1 converts the frequency of the received analog RF (Radio Frequency) signal using a multi-tap direct sampling mixer and converts it to a discrete-time analog signal.
  • a filter characteristic that is a product of a FIR (Finite Impulse Response) filter and an IIR (Infinite Impulse Response) filter is realized by charge transfer between a plurality of capacitors included in the circuit of FIG. .
  • the characteristics near the passband are determined by the secondary IIR filter characteristics.
  • FIG. 3A shows a narrowband frequency characteristic in the vicinity of the passband (800 MHz) of the frequency characteristic shown in FIG. 3B.
  • FIG. 4 is a diagram showing an overall configuration of the direct sampling circuit disclosed in Patent Document 2.
  • the frequency characteristic is asymmetric with respect to the LO frequency, and is a characteristic that enables image removal.
  • FIG. 6 is a diagram illustrating a configuration of a discrete-time direct sampling mixer disclosed in Patent Document 3.
  • the attenuation pole is set at a position symmetrical to the LO frequency as shown in FIGS. 8A and 8B. It is possible.
  • the maximum gain is obtained when the LO frequency matches the RF input frequency. Therefore, it is difficult to realize only frequency characteristics that are substantially symmetrical with respect to the LO frequency, and the direct sampling circuit is not suitable for image removal.
  • the direct sampling circuit adopting the configuration as shown in FIG. 4 can realize a frequency characteristic asymmetric with respect to the LO frequency and can perform image removal.
  • parameters that can change the frequency characteristic is defined by the capacitance ratio between history capacitor C H and the rotation capacitor C R.
  • the position where the gain is maximized and the cutoff frequency are determined by these two parameters and cannot be set independently, so that it is difficult to obtain a sufficient image suppression ratio.
  • FIG. 9 is a diagram illustrating the generation principle of unnecessary spurious.
  • unnecessary spurious it is necessary to take a measure such as separately preparing a filter for removing the spurious, and it is not possible to reduce cost and space. Further, in the above conventional technique, it is necessary to prepare a large number of clocks having different timings and periods of high.
  • An object of the present invention is to provide a direct sampling circuit and a receiver having good frequency characteristics with a relatively simple configuration and a simple clock.
  • the direct sampling circuit includes a clock generation circuit that outputs a four-phase control signal corresponding to a carrier frequency period of an input signal, and the input signal is sampled into four systems according to the four-phase control signal.
  • a discrete-time circuit group having an IQ generation circuit that accumulates four sample values having different phases as charges, and first to fourth discrete time circuits in which each of the charges of the four sample values is shared.
  • Each of the first to fourth discrete time circuits includes a charge switch, a rotate capacitor connected to the IQ generation circuit via the charge switch, a dump switch, and the dump switch.
  • a buffer capacitor connected to the rotate capacitor via the charge switch, wherein the charge switch is one of the four-phase control signals.
  • ON / OFF control is performed using a control signal
  • the rotation capacitor shares the charge accumulated in the IQ generation circuit via the charge switch
  • the dump switch includes the control signal of the four phases.
  • On / off control is performed using a signal having a phase different from that of the control signal for on / off control of the charge switch, and the buffer capacitor forms an output value by sharing charge with the rotate capacitor via the dump switch.
  • the figure which shows an example of a structure of the conventional direct sampling circuit The figure which shows the timing chart of the control signal which inputs into the conventional direct sampling circuit Characteristic diagram showing an example of filter characteristics realized by a conventional direct sampling circuit
  • the figure which shows the timing chart of the control signal which inputs into the conventional direct sampling circuit Characteristic diagram showing an example of filter characteristics realized by a conventional direct sampling circuit Diagram for explaining the generation principle of unnecessary spurious 1 is a block diagram showing a configuration of a direct sampling receiver according to Embodiment 1 of the present invention.
  • FIG. 1 is a block diagram showing a configuration of a direct sampling circuit according to a first embodiment.
  • Connection diagram showing the configuration of the direct sampling circuit of the first embodiment FIG. 6 is a diagram illustrating a connection diagram of the IQ generation circuit according to the first embodiment and a timing chart of control signals.
  • FIG. 6 is a diagram illustrating a connection diagram of another IQ generation circuit according to the first embodiment and a timing chart of control signals;
  • FIG. 5 is a diagram illustrating a connection diagram of still another IQ generation circuit according to the first embodiment and a timing chart of control signals. Shows a timing chart of control signals LO 0 ⁇ LO 3 for clock generation circuit outputs
  • FIG. 12 shows an excerpt of the uppermost circuit corresponding to the I + signal in the configuration of the direct sampling circuit of FIG.
  • FIG. 15 shows how the switched connection of FIG. 15
  • FIG. 18 shows an excerpt of the uppermost circuit corresponding to the I + signal in the configuration of the direct sampling circuit of FIG.
  • the control signals LO 0, LO 1, LO 2 , LO 3 in turn goes high, shows how the switched connection of FIG.
  • FIG. 10 shows a configuration of the direct sampling receiver according to the present embodiment.
  • a direct sampling receiver 10 includes an antenna 11, a low noise amplifier (LNA) 12, a direct sampling circuit 13, a local frequency oscillator 14, and an A / D (Analog to Digital) conversion.
  • a processing unit 15 and a digital reception processing unit 16 are included.
  • the direct sampling receiver 10 receives the electromagnetic wave 21 transmitted at the carrier frequency fRF , and performs frequency conversion and filter processing on the received signal in discrete time to extract a desired signal component.
  • the direct sampling receiver 10 converts the digital signal into a digital signal, performs digital reception processing, and outputs the received data 27 obtained.
  • the antenna 11 receives an electromagnetic wave 21 transmitted at a carrier frequency f RF from a transmission station (not shown), and converts it into an analog RF signal 22.
  • the low noise amplifier 12 amplifies the analog RF signal 22 and outputs it as an analog RF signal 23.
  • the direct sampling circuit 13 receives the amplified analog RF signal 23 and the local frequency signal 24 as inputs.
  • the direct sampling circuit 13 outputs a baseband signal 25 from which only a desired signal component is extracted by performing frequency conversion on the analog RF signal 23 in a discrete time manner and performing filter processing.
  • the local frequency oscillating unit 14 generates and outputs a local frequency signal 24 used for sampling processing and frequency conversion processing to the direct sampling circuit 13.
  • the A / D conversion processing unit 15 quantizes the input baseband signal 25 into a digital value at a predetermined sampling frequency, and outputs a converted digital baseband signal 26.
  • the digital reception processing unit 16 performs predetermined digital reception processing such as demodulation processing and decoding processing using the input digital baseband signal 26, and outputs the received data 27 obtained thereby.
  • FIG. 11 shows a configuration of the direct sampling circuit 100 according to the present embodiment as a whole, and corresponds to the direct sampling circuit 13 in FIG.
  • the direct sampling circuit 100 includes an IQ generation circuit 101, a discrete time circuit group 102, and a clock generation circuit 103.
  • In + indicates an input RF signal (normal phase signal) input to the direct sampling circuit 100
  • In ⁇ indicates a signal (inverse phase signal) that is an antiphase signal of In +. Since the configurations of the IQ generation circuit 101 and the discrete-time circuit group 102 corresponding to the positive phase signal (In +) and the negative phase signal (In ⁇ ) are the same, the description will be given with the same reference numerals.
  • the IQ generation circuit 101 performs frequency conversion and filter processing by converting the voltage of the input RF signal into current and sampling the input RF signal every 90 degrees. That is, the IQ generation circuit 101 generates four sample values (I +, Q +, I ⁇ , Q ⁇ ) that are 90 degrees out of phase.
  • the discrete time circuit group 102 includes discrete time circuits 102-1 to 102-4 each having a rotate capacitor and a buffer capacitor. Then, the discrete time circuits 102-1 to 102-4 form output values by switching the charge sharing state between the rotate capacitor and the buffer capacitor. Each of the discrete time circuits 102-1 to 102-4 is connected to each of four systems of sample values (I +, Q +, I ⁇ , Q ⁇ ) output from the IQ generation circuit 101. Discrete time circuits 102-1 to 102-4 add filter characteristics based on charge sharing to sample values sampled as charges, and pass the charges to the output capacitors via switches and capacitors described later to form output values. .
  • FIG. 12 shows a more specific configuration of the direct sampling circuit 100.
  • the IQ generation circuit 101 includes a voltage-current converter (TA) 1011, sampling switches 1012-1 to 1012-4, and history capacitors 1013-1 to 1013-4.
  • TA voltage-current converter
  • Voltage-current converter (TA) 1011 converts the input signal from voltage to current and outputs it as an RF current.
  • Sampling switches 1012-1 to 1012-4 release RF currents to history capacitors 1013-1 to 1013-4 in accordance with the local frequency signal output from local frequency oscillator 14.
  • the history capacitors 1013-1 to 1013-4 accumulate electric charges supplied by the RF current sampled by the sampling switches 1012-1 to 1012-4.
  • Each of the discrete time circuits 102-1 to 102-4 includes a charge switch 1021, a rotate capacitor 1022, a dump switch 1023, a reset switch 1024, a precharge switch 1025, and a buffer capacitor 1026.
  • the charge switch 1021 is connected between the IQ generation circuit 101 and the rotation capacitor 1022 and controls on / off of the current to the rotation capacitor 1022.
  • the rotate capacitor 1022 is connected to the IQ generation circuit 101 via the charge switch 1021.
  • the dump switch 1023 is connected between the rotate capacitor 1022 and the buffer capacitor 1026 and controls on / off of the current to the buffer capacitor 1026.
  • the reset switch 1024 controls charge accumulation or discharge of the rotate capacitor 1022.
  • the precharge switch 1025 controls the potential of the rotate capacitor 1022.
  • the buffer capacitor 1026 is an output capacitor of the direct sampling circuit 100 and is connected to the rotate capacitor 1022 via the dump switch 1023.
  • the sampling switches 1012-2 to 1012-4, the charge switch 1021, the dump switch 1023, the reset switch 1024, and the precharge switch 1025 are configured by, for example, n-type FETs (Field Effect Transistor).
  • the n-type FET is turned on (conductive) when the gate voltage is high (high) and turned off (cut off) when the gate voltage is low (low).
  • the clock generation circuit 103 generates the control signals LO 0 , LO 1 , LO 2 , LO3 based on the reference local frequency signal obtained from the local frequency transmitter 14 (FIG. 10). The clock generation circuit 103 supplies these control signals to the IQ generation circuit 101 and the discrete time circuit group 102.
  • FIG. 13A to 13C show an example of the configuration of the IQ generation circuit 101 and a timing chart of the control signals LO 0 to LO 3 output from the clock generation circuit 103.
  • FIG. 13A to 13C show an example of the configuration of the IQ generation circuit 101 and a timing chart of the control signals LO 0 to LO 3 output from the clock generation circuit 103.
  • 13A shows a configuration of the IQ generation circuit 101 shown in FIG. 12 and a timing chart of the control signals LO 0 to LO 3 output from the clock generation circuit 103.
  • 13B and 13C show a configuration of another IQ generation circuit 101 different from that in FIG. 13A.
  • 13B and 13C show an example of a timing chart of the control signals LO 0 to LO 3 output from the clock generation circuit 103 when the IQ generation circuit 101 adopts the configuration.
  • sampling switches are connected in parallel to the voltage-current conversion circuit (TA), and one history capacitor is connected to each sampling switch.
  • the control signals LO 0 to LO 3 shown in FIG. 13A are signals whose time when they become high are shifted from each other, and the time when they are high is 1/4 of the desired RF signal cycle. That is, the clock generation circuit 103 generates four-phase control signals LO 0 to LO 3 shifted by 90 degrees by shifting the clock of 25% DUTY of a desired RF signal period by 90 degrees. Thus, the control signals LO 0 to LO 3 are four-phase signals having the same cycle as the desired RF signal cycle, a DUTY ratio of 25%, and a phase shifted by 1/4 cycle.
  • the IQ generation circuit 101 is configured to be supplied with control signals LO 0 to LO 3 having different timings at which the four sampling switches become high.
  • the IQ generation circuit 101 in FIG. 13B includes two sampling switches connected in series as one set, and four sampling switches are connected in parallel to the voltage-current conversion circuit (TA). One history capacitor is connected to each set of sampling switches.
  • Control signals LO 0 and LO 1 shown in FIG. 13B are signals having the same high and low times, and the period of LO 0 and LO 1 is 1 ⁇ 2 of the desired RF signal period.
  • the control signals LO 2 and LO 3 are signals having the same high time and low time, and the period coincides with a desired RF signal period. That is, the clock generation circuit 103 generates 50% DUTY normal-phase / reverse-phase clocks LO 0 and LO 1 having a period that is half of a desired RF signal period. Further, the clock generation circuit 103 generates 50% DUTY normal phase / reverse phase clocks LO 2 and LO 3 having a period that coincides with a desired RF signal period.
  • control signals LO 0 and LO 1 are two-phase signals having a 1 ⁇ 2 cycle of a desired RF signal cycle, a DUTY ratio of 50%, and a phase shift of 1 ⁇ 2 cycle.
  • LO 2 and LO 3 are two-phase signals having the same period as the desired RF signal period, a DUTY ratio of 50%, and a phase shift of 1 ⁇ 2 period.
  • the IQ generation circuit 101 in FIG. 13B is configured such that one of two switches arranged in series is supplied with LO 0 or LO 1 and the other is supplied with LO 2 or LO 3 . The same operation can be performed.
  • the IQ generation circuit 101 in FIG. 13C includes two voltage-current converters (TA) that convert an input RF signal into a positive-phase current signal and a negative-phase current signal. Two current signals are connected to each other.
  • TA voltage-current converters
  • the control signals LO 0 to LO 3 shown in FIG. 13C are signals that are shifted from each other in time when they become high, and the time during which they are high is 1 ⁇ 2 of the desired RF signal cycle.
  • the clock generation circuit 103 generates four-phase control signals LO 0 to LO 3 shifted by 90 degrees by shifting the 50% DUTY clock of the desired RF signal period by 90 degrees.
  • the control signals LO 0 to LO 3 are four-phase signals having the same cycle as the desired RF signal cycle, a DUTY ratio of 50%, and a phase shifted by 1/4 cycle.
  • the control signals LO 0 and LO 2 are supplied to the sampling switch through which the positive phase current signal passes, and the control signals LO 1 and LO 3 are supplied to the sampling switch through which the negative phase current signal passes. It is configured to be supplied. Accordingly, the IQ generation circuit 101 in FIG. 13C can perform the same operation as in FIG. 13A.
  • the IQ generation circuit 101 With the configuration shown in FIGS. 13A to 13C, the IQ generation circuit 101 generates four sample values (I +, Q +, I ⁇ , Q ⁇ ).
  • FIG. 14 shows a timing chart of the control signals LO 0 to LO 3 output from the clock generation circuit 103.
  • the control signals LO 0 , LO 1 , LO 2 , LO 3 are high during T 0 , T 1 , T 2 , T 3 , respectively.
  • each circuit corresponding to four sample values (I +, Q +, I ⁇ , Q ⁇ ) operates in the same manner with a delay of T LO / 4.
  • FIG. 15 is an excerpt of the uppermost circuit corresponding to the I + signal in the configuration of the direct sampling circuit 100 of FIG. 12, and the operation thereof will be described below.
  • FIGS. 16A to 16D show how the connections between the components shown in FIG. 15 are switched as the control signals LO 0 , LO 1 , LO 2 , LO 3 become high in order.
  • the operation will be described for each timing when the control signals LO 0 , LO 1 , LO 2 , LO 3 become high.
  • the input RF signal 23 is converted into an analog current signal by the voltage-current converter (TA) 1011.
  • TA voltage-current converter
  • Q in charge obtained when the input RF signal is converted into current by the voltage-current converter (TA) 1011.
  • Q ch indicates the charge stored in the history capacitor 1013-1 before the T LO time.
  • the history capacitor 1013-1 repeats charge sharing for each T LO.
  • Equation (3) If the potential formed after charge sharing in the current period T 0 is v 1 (n), the potential formed in the previous period T 0 can be described as v 1 (n ⁇ 1). Therefore, Q ch is expressed as in Equation (3).
  • the clock generation circuit 103 outputs a four-phase control signal with a 1 ⁇ 4 period phase shifted from the period of the carrier frequency of the input RF signal.
  • the IQ generation circuit 101 forms four sample values different in phase by 90 degrees by sampling the input RF signal.
  • the discrete time circuit group 102 includes discrete time circuits 102-1 to 102-4 connected to each of the four systems of sample values.
  • Each of the discrete time circuits 102-1 to 102-4 includes a rotate capacitor 1022 and a buffer capacitor 1026.
  • the output value is formed by switching the charge sharing state of the rotate capacitor 1022 and the buffer capacitor 1026 every quarter of the cycle of the carrier frequency of the input RF signal.
  • the IQ generation circuit 101 samples the input signal into four systems in accordance with the four-phase control signals, and accumulates the four system sample values having different phases as electric charges.
  • Each of the discrete time circuits 102-1 to 102-4 includes a charge switch 1021, a rotate capacitor 1022 connected to the IQ generation circuit 101 via the charge switch 1021, a dump switch 1023, and a rotate via the dump switch 1023.
  • a buffer capacitor 1026 is connected to the capacitor 1022.
  • the charge switch 1021 is on / off controlled using the same signal as the control signal obtained by sampling the charge sharing sample value among the four-phase control signals.
  • the rotate capacitor 1022 shares the charge accumulated in the IQ generation circuit 101 via the charge switch 1021.
  • the dump switch 1023 is on / off controlled using a signal having a phase different from that of the control signal for controlling the on / off of the charging switch 1021 among the four-phase control signals. Further, the buffer capacitor 1026 forms an output value by sharing charge with the rotate capacitor via the dump switch 1023.
  • each of discrete time circuits 102-1 to 102-4 includes only one rotate capacitor 1022 connected to buffer capacitor 1026. Therefore, it is possible to avoid the occurrence of spurious in the output value.
  • the IQ generation circuit 101 includes a voltage / current conversion circuit (TA) 1011 that converts an input signal from a voltage to a current and outputs the current as a current, and a sampling switch 1012 that samples and outputs the current into four systems according to the control signal.
  • TA voltage / current conversion circuit
  • -1 to 1012-4 and history capacitors 1013-1 to 1013-4 for accumulating four systems of charges supplied by the sampled current.
  • Each of the discrete time circuits 102-1 to 102-4 further includes a reset switch 1024 for controlling accumulation or discharging of the charge of the rotation capacitor 1022, and a precharge switch 1025 for controlling the potential of the rotation capacitor 1022. Then, in the order of the charge switch 1021, the dump switch 1023, the reset switch 1024, and the precharge switch 1025, each switch is ON / OFF controlled using a four-phase control signal.
  • the switches are turned on and off in the order of the charge switch 1021, the dump switch 1023, the reset switch 1024, and the precharge switch 1025 with a delay of 1 ⁇ 4 of the period of the carrier frequency of the input RF signal.
  • the reset switch 1024 grounds the charge remaining in the rotate capacitor 1022 and resets it.
  • each of the discrete time circuits 102-1 to 102-4 can determine the DC potential of the rotating capacitor 1022 by using the precharge switch 1025 using Vfb.
  • Vfb As described above, in this embodiment, after the rotation capacitor 1022 is reset once, a potential is applied to the rotation capacitor 1022. As a result, the rotate capacitor 1022 performs the next charge, so that the linearity can be improved by setting Vfb to an appropriate potential.
  • control signals LO 0 to LO 3 can be used for the four-phase control signal because the IQ generation circuit 101 samples four sample values (I +, Q +, I ⁇ , Q ⁇ ). .
  • the control signals LO 0 to LO 3 are control signals supplied from the clock generation circuit 103 to the sampling switches 1012-1 to 1012-4. This eliminates the need for a circuit for generating a new control signal.
  • the charging switch 1021 may be on / off controlled using any one of the four-phase control signals.
  • the transfer function in this case is different from the above equation (8).
  • the frequency characteristics are significantly higher than the frequency characteristics when the charge switch 1021 performs on / off control using the same signal as the control signal in which the sample value of the charge sharing charge is sampled among the four-phase control signals. It does not deteriorate. That is, the same effect as described above can be obtained.
  • FIG. 17 shows a configuration of the direct sampling circuit according to the present embodiment.
  • the direct sampling circuit 200 of FIG. 17 adopts a configuration further including an IQ coupling circuit 201 with respect to the direct sampling circuit 100 of FIG.
  • the same components as those in the direct sampling circuit 100 in FIG. 12 are assigned the same reference numerals as those in FIG.
  • the direct sampling circuit 200 includes an IQ generation circuit 101, an IQ coupling circuit 201, a discrete time circuit group 102, and a clock generation circuit 103.
  • the IQ coupling circuit 201 combines the four sample values by exchanging charges between the four sample values whose phases are shifted by 90 degrees, thereby realizing a complex coefficient in the denominator of the transfer function.
  • FIG. 18 shows a more specific configuration of the direct sampling circuit 200.
  • the IQ coupling circuit 201 includes a capacitor 2011. Note that the capacitor 2011 is hereinafter referred to as an imaginary capacitor in order to realize a complex coefficient in the denominator of the transfer function, as will be described later.
  • Discrete-time circuits 102-1 to 102-4 form output values by switching the charge sharing state among the rotating capacitor 1022, the buffer capacitor 1026, and the imaginary capacitor 2011 of the IQ coupling circuit 201.
  • FIG. 19 shows a timing chart of the control signals LO 0 to LO 3 output from the clock generation circuit 103.
  • the control signals LO 0 , LO 1 , LO 2 , LO 3 are high during T 0 , T 1 , T 2 , T 3 , respectively.
  • each circuit corresponding to four sample values (I +, Q +, I ⁇ , Q ⁇ ) operates in the same manner with a delay of T LO / 4.
  • FIG. 20 is a diagram in which the uppermost circuit corresponding to the I + signal is extracted from the configuration of the direct sampling circuit 200 of FIG. 18, and its operation will be described below.
  • FIG. 21A to FIG. 21D show how the connections between the components shown in FIG. 20 are switched as the control signals LO 0 , LO 1 , LO 2 , LO 3 become high in order.
  • the operation at the timing when the control signals LO 0 , LO 1 , LO 2 , LO 3 become high will be described.
  • the input RF signal 23 is converted into an analog current signal by the voltage-current converter (TA) 1011.
  • TA voltage-current converter
  • Q CHim indicates the charge stored in the imaginary capacitor 2011 before T LO / 4 hours.
  • the imaginary capacitor 2011 repeats charge sharing every T LO / 4. Therefore, as described above, if the potential formed after charge sharing in the current period T 0 is v 1 (n), the potential accumulated in the imaginary capacitor 2011 is ⁇ / of the current period T 0 . 2 is considered to be the previous potential.
  • the input RF signal in the current period T 0 is V in e j ⁇ t .
  • the IQ coupling circuit 201 combines four sample values having different phases.
  • Each of the discrete time circuits 102-1 to 102-4 switches the charge sharing state among the rotate capacitor 1022, the buffer capacitor 1026, and the IQ coupling circuit 201.
  • the rotation capacitor 1022 shares the charge accumulated in the IQ generation circuit 101 and the charge combined by the IQ coupling circuit 201 while the charge switch 1021 is turned on.
  • circuit element values that contribute to the change of the frequency characteristics in the direct sampling circuit 200 are four types of capacitance values of the history capacitors 1012-1 to 1012-4, the imaginary capacitor 2011, the rotate capacitor 1022, and the buffer capacitor 1026. Therefore, the degree of freedom in design is improved, and by adjusting the capacitance values of these four capacitors, the center shift amount, the cut-off frequency, and the gain can be controlled, and good frequency characteristics can be obtained.
  • FIG. 23 is a diagram showing another configuration equivalent to the direct sampling circuit 200 shown in FIG. FIG. 23 differs from FIG. 18 in that the IQ coupling circuit 201 further includes charge switches 2012 to 2015 in addition to the imaginary capacitor 2011. Further, the charge switches 2012 to 2015 are configured to be supplied with a four-phase control signal whose phase is shifted from the clock generation circuit 103.
  • the imaginary capacitor 2011 is always connected to the voltage-current converter (TA) 1011 through each of the charge switches 2012 to 2015 as in the configuration shown in FIG. Become. Therefore, connections between the components in the periods T 0 to T 3 are the same as those in FIGS. 21A to 21D.
  • FIG. 24 shows the configuration of the direct sampling circuit according to the present embodiment.
  • the direct sampling circuit 300 in FIG. 24 has the basic configuration of the direct sampling circuit 200 in FIG. 17, and common components are denoted by the same reference numerals as those in FIG. 17 and description thereof is omitted.
  • the IQ coupling circuit 301 is connected to both the positive and negative phase sample values. According to this configuration, the maximum gain frequency of the frequency characteristic can be shifted to the high frequency side.
  • IQ coupling circuit 301 realizes a negative complex coefficient in the denominator of the transfer function by combining these four sample values by exchanging charges between positive and negative sample values. To do.
  • FIG. 25 shows a more specific configuration of the direct sampling circuit 200.
  • IQ coupling circuits 301-1 and 301-2 constitute the IQ coupling circuit 301 in FIG.
  • Each of the IQ coupling circuits 301-1 and 301-2 includes an imaginary capacitor 3011 and charging switches 3012 to 3015.
  • the IQ coupling circuit 301-1 is charged by the imaginary capacitor 3011 through the charge switches 3012 and 3014, and the charge of the sampling values of the first and third systems positive phase, and the charge switches 3013 and 3015 through the second and fourth systems. Combines the charge of the negative phase sampling value.
  • the IQ coupling circuit 301-2 is charged by the imaginary capacitor 3011 through the charge switches 3012 and 3014, and the charge of the sampling values of the first and third systems and the second and fourth through the charge switches 3013 and 3015. Combines the charge of the sampling value of the system positive phase.
  • C H 40pF
  • C R 50fF
  • the maximum gain frequency of the frequency characteristic can be shifted to the high frequency side.
  • a complex transfer function can be realized by a simple circuit configuration and a control signal (reference), and thereby image removal can be performed.
  • the maximum gain frequency can be freely moved to the low frequency side or the high frequency side, so that the degree of freedom in design is greatly improved.
  • FIG. 27 shows a configuration of the direct sampling circuit according to the present embodiment.
  • a differential synthesis circuit is connected as an output unit 403 to the output side of the direct sampling circuit 401 corresponding to the second embodiment and the direct sampling circuit 402 corresponding to the third embodiment.
  • the output unit 403 is configured to output a difference between the I + output from the direct sampling circuit 401 and the I + output from the direct sampling circuit 402.
  • FIG. 27 shows a configuration in which only the I + outputs are connected to the output unit (differential synthesis circuit) 403.
  • the same characteristics as those of the I + outputs can be obtained by connecting the output unit (differential synthesis circuit) 403 to the I ⁇ , Q +, and Q ⁇ outputs in the same manner.
  • FIG. 28 shows a specific configuration of FIG. 28, the direct sampling circuit 401 corresponds to the direct sampling circuit 200 in FIG. 23, and the direct sampling circuit 402 corresponds to the direct sampling circuit 300 in FIG.
  • the output unit 403 outputs the difference between the I + output from the direct sampling circuit 401 and the I + output from the direct sampling circuit 402. In other words, the output unit 403 outputs the difference between the output of the direct sampling circuit 401 and the output of the direct sampling circuit 402 and the output in phase with the output of the direct sampling circuit 401.
  • the direct sampling circuit 401 and the direct sampling circuit 402 operate in the same manner as in the second and third embodiments, and can realize a transfer function represented by the following equation.
  • a polynomial can be generated in the numerator of the transfer function by dividing the sum of the first-order IIRs in the equation (16). That is, in this embodiment, it is possible to set zero to the numerator of the transfer function, and it is possible to attenuate a signal having a specific frequency.
  • the direct sampling circuit 401 is a circuit corresponding to the second embodiment
  • the direct sampling circuit 402 is a circuit corresponding to the third embodiment.
  • FIG. 29B shows a wideband frequency characteristic
  • FIG. 29A shows a narrowband frequency characteristic near the passband (800 MHz) of the frequency characteristic shown in FIG. 29B.
  • characteristic # 1 and characteristic # 2 are characteristics shifted in the direct sampling circuit 401 and the direct sampling circuit 402 to frequencies at which the gain is maximized.
  • characteristic # 3 which is the difference between characteristic # 1 and characteristic # 2 is the frequency characteristic of direct sampling circuit 400 according to the present embodiment.
  • an attenuation pole can be realized on one side of the frequency characteristic.
  • the output unit 403 outputs a difference between the output of the direct sampling circuit 401 and the output of the direct sampling circuit 402 and the output in phase with the output of the direct sampling circuit 401.
  • an attenuation pole is implement
  • FIG. 30 shows a configuration of the direct sampling circuit according to the present embodiment.
  • the direct sampling circuit 500 of FIG. 30 connects a synthesis circuit as an output unit 503 to the outputs of the direct sampling circuit 501 corresponding to the second embodiment and the direct sampling circuit 502 corresponding to the third embodiment.
  • the output unit 503 is configured to output the sum of the I + output of the direct sampling circuit 501 and the I ⁇ output of the direct sampling circuit 502.
  • FIG. 30 shows a configuration in which only the I + output and the I ⁇ output are connected to the output unit (synthesis circuit) 503.
  • the output unit (synthesizing circuit) 503 is similarly connected to the I ⁇ output and the I + output, the Q + output and the Q ⁇ output, the Q ⁇ output and the Q + output, thereby outputting the I + output and the I ⁇ output. It is possible to obtain the same characteristics as in the case of connecting to the portion 503.
  • FIG. 31 shows a specific configuration of FIG.
  • a direct sampling circuit 501 corresponds to the direct sampling circuit 200 of FIG. 23
  • a direct sampling circuit 502 corresponds to the direct sampling circuit 300 of FIG.
  • the output unit 503 outputs the sum of the I + output from the direct sampling circuit 501 and the I ⁇ output from the direct sampling circuit 502. In other words, the output unit 503 outputs the sum of the output of the direct sampling circuit 501 and the output of the direct sampling circuit 502 and the output of the opposite phase out of the outputs of the direct sampling circuit 502.
  • the direct sampling circuit 501 and the direct sampling circuit 502 operate in the same manner as in the second and third embodiments, and can realize a transfer function represented by the following equation.
  • the direct sampling circuit 501 is a circuit corresponding to the second embodiment
  • the direct sampling circuit 502 is a circuit corresponding to the third embodiment.
  • FIG. 32B shows a wideband frequency characteristic
  • FIG. 32A shows a narrowband frequency characteristic near the passband (800 MHz) of the frequency characteristic shown in FIG. 32B.
  • characteristic # 1 and characteristic # 2 are characteristics obtained by shifting the gain to the maximum frequency.
  • the characteristic # 3 which is the sum of the characteristic # 1 and the characteristic # 2 is the frequency characteristic of the direct sampling circuit 400 according to the present embodiment.
  • the direct sampling circuit 400 according to the present embodiment can realize a pseudo Chebyshev characteristic having a ripple in the passband. Depending on the setting of each circuit element value, the passband can be made flat.
  • the direct sampling circuit 500 outputs the sum of the output of the direct sampling circuit 501 and the output of the direct sampling circuit 502 and the output of the opposite phase out of the outputs of the direct sampling circuit 502. To do. Thereby, a broadband frequency characteristic can be obtained.
  • FIG. 33 shows frequency characteristics according to a conventional configuration (see Non-Patent Document 1) and frequencies according to a proposed configuration when applied to a full segment receiver of a digital television (desired wave band 0 to 3 MHz, jamming wave band 3 MHz to 9 MHz). Comparison with characteristics is shown.
  • the frequency characteristic according to the conventional configuration is the characteristic # 1 in FIG. 33
  • the frequency characteristic according to the proposed configuration is the characteristic # 2 in FIG.
  • the conventional DU ratio Desired todesUndesired signal ratio: power ratio between the desired wave band and the disturbing wave band
  • a DU ratio of 5.56 dB is obtained, and it can be seen that excellent adjacent interference wave elimination characteristics can be achieved.
  • the configuration of the baseband filter can be simplified by the DU ratio, and the chip area can be reduced and the cost can be reduced.
  • FIG. 34A is a block diagram showing a configuration of a LOW-IF receiver that performs image rejection by digital processing.
  • one amplifier 601, one mixer / filter circuit 602, and one A / D conversion circuit 603 are required for each IQ, resulting in an increase in circuit scale.
  • FIG. 34B is a block diagram showing a configuration of a LOW-IF receiver that performs image rejection by an analog polyphase filter 604.
  • image rejection by digital processing is not performed, only one A / D conversion circuit 603 is required, and the circuit scale can be reduced.
  • FIG. 34C is a block diagram showing a configuration of a LOW-IF receiver that performs image rejection by the complex sampling circuit 605.
  • the complex sampling circuit 605 When the complex sampling circuit 605 is used, complex filtering can be performed using a signal obtained from one input, and an image is removed from the output. Therefore, only one A / D conversion circuit is required. That is, by replacing the two mixer / filter circuits 602 with one complex sampling circuit 605, the amplifier 601 and the A / D conversion circuit 603 can be reduced by one compared to the configuration of FIG. 34A. It is. Also, compared with the configuration of FIG. 34B, one amplifier 601 can be reduced, and the polyphase filter 604 is not necessary, so that the circuit scale can be further reduced.
  • the receiver can greatly reduce the circuit scale by using the complex sampling circuit.
  • the various switches are n-type FETs, but are not limited thereto.
  • the various switches may be p-type FETs, or an n-type FET and a p-type FET may be combined.
  • the source terminal and the drain terminal may be interchanged.
  • the direct sampling circuit and the receiver according to the present invention are useful for a high-frequency signal processing circuit of a receiving unit in a wireless communication apparatus, and are suitable for application when performing signal frequency conversion and filter processing.

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Abstract

　比較的簡易な構成及び簡易なクロックで、良好な周波数特性を有するダイレクトサンプリング回路及び受信機を開示する。離散時間回路（１０２－１～１０２－４）において、充電スイッチ（１０２１）は、４相の制御信号のうち、いずれか一つの制御信号を用いてオンオフ制御される。ローテートキャパシタ（１０２２）は、充電スイッチ（１０２１）を介して、ＩＱ生成回路（１０１）に蓄積された電荷を電荷共有する。ダンプスイッチ（１０２３）は、４相の制御信号のうち、充電スイッチ（１０２１）をオンオフ制御する制御信号と位相が異なる信号が用いられてオンオフ制御される。バッファキャパシタ（１０２６）は、ダンプスイッチ（１０２３）を介して、ローテートキャパシタ（１０２２）と電荷共有することにより出力値を形成する。

Description

ダイレクトサンプリング回路及び受信機
　本発明は、ダイレクトサンプリング回路及び受信機に関し、特に離散時間アナログ処理により周波数変換やフィルタ処理等の受信信号処理を行うダイレクトサンプリング回路及び受信機に関する。
　無線受信機の小型化、低消費電力化、並びに、アナログ信号処理部とデジタル信号処理部の一体化を目指し、高周波信号を直接、離散時間的にサンプリングして受信処理する構成が知られている（例えば、特許文献１及び非特許文献１参照）。
　図１は、特許文献１に開示されているダイレクトサンプリング回路の全体構成を示す図である。図２は、図１の回路に入力される制御信号を示すタイムチャートである。図１のダイレクトサンプリング回路は、受信したアナログＲＦ（Radio Frequency）信号を、マルチタップ・ダイレクト・サンプリング・ミキサ（Multi-Tap Direct Sampling Mixer）を用いて周波数変換し、離散時間アナログ信号へ変換している。より具体的には、図１の回路に含まれる複数のキャパシタ間での電荷移動により、ＦＩＲ（Finite Impulse Response）フィルタと、及びＩＩＲ（Infinite Impulse Response）フィルタとの積となるフィルタ特性を実現する。通過域近傍の特性は、２次ＩＩＲフィルタ特性で決定される。図３Ｂは、広帯域周波数特性の一例を示す（ローカル（ＬＯ）周波数fLO=800MHz）。なお、図３Ａは、図３Ｂに示した周波数特性の通過域近傍（800MHz）の狭帯域周波数特性を示している。
　さらに、上記構成を基本とする技術としては、イメージ除去を行なえる構成が知られている（特許文献２参照）。図４は、特許文献２に開示されているダイレクトサンプリング回路の全体構成を示す図である。図５は、図４の回路によって得られる周波数特性の例（ローカル（ＬＯ）周波数fLO=800MHz）である。図４に示すように、周波数特性は、ＬＯ周波数に対して左右非対称となり、イメージ除去が可能な特性となっている。
　また、高次のＩＩＲ特性を実現できる離散時間ダイレクトサンプリングミキサとしては、マルチタップ・ダイレクト・サンプリング・ミキサの基本構成を並列に並べた構成も知られている（例えば特許文献３参照）。図６は、特許文献３に示される離散時間ダイレクトサンプリングミキサの構成を示す図である。また、図７は、図６の回路に供給するクロックを示している。図８Ａ及び図８Ｂは、図６の回路によって得られる周波数特性の例である（ローカル（ＬＯ）周波数fLO=800MHz）。回路素子値を適切な値に設定した図６の回路に図７のクロックを供給することで、図８Ａ及び図８Ｂに示すように、ＬＯ周波数に対して左右対称な位置に減衰極を設定することが可能である。
米国特許出願公開公報第２００３／００３５４９９号明細書 米国特許出願公開公報第２００５／０２３３７２５号明細書 特開２００８－０１１４９３号公報
IEEE Journal of Solid-State Circuits, Vol.39, No.12, Dec. 2004, "All-Digital Tx Frequency Synthesizer and Discrete-time Receiver for Blue tooth Radio in 130-nm CMOS"
　しかしながら、前記従来の技術では、以下に示すような課題を有する。
　図１に示すような従来のダイレクトサンプリング回路ではＬＯ周波数とＲＦ入力周波数とが一致するときに最大の利得となる。そのため、ＬＯ周波数に対してほぼ左右対称な周波数特性しか実現が困難であり、上記ダイレクトサンプリング回路はイメージ除去には適さない。
　また、図４に示すような構成を採るダイレクトサンプリング回路は、ＬＯ周波数に対して左右非対称な周波数特性を実現し、イメージ除去を行なうことが可能である。しかし、周波数特性を変更できるパラメータが、ヒストリキャパシタＣＨとローテートキャパシタＣＲとの容量比で規定される。利得が最大になる位置及びカットオフ周波数は、これら２種のパラメータによって決まり、それぞれを独立に設定することができないので、十分なイメージ抑圧比を得ることが困難である。
　また、図１及び図４に示す構成のどちらも、通過域近傍のフィルタ特性としては、伝達関数が２次のＩＩＲ特性で表されるため広帯域な特性が得られない。
　また、図６に示す構成では、高次のＩＩＲを実現することが可能であるが、分母多項式が実根しかもつことができないため、実現できる周波数特性は限られてしまう。そのため、例えばＬＯ周波数を中心に左右非対称な特性を得ることが困難となる。また、極の設定ができないので、広帯域にわたって帯域内偏差の小さい特性を得ることができない。
　また、上記従来の技術では、複数のローテートキャパシタを用意し、それを順番にバッファキャパシタに接続することで離散時間回路の動作周波数を低くしている。しかし、その場合、複数のローテートキャパシタＣＲがバッファキャパシタＣＢに順番に接続される。そのため、ローテートキャパシタＣＲにばらつきがある場合、出力に、各ローテートキャパシタＣＲの接続を切り替えるスイッチに供給されるクロックのスプリアスが発生してしまう。図９は、不要スプリアスの発生原理を示す図である。上記不要スプリアスがある場合、スプリアスを除去するためのフィルタを別途用意するなどの対策が必要となり、低コスト化、省スペース化が図れない。また、上記従来の技術では、ハイとなるタイミング及び期間が異なる多数のクロックを用意する必要がある。
　本発明の目的は、比較的簡易な構成及び簡易なクロックで、良好な周波数特性を有するダイレクトサンプリング回路及び受信機を提供することである。
　本発明のダイレクトサンプリング回路は、入力信号の搬送波周波数の周期に応じた４相の制御信号を出力するクロック生成回路と、前記４相の制御信号に応じて、前記入力信号を４系統にサンプリングして、位相が異なる４系統のサンプル値を電荷として蓄積するＩＱ生成回路と、前記４系統のサンプル値の電荷の各々が電荷共有される第１から第４の離散時間回路を有する離散時間回路群と、を具備し、前記第１から第４の離散時間回路の各々は、充電スイッチと、前記充電スイッチを介して前記ＩＱ生成回路に接続されるローテートキャパシタと、ダンプスイッチと、前記ダンプスイッチを介して前記ローテートキャパシタに接続されるバッファキャパシタとを有し、前記充電スイッチは、前記４相の制御信号のうち、いずれか一つの制御信号を用いてオンオフ制御され、前記ローテートキャパシタは、前記充電スイッチを介して、前記ＩＱ生成回路に蓄積された電荷を電荷共有し、前記ダンプスイッチは、前記４相の制御信号のうち、前記充電スイッチをオンオフ制御する前記制御信号と位相が異なる信号が用いられてオンオフ制御され、前記バッファキャパシタは、前記ダンプスイッチを介して、前記ローテートキャパシタと電荷共有することにより出力値を形成する。
　本発明によれば、比較的簡易な構成及び簡易なクロックで、良好な周波数特性を得ることができる。
従来のダイレクトサンプリング回路の構成の一例を示す図 従来のダイレクトサンプリング回路に入力する制御信号のタイミングチャートを示す図 従来のダイレクトサンプリング回路により実現されるフィルタ特性の例を示す特性図 従来のダイレクトサンプリング回路の構成の一例を示す図 従来のダイレクトサンプリング回路により実現されるフィルタ特性の例を示す特性図 従来のダイレクトサンプリング回路の構成の一例を示す図 従来のダイレクトサンプリング回路に入力する制御信号のタイミングチャートを示す図 従来のダイレクトサンプリング回路により実現されるフィルタ特性の例を示す特性図 不要スプリアスの発生原理を説明するための図 本発明の実施の形態１に係るダイレクトサンプリング受信機の構成を示すブロック図 実施の形態１のダイレクトサンプリング回路の構成を示すブロック図 実施の形態１のダイレクトサンプリング回路の構成を示す接続図 実施の形態１のＩＱ生成回路の接続図及び制御信号のタイミングチャートを示す図 実施の形態１の別のＩＱ生成回路の接続図及び制御信号のタイミングチャートを示す図 実施の形態１の更に別のＩＱ生成回路の接続図及び制御信号のタイミングチャートを示す図 クロック生成回路が出力する制御信号ＬＯ０～ＬＯ３のタイミングチャートを示す図 図１２のダイレクトサンプリング回路の構成のうち、Ｉ＋信号に対応する最上段の回路を抜粋した図 制御信号ＬＯ０，ＬＯ１，ＬＯ２，ＬＯ３が順にハイになるに従い、図１５の接続が切り替わる様子を示す図 本発明の実施の形態２のダイレクトサンプリング回路の構成を示すブロック図 実施の形態２のダイレクトサンプリング回路の構成を示す接続図 クロック生成回路が出力する制御信号ＬＯ０～ＬＯ３のタイミングチャートを示す図 図１８のダイレクトサンプリング回路の構成のうち、Ｉ＋信号に対応する最上段の回路を抜粋した図 制御信号ＬＯ０，ＬＯ１，ＬＯ２，ＬＯ３が順にハイになるに従い、図２０の接続が切り替わる様子を示す図 実施の形態２により実現されるフィルタ特性の例を示す特性図 実施の形態２のダイレクトサンプリング回路の別の構成を示す接続図 本発明の実施の形態３のダイレクトサンプリング回路の構成を示すブロック図 実施の形態３のダイレクトサンプリング回路の構成を示す接続図 実施の形態３により実現されるフィルタ特性の例を示す特性図 本発明の実施の形態４のダイレクトサンプリング回路の構成を示すブロック図 実施の形態４のダイレクトサンプリング回路の構成を示す接続図 実施の形態４により実現されるフィルタ特性の例を示す特性図 本発明の実施の形態５のダイレクトサンプリング回路の構成を示すブロック図 実施の形態５のダイレクトサンプリング回路の構成を示す接続図 実施の形態５により実現されるフィルタ特性の例を示す特性図 実施の形態５により実現されるフィルタ特性と従来構成で得られるフィルタ特性の比較を示す特性図 本発明の実施の形態６の受信機の構成を示すブロック図
　以下、本発明の実施の形態について図面を参照して詳細に説明する。
　（実施の形態１）
　図１０は、本実施の形態に係るダイレクトサンプリング受信機の構成を示す。図１０において、ダイレクトサンプリング受信機１０は、アンテナ１１と、低雑音増幅器（ＬＮＡ：Low Noise Amplifier）１２と、ダイレクトサンプリング回路１３と、ローカル周波数発振部１４と、Ａ／Ｄ（Analog to Digital）変換処理部１５と、デジタル受信処理部１６とを有する。
　このダイレクトサンプリング受信機１０は、搬送波周波数ｆＲＦで送信された電磁波２１を受信し、この受信信号に対して離散時間的に周波数変換及びフィルタ処理を施して、所望信号成分を抽出する。そして、ダイレクトサンプリング受信機１０は、デジタル信号に変換してデジタル受信処理を行い、得られた受信データ２７を出力する。
　アンテナ１１は、図示していない送信局から搬送波周波数ｆＲＦで送信された電磁波２１を受信し、これをアナログＲＦ信号２２に変換する。低雑音増幅器１２は、アナログＲＦ信号２２を増幅してアナログＲＦ信号２３として出力する。
　ダイレクトサンプリング回路１３は、増幅されたアナログＲＦ信号２３及びローカル周波数信号２４を入力とする。そして、ダイレクトサンプリング回路１３は、アナログＲＦ信号２３を離散時間的に周波数変換してフィルタ処理を行うことで、所望信号成分のみを抽出したベースバンド信号２５を出力する。
　ローカル周波数発振部１４は、ダイレクトサンプリング回路１３に対して、サンプリング処理及び周波数変換処理に用いるローカル周波数信号２４を生成して出力する。
　Ａ／Ｄ変換処理部１５は、入力されるベースバンド信号２５を所定のサンプリング周波数でデジタル値に量子化し、変換したデジタルベースバンド信号２６を出力する。
　デジタル受信処理部１６は、入力されるデジタルベースバンド信号２６を用いて復調処理や復号処理等の所定のデジタル受信処理を行い、これにより得た受信データ２７を出力する。
　図１１は、全体として、本実施の形態に係るダイレクトサンプリング回路１００の構成を示すもので、図１０におけるダイレクトサンプリング回路１３に該当する。
　ダイレクトサンプリング回路１００は、ＩＱ生成回路１０１と、離散時間回路群１０２と、クロック生成回路１０３とを有する。なお、図１１において、Ｉｎ＋は、ダイレクトサンプリング回路１００に入力される入力ＲＦ信号（正相信号）を示し、Ｉｎ－は、Ｉｎ＋の逆位相信号の信号（逆相信号）を示す。正相信号（Ｉｎ＋）及び逆相信号（Ｉｎ－）に対応するＩＱ生成回路１０１及び離散時間回路群１０２の構成は同一であるため、同一の符号を付して説明する。
　ＩＱ生成回路１０１は、入力ＲＦ信号の電圧を電流に変換し、入力ＲＦ信号を９０度毎にサンプリングすることにより周波数変換及びフィルタ処理を行う。つまり、ＩＱ生成回路１０１は、位相が９０度ずれた４系統のサンプル値（Ｉ＋，Ｑ＋，Ｉ－，Ｑ－）を生成する。
　離散時間回路群１０２は、ローテートキャパシタ及びバッファキャパシタを有する離散時間回路１０２－１～１０２－４を有する。そして、離散時間回路１０２－１～１０２－４は、ローテートキャパシタとバッファキャパシタとの電荷共有状態を切り替えることにより、出力値を形成する。なお、各離散時間回路１０２－１～１０２－４は、ＩＱ生成回路１０１から出力される４系統のサンプル値（Ｉ＋，Ｑ＋，Ｉ－，Ｑ－）の各々にそれぞれ接続されている。離散時間回路１０２－１～１０２－４は、電荷としてサンプルされたサンプル値に電荷共有によるフィルタ特性を付加し、後述のスイッチ及びキャパシタを介して、出力キャパシタに電荷を受け渡し、出力値を形成する。
　図１２は、ダイレクトサンプリング回路１００のより具体的構成を示す。
　ＩＱ生成回路１０１は、電圧電流変換器（ＴＡ：Transconductance Amplifier）１０１１と、サンプリングスイッチ１０１２－１～１０１２－４と、ヒストリキャパシタ１０１３－１～１０１３－４とを有する。
　電圧電流変換器（ＴＡ）１０１１は、入力信号を電圧から電流に変換してＲＦ電流として出力する。
　サンプリングスイッチ１０１２－１～１０１２－４は、ローカル周波数発振部１４から出力されるローカル周波数信号に応じて、ＲＦ電流をヒストリキャパシタ１０１３－１～１０１３－４に放出する。
　ヒストリキャパシタ１０１３－１～１０１３－４は、サンプリングスイッチ１０１２－１～１０１２－４でサンプリングされたＲＦ電流により供給される電荷を蓄積する。
　離散時間回路１０２－１～１０２－４の各々は、充電スイッチ１０２１と、ローテートキャパシタ１０２２と、ダンプスイッチ１０２３と、リセットスイッチ１０２４と、プリチャージスイッチ１０２５と、バッファキャパシタ１０２６とを有する。
　充電スイッチ１０２１は、ＩＱ生成回路１０１とローテートキャパシタ１０２２との間に接続され、ローテートキャパシタ１０２２への電流をオンオフ制御する。
　ローテートキャパシタ１０２２は、充電スイッチ１０２１を介してＩＱ生成回路１０１に接続される。
　ダンプスイッチ１０２３は、ローテートキャパシタ１０２２とバッファキャパシタ１０２６との間に接続され、バッファキャパシタ１０２６への電流をオンオフ制御する。
　リセットスイッチ１０２４は、ローテートキャパシタ１０２２の電荷の蓄積または放電を制御する。
　プリチャージスイッチ１０２５は、ローテートキャパシタ１０２２の電位を制御する。
　バッファキャパシタ１０２６は、ダイレクトサンプリング回路１００の出力キャパシタであり、ダンプスイッチ１０２３を介してローテートキャパシタ１０２２に接続される。
　サンプリングスイッチ１０１２－２～１０１２－４、充電スイッチ１０２１、ダンプスイッチ１０２３、リセットスイッチ１０２４及びプリチャージスイッチ１０２５は、例えばｎ型ＦＥＴ（Field Effect Transistor）で構成されている。ｎ型ＦＥＴは、ゲート電圧が高い状態（ハイ）でオン（導通）し、ゲート電圧が低い状態（ロー）でオフ（遮断）する。
　クロック生成回路１０３は、ローカル周波数発信部１４（図１０）から得られる基準のローカル周波数信号に基づいて、制御信号ＬＯ０，ＬＯ１，ＬＯ２，ＬＯ３を生成する。そして、クロック生成回路１０３は、ＩＱ生成回路１０１、離散時間回路群１０２に対して、これら制御信号を供給する。
　図１３Ａ～図１３Ｃは、ＩＱ生成回路１０１の構成、及び、クロック生成回路１０３から出力される制御信号ＬＯ０～ＬＯ３のタイミングチャートの一例を示している。
　なお、図１３Ａは、図１２に示したＩＱ生成回路１０１の構成、及び、クロック生成回路１０３から出力される制御信号ＬＯ０～ＬＯ３のタイミングチャートを示している。また、図１３Ｂ及び図１３Ｃは、図１３Ａとは異なる別のＩＱ生成回路１０１の構成を示す。また、図１３Ｂ及び図１３Ｃには、ＩＱ生成回路１０１が当該構成を採る場合に、クロック生成回路１０３から出力される制御信号ＬＯ０～ＬＯ３のタイミングチャートの一例が示されている。
　図１３ＡのＩＱ生成回路１０１は、サンプリングスイッチが、電圧電流変換回路（ＴＡ）に並列に４個接続され、ヒストリキャパシタが、サンプリングスイッチの各々にそれぞれ１個ずつ接続されている。
　図１３Ａに示す制御信号ＬＯ０～ＬＯ３は、互いにハイとなる時間がずれた信号であり、ハイとなっている時間が所望のＲＦ信号周期の１／４となっている。すなわち、クロック生成回路１０３は、所望のＲＦ信号周期の２５％ＤＵＴＹのクロックを９０度ずつシフトすることによって、９０度ずれた４相の制御信号ＬＯ０～ＬＯ３を生成する。このように、制御信号ＬＯ０～ＬＯ３は、所望のＲＦ信号周期と同じ周期であり、ＤＵＴＹ比が２５％であり、位相が１/４周期ずつずれた４相の信号である。
　ＩＱ生成回路１０１は、４個のサンプリングスイッチの各々に、ハイとなるタイミングが異なる制御信号ＬＯ０～ＬＯ３が供給されるように構成されている。
　図１３ＢのＩＱ生成回路１０１は、直列に接続される２個のサンプリングスイッチを１組として、サンプリングスイッチが、電圧電流変換回路（ＴＡ）に並列に４組接続されている。また、ヒストリキャパシタが、サンプリングスイッチの各々の組にそれぞれ１個ずつ接続されている。
　図１３Ｂに示す制御信号ＬＯ０，ＬＯ１は、ハイとローの時間が等しい信号であり、ＬＯ０，ＬＯ１は、周期が所望のＲＦ信号周期の１／２となっている。制御信号ＬＯ２，ＬＯ３は、ハイとローの時間が等しい信号であり、周期が所望のＲＦ信号周期と一致している。すなわち、クロック生成回路１０３は、所望のＲＦ信号周期の半分の周期をもつ５０％ＤＵＴＹの正相・逆相のクロックＬＯ０，ＬＯ１を生成する。また、クロック生成回路１０３は、所望のＲＦ信号周期と一致した周期をもつ５０％ＤＵＴＹの正相・逆相のクロックＬＯ２，ＬＯ３を生成する。このように、制御信号ＬＯ０，ＬＯ１は、所望のＲＦ信号周期の１/２周期であり、ＤＵＴＹ比が５０％で位相が１/２周期ずれた２相の信号である。また、ＬＯ２，ＬＯ３は、所望のＲＦ信号周期と同じ周期であり、ＤＵＴＹ比が５０％で位相が１/２周期ずれた２相の信号である。
　図１３ＢのＩＱ生成回路１０１は、直列に並んだ２つのスイッチのうち、一方にＬＯ０又はＬＯ１が供給され、他方にＬＯ２又はＬＯ３が供給されるように構成されており、図１３Ａと同等の動作を行うことができる。
　図１３ＣのＩＱ生成回路１０１は、入力されたＲＦ信号を正相及び逆相の電流信号に変換する２個の電圧電流変換器（ＴＡ）を有し、サンプリングスイッチは、正相及び逆相の電流信号に対しそれぞれ２個ずつ接続されている。
　図１３Ｃに示す制御信号ＬＯ０～ＬＯ３は、互いにハイとなる時間がずれた信号であり、ハイとなっている時間が所望のＲＦ信号周期の１／２となっている。すなわち、クロック生成回路１０３は、所望のＲＦ信号周期の５０％ＤＵＴＹのクロックを９０度ずつシフトすることによって、９０度ずれた４相の制御信号ＬＯ０～ＬＯ３を生成する。このように、制御信号ＬＯ０～ＬＯ３は、所望のＲＦ信号周期と同じ周期であり、ＤＵＴＹ比が５０％であり、位相が１/４周期ずつずれた４相の信号である。
　図１３ＣのＩＱ生成回路１０１は、正相の電流信号が通過するサンプリングスイッチに制御信号ＬＯ０，ＬＯ２が供給され、逆相の電流信号が通過するサンプリングスイッチに制御信号ＬＯ１，ＬＯ３が供給されるように構成されている。これにより、図１３ＣのＩＱ生成回路１０１は、図１３Ａと同等の動作を行うことができる。
　図１３Ａ～図１３Ｃに示した構成により、ＩＱ生成回路１０１は、４系統のサンプル値（Ｉ＋，Ｑ＋，Ｉ－，Ｑ－）を生成する。
　以下の説明では、ＩＱ生成回路１０１が図１３Ａの構成を用いる場合を例に、ダイレクトサンプリング回路１００の動作について説明する。
　図１４は、クロック生成回路１０３が出力する制御信号ＬＯ０～ＬＯ３のタイミングチャートを示す。制御信号ＬＯ０，ＬＯ１，ＬＯ２，ＬＯ３は、それぞれ、Ｔ０，Ｔ１，Ｔ２，Ｔ３の間、ハイとなる。図１２と図１４とから、４系統のサンプル値（Ｉ＋，Ｑ＋，Ｉ－，Ｑ－）に対応するそれぞれの回路は、ＴＬＯ／４遅れで同様の動作をする。図１５は、図１２のダイレクトサンプリング回路１００の構成のうち、Ｉ＋信号に対応する最上段の回路を抜粋した図であり、以下にその動作を説明する。
　図１６Ａ～図１６Ｄは、制御信号ＬＯ０，ＬＯ１，ＬＯ２，ＬＯ３が順にハイになるに従い、図１５に示す構成要素間の接続が切り替わる様子を示している。以下では、制御信号ＬＯ０，ＬＯ１，ＬＯ２，ＬＯ３がハイとなるタイミングごとに、動作を説明する。
　まず、電圧電流変換器（ＴＡ）１０１１により、入力されたＲＦ信号２３はアナログ電流信号に変換される。
　［１］ＬＯ０がハイとなる間
　ＬＯ０がハイとなる間（期間Ｔ０）、図１６Ａに示すように、電圧電流変換器（ＴＡ）１０１１の出力は、サンプリングスイッチ１０１２－１及び充電スイッチ１０２１を介してヒストリキャパシタ１０１３－１、及び、ローテートキャパシタ１０２２に接続される。そして、入力電流が電荷としてサンプリングされ、これによって周波数変換が行われる。
　具体的には、ＬＯ０がハイとなり、サンプリングスイッチ１０１２－１及び充電スイッチ１０２１がオンとなる間、次の２つの電荷Ｑｉｎ及びＱｃｈが電荷共有される。
　Ｑｉｎ：入力されたＲＦ信号が、電圧電流変換器（ＴＡ）１０１１で電流に変換され際に得られる電荷。
　例えば、入力電圧をＶｉｎ［Ｖ］とし、電圧電流変換器（ＴＡ）１０１１がコンダクタンス値をｇｍ［Ｓ］を有するとすると、電圧電流変換器（ＴＡ）１０１１の出力は、Ｉｉｎ＝ｇｍＶｉｎ［Ａ］の電流となる。この電流が、ＴＬＯ／４の間、ヒストリキャパシタ１０１３－１に入力される。ここで、入力ＲＦ信号をＶｉｎｓｉｎ（ωＲＦｔ）とすると、Ｑｉｎは式（１）より求められる。
Figure JPOXMLDOC01-appb-M000001
　ここで、ダイレクトサンプリングでは、Ｔｓ＝ＴＬＯ，ωＲＦ＝ωＬＯであるため、式（１）は、式（２）となる。
Figure JPOXMLDOC01-appb-M000002
　Ｑｃｈは、ヒストリキャパシタ１０１３－１に蓄積されているＴＬＯ時間前の電荷を示す。
　図１２及び図１４から分かるように、ヒストリキャパシタ１０１３－１は、ＴＬＯごとに電荷共有を繰り返す。
　今回の期間Ｔ０で電荷共有後に形成された電位をｖ１（ｎ）とすると、前回の期間Ｔ０で形成された電位はｖ１（ｎ－１）と記述できる。したがって、Ｑｃｈは、式（３）のように表される。
Figure JPOXMLDOC01-appb-M000003
　すなわち、期間Ｔ０における電荷共有は、式（４）のように記述できる。
Figure JPOXMLDOC01-appb-M000004
　これをｚ領域に変換してまとめると、式（５）が得られる。
Figure JPOXMLDOC01-appb-M000005
　［２］ＬＯ１がハイとなる間
　ＬＯ１がハイとなる間（期間Ｔ１）、図１６Ｂに示すように、ダンプスイッチ１０２３を介してローテートキャパシタ１０２２とバッファキャパシタ１０２６とが接続され、電荷共有により出力値が形成される。今回の期間Ｔ１で電荷共有により形成された出力値の電位は、Ｖｏｕｔ（ｎ）と表し、前回の期間Ｔ１で電荷共有により形成された出力値の電位をＶｏｕｔ（ｎ－１）と表し、上記［１］期間Ｔ０に関する場合と同様に考える。すると、差分方程式は、式（６）のように記述できる。
Figure JPOXMLDOC01-appb-M000006
　これをｚ領域に変換してまとめると、式（７）が得られる。
Figure JPOXMLDOC01-appb-M000007
　式（５）及び式（７）をまとめて、全体の伝達関数を算出すると、式（８）が得られる。
Figure JPOXMLDOC01-appb-M000008
　［３］ＬＯ２がハイとなる間
　ＬＯ２がハイとなる間（期間Ｔ２）、図１６Ｃに示すように、ローテートキャパシタ１０２２は、リセットスイッチ１０２４を介して低インピーダンスな電源又はグラウンドに接続される。これにより、ローテートキャパシタ１０２２に蓄積された電荷が放電される。このように、期間Ｔ２において、ローテートキャパシタ１０２２に蓄積された電荷を捨て、ローテートキャパシタ１０２２をリセットすることができる。そのため、以降の期間Ｔ３では、ローテートキャパシタ１０２２に所定の電位を印加することが可能となり、サンプリングの初期電位として適切なバイアス電位をあたえることができる。また、ローテートキャパシタ１０２２の電荷をリセットすることにより、式（８）に従う動作が行なわれ、ローテートキャパシタの容量に応じて変換利得を制御することが可能となる。
　［４］ＬＯ３がハイとなる間
　ＬＯ３がハイとなる間（期間Ｔ４）、図１６Ｄに示すように、プリチャージスイッチ１０２５を介してローテートキャパシタ１０２２の上端の電位がＶｆｂに設定され、ローテートキャパシタ１０２２に電荷がプリチャージされる。このとき、Ｖｆｂを線形性が改善されるようなＤＣ電位に定めることにより、線形性を改善することができる。
　以降、上記４種の動作[１]～[４]が繰り返し行なわれる。また、図１２中の他の３系統（Ｑ＋，Ｉ－，Ｉ＋）に対応する回路においても、上記と同様の動作がローカル周波数信号の１/４周期遅れで順次行われる。
　以上のように、本実施の形態では、クロック生成回路１０３は、入力ＲＦ信号の搬送波周波数の周期の１／４周期位相がずれた４相の制御信号を出力する。ＩＱ生成回路１０１は、入力ＲＦ信号をサンプリングすることにより、９０度位相の異なる４系統のサンプル値を形成する。離散時間回路群１０２は、４系統のサンプル値の各々に接続される離散時間回路１０２－１～１０２－４を有する。離散時間回路１０２－１～１０２－４の各々が、ローテートキャパシタ１０２２及びバッファキャパシタ１０２６を有する。そして、本実施の形態では、ローテートキャパシタ１０２２とバッファキャパシタ１０２６との電荷共有状態を、入力ＲＦ信号の搬送波周波数の周期の１／４ごとに切り替えることにより、出力値を形成する。
　より詳細には、ＩＱ生成回路１０１は、４相の制御信号に応じて、入力信号を４系統にサンプリングして、位相が異なる４系統のサンプル値を電荷として蓄積する。離散時間回路１０２－１～１０２－４の各々は、充電スイッチ１０２１と、充電スイッチ１０２１を介してＩＱ生成回路１０１に接続されるローテートキャパシタ１０２２と、ダンプスイッチ１０２３と、ダンプスイッチ１０２３を介してローテートキャパシタ１０２２に接続されバッファキャパシタ１０２６とを有する。そして、充電スイッチ１０２１は、４相の制御信号のうち、電荷共有する電荷のサンプル値がサンプリングされた制御信号と同一の信号が用いられてオンオフ制御される。また、ローテートキャパシタ１０２２は、充電スイッチ１０２１を介して、ＩＱ生成回路１０１に蓄積された電荷を電荷共有する。また、ダンプスイッチ１０２３は、４相の制御信号のうち、充電スイッチ１０２１をオンオフ制御する制御信号と位相が異なる信号が用いられてオンオフ制御される。また、バッファキャパシタ１０２６は、ダンプスイッチ１０２３を介して、ローテートキャパシタと電荷共有することにより出力値を形成する。
　複数のローテートキャパシタを用意し、それを順番にバッファキャパシタに接続することで離散時間回路の動作周波数を低くすることが可能である。しかし、その場合、ローテートキャパシタにばらつきがあると、出力に各制御信号のスプリアスが発生してしまう。これに対して、本実施の形態では、離散時間回路１０２－１～１０２－４の各々には、バッファキャパシタ１０２６に接続されるローテートキャパシタ１０２２が１個ずつしか含まれない。そのため、出力値にスプリアスが発生するのを回避することができる。
　また、ＩＱ生成回路１０１は、入力信号を電圧から電流に変換して電流として出力する電圧電流変換回路（ＴＡ）１０１１と、制御信号に応じて電流を４系統にサンプリングして出力するサンプリングスイッチ１０１２－１～１０１２－４と、サンプリングされた電流により供給される４系統の電荷を蓄積するヒストリキャパシタ１０１３－１～１０１３－４と、を有する。離散時間回路１０２－１～１０２－４の各々は、ローテートキャパシタ１０２２の電荷を蓄積または放電制御するリセットスイッチ１０２４と、ローテートキャパシタ１０２２の電位を制御するプリチャージスイッチ１０２５と、を更に有する。そして、充電スイッチ１０２１、ダンプスイッチ１０２３、リセットスイッチ１０２４、プリチャージスイッチ１０２５の順に、各スイッチは、４相の制御信号が用いられてオンオフ制御される。
　これにより、充電スイッチ１０２１、ダンプスイッチ１０２３、リセットスイッチ１０２４、プリチャージスイッチ１０２５の順に、各スイッチが入力ＲＦ信号の搬送波周波数の周期の１／４遅れでオンオフ制御される。この結果、離散時間回路１０２－１～１０２－４の各々は、出力値を形成する毎に、リセットスイッチ１０２４により、ローテートキャパシタ１０２２に残っていた電荷を接地してリセットする。更に、離散時間回路１０２－１～１０２－４の各々は、プリチャージスイッチ１０２５により、Ｖｆｂを用いてローテートキャパシタ１０２２のＤＣ電位を定めることができる。このように、本実施の形態では、ローテートキャパシタ１０２２を一度リセットしてから、ローテートキャパシタ１０２２に電位を印可する。これにより、ローテートキャパシタ１０２２が次のチャージを行うので、Ｖｆｂを適切な電位に設定することにより、線形性を改善することができる。
　また、充電スイッチ１０２１、ダンプスイッチ１０２３、リセットスイッチ１０２４及びプリチャージスイッチ１０２５には、ハイとなるタイミング及び期間が異なる４相の制御信号のみを用意すればよい。このとき、４相の制御信号に、ＩＱ生成回路１０１が４系統のサンプル値（Ｉ＋，Ｑ＋，Ｉ－，Ｑ－）をサンプリングするために、制御信号ＬＯ０～ＬＯ３を流用することができる。ここで、制御信号ＬＯ０～ＬＯ３は、クロック生成回路１０３からサンプリングスイッチ１０１２－１～１０１２－４に供給される制御信号である。そのため、新たな制御信号を生成するための回路が不要となる。
　なお、充電スイッチ１０２１は、４相の制御信号のうち、いずれか一つの制御信号を用いてオンオフ制御されるようにしてもよい。この場合の伝達関数は、上記式（８）と異なる。しかし、周波数特性は、充電スイッチ１０２１が、４相の制御信号のうち、電荷共有する電荷のサンプル値がサンプリングされた制御信号と同一の信号を用いて、オンオフ制御する場合の周波数特性に比べ大幅に劣化するわけではない。つまり、上記同様の効果が得られる。
　（実施の形態２）
　図１７は、本実施の形態に係るダイレクトサンプリング回路の構成を示す。図１７のダイレクトサンプリング回路２００は、図１２のダイレクトサンプリング回路１００に対し、ＩＱ結合回路２０１を更に具備する構成を採る。なお、図１７の本実施の形態に係るダイレクトサンプリング回路２００において、図１２のダイレクトサンプリング回路１００と共通する構成部分には、図１２と同一の符号を付して説明を省略する。
　ダイレクトサンプリング回路２００は、ＩＱ生成回路１０１と、ＩＱ結合回路２０１と、離散時間回路群１０２と、クロック生成回路１０３とを有する。
　ＩＱ結合回路２０１は、位相が９０度ずれた４系統のサンプル値間で電荷のやり取りを行うことにより、これら４系統のサンプル値を結合し、伝達関数の分母に複素数係数を実現する。
　図１８は、ダイレクトサンプリング回路２００のより具体的構成を示す。
　ＩＱ結合回路２０１は、キャパシタ２０１１を有する。なお、キャパシタ２０１１は、後述するように、伝達関数の分母に複素数係数を実現するため、以降、虚数キャパシタと呼ぶ。
　離散時間回路１０２－１～１０２－４は、ローテートキャパシタ１０２２とバッファキャパシタ１０２６とＩＱ結合回路２０１の虚数キャパシタ２０１１との電荷共有状態を、切り替えることにより、出力値を形成する。
　図１９は、クロック生成回路１０３が出力する制御信号ＬＯ０～ＬＯ３のタイミングチャートを示す。制御信号ＬＯ０，ＬＯ１，ＬＯ２，ＬＯ３は、それぞれ、Ｔ０，Ｔ１，Ｔ２，Ｔ３の間ハイとなる。図１８と図１９とから、４系統のサンプル値（Ｉ＋，Ｑ＋，Ｉ－，Ｑ－）に対応するそれぞれの回路は、ＴＬＯ／４遅れで同様の動作をする。図２０は、図１８のダイレクトサンプリング回路２００の構成のうち、Ｉ＋信号に対応する最上段の回路を抜粋した図であり、以下にその動作を説明する。
　図２１Ａ～図２１Ｄは、制御信号ＬＯ０，ＬＯ１，ＬＯ２，ＬＯ３が順にハイになるに従い、図２０に示す構成要素間の接続が切り替わる様子を示している。以下では、制御信号ＬＯ０，ＬＯ１，ＬＯ２，ＬＯ３がハイとなるタイミングの動作について説明する。
　まず、電圧電流変換器（ＴＡ）１０１１により、入力されたＲＦ信号２３はアナログ電流信号に変換される。
　［１］ＬＯ０がハイとなる間
　ＬＯ０がハイとなる間（期間Ｔ０）、図２１Ａに示すように、電圧電流変換器（ＴＡ）１０１１の出力は、サンプリングスイッチ１０１２－１及び充電スイッチ１０２１を介してヒストリキャパシタ１０１３－１、虚数キャパシタ２０１１、及び、ローテートキャパシタ１０２２に接続される。これにより、入力電流が電荷としてサンプリングされ、周波数変換が行われる。
　具体的には、ＬＯ０がハイとなり、サンプリングスイッチ１０１２－１及び充電スイッチ１０２１がオンとなる間、３つの電荷Ｑｉｎ、Ｑｃｈ及びＱＣＨｉｍが電荷共有される。なお、電荷Ｑｉｎ及びＱｃｈは、実施の形態１と同様であるため、説明を省略し、以下では、ＱＣＨｉｍについてのみ説明する。
　ＱＣＨｉｍは、虚数キャパシタ２０１１に蓄積されているＴＬＯ／４時間前の電荷を示す。
　図１８及び図１９から分かるように、虚数キャパシタ２０１１は、ＴＬＯ／４ごとに電荷共有を繰り返す。したがって、先に述べたように、今回の期間Ｔ０で電荷共有後に形成された電位をｖ１（ｎ）とすると、虚数キャパシタ２０１１に蓄積されている電位は、今回の期間Ｔ０のπ／２前の電位と考えられる。
　ここで、今回の期間Ｔ０における入力ＲＦ信号は、Ｖｉｎｅｊωｔとする。このとき、π／２前の入力ＲＦ信号は、Ｖｉｎｅｊ（ωｔ－π／２）＝Ｖｉｎｅｊωｔｅ－ｊπ／２となり、オイラーの公式より、π／２前の入力ＲＦ信号は、－ｊＶｉｎｅｊωｔ＝－ｊｖ１（ｎ）と表される。したがって、ＱＣＨｉｍは、式（９）のように表される。
Figure JPOXMLDOC01-appb-M000009
　すなわち、期間Ｔ０における電荷共有は、式（１０）のように記述できる。
Figure JPOXMLDOC01-appb-M000010
　これをｚ領域に変換してまとめると、式（１１）が得られる。
Figure JPOXMLDOC01-appb-M000011
　［２］ＬＯ１がハイとなる間
　ＬＯ１がハイとなる間（期間Ｔ１）、図２１Ｂに示すように、ダンプスイッチ１０２３を介してローテートキャパシタ１０２２とバッファキャパシタ１０２６とが接続され、電荷共有により出力値が形成される。今回の期間Ｔ１で電荷共有により形成された出力値の電位は、Ｖｏｕｔ（ｎ）と表し、前回の期間Ｔ１で電荷共有により形成された出力値の電位をＶｏｕｔ（ｎ－１）と表し、上記［１］期間Ｔ０に関する場合と同様に考える。すると、差分方程式は、式（１２）のように記述できる。
Figure JPOXMLDOC01-appb-M000012
　これをｚ領域に変換してまとめると、式（１３）が得られる。
Figure JPOXMLDOC01-appb-M000013
　式（１１）及び式（１３）をまとめて、全体の伝達関数を算出すると、式（１４）が得られる。
Figure JPOXMLDOC01-appb-M000014
　この結果、式（１４）から分かるように、伝達関数の分母に複素数係数が実現される。
　［３］ＬＯ２がハイとなる間
　ＬＯ２がハイとなる間（期間Ｔ２）、図２１Ｃに示すように、ローテートキャパシタ１０２２は、リセットスイッチ１０２４を介して低インピーダンスな電源又はグラウンドに接続される。これにより、ローテートキャパシタ１０２２に蓄積された電荷が放電される。このように、期間Ｔ２において、ローテートキャパシタ１０２２に蓄積された電荷を捨て、ローテートキャパシタ１０２２をリセットすることができる。そのため、以降の期間Ｔ３では、ローテートキャパシタ１０２２に適切な電位を印加することが可能となり、線形性を改善することができる。
　［４］ＬＯ３がハイとなる間
　ＬＯ３がハイとなる間（期間Ｔ３）、図２１Ｄに示すように、プリチャージスイッチ１０２５を介してローテートキャパシタ１０２２の上端の電位がＶｆｂに設定され、ローテートキャパシタ１０２２に電荷がプリチャージされる。このとき、Ｖｆｂを線形性が改善されるようなＤＣ電位に定めることにより、線形性を改善することができる。
　以降、上記４種の動作[１]～[４]が繰り返し行なわれる。また、図１８中の他の３系統（Ｑ＋，Ｉ－，Ｉ＋）に対応するそれぞれの回路においても、上記と同様の動作がＬＯの１／４周期遅れで順次行われる。
　以上のように、本実施の形態では、ＩＱ結合回路２０１は、位相の異なる４系統のサンプル値を結合する。離散時間回路１０２－１～１０２－４の各々は、ローテートキャパシタ１０２２とバッファキャパシタ１０２６とＩＱ結合回路２０１との電荷共有状態を切り替える。ローテートキャパシタ１０２２は、充電スイッチ１０２１がオンされる間、ＩＱ生成回路１０１に蓄積された電荷及びＩＱ結合回路２０１により結合された電荷を電荷共有する。ＩＱ結合回路２０１を設けることにより、簡易なクロックで伝達関数の分母に複素数係数を実現することができ、この結果、周波数特性の中心を低周波数側にシフトすることができる。また、ダイレクトサンプリング回路２００における周波数特性の変更に寄与する回路素子値が、ヒストリキャパシタ１０１２－１～１０１２－４、虚数キャパシタ２０１１、ローテートキャパシタ１０２２及びバッファキャパシタ１０２６の４種類の容量値となる。そのため、設計自由度が向上し、これら４個のキャパシタの容量値を調整することにより、中心シフト量、カットオフ周波数、利得を制御し、良好な周波数特性を得ることができる。
　図２２Ａ及び図２２Ｂは、式（１４）において、ＣＨ＝４０ｐＦ，ＣＲ＝５０ｆＦ，ＣＨｉｍ＝５００ｆＦとした場合の周波数特性の例（fLO=800MHz，ＣＢによるＩＩＲは除く）を示す。式（１４）に示すように、伝達関数の分母に複素数係数を実現したことによって、最大利得周波数を低周波数側にシフトできていることが分かる。このように、図１８に示したような簡易な回路構成と、制御信号（図１９参照）によって、複素型の伝達関数を実現することができ、これにより、イメージ除去を行なうことが可能となる。
　なお、図２３は、図１８に示したダイレクトサンプリング回路２００と同等の別の構成を示す図である。図２３が図１８と異なる点は、ＩＱ結合回路２０１が、虚数キャパシタ２０１１に加え、充電スイッチ２０１２～２０１５を更に有する点である。更に、充電スイッチ２０１２～２０１５には、クロック生成回路１０３から位相がずれた４相の制御信号が供給されるよう構成されている点が異なる。
　図２３に示すような構成においても、虚数キャパシタ２０１１は、充電スイッチ２０１２～２０１５の各々を介して、図１８に示す構成と同様に、電圧電流変換器（ＴＡ）１０１１に常時接続されることになる。したがって、期間Ｔ０～Ｔ３における各構成要素間の接続は、図２１Ａ～図２１Ｄと同様となる。
　（実施の形態３）
　図２４は、本実施の形態に係るダイレクトサンプリング回路の構成を示す。なお、図２４のダイレクトサンプリング回路３００は、図１７のダイレクトサンプリング回路２００を基本構成とし、共通する構成部分には、図１７と同一の符号を付して説明を省略する。
　図２４のダイレクトサンプリング回路３００は、ＩＱ結合回路３０１が、正相・逆相のサンプル値の両方に接続している点が、図１７のダイレクトサンプリング回路２００と異なる。この構成によれば、周波数特性の最大利得周波数を高周波数側にシフトさせることが可能となる。
　ＩＱ結合回路３０１は、正相・逆相のサンプル値間で電荷のやり間で電荷のやり取りを行うことにより、これら４系統のサンプル値を結合し、伝達関数の分母に負の複素数係数を実現する。
　図２５は、ダイレクトサンプリング回路２００のより具体的構成を示す。なお、図２５において、ＩＱ結合回路３０１－１，３０１－２は、図２４におけるＩＱ結合回路３０１を構成する。
　ＩＱ結合回路３０１－１，３０１－２の各々は、虚数キャパシタ３０１１と、充電スイッチ３０１２～３０１５とを有する。
　ＩＱ結合回路３０１－１は、虚数キャパシタ３０１１により、充電スイッチ３０１２，３０１４を介して、第１，３系統正相のサンプリング値の電荷と、充電スイッチ３０１３，３０１５を介して、第２，４系統逆相のサンプリング値の電荷とを結合する。
　ＩＱ結合回路３０１－２は、虚数キャパシタ３０１１により、充電スイッチ３０１２，３０１４を介して、第１，３系統の逆相のサンプリング値の電荷と、充電スイッチ３０１３，３０１５を介して、第２，４系統正相のサンプリング値の電荷とを結合する。
　このように、本実施の形態では、ＩＱ結合回路３０１において、正相のサンプリング値の２，４系統が逆相のサンプリング値の２，４系統に接続されている。また、ＩＱ結合回路３０１において、逆相のサンプリング値の２，４系統が正相のサンプリング値の２，４系統に接続されている。
　実施の形態１及び実施の形態２と同様の動作によって、以下の伝達関数が得られる。
Figure JPOXMLDOC01-appb-M000015
　式（１５）から分かるように、本実施の形態では、伝達関数の分母に負の複素数係数を実現することが可能となる。
　図２６Ａ及び図２６Ｂは、式（１５）においてＣＨ＝４０ｐＦ，ＣＲ＝５０ｆＦ，ＣＨｉｍ＝５００ｆＦとした場合の周波数特性の例（fLO=800MHz，ＣＢによるＩＩＲは除く）を示す。図２６Ａに示したように、周波数特性の最大利得周波数を高周波数側にシフトできていることが分かる。このように、簡易な回路構成と、制御信号（参照）によって、複素型の伝達関数を実現することができ、これにより、イメージ除去を行なうことが可能となる。さらに、本実施の形態では、最大利得周波数を、低周波数側又は高周波数側に自由に移動させることが可能となるので、設計自由度が大幅に向上する。
　（実施の形態４）
　図２７は、本実施の形態に係るダイレクトサンプリング回路の構成を示す。図２７のダイレクトサンプリング回路４００は、実施の形態２に対応するダイレクトサンプリング回路４０１と実施の形態３に対応するダイレクトサンプリング回路４０２の出力側に、出力部４０３として差動合成回路を接続する。そして、出力部４０３がダイレクトサンプリング回路４０１からのＩ＋出力と、ダイレクトサンプリング回路４０２からのＩ＋出力との差分を出力する構成になっている。
　なお、図２７には、Ｉ＋出力同士のみを出力部（差動合成回路）４０３を接続した構成を記している。ここで、Ｉ－、Ｑ＋、Ｑ－出力同士に対しても同様に出力部（差動合成回路）４０３を接続することによって、Ｉ＋出力同士と同様の特性を得ることが可能である。
　図２８は、図２７の具体的構成を示す。図２８において、ダイレクトサンプリング回路４０１は、図２３のダイレクトサンプリング回路２００に対応し、ダイレクトサンプリング回路４０２は図２５のダイレクトサンプリング回路３００に対応する。
　出力部４０３は、ダイレクトサンプリング回路４０１からのＩ＋出力と、ダイレクトサンプリング回路４０２からのＩ＋出力との差分を出力する。換言すると、出力部４０３は、ダイレクトサンプリング回路４０１の出力と、ダイレクトサンプリング回路４０２の出力のうち、ダイレクトサンプリング回路４０１の出力と同相の出力との差分を出力する。
　ダイレクトサンプリング回路４０１及びダイレクトサンプリング回路４０２は、実施の形態２及び実施の形態３と同様の動作をすることになり、次式に示す伝達関数を実現できる。
Figure JPOXMLDOC01-appb-M000016
　本実施の形態は、式（１６）内の１次ＩＩＲの和を通分すると、伝達関数の分子に多項式が生成できる。つまり、本実施の形態では、伝達関数の分子に零を設定することが可能となり、特定の周波数の信号を減衰させることが可能となる。
　このように、ダイレクトサンプリング回路４０１とダイレクトサンプリング回路４０２内部のヒストリキャパシタ、ローテートキャパシタ、虚数キャパシタの値を適切な値に設定することにより、周波数特性に減衰極を生成することができる。ここで、ダイレクトサンプリング回路４０１は、実施の形態２に対応する回路であり、ダイレクトサンプリング回路４０２は、実施の形態３に対応する回路である。
　図２９Ａ及び図２９Ｂは、ＣＨ１＝８４．０ｐＦ，ＣＨ２＝２１０ｐＦ，ＣＲ１＝１８８ｆＦ，ＣＲ２＝１８７ｆＦ，ＣＨｉｍ１＝ＣＨｉｍ２＝１９８ｆＦとした場合の周波数特性の計算結果（fLO=800MHz，ＣＢによるＩＩＲは除く）を示す。図２９Ｂは、広帯域周波数特性を示し、図２９Ａは、図２９Ｂに示した周波数特性の通過域近傍（800MHz）の狭帯域周波数特性を示している。図２９Ａにおいて、特性＃１、特性＃２は、ダイレクトサンプリング回路４０１及びダイレクトサンプリング回路４０２において、それぞれ利得が最大となる周波数にシフトさせた特性である。ここで、特性＃１と特性＃２との差である特性＃３が、本実施の形態に係るダイレクトサンプリング回路４００の周波数特性となる。図２９Ａから分かるように、本実施の形態では、周波数特性の片側に減衰極を実現できている。
　以上のように、本実施の形態では、出力部４０３は、ダイレクトサンプリング回路４０１の出力と、ダイレクトサンプリング回路４０２の出力のうち、ダイレクトサンプリング回路４０１の出力と同相の出力との差を出力する。これにより、本実施の形態では、周波数特性の片側に減衰極を実現し、優れたイメージ除去特性（高イメージ抑圧比）を達成できる。
　本実施の形態をワンセグ受信機へ適用した場合（所望波帯域２５０ｋＨｚ～６８０ｋＨｚ，イメージ帯域－６８０ｋＨｚ～－２５０ｋＨｚ）、従来の構成では６．６０ｄＢしかえられなかったイメージ除去比を１８．６ｄＢとすることができる。
　（実施の形態５）
　図３０は、本実施の形態に係るダイレクトサンプリング回路の構成を示す。図３０のダイレクトサンプリング回路５００は、実施の形態２に対応するダイレクトサンプリング回路５０１と実施の形態３に対応するダイレクトサンプリング回路５０２の出力に、出力部５０３として合成回路を接続する。また、本実施の形態では、出力部５０３がダイレクトサンプリング回路５０１のＩ＋出力と、ダイレクトサンプリング回路５０２のＩ－出力との和を出力する構成になっている。
　なお、図３０には、Ｉ＋出力及びＩ－出力のみを出力部（合成回路）５０３に接続した構成を記している。ここで、Ｉ－出力及びＩ＋出力、Ｑ＋出力及びＱ－出力、Ｑ－出力及びＱ＋出力に対しても同様に出力部（合成回路）５０３を接続することによって、Ｉ＋出力及びＩ－出力を出力部５０３に接続する場合と同様の特性を得ることが可能である。
　図３１は、図３０の具体的構成を示す。図３１において、ダイレクトサンプリング回路５０１は、図２３のダイレクトサンプリング回路２００に対応し、ダイレクトサンプリング回路５０２は図２５のダイレクトサンプリング回路３００に対応する。
　出力部５０３は、ダイレクトサンプリング回路５０１からのＩ＋出力と、ダイレクトサンプリング回路５０２からのＩ－出力との和を出力する。換言すると、出力部５０３は、ダイレクトサンプリング回路５０１の出力と、ダイレクトサンプリング回路５０２の出力のうち、ダイレクトサンプリング回路５０１の出力と逆相の出力との和を出力する。
　ダイレクトサンプリング回路５０１及びダイレクトサンプリング回路５０２は、実施の形態２及び実施の形態３と同様の動作をすることになり、次式に示す伝達関数を実現できる。
Figure JPOXMLDOC01-appb-M000017
　ダイレクトサンプリング回路５０１とダイレクトサンプリング回路５０２の内部のヒストリキャパシタ、ローテートキャパシタ、虚数キャパシタの値を適切なものにすることによって広帯域な周波数特性を得ることが可能となる。ここで、ダイレクトサンプリング回路５０１は、実施の形態２に対応する回路であり、ダイレクトサンプリング回路５０２は、実施の形態３に対応する回路である。
　図３２Ａ及び図３２Ｂは、ＣＨ１＝ＣＨ２＝４０ｐＦ，ＣＲ１＝ＣＲ２＝５０ｆＦ，ＣＨｉｍ１＝ＣＨｉｍ２＝５００ｆＦとした場合の周波数特性の計算結果（fLO=800MHz，ＣＢによるＩＩＲは除く）を示す。図３２Ｂは、広帯域周波数特性を示し、図３２Ａは、図３２Ｂに示した周波数特性の通過域近傍（800MHz）の狭帯域周波数特性を示している。図３２Ａにおいて、特性＃１、特性＃２は、それぞれ利得を最大となる周波数にシフトさせた特性である。ここで、特性＃１及び特性＃２の和である特性＃３が、本実施の形態に係るダイレクトサンプリング回路４００の周波数特性となる。本実施の形態に係るダイレクトサンプリング回路４００は、図３２Ａから分かるように、通過域にリプルを得た擬似チェビシェフ特性を実現できている。なお、各回路素子値の設定によっては、通過域をフラットにすることも可能である。
　以上のように、本実施の形態に係るダイレクトサンプリング回路５００は、ダイレクトサンプリング回路５０１の出力と、ダイレクトサンプリング回路５０２の出力のうち、ダイレクトサンプリング回路４０１の出力と逆相の出力との和を出力する。これにより、広帯域な周波数特性を得ることができる。
　図３３は、デジタルテレビのフルセグメント受信機に適用した場合（所望波帯域０～３ＭＨｚ，妨害波帯域３ＭＨｚ～９ＭＨｚ）の、従来の構成（非特許文献１参照）による周波数特性と提案構成による周波数特性との比較を示す。ここで、従来の構成による周波数特性は、図３３の特性＃１とし、提案構成による周波数特性は、図３３の特性＃２とした。通過域の帯域内偏差を一致させて比較すると、従来隣接のＤＵ比（Desired to Undesired signal ratio：所望波帯域と妨害波帯域との電力比）は、２．２８ｄＢしか得られなかった。これに対し、本実施の形態では、５．５６ｄＢのＤＵ比が得られており、優れた隣接妨害波除去特性を達成できていることが分かる。これにより、ＤＵ比の分だけベースバンドフィルタの構成を簡易にすることができ、チップ面積の縮小化及び低コスト化を図ることができる。
　（実施の形態６）
　本実施の形態では、実施の形態２～５において説明した複素型サンプリング回路を適用することによって、ＬＯＷ－ＩＦ（Intermediate Frequency）方式の受信機の回路規模を削減する手法を述べる。
　図３４Ａは、イメージリジェクションをデジタル処理で行うＬＯＷ－ＩＦ受信機の構成を示すブロック図である。この構成では、増幅器６０１、ミクサ・フィルタ回路６０２及びＡ／Ｄ変換回路６０３が、ＩＱに対しそれぞれ１つずつ必要になり、回路規模が大きくなってしまう。
　図３４Ｂは、イメージリジェクションをアナログのポリフェイズフィルタ６０４で行うＬＯＷ－ＩＦ受信機の構成を示すブロック図である。図３４Ｂの構成では、デジタル処理でのイメージリジェクションを行わないので、必要なＡ／Ｄ変換回路６０３が１つでよく、回路規模を削減できる。
　図３４Ｃは、イメージリジェクションを複素型サンプリング回路６０５で行うＬＯＷ－ＩＦ受信機の構成を示すブロック図である。
　複素型サンプリング回路６０５を用いると、１つの入力から得られる信号を用いて複素フィルタ処理が可能となり、また、出力にはイメージが除去されている。そのため、Ａ／Ｄ変換回路が１つで済む。すなわち、２つのミクサ・フィルタ回路６０２を１つの複素型サンプリング回路６０５に置き換えることにより、図３４Ａの構成と比較して、増幅器６０１及びＡ／Ｄ変換回路６０３をそれぞれ１つずつ削減することが可能である。また、図３４Ｂの構成と比較して、増幅器６０１を１つ削減することができ、ポリフェイズフィルタ６０４が不要となるため、回路規模をさらに削減できる。
　本実施の形態に係るダイバーシチ受信構成では、同一の受信機を複数系統用意することによって最大比合成を行なっている。そのため、受信機は、複素サンプリング回路を用いることにより、回路規模を大幅に削減できる。なお、ダイバーシチ受信方式では、複数系統の受信機がすべて同じ構成である必要はなく、最も性能の出る構成で主系統を構成し、簡易な複素サンプリング型の受信系統を複数用意することも可能である。回路規模の削減は、面積のみならず消費電力の削減効果も大きい。
　以上の説明では、各種スイッチは、ｎ型ＦＥＴとしたが、これに限られない。例えば、各種スイッチは、ｐ型ＦＥＴとしてもよいし、ｎ型ＦＥＴおよびｐ型ＦＥＴを組み合わせてもよい。このとき、ソース端子とドレイン端子は入れ替えてもかまわない。
　２００９年８月３１日出願の特願２００９－２００８１６に含まれる明細書、図面及び要約書の開示内容は、すべて本願に援用される。
　本発明に係るダイレクトサンプリング回路及び受信機は、無線通信装置における受信部の高周波信号処理回路に有用であり、信号の周波数変換及びフィルタ処理を行う場合に適用して好適である。
　１０　ダイレクトサンプリング受信機
　１３，１００，２００，３００，４００，４０１，４０２，５００，５０１，５０２　ダイレクトサンプリング回路
　１０１　ＩＱ生成回路
　１０１１　電圧電流変換器
　１０１２－１～１０１２－４　サンプリングスイッチ
　１０１３－１～１０１３－４　ヒストリキャパシタ
　１０２　離散時間回路群
　１０２－１～１０２－４　離散時間回路
　１０２１，２０１２～２０１５，３０１２～３０１５　充電スイッチ
　１０２２　ローテートキャパシタ
　１０２３　ダンプスイッチ
　１０２４　リセットスイッチ
　１０２５　プリチャージスイッチ
　１０２６　バッファキャパシタ
　１０３　クロック生成回路
　２０１，３０１，３０１－１，３０１－２　ＩＱ結合回路
　２０１１，３０１１　虚数キャパシタ
　４０３，５０３　出力部
　６０１　増幅器
　６０２　ミクサ・フィルタ回路
　６０３　Ａ／Ｄ変換回路
　６０４　ポリフェイズフィルタ
　６０５　複素型サンプリング回路

Claims (17)

  1. 　入力信号の搬送波周波数の周期に応じた４相の制御信号を出力するクロック生成回路と、
    　前記４相の制御信号に応じて、前記入力信号を４系統にサンプリングして、位相が異なる４系統のサンプル値を電荷として蓄積するＩＱ生成回路と、
    　前記４系統のサンプル値の電荷の各々が電荷共有される第１から第４の離散時間回路を有する離散時間回路群と、を具備し、
    　前記第１から第４の離散時間回路の各々は、
    　充電スイッチと、前記充電スイッチを介して前記ＩＱ生成回路に接続されるローテートキャパシタと、ダンプスイッチと、前記ダンプスイッチを介して前記ローテートキャパシタに接続されるバッファキャパシタとを有し、
    　前記充電スイッチは、前記４相の制御信号のうち、いずれか一つの制御信号を用いてオンオフ制御され、
    　前記ローテートキャパシタは、前記充電スイッチを介して、前記ＩＱ生成回路に蓄積された電荷を電荷共有し、
    　前記ダンプスイッチは、前記４相の制御信号のうち、前記充電スイッチをオンオフ制御する前記制御信号と位相が異なる信号が用いられてオンオフ制御され、
    　前記バッファキャパシタは、前記ダンプスイッチを介して、前記ローテートキャパシタと電荷共有することにより出力値を形成する、
    　ダイレクトサンプリング回路。
  2. 　前記位相の異なる４系統のサンプル値の電荷を結合する結合回路、を更に具備し、
    　前記ローテートキャパシタは、前記充電スイッチがオンされる間、前記ＩＱ生成回路に蓄積された電荷及び前記結合回路により結合された電荷を電荷共有する、
    　請求項１に記載のダイレクトサンプリング回路。
  3. 　前記ＩＱ生成回路は、
    　前記入力信号を電圧から電流に変換して電流として出力する電圧電流変換回路と、
    　前記制御信号に応じて前記電流を４系統にサンプリングして出力する４個のサンプリングスイッチと、
    　サンプリングされた前記電流により供給される４系統の電荷をそれぞれ蓄積する４個のヒストリキャパシタと、を有し、
    　前記第１から第４の離散時間回路の各々は、
    　前記ローテートキャパシタの電荷を蓄積または放電制御するリセットスイッチと、
    　前記ローテートキャパシタの電位を制御するプリチャージスイッチと、を更に有し、
    　前記充電スイッチ、前記ダンプスイッチ、前記リセットスイッチ、前記プリチャージスイッチの順に、各スイッチは、前記４相の制御信号が用いられてオンオフ制御される、
    　請求項１に記載のダイレクトサンプリング回路。
  4. 　前記ＩＱ生成回路は、
    　正相の前記入力信号をサンプリングすることにより、位相が異なる４系統の正相のサンプル値を電荷として蓄積する第１のＩＱ生成回路と、
    　逆相の前記入力信号をサンプリングすることにより、位相が異なる４系統の逆相のサンプル値を電荷として蓄積する第２のＩＱ生成回路と、を有し、
    　前記結合回路は、
    　第１、第２、第３及び第４系統の前記正相のサンプル値の電荷を結合する第１の結合回路と、
    　第１、第２、第３及び第４系統の前記逆相のサンプル値の電荷を結合する第２の結合回路と、を有し、
    　前記離散時間回路群は、
    　前記第１のＩＱ生成回路に接続される第１の離散時間回路群と、前記第２のＩＱ生成回路に接続される第２の離散時間回路群と、を有する、
    　請求項２に記載のダイレクトサンプリング回路。
  5. 　前記ＩＱ生成回路は、
    　正相の前記入力信号をサンプリングすることにより、位相が異なる４系統の正相のサンプル値を電荷として蓄積する第１のＩＱ生成回路と、
    　逆相の前記入力信号をサンプリングすることにより、位相が異なる４系統の逆相のサンプル値を電荷として蓄積する第２のＩＱ生成回路と、を有し、
    　前記結合回路は、
    　第１、第３系統の前記正相のサンプル値の電荷と、第２、第４系統の前記逆相のサンプル値の電荷とを結合する第１の結合回路と、
    　第２、第４系統の前記正相のサンプル値の電荷と、第１、第３系統の前記逆相のサンプル値の電荷とを結合する第２の結合回路と、を有し、
    　前記離散時間回路群は、
    　前記第１のＩＱ生成回路に接続される第１の離散時間回路群と、前記第２のＩＱ生成回路に接続される第２の離散時間回路群と、を有する、
    　請求項２に記載のダイレクトサンプリング回路。
  6. 　周波数特性の利得が最大となる周波数を低周波数側にシフトする第１のダイレクトサンプリング回路と、
    　周波数特性の利得が最大となる周波数を高周波数側にシフトする第２のダイレクトサンプリング回路と、
    　前記第１及び第２のダイレクトサンプリング回路の出力側に設けられ、前記第１のダイレクトサンプリング回路の出力と第２のダイレクトサンプリング回路の出力との和もしくは差を出力する出力部、
    　を具備するダイレクトサンプリング回路。
  7. 　前記第１のダイレクトサンプリング回路は、前記請求項４に記載のダイレクトサンプリング回路である、
    　請求項６に記載のダイレクトサンプリング回路。
  8. 　前記第２のダイレクトサンプリング回路は、前記請求項５に記載のダイレクトサンプリング回路である、
    　請求項６に記載のダイレクトサンプリング回路。
  9. 　前記出力部は、
    　前記第１のダイレクトサンプリング回路の出力と、前記第２のダイレクトサンプリング回路の出力のうち、前記第１のダイレクトサンプリング回路の出力と同相の出力との差を生成する、
    　請求項６に記載のダイレクトサンプリング回路。
  10. 　前記出力部は、
    　前記第１のダイレクトサンプリング回路の正相出力と、前記第２のダイレクトサンプリング回路の逆相出力との和を出力する、
    　請求項６に記載のダイレクトサンプリング回路。
  11. 　前記クロック生成回路は、
    　前記制御信号として、前記入力信号の搬送波周波数の周期と同じ周期であり、ＤＵＴＹ比が２５％であり、位相が１/４周期ずつずれた４相の信号を生成し、４個の前記サンプリングスイッチの各々にハイとなるタイミングが異なる前記制御信号を出力する、
    　請求項１に記載のダイレクトサンプリング回路。
  12. 　前記各スイッチは、直列に接続される２個のサブスイッチを１組として有し、
    　前記クロック生成回路は、
    　前記制御信号として、前記入力信号の搬送波周波数の周期と同じ周期であり、ＤＵＴＹ比が５０％で位相が１／２周期ずれた２相の第１及び第２信号と、前記入力信号の搬送波周波数の周期の１／２の周期であり、ＤＵＴＹ比が５０％であり、位相が搬送波周波数の１/４周期ずれた２相の第３及び第４の信号を生成し、
    　前記直列に接続される２個の前記サブスイッチのうち一方には前記第１又は第２の信号を出力し、他方には前記第３又は第４の信号を出力する、
    　請求項１に記載のダイレクトサンプリング回路。
  13. 　前記結合回路は、
    　１個のキャパシタと、前記キャパシタへの前記位相の異なる４系統のサンプル値の電流をオンオフ制御する４個のスイッチと、を有し、
    　前記クロック生成回路は、
    　前記制御信号として、前記入力信号の搬送波周波数の周期と同じ周期であり、ＤＵＴＹ比が２５％であり、位相が１/４周期ずつずれた４相の信号を生成し、前記４個のスイッチの各々にハイとなるタイミングが異なる前記制御信号を出力する、
    　請求項２に記載のダイレクトサンプリング回路。
  14. 　前記結合回路は、１個のキャパシタを有し、前記電圧電流変換回路と前記サンプリングスイッチとの間に接続される、
    　請求項２に記載のダイレクトサンプリング回路。
  15. 　請求項１に記載のダイレクトサンプリング回路と、
    　入力信号を受信するアンテナと、
    　前記アンテナが受信した信号を増幅し、増幅された信号を前記ダイレクトサンプリング回路に出力する低雑音増幅器と、
    　前記ダイレクトサンプリング回路の出力信号をアナログデジタル変換するアナログデジタル変換部と、
    　を有する受信機。
  16. 　ＬＯＷ－ＩＦ受信機であって、
    　前記ダイレクトサンプリング回路は、前記出力信号として低中間周波数帯の信号を出力する、
    　請求項１５に記載の受信機。
  17. 　複数の受信機と、前記複数の受信機からのデジタル出力を選択合成するデジタル処理部とで構成されるダイバーシチ受信機であって、
    　前記複数の受信機として、請求項１６に記載の受信機を少なくとも一つ含む、
    　ダイバーシチ受信機。
     
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