JP2011055151A - ダイレクトサンプリング回路及び受信機 - Google Patents
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Abstract
【解決手段】離散時間回路102−1〜102−4において、充電スイッチ1021は、4相の制御信号のうち、いずれか一つの制御信号を用いてオンオフ制御され、ローテートキャパシタ1022は、充電スイッチ1021を介して、IQ生成回路101に蓄積された電荷を電荷共有し、ダンプスイッチ1023は、4相の制御信号のうち、充電スイッチ1021をオンオフ制御する制御信号と位相が異なる信号が用いられてオンオフ制御され、バッファキャパシタ1026は、ダンプスイッチ1023を介して、ローテートキャパシタ1022と電荷共有することにより出力値を形成する。
【選択図】図12
Description
図10に、本実施の形態に係るダイレクトサンプリング受信機の構成を示す。ダイレクトサンプリング受信機10は、アンテナ11と、低雑音増幅器(LNA:Low Noise Amplifier)12と、ダイレクトサンプリング回路13と、ローカル周波数発振部14と、A/D(Analog to Digital)変換処理部15と、デジタル受信処理部16とを有する。
LO0がハイとなる間(期間T0)、図16Aに示すように、電圧電流変換器(TA)1011の出力は、サンプリングスイッチ1012−1及び充電スイッチ1021を介してヒストリキャパシタ1013−1、及び、ローテートキャパシタ1022に接続され、入力電流が電荷としてサンプリングされる。これによって周波数変換が行われる。
LO1がハイとなる間(期間T1)、図16Bに示すように、ダンプスイッチ1023を介してローテートキャパシタ1022とバッファキャパシタ1026とが接続され、電荷共有により出力値が形成される。今回の期間T1で電荷共有により形成された出力値の電位をVout(n)と表し、前回の期間T1で電荷共有により形成された出力値の電位をVout(n−1)と表し、上記[1]期間T0に関する場合と同様に考えると、差分方程式は、式(6)のように記述できる。
LO2がハイとなる間(期間T2)、図16Cに示すように、ローテートキャパシタ1022は、リセットスイッチ1024を介して低インピーダンスな電源又はグラウンドに接続される。これにより、ローテートキャパシタ1022に蓄積された電荷が放電される。このように、期間T2において、ローテートキャパシタ1022に蓄積された電荷を捨て、ローテートキャパシタ1022をリセットすることができるため、以降の期間T3では、ローテートキャパシタ1022に所定の電位を印加することが可能となり、サンプリングの初期電位として適切なバイアス電位をあたえることができる。また、ローテートキャパシタ1022の電荷をリセットすることにより、式(8)に従う動作が行なわれ、ローテートキャパシタの容量に応じて変換利得を制御することが可能となる。
LO3がハイとなる間(期間T4)、図16Dに示すように、プリチャージスイッチ1025を介してローテートキャパシタ1022の上端の電位がVfbに設定され、ローテートキャパシタ1022に電荷がプリチャージされる。このとき、Vfbを線形性が改善されるようなDC電位に定めることにより、線形性を改善することができる。
図17に、本実施の形態に係るダイレクトサンプリング回路の構成を示す。図17のダイレクトサンプリング回路200は、図12のダイレクトサンプリング回路100に対し、IQ結合回路201を更に具備する構成を採る。なお、図17の本実施の形態に係るダイレクトサンプリング回路200において、図12のダイレクトサンプリング回路100と共通する構成部分には、図12と同一の符号を付して説明を省略する。
LO0がハイとなる間(期間T0)、図21Aに示すように、電圧電流変換器(TA)1011の出力は、サンプリングスイッチ1012−1及び充電スイッチ1021を介してヒストリキャパシタ1013−1、虚数キャパシタ2011、及び、ローテートキャパシタ1022に接続され、入力電流が電荷としてサンプリングされる。これによって周波数変換が行われる。
LO1がハイとなる間(期間T1)、図21Bに示すように、ダンプスイッチ1023を介してローテートキャパシタ1022とバッファキャパシタ1026とが接続され、電荷共有により出力値が形成される。今回の期間T1で電荷共有により形成された出力値の電位をVout(n)と表し、前回の期間T1で電荷共有により形成された出力値の電位をVout(n−1)と表し、上記[1]期間T0に関する場合と同様に考えると、差分方程式は、式(12)のように記述できる。
LO2がハイとなる間(期間T2)、図21Cに示すように、ローテートキャパシタ1022は、リセットスイッチ1024を介して低インピーダンスな電源又はグラウンドに接続される。これにより、ローテートキャパシタ1022に蓄積された電荷が放電される。このように、期間T2において、ローテートキャパシタ1022に蓄積された電荷を捨て、ローテートキャパシタ1022をリセットすることができるため、以降の期間T3では、ローテートキャパシタ1022に適切な電位を印加することが可能となり、線形性を改善することができる。
LO3がハイとなる間(期間T3)、図21Dに示すように、プリチャージスイッチ1025を介してローテートキャパシタ1022の上端の電位がVfbに設定され、ローテートキャパシタ1022に電荷がプリチャージされる。このとき、Vfbを線形性が改善されるようなDC電位に定めることにより、線形性を改善することができる。
図24に、本実施の形態に係るダイレクトサンプリング回路の構成を示す。なお、図24のダイレクトサンプリング回路300は、図17のダイレクトサンプリング回路200を基本構成とし、共通する構成部分には、図17と同一の符号を付して説明を省略する。
図27に、本実施の形態に係るダイレクトサンプリング回路の構成を示す。図27のダイレクトサンプリング回路400は、実施の形態2に対応するダイレクトサンプリング回路401と実施の形態3に対応するダイレクトサンプリング回路402の出力側に、出力部403として差動合成回路を接続し、出力部403がダイレクトサンプリング回路401からのI+出力と、ダイレクトサンプリング回路402からのI+出力との差分を出力する構成になっている。
図30に、本実施の形態に係るダイレクトサンプリング回路の構成を示す。図30のダイレクトサンプリング回路500は、実施の形態2に対応するダイレクトサンプリング回路501と実施の形態3に対応するダイレクトサンプリング回路502の出力に、出力部503として合成回路を接続し、出力部503がダイレクトサンプリング回路501のI+出力とダイレクトサンプリング回路502のI−出力との和を出力する構成になっている。
本実施の形態では、実施の形態2〜5において説明した複素型サンプリング回路を適用することによってLOW−IF方式の受信機の回路規模を削減する手法を述べる。
13,100,200,300,400,401,402,500,501,502 ダイレクトサンプリング回路
101 IQ生成回路
1011 電圧電流変換器
1012−1〜1012−4 サンプリングスイッチ
1013−1〜1013−4 ヒストリキャパシタ
102 離散時間回路群
102−1〜102−4 離散時間回路
1021,2012〜2015,3012〜3015 充電スイッチ
1022 ローテートキャパシタ
1023 ダンプスイッチ
1024 リセットスイッチ
1025 プリチャージスイッチ
1026 バッファキャパシタ
103 クロック生成回路
201,301,301−1,301−2 IQ結合回路
2011,3011 虚数キャパシタ
403,503 出力部
601 増幅器
602 ミクサ・フィルタ回路
603 A/D変換回路
604 ポリフェイズフィルタ
605 複素型サンプリング回路
Claims (15)
- 入力信号の搬送波周波数の周期に応じた4相の制御信号を出力するクロック生成回路と、
前記4相の制御信号に応じて、前記入力信号を4系統にサンプリングして、位相が異なる4系統のサンプル値を電荷として蓄積するIQ生成回路と、
前記4系統のサンプル値の電荷の各々が電荷共有される第1から第4の離散時間回路を有する離散時間回路群と、を具備し、
前記第1から第4の離散時間回路の各々は、
充電スイッチと、前記充電スイッチを介して前記IQ生成回路に接続されるローテートキャパシタと、ダンプスイッチと、前記ダンプスイッチを介して前記ローテートキャパシタに接続されるバッファキャパシタとを有し、
前記充電スイッチは、前記4相の制御信号のうち、いずれか一つの制御信号を用いてオンオフ制御され、
前記ローテートキャパシタは、前記充電スイッチを介して、前記IQ生成回路に蓄積された電荷を電荷共有し、
前記ダンプスイッチは、前記4相の制御信号のうち、前記充電スイッチをオンオフ制御する前記制御信号と位相が異なる信号が用いられてオンオフ制御され、
前記バッファキャパシタは、前記ダンプスイッチを介して、前記ローテートキャパシタと電荷共有することにより出力値を形成する、
ダイレクトサンプリング回路。 - 前記位相の異なる4系統のサンプル値の電荷を結合する結合回路、を更に具備し、
前記ローテートキャパシタは、前記充電スイッチがオンされる間、前記IQ生成回路に蓄積された電荷及び前記結合回路により結合された電荷を電荷共有する、
請求項1に記載のダイレクトサンプリング回路。 - 前記IQ生成回路は、
前記入力信号を電圧から電流に変換して電流として出力する電圧電流変換回路と、
前記制御信号に応じて前記電流を4系統にサンプリングして出力する4個のサンプリングスイッチと、
サンプリングされた前記電流により供給される4系統の電荷をそれぞれ蓄積する4個のヒストリキャパシタと、を有し、
前記第1から第4の離散時間回路の各々は、
前記ローテートキャパシタの電荷を蓄積または放電制御するリセットスイッチと、
前記ローテートキャパシタの電位を制御するプリチャージスイッチと、を更に有し、
前記充電スイッチ、前記ダンプスイッチ、前記リセットスイッチ、前記プリチャージスイッチの順に、各スイッチは、前記4相の制御信号が用いられてオンオフ制御される、
請求項1に記載のダイレクトサンプリング回路。 - 前記IQ生成回路は、
正相の前記入力信号をサンプリングすることにより、位相が異なる4系統の正相のサンプル値を電荷として蓄積する第1のIQ生成回路と、
逆相の前記入力信号をサンプリングすることにより、位相が異なる4系統の逆相のサンプル値を電荷として蓄積する第2のIQ生成回路と、を有し、
前記結合回路は、
第1、第2、第3及び第4系統の前記正相のサンプル値の電荷を結合する第1の結合回路と、
第1、第2、第3及び第4系統の前記逆相のサンプル値の電荷を結合する第2の結合回路と、を有し、
前記離散時間回路群は、
前記第1のIQ生成回路に接続される第1の離散時間回路群と、前記第2のIQ生成回路に接続される第2の離散時間回路群と、を有する、
請求項2に記載のダイレクトサンプリング回路。 - 前記IQ生成回路は、
正相の前記入力信号をサンプリングすることにより、位相が異なる4系統の正相のサンプル値を電荷として蓄積する第1のIQ生成回路と、
逆相の前記入力信号をサンプリングすることにより、位相が異なる4系統の逆相のサンプル値を電荷として蓄積する第2のIQ生成回路と、を有し、
前記結合回路は、
第1、第3系統の前記正相のサンプル値の電荷と、第2、第4系統の前記逆相のサンプル値の電荷とを結合する第1の結合回路と、
第2、第4系統の前記正相のサンプル値の電荷と、第1、第3系統の前記逆相のサンプル値の電荷とを結合する第2の結合回路と、を有し、
前記離散時間回路群は、
前記第1のIQ生成回路に接続される第1の離散時間回路群と、前記第2のIQ生成回路に接続される第2の離散時間回路群と、を有する、
請求項2に記載のダイレクトサンプリング回路。 - 周波数特性の利得が最大となる周波数を低周波数側にシフトする前記請求項4に記載の第1のダイレクトサンプリング回路と、
周波数特性の利得が最大となる周波数を高周波数側にシフトする前記請求項5に記載の第2のダイレクトサンプリング回路と、
前記第1及び第2のダイレクトサンプリング回路の出力側に設けられ、前記第1のダイレクトサンプリング回路の出力と第2のダイレクトサンプリング回路の出力との和もしくは差を出力する出力部、
を具備するダイレクトサンプリング回路。 - 前記出力部は、
前記第1のダイレクトサンプリング回路の出力と、前記第2のダイレクトサンプリング回路の出力のうち、前記第1のダイレクトサンプリング回路の出力と同相の出力との差を生成する、
請求項6に記載のダイレクトサンプリング回路。 - 前記出力部は、
前記第1のダイレクトサンプリング回路の正相出力と、前記第2のダイレクトサンプリング回路の逆相出力との和を出力する、
請求項6に記載のダイレクトサンプリング回路。 - 前記クロック生成回路は、
前記制御信号として、前記入力信号の搬送波周波数の周期と同じ周期であり、DUTY比が25%であり、位相が1/4周期ずつずれた4相の信号を生成し、4個の前記サンプリングスイッチの各々にハイとなるタイミングが異なる前記制御信号を出力する、
請求項1に記載のダイレクトサンプリング回路。 - 前記各スイッチは、直列に接続される2個のサブスイッチを1組として有し、
前記クロック生成回路は、
前記制御信号として、前記入力信号の搬送波周波数の周期と同じ周期であり、DUTY比が50%で位相が1/2周期ずれた2相の第1及び第2信号と、前記入力信号の搬送波周波数の周期の1/2の周期であり、DUTY比が50%であり、位相が搬送波周波数の1/4周期ずれた2相の第3及び第4の信号を生成し、
前記直列に接続される2個の前記サブスイッチのうち一方には前記第1又は第2の信号を出力し、他方には前記第3又は第4の信号を出力する、
請求項1に記載のダイレクトサンプリング回路。 - 前記結合回路は、
1個のキャパシタと、前記キャパシタへの前記位相の異なる4系統のサンプル値の電流をオンオフ制御する4個のスイッチと、を有し、
前記クロック生成回路は、
前記制御信号として、前記入力信号の搬送波周波数の周期と同じ周期であり、DUTY比が25%であり、位相が1/4周期ずつずれた4相の信号を生成し、前記4個のスイッチの各々にハイとなるタイミングが異なる前記制御信号を出力する、
請求項2に記載のダイレクトサンプリング回路。 - 前記結合回路は、1個のキャパシタを有し、前記電圧電流変換回路と前記サンプリングスイッチとの間に接続される、
請求項2に記載のダイレクトサンプリング回路。 - 請求項1または請求項6に記載のダイレクトサンプリング回路と、
入力信号を受信するアンテナと、
前記アンテナが受信した信号を増幅し、増幅された信号を前記ダイレクトサンプリング回路に出力する低雑音増幅器と、
前記ダイレクトサンプリング回路の出力信号をアナログデジタル変換するアナログデジタル変換部と、
を有する受信機。 - LOW−IF受信機であって、
前記ダイレクトサンプリング回路は、前記出力信号として低中間周波数帯の信号を出力する、
請求項13に記載の受信機。 - 複数の受信機と、前記複数の受信機からのデジタル出力を選択合成するデジタル処理部とで構成されるダイバーシチ受信機であって、
前記複数の受信機として、請求項14に記載の受信機を少なくとも一つ含む、
ダイバーシチ受信機。
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