JP5355589B2 - サンプリング回路およびこれを用いた受信機 - Google Patents

Description

本発明はサンプリング回路及び受信機に関し、特に離散時間アナログ処理により周波数変換やフィルタ処理等の受信信号処理を行う技術に関する。

無線受信機の小型化、低消費電力化やアナログ信号処理部とデジタル信号処理部の一体化を目指すため、高周波信号を直接、離散時間的にサンプリングして受信処理する構成が知られている（例えば、非特許文献１及び特許文献１参照）。

図１は、非特許文献１及び特許文献１に開示されているサンプリング回路の全体構成を示す図である。図２は、図１のサンプリング回路に入力される制御信号のタイミングチャートを示す図である。図１のサンプリング回路は、受信したアナログＲＦ信号を、マルチタップ・ダイレクト・サンプリング・ミキサ（Multi-Tap Direct Sampling Mixer）を用いて周波数変換し、離散時間アナログ信号へ変換している。より具体的には、図１のサンプリング回路に含まれるキャパシタ間の電荷移動により、ＦＩＲ（Finite Impulse Response）フィルタと、ＩＩＲ（Infinite Impulse Response）フィルタの積となるフィルタ特性を実現する。通過帯域近傍の特性は、２次ＩＩＲフィルタ特性で決定される。図３Ａ及び図３Ｂに、図１のサンプリング回路の広帯域周波数特性、及び、通過帯域近傍の狭帯域周波数特性の一例を示す。

米国特許出願公開第２００３／００３５４９９号明細書、”Direct Radio Frequency Sampling with Recursive Filtering Method”

R.B.Staszewski他、"All-Digital TX Frequency Synthesizer and Discrete-Time Receiver for Bluetooth Radio in 130n-nm CMOS", IEEE Journal of Solid-State Circuits, VOL.39, NO.12, December 2004（第２２８４〜２２８７頁、図１２〜図１６）

しかしながら、前記従来の技術では、以下に示すような課題を有する。

まず、図１で示したような従来のサンプリング回路では、図３Ｂで示すように通過域近傍の特性は２次のＩＩＲで決定されるため、広帯域な無線通信システムに適用しようとした場合、十分な周波数応答特性を得られない、という課題を有していた。具体的には、図３Ｂで示すようなフィルタ特性が実現されているサンプリング回路を、受信信号の帯域幅が例えば２ＭＨｚであって、前記受信信号帯域の近傍に隣接チャネルの信号やその他の妨害波が存在するような無線通信システムに適用しようとした場合、妨害波信号を十分に減衰させることができず、かつ受信信号帯域内に利得変動が生じてしまう。

また、図１で示した構成では、サンプリング回路におけるフィルタの周波数応答特性の変更に寄与する回路素子値は、ヒストリキャパシタ３、ローテートキャパシタ４ａ〜４ｈ、バッファキャパシタ５の３種類の容量値しかない。このため、これらを変更することによって実現できる特性は限られるので、設計自由度が高くない。

例えば、前記受信チャネル帯域近傍の妨害波を除去するための減衰量を、より大きく確保するような周波数応答特性を実現したい場合、ヒストリキャパシタ３とローテートキャパシタ４ａ〜４ｈの容量値との比をより大きく設定することによって実現できる。しかし、これによって受信信号帯域内の利得変動がさらに大きく変動する。逆に、受信信号帯域内の利得変動量を小さくしようとした場合、妨害波に対する減衰量を確保できなくなる。

このように、上記サンプリング回路では、妨害波領域の減衰特性の確保と、受信信号の通過帯域内の利得変動量の抑制を両立できないという課題があった。

さらに、図１で示したような従来のサンプリング回路では、基本的に、矩形波であるＬＯ信号とアナログＲＦ信号との掛け算によって、アナログＲＦ信号の周波数変換がなされるため、図３Ａに示すように、３次高調波応答が問題となる。ここで、３次高調波応答とは、次式で表される矩形ローカル（ＬＯ）信号のｋ＝１の成分と入力信号との積によってベースバンドに落ち込んでしまう不要信号を指す。

図３Ａは、ローカル（ＬＯ）周波数１ＧＨｚの場合の周波数特性の一例であり、横軸は入力ＲＦ信号周波数を示し、縦軸は周波数変換された出力信号の振幅を示す。図３Ａにおいて３次高調波応答は入力ＲＦ信号３ＧＨｚにおける出力振幅を指し、約２０ｄＢという大きな利得を得てしまっている。

本発明の目的は、フィルタの設計の自由度が高く、かつ優れた妨害波除去特性を有するサンプリング回路および受信機と、高調波スプリアスレベルの低いサンプリング回路および受信機を提供することである。

本発明のサンプリング回路は、入力信号のサンプリングを行なう電荷サンプリング回路と、前記電荷サンプリング回路の出力段に並列に接続された複数の電荷共有回路から構成され、前記複数の電荷共有回路は互いに異なる伝達関数を有するものである電荷共有回路群と、前記電荷共有回路群の出力側に設けられ、前記複数の電荷共有回路の出力を合成する合成回路と、前記電荷共有回路群及び前記合成回路の動作を制御するための制御信号を出力するデジタルコントロールユニットと、を具備する構成をとる。

本発明によれば、異なる伝達関数を有する離散時間アナログ処理回路を複数設けることにより、設定可能なパラメータの種類を増やすことが可能となるので、自由に減衰極の位置を設定するフィルタ特性設計や通過帯域の帯域内偏差を小さくするようなフィルタ特性設計が可能となり、広帯域フィルタ特性、優れた妨害波除去特性を実現可能となる。

さらに、本発明によれば、異なる速度で動作する離散時間アナログ処理回路の合成により、不要な高調波に対する応答を低減することが可能となる。

従来のサンプリング回路の構成の一例を示す接続図 従来のサンプリング回路における制御信号の説明に供するタイミングチャート 従来のサンプリング回路により実現されるフィルタ特性の例を示す特性図 本発明の実施の形態１に係るサンプリング受信機の構成を示すブロック図 実施の形態１のサンプリング回路の構成を示すブロック図 実施の形態１のサンプリング回路の構成を示す接続図 実施の形態１の制御信号の説明に供するタイミングチャート 実施の形態１のサンプリング回路で伝達関数に負の係数を実現する場合の構成を示す接続図 実施の形態１により実現されるフィルタ特性の例を示す特性図 実施の形態２のサンプリング回路の構成を示すブロック図 実施の形態２のサンプリング回路の構成を示す接続図 実施の形態２の制御信号の説明に供するタイミングチャート 実施の形態２により実現されるフィルタ特性の例を示す特性図

以下、本発明の実施の形態について図面を参照して詳細に説明する。図１に示すような従来のサンプリング回路を単純に２つ以上並列に並べることにより、個々のサンプリング回路の伝達関数を加算して得られるフィルタ特性を実現することができる。例えば、２つのサンプリング回路を並列に並べた場合、回路全体として、以下の式に示すような伝達関数を有することになる。

ここで、妨害波除去能力を改善するために、式（１）が減衰極を有するためには式（１）＝０の条件より式（２）を満たすことが必要となる。

ただし、Ｔ_Ｓはサンプリングの周期であり、サンプリングの周波数をｆ_Ｓとすると、Ｔ_Ｓ＝１／ｆ_Ｓである。また、ＲＦ入力信号をダイレクトサンプリングする場合、ローカル（ＬＯ）信号周波数がサンプリング周波数に対応するので、ｆ_Ｓ＝ｆ_ＬＯとなる。

しかし、図１の構成では、式（１）におけるａ及びｂは実数しか実現できず、式（２）は必ず実数となるため、ｓｉｎ（ＭωＴ_Ｓ）＝０でなければならない。とすると、ＭωＴ_Ｓ＝ｎπ（ｎ＝０，１，２，・・・）を満たす必要がある。つまり、サンプリング周波数ｆ_Ｓのｎ／（２Ｍ）倍の周波数においてしか減衰極を生成できない。つまり、サンプリング回路を単純に２つ並列させただけでは、減衰極の周波数を自由に制御できないことが分かる。そこで、本願発明者は、下記に説明するような構成にすれば、減衰極の周波数を自由に制御できることを見出した。

（実施の形態１）
図４に、本実施の形態のサンプリング受信機の構成を示す。離散時間サンプリング受信機１０は、アンテナ１１と、低雑音増幅器（ＬＮＡ：Low Noise Amplifier）１２と、サンプリング回路１３と、ローカル周波数発振部１４と、アナログ・デジタル（Ａ／Ｄ：Analog to Digital）変換処理部１５と、デジタル受信処理部１６とを有する。

このサンプリング受信機１０は、搬送波周波数ｆ_ＲＦで送信された電磁波２１を受信し、この受信信号に対して離散時間的に周波数変換とフィルタ処理を施して所望信号成分を
抽出する。そして、サンプリング受信機１０は、抽出した所望信号成分をデジタル信号に変換してデジタル受信処理を行い、得られた受信データ２７を出力する。

アンテナ１１は、図示していない送信局から搬送波周波数（ｆ_ＲＦ）で送信された電磁波２１を受信し、これをアナログＲＦ信号２２に変換する。低雑音増幅器（ＬＮＡ）１２は、アナログＲＦ信号２２を増幅して出力する。

サンプリング回路１３には、増幅されたアナログＲＦ信号２３とローカル周波数信号２４とが入力される。そして、サンプリング回路１３は、アナログＲＦ信号２３をローカル周波数信号（ｆ_ＬＯ）２４を用いて離散時間的に周波数変換してフィルタ処理を行うことで、所望信号成分のみを抽出したベースバンド信号２５を出力する。

ローカル周波数発振部１４は、サンプリング回路１３に対して、サンプリング処理と周波数変換処理に用いるローカル周波数信号２４を生成して出力する。

アナログ・デジタル変換処理部１５は、入力されるベースバンド信号を所定のサンプリング周波数でデジタル値に量子化し、量子化により得られたデジタルベースバンド信号２６を出力する。

デジタル受信処理部１６は、入力されるデジタルベースバンド信号２６に対して復調処理及び復号処理等の所定のデジタル受信処理を行い、これにより得た受信データ２７を出力する。

（サンプリング回路の概略）
図５に、図４のサンプリング回路１３の構成を示す。図５において、サンプリング回路１００が図４におけるサンプリング回路１３に相当する。図５を用いて、サンプリング回路１００について説明する。

電荷サンプリング回路１０１は、電流信号に対するスイッチングによって受信高周波信号をベースバンドに周波数変換する。電荷共有回路群１０２は、電荷共有回路１０２−１〜１０２−Ｎ（Ｎは２以上の自然数）から構成され、電荷共有回路１０２−１〜１０２−Ｎは、スイッチとキャパシタによって構成されるパッシブな回路構成をとる。合成回路１０３は、電荷共有回路１０２−１〜１０２−Ｎの出力を合成する。

ここで、電荷共有回路１０２−１〜１０２−Ｎの伝達関数を異なるものとすることができ、最後に合成回路１０３で電荷共有回路１０２−１〜１０２−Ｎの出力を合成することにより、必要とするフィルタ特性を実現できる。ここで、電荷サンプリング回路１０１は必須の構成ではなく、電荷共有回路を単純に離散時間フィルタとして使用することも可能である。

ここでは、電荷共有回路１０２−１が式（３）の伝達関数を有し、電荷共有回路１０２−２が式（４）の伝達関数を有し、電荷共有回路１０２−１と電荷共有回路１０２−２の出力を合成すると式（５）の伝達関数が得られる例を説明する。

（サンプリング回路の具体的な構成）
図６において、上述した図５のサンプリング回路１００の具体的な構成例を示す。ここでは、電荷共有回路１０２−１〜１０２−Ｎの個数が２個（Ｎ＝２）の場合を説明する。

サンプリング回路１００は、図６Ａに示すように、大きく分けて、（１）電荷サンプリング回路１０１と、（２）電荷共有回路群１０２と、（３）合成回路１０３と、（４）デジタルコントロールユニット１０４と、を有する。

なお、（１）電荷サンプリング回路１０１、（２）電荷共有回路群１０２、（３）合成回路１０３、（４）デジタルコントロールユニット１０４のそれぞれは、以下のように構成されている。

（１）電荷サンプリング回路１０１は、電圧電流変換器（ＴＡ：Transconductance Amplifier）１０１１、サンプリングスイッチ１０１２及びヒストリキャパシタ１０１３からなる。

（２）電荷共有回路群１０２は、電荷サンプリング回路１０１の出力段に並列に接続された複数の電荷共有回路１０２−１、１０２−２から構成される。電荷共有回路１０２−１、１０２−２は、ローテートキャパシタユニット１０２１、ダンプスイッチ１０２２、リセットスイッチ１０２３及びバッファキャパシタ１０２４からなる。

（３）合成回路１０３は、電荷共有回路群１０２の出力側に設けられ、複数の電荷共有回路１０２−１〜１０２−２の出力を合成する。合成回路１０３は、ダンプスイッチ１０３１、リセットスイッチ１０３２及びバッファキャパシタ１０３３からなる。

（４）デジタルコントロールユニット１０４は、電荷共有回路群１０２及び合成回路１０３の動作を制御するために、各スイッチへの制御信号を生成し出力する。

電荷共有回路１０２−１は、ローテートキャパシタユニット１０２１−１，１０２１−２を有する。ローテートキャパシタユニット１０２１−１，１０２１−２は、同様の構造を有している。そのため、以下、ローテートキャパシタユニット１０２１−１，１０２１−２をまとめてローテートキャパシタユニット１０２１と呼び説明することがある。図６Ｂのローテートキャパシタユニット１０２１は、ローテートキャパシタユニット１０２１−１，１０２１−２の構成を示している。図６Ｂで示すように、ローテートキャパシタユニット１０２１は、積分スイッチ１０２１１、１０２１２と、ローテートキャパシタ１０２１３、１０２１４、放出スイッチ１０２１５、１０２１６とを有する。そして、ローテートキャパシタユニット１０２１−１とローテートキャパシタユニット１０２１−２との間には、ダンプスイッチ１０２２、リセットスイッチ１０２３及びバッファキャパシタ１０２４が接続されている。

また、デジタルコントロールユニット１０４において生成された制御信号のうち、制御信号Ｆ０は積分スイッチ１０２１１及び放出スイッチ１０２１６に供給され、制御信号Ｆ
１は積分スイッチ１０２１２及び放出スイッチ１０２１５に供給される。制御信号Ｄはダンプスイッチ１０３１に供給され、制御信号Ｒはリセットスイッチ１０３２に供給される。

一方、電荷共有回路１０２−２は、ローテートキャパシタユニット１０２１−１，１０２１−２に加えて、別のローテートキャパシタユニット１０２５を有する。ローテートキャパシタユニット１０２１−１及び１０２１−２の構成は、電荷共有回路１０２−１内のローテートキャパシタユニット１０２１と同様である。ローテートキャパシタユニット１０２５は、図６Ｃで示すように、積分スイッチ１０２５１，１０２５２，１０２５３と、ローテートキャパシタ１０２５４，１０２５５，１０２５６と、放出スイッチ１０２５７，１０２５８，１０２５９とを有する。そして、ローテートキャパシタユニット１０２１−１とローテートキャパシタユニット１０２１−２との間には、ダンプスイッチ１０２２、リセットスイッチ１０２３及びバッファキャパシタ１０２４が接続されている。

また、デジタルコントロールユニット１０４において生成された制御信号のうち、制御信号Ｆ０は積分スイッチ１０２１１及び放出スイッチ１０２１６に供給され、制御信号Ｆ１は積分スイッチ１０２１２及び放出スイッチ１０２１５に供給される。さらに、制御信号Ｓ０は、ローテートキャパシタユニット１０２５の積分スイッチ１０２５１及び放出スイッチ１０２５８に供給される。また、制御信号Ｓ１は積分スイッチ１０２５２及び放出スイッチ１０２５９に供給される。また、制御信号Ｓ２は積分スイッチ１０２５３及び放出スイッチ１０２５７に供給される。また、制御信号Ｄはダンプスイッチ１０３１に供給され、制御信号Ｒはリセットスイッチ１０３２に供給される。

ここで、電荷共有回路１０２−１，１０２−２の各々において、ローテートキャパシタ１０２１３，１０２１４，１０２５４，１０２５５，１０２５６の容量値はそれぞれ所望の特性が得られる値に設定されている。

次に、合成回路１０３はダンプスイッチ１０３１、リセットスイッチ１０３２、バッファキャパシタ１０３３を有する。合成回路１０３は、図６に示すようなバッファキャパシタ１０３３を用いて電荷共有する構成であってもよいが、この構成に限定されない。例えば、バッファキャパシタ１０３３を電荷共有回路１０２−１〜１０２−ｎの並列数ｎと同数用意し、バッファキャパシタ１０３３の出力をオペアンプによる加算回路で出力することも可能である。

なお、バッファキャパシタ１０３３の後段をどのような回路構成にするかは、本発明で特に限定されるものではない。例えばバッファキャパシタ１０３３に蓄積された電荷量による離散信号値をそのままサンプル・ホールドした上でデジタル値に量子化し、以降は離散時間デジタル信号処理を行う構成としてもよい。また別の例としては、バッファキャパシタ１０３３に蓄積された電荷量による離散信号値を改めて電圧に変換した上で、さらに信号処理する構成としてもよい。

デジタルコントロールユニット１０４は、ローテートキャパシタユニット１０２１及び合成回路１０３内の、積分スイッチ１０２１１，１０２１２、放出スイッチ１０２１５，１０２１６、ダンプスイッチ１０２２，１０３１及びリセットスイッチ１０２３，１０３２に対して制御信号を生成して供給する。

図７は、デジタルコントロールユニット１０４から出力される制御信号、及び、サンプリングスイッチ１０１２へ供給されるローカル周波数信号のタイミングチャートを示す図である。制御信号Ｆ０と制御信号Ｆ１とは、互いにハイとなる周期がずれた信号であって、各々がハイ状態になっている期間は、ローカル周波数信号ＬＯのＭ周期分に相当する。
また、制御信号Ｓ０，Ｓ１，Ｓ２も、互いにハイとなる周期がずれた信号であって、各々がハイ状態になっている期間は、ローカル周波数信号ＬＯのＭ周期分に相当する。

なお、本実施の形態において、フィードバック制御用途のキャパシタやその制御信号をさらに用いる構成としてもよいが、本実施の形態では、説明の簡単化のため、フィードバック用のキャパシタの図示と説明を割愛している。

（サンプリング回路の動作）
次に、本実施の形態のサンプリング回路１００の動作について説明する。

まず、電圧電流変換器（ＴＡ）１０１１は、入力されたアナログＲＦ信号２３をアナログＲＦ電流信号に変換し、サンプリングスイッチ１０１２は、アナログＲＦ電流信号とほぼ同じ周波数ＬＯを持ったローカル周波数信号２４を用いてアナログＲＦ電流信号をサンプリングし、サンプリングされた信号を出力する。

ここで、ヒストリキャパシタ１０１３と、ローテートキャパシタユニット１０２１内のローテートキャパシタ１０２１３又は１０２１４と、ローテートキャパシタユニット１０２５内の１０２５４、１０２５５又は１０２５６とを用いて、サンプリングされた信号の電荷を積分することにより、時間的に離散化した離散信号を形成する。さらに、ヒストリキャパシタ１０１３と、ローテートキャパシタ１０２１３又は１０２１４と、ローテートキャパシタ１０２５４、１０２５５又は１０２５６との間で、積分スイッチ１０２１１又は１０２１２と、積分スイッチ１０２５１、１０２５２又は１０２５３をオン／オフ制御することによりＦＩＲフィルタに相当するフィルタ特性を実現できる。ここで、ＦＩＲフィルタの特性は、制御信号Ｆ０、Ｆ１の各信号がハイになる時間長、すなわちヒストリキャパシタ１０１３と、ローテートキャパシタ１０２１３又は１０２１４と、ローテートキャパシタ１０２５４、１０２５５又は１０２５６とにおいて充電による電荷の積分が行われる時間長によって定まる。

ここで、電荷共有回路１０２−１と電荷共有回路１０２−２とは異なる構造を有する。電荷共有回路１０２-１，１０２-２内のローテートキャパシタ１０２１３、１０２１４、１０２５４、１０２５５、１０２５６に蓄積された電荷を異なる経路で電荷共有させることによって、電荷共有回路１０２−１と電荷共有回路１０２−２とは、互いに異なる伝達関数を有する離散時間処理を行なう。

電荷共有回路１０２−１において、ローテートキャパシタユニット１０２１−１内のローテートキャパシタ１０２１３又は１０２１４に蓄えられた電荷は、ダンプスイッチ１０２２、及び、ローテートキャパシタユニット１０２１−２内の積分スイッチ１０２１１又は１０２１２を介して、バッファキャパシタ１０２４とローテートキャパシタユニット１０２１−２内のローテートキャパシタ１０２１３又は１０２１４と電荷共有を行う。バッファキャパシタ１０２４が、電荷共有する前の状態として、一つ前のタイミングの電荷共有後の電荷を保持しているため、電荷共有回路１０２−１全体として１次ＩＩＲフィルタリングが行なわれる。ここで、制御信号Ｆ０、Ｆ１が図７に示すように反転した特性を有するので、ローテートキャパシタ１０２１３、１０２１４が交互に使用されることになる。

制御信号Ｆ０がハイとなる時間では、電荷共有回路１０２−１において、ローテートキャパシタユニット１０２１−１内のローテートキャパシタ１０２１３に蓄えられた電荷は、ローテートキャパシタユニット１０２１−１内の放出スイッチ１０２１５とダンプスイッチ１０２２とローテートキャパシタユニット１０２１−２内の積分スイッチ１０２１２とを介して、バッファキャパシタ１０２４とローテートキャパシタユニット１０２１−２
内のローテートキャパシタ１０２１４と電荷共有を行なう。バッファキャパシタ１０２４が、電荷共有する前の初期状態として一つ前のタイミングの電荷共有後の電荷を保持しているために１次ＩＩＲフィルタリングが行われる。

一方、制御信号Ｆ１がハイとなる時間では、ローテートキャパシタユニット１０２１−１内のローテートキャパシタ１０２１４に蓄えられた電荷は、ローテートキャパシタユニット１０２１−１内のローテートキャパシタ１０２１４とバッファキャパシタ１０２４とローテートキャパシタユニット１０２１−２内のローテートキャパシタ１０２１３と電荷共有を行う。

電荷共有回路１０２−１の動作と平行して、電荷共有回路１０２−２においても、以下の動作が行なわれる。Ｆ０がハイとなる時間では、電荷共有回路１０２−２においてローテートキャパシタユニット１０２１−１内のローテートキャパシタ１０２１３に蓄えられた電荷、及び、ローテートキャパシタユニット１０２５内のローテートキャパシタ１０２５４、１０２５５又は１０２５６に蓄えられた電荷は、ローテートキャパシタユニット１０２１−１内の放出スイッチ１０２１５及びローテートキャパシタユニット１０２５内の放出スイッチ１０２５７、１０２５８又は１０２５９と、ダンプスイッチ１０２２と、ローテートキャパシタユニット１０２１−２内の積分スイッチ１０２１２とを介して、バッファキャパシタ１０２４とローテートキャパシタユニット１０２１−２内のローテートキャパシタ１０２１４と電荷共有を行なう。バッファキャパシタ１０２４が電荷共有の初期状態として一つ前のタイミングの電荷共有後の電荷を保持しているため、電荷共有回路１０２−２全体として１次ＩＩＲフィルタリングが行なわれる。

制御信号Ｆ１がハイとなる時間では、ローテートキャパシタユニット１０２１−１内のローテートキャパシタ１０２１４と、ローテートキャパシタユニット１０２５内のローテートキャパシタ１０２５４、１０２５５又は１０２５６と、バッファキャパシタ１０２４と、ローテートキャパシタユニット１０２１−２内のローテートキャパシタ１０２１３とで電荷共有を行なう。

このとき重要なのは、ローテートキャパシタユニット１０２１には制御信号Ｆ０、Ｆ１が入力されローテートキャパシタ１０２１３とローテートキャパシタ１０２１４とが交互に使用されるのに対して、ローテートキャパシタユニット１０２５内にはＳ０、Ｓ１、Ｓ２が入力されローテートキャパシタ１０２５４、１０２５５、１０２５６が順番に使用されることである。これにより、ローテートキャパシタユニット１０２５側の伝達関数の次数が一次大きくなる。

次に、合成回路１０３の動作は以下のようになる。

制御信号Ｆ１がハイとなる時間では、電荷共有回路１０２−１において、ローテートキャパシタユニット１０２１−２内のローテートキャパシタ１０２１３に蓄えられた電荷は、ローテートキャパシタユニット１０２１−２内の放出スイッチ１０２１５とダンプスイッチ１０３１を介して、バッファキャパシタ１０３３と電荷共有を行なうことによって出力の電位が決定される。バッファキャパシタ１０３３が電荷共有の初期状態として一つ前のタイミングの電荷共有後の電荷を保持しているため、１次ＩＩＲフィルタリングが行われる。

制御信号Ｆ０がハイとなる時間では、ローテートキャパシタユニット１０２１−２内のローテートキャパシタ１０２１４とバッファキャパシタ１０３３が電荷共有を行い、出力の電位が決定される。

図６Ａのサンプリング回路の全体の伝達関数は次式で記述できる。

ここで、式（６）において、Ｔ_ＬＯはサンプリングスイッチ１０１２においてローカル信号周波数ＬＯによってサンプリングされる際のサンプリング周期である。また、ｇ_ｍは電圧電流変換器（ＴＡ）１０１１のトランスコンダンクタンス値である。また、Ｃ_Ｒ１は電荷共有回路１０２−１におけるローテートキャパシタユニット１０２１−１内のローテートキャパシタ１０２１３及び１０２１４の容量値である。また、Ｃ_Ｒ２は電荷共有回路１０２−２におけるローテートキャパシタユニット１０２１−１内のローテートキャパシタ１０２１３及び１０２１４の容量値である。また、Ｃ_Ｒ３は電荷共有回路１０２−２におけるローテートキャパシタユニット１０２５内のローテートキャパシタ１０２５４、１０２５５及び１０２５６の容量値である。また、Ｃ_Ｒ２１は電荷共有回路１０２−１における１０２１−２内のローテートキャパシタ１０２１３及び１０２１４の容量値である。また、Ｃ_Ｒ２２は電荷共有回路１０２−２におけるローテートキャパシタユニット１０２１−２内のローテートキャパシタ１０２１３及び１０２１４の容量値である。

式（７）が、式（５）に対応する伝達関数となっていることがわかる。必要とする周波数特性が得られるように式（５）の伝達関数の係数値を決定し、式（７）と比較すれば、回路素子値を決定することができる。

ここで重要なことは、式（７）により表現される伝達関数において、回路素子値をただ任意に設定しても、所望のフィルタ周波数応答特性が得られるわけではないことである。２縦続構成、つまり電荷共有回路１０２−１及び１０２−２の各々において、ローテートキャパシタユニット１０２１−１とローテートキャパシタユニット１０２１−２とを用意し、２回電荷共有を行なわせることにより、電圧電流変換器（ＴＡ）１０１１一つで、式（７）を実現できている。ただし、構成の方法はこれに限らず、例えば、複数の電圧電流変換器（ＴＡ）を用いたり、電荷共有回路１０２−１と電荷共有回路１０２−２とのクロックの位相をずらすようなポリフェーズ構成によっても、式（７）を実現可能である。

ここで、式（５）の係数の決定方法の一例を示す。前述したように、同一の伝達関数を有する回路を単純に２つ並列させた２並列構成では、任意の周波数位置に減衰極を設定できない。しかし、異なる伝達関数を有する回路を２つ以上系列させた構成にすれば、全体として、式（５）のように異なる伝達関数の和を実現することができ、任意の周波数位置に減衰極を設定することができるようになる。

任意の周波数ω_Ｎに減衰極を有する伝達関数の係数値は、次式によって求めることができる。ここで、例えば、b₂=lb₁として、A, l, b₁は任意の正の実数とすると、ａ_１，ａ_２，ａ_３を算出することが可能である。

式（８）の計算結果としてａ_１，ａ_２，ａ_３が正の数として算出された場合は、式（５）と式（７）とを比較して回路素子値を求めることができる。

上記の算出方法を用いた場合、しばしばａ_１，ａ_２，ａ_３が少なくとも一つが負の数として算出される場合がある。例えば、ａ_３が負の整数として算出された場合、負のキャパシタンスは実現できないので、回路構成を変更し、式（７）の分子の係数を負にした式（９）の形を実現する必要がある。

この実現方法の一例を図８に示す。図８は図６の回路を２系統設け、それぞれに半周期位相のずれたＬＯ信号（図７のＬＯ，ＬＯＢ）を入力することによって、正相の電荷共有回路１０２’−１と、逆相の電荷共有回路１０２’−２を作り出している。なお、図８に示す正相の電荷共有回路１０２’−１と、逆相の電荷共有回路１０２’−２の構成において、図６と共通する構成には同一の符号を付している。

式（８）の係数を実現するために、正相の電荷共有回路１０２’−１内のローテートキャパシタユニット１０２５の出力を逆相の電荷共有回路１０２’−２内のローテートキャパシタユニット１０２１−１の出力に接続し、逆相の電荷共有回路１０２’−２内のローテートキャパシタユニット１０２５の出力を正相の電荷共有回路１０２’−１内のローテートキャパシタユニット１０２１−１の出力に接続する。

さらに正相側の合成回路１０３−１と逆相側の合成回路１０３−２の差動出力をとることによって、式（９）の伝達関数を実現することが可能となる。さらに式（５）と式（９）を比較することによって回路素子値を決定することができる。なお、図８に示す正相側の合成回路１０３−１と、逆相側の合成回路１０３−２の構成において、図６と共通する構成には同一の符号を付している。

式（８）の算出結果としてａ_３以外にも負の係数が現れた場合は、上記と同様にしてその係数に対応するローテートキャパシタユニットの出力を正相と逆相で入れ替えることによって、伝達関数に負の係数を実現することが可能である。

図９に上記の方法を用いて得られる周波数特性の一例を示す。点線の従来の１次ＩＩＲ構成に比べ、実践の本方式では指定の位置に減衰極を有し、優れた妨害波除去特性を実現できることがわかる。また、図９では式（８）から算出された式（５）の係数と式（９）を比較することによって得られた以下の値を用いている。f_LO=600MHz, M=2, g_m=29.5mS, C_R1=137fF, C_R2=41fF, C_R3=134fF, C_R21=139fF, C_R22=139fF, C_B11=1.32pF, C_B12=500fF,
C_B2=2pF。

以上のように本発明の実施の形態の構成及び動作によれば、異なる伝達関数を有する電荷共有回路１０２−１と電荷共有回路１０２−２とを並列に接続し、各々の系統の電荷共有回路１０２−１，１０２−２で得られた電荷信号を重み付けし、バッファキャパシタ１０３３で合成する回路構成とした。これにより、２分岐で任意の周波数に減衰極を設定することが可能となり、この結果、広帯域信号の受信に対応可能なフィルタ特性が実現可能となる。

上記では、２並列の例を示したが、３以上の電荷共有回路を並列させた構成としてもよい。

また、上記では、電荷共有回路１０２−１は、２個のローテートキャパシタ１０２１３，１０２１４が並列に接続されるローテートキャパシタユニット１０２１−１，１０２１−２を有し、電荷共有回路１０２−１は、ローテートキャパシタユニット１０２１−１，１０２１−２に加えて、３個のローテートキャパシタ１０２５４，１０２５５，１０２５６が並列に接続されたローテートキャパシタユニット１０２５を有する場合について説明したが、これに限られない。例えば、電荷共有回路１０２−１が、ｍ個（ｍは正の整数）のローテートキャパシタが並列に接続された第１のローテートキャパシタユニットを有し、電荷共有回路１０２−２が、当該第１のローテートキャパシタユニットに加えて、ｎ個（ｍはｎとは異なる正の整数）のローテートキャパシタが並列に接続された第２のローテートキャパシタユニットを有するとしてもよい。

この場合、第１のローテートキャパシタユニットに含まれるｍ個のローテートキャパシタのうちの一つと、第２のローテートキャパシタユニットに含まれるｎ個のローテートキャパシタのうちの一つには、同じタイミングで電荷が入力され、同じタイミングで電荷が入力された二つのローテートキャパシタからは、異なるタイミングで電荷が出力されるようにするとよい。

また、本実施の形態で示した構成では、サンプリングスイッチ１０１２に供給するローカル周波数信号ＬＯをデジタルコントロールユニット１０４とは別に生成して供給する場合を仮定して説明したが、本発明はこれに限定されるものではない。例えば、デジタルコントロールユニット１０４がローカル周波数信号ＬＯも生成してサンプリングスイッチ１０１２へ供給する構成としてもよい。

なお、ヒストリキャパシタ、ローテートキャパシタのそれぞれを容量値が変更できる構成としてもよい。このような構成とすることにより、帯域幅の変更、減衰極周波数の制御が可能となり、特性の調整やマルチバンド・マルチモードに対応することが可能となる。また、本実施の形態で示した構成では、電荷共有後にリセットスイッチによってローテートキャパシタを接地したが、接地せずに電荷を保持することにより、利得の改善を行うことができる。スイッチの数、制御信号の数を減らすことができ、構成を簡易化できる。

（実施の形態２）
本実施の形態では、異なる伝達関数を有する電荷共有回路によって、サンプリング受信方式において問題となる高調波に対する不要な応答の抑圧を可能とする。

図１０において、回路２００は全体として、本実施の形態のサンプリング回路の構成を示す。電荷サンプリング回路２０１−１〜２０１−Ｎは、電流信号に対するスイッチングによって受信高周波信号をベースバンドに周波数変換する。電荷共有回路群２０２は、電荷共有回路２０２−１〜２０２−Ｎ（Ｎは２以上の自然数）から構成され、電荷共有回路２０２−１〜２０２−Ｎは、スイッチとキャパシタによって構成されるパッシブな回路構成をとる。ここで、電荷共有回路２０２−１〜２０２−Ｎの伝達関数を互いに異なるもの
にとし、最後に合成回路２０３で合成することにより、必要とする周波数特性を実現する。

ここでは、電荷共有回路２０２−１が式（１０）の伝達関数を有し、電荷共有回路２０２−２が式（１１）の伝達関数を有し、電荷共有回路２０２−１と電荷共有回路２０２−２との出力を合成すると式（１２）の伝達関数が得られる例を説明する。

つまり、基本の分岐と、基本の分岐の３倍のＬＯで動作する分岐、との差をとることで、３倍高調波成分を抑圧する。

図１１において、具体的実施例を示す。サンプリング回路２００は、図１１Ａに示すように、大きく分けて、（１）電荷サンプリング回路２０１−１，２０１−２（以下、これらをまとめて電荷サンプリング２０１と呼ぶことがある）と、（２）電荷共有回路群２０２と、（３）合成回路２０３と、（４）デジタルコントロールユニット２０４−ｋ（ｋ＝１〜２）とを有する。

なお、（１）電荷サンプリング回路２０１、（２）電荷共有回路群２０２、（３）合成回路２０３、デジタルコントロールユニット２０４−ｋ（ｋ＝１〜２）のそれぞれは、以下のように構成されている。

（１）電荷サンプリング回路２０１は、電圧電流変換器（ＴＡ）２０１１およびサンプリングスイッチ２０１２、２０１３からなる。

（２）電荷共有回路群２０２は、電荷サンプリング回路２０１の出力段に並列に接続された複数の電荷共有回路２０２−１、２０２−２から構成される。電荷共有回路２０２−ｋ（ｋ＝１〜２）は、正相の電荷共有回路２０２ａ−ｋと逆相の電荷共有回路２０２ｂ−ｋとを含む。

（３）合成回路２０３は、正相側の合成回路２０３−１と逆相側の合成回路２０３−２とを含む。合成回路２０３−ｋ（ｋ＝１〜２）は、ダンプスイッチ２０３１とバッファキャパシタ２０３２とリセットスイッチ２０３３とからなる。

（４）デジタルコントロールユニット２０４−ｋ（ｋ＝１〜２）は、電荷共有回路群２０２及び合成回路２０３の動作を制御するために、各スイッチへの制御信号を生成し出力する。

電荷共有回路２０２−ｋ（ｋ＝１〜２）に含まれる正相の電荷共有回路２０２ａ−ｋと逆相の電荷共有回路２０２ｂ−ｋのそれぞれは、図１１Ｂの電荷共有回路２０２−ｋ（ｋ＝１〜２）に示すように、ヒストリキャパシタ２０２１、積分スイッチ２０２２_１〜２０２２_２Ｎ、ローテートキャパシタ２０２３_１〜２０２３_２Ｎ、放出スイッチ２０２４_１〜
２０２４_２Ｎを有する。制御信号ＣＬＫ_１〜ＣＬＫ_２Ｎは、積分スイッチ２０２２_１〜２０２２_２Ｎに供給される。また、制御信号ＣＬＫ_Ａは、放出スイッチ２０２４_１〜２０２４_Ｎに供給される。また、制御信号ＣＬＫ_Ｂは、放出スイッチ２０２４_Ｎ＋１〜２０２４_２Ｎに供給される。

ここで、電荷共有回路２０２ａ−１、２０２ｂ−１、２０２ａ−２、２０２ｂ−２の各々における、ヒストリキャパシタ２０２１、ローテートキャパシタ２０２３_１〜２０２３_２Ｎの容量値はそれぞれ所望の特性が得られる値に設定されている。

合成回路２０３−１，２０３−２は、ダンプスイッチ２０３１、バッファキャパシタ２０３２、リセットスイッチ２０３３を有する。合成回路２０３−１，２０３−２の実現はバッファキャパシタ２０３２を用いた電荷共有によるパッシブな構成に限らない。図１１では、合成回路２０３−１，２０３−２は、差動の正相と逆相とを出力で入れ替えることによって減算を実現しているが、例えばバッファキャパシタ２０３２を並列数と同数用意しオペアンプによる減算回路で出力することも可能である。

なお、バッファキャパシタ２０３２の後段をどのような回路構成にするかは、本発明で特に限定されるものではない。例えばバッファキャパシタ２０３２に蓄積された電荷量による離散信号値をそのままサンプル・ホールドした上でデジタル値に量子化し、以降は離散時間デジタル信号処理を行う構成としてもよい。また別の例としては、バッファキャパシタ２０３２に蓄積された電荷量による離散信号値を改めて電圧に変換した上で、さらに信号処理する構成としてもよい。

デジタルコントロールユニット２０４は、電荷共有回路群２０２のＣＬＫ_１〜ＣＬＫ_２Ｎ、ＣＬＫ_Ａ〜ＣＬＫ_Ｂに制御信号を供給する。図１１においてＬＯはデジタルコントロールユニットとは別に入力される構成になっているが、デジタルコントロールユニット２０４から供給してもかまわない。

図１２は、デジタルコントロールユニット２０４から出力される制御信号及びサンプリングスイッチ２０１２、２０１３へ供給されるローカル周波数信号のタイミングチャートである。制御信号Ｓ１_０〜Ｓ１_２Ｎ、Ｓ２_０〜Ｓ２_２Ｎは、互いにハイとなる周期がずれた信号であって、各々がハイ状態になっている時間は、ローカル周波数信号ＬＯのＭ１、Ｍ２周期分に相当する。

ここで重要なのは、電荷共有回路２０２−２に供給される制御信号ＬＯ２、ＬＯ２Ｂ、ＳＡＺ２、ＳＢＺ２、Ｓ２_０〜Ｓ２_２Ｎがそれぞれ、電荷共有回路２０２−１に供給される制御信号ＬＯ１、ＬＯ１Ｂ、ＳＡＺ１、ＳＢＺ１、Ｓ１_０〜Ｓ１_２Ｎの３倍の周波数となっていることである。

なお、本実施の形態では、非特許文献１で開示されている構成のうち、フィードバック制御用途のキャパシタやその制御信号については、本発明で限定されるものではなく、説明の簡単化のため、図示と説明を割愛している。

次に、本実施の形態のダイレクトサンプリング回路２００の動作について説明する。

電圧電流変換器（ＴＡ）２０１１は入力されたアナログＲＦ信号２３をアナログＲＦ電流信号に変換し、サンプリングスイッチ２０１２、２０１３により周波数ＬＯ１、ＬＯ１Ｂの周波数、または、ＬＯ２、ＬＯ２Ｂの周波数を持ったローカル周波数信号２４でサンプリングする。そのとき、ヒストリキャパシタ２０２１とローテートキャパシタ２０２３_１〜２０２３_２Ｎによってサンプリング信号の電荷を積分することにより時間的に離散化
した離散信号を形成する。さらに、ヒストリキャパシタ２０２１とローテートキャパシタ２０２３_１〜２０２３_２Ｎの間で、積分スイッチ２０２２_１〜２０２２_２Ｎをオン／オフ制御することにより、ＦＩＲフィルタに相当する動作を行う。ここで、ＦＩＲフィルタの特性は、制御信号Ｓ１_１〜Ｓ１_２ＮまたはＳ２_１〜Ｓ２_２Ｎの各信号がハイになる時間長、すなわちヒストリキャパシタ２０２１とローテートキャパシタ２０２３_１〜２０２３_２Ｎにおいて充電による積分が行われる時間長によって定まる。

電荷共有回路２０２ａ−１、２０２ｂ−１、２０２ａ−２、２０２ｂ−２は同じ構造を有しているが、デジタルコントロールユニット２０４−１，２０４−２から異なる制御信号が入力されるため、異なる伝達関数となる。

まず、電荷共有回路２０２ａ−１の動作を説明する。

離散信号は、ヒストリキャパシタ２０２１とローテートキャパシタ２０２３_１〜２０２３_２Ｎのうちの一つとにより並列接続状態に構成されたキャパシタによって、ローカル周波数信号ＬＯ１のクロック長よりも長い時間に渡って積分される。これによりフィルタ処理とデシメーション（decimation：間引き）が行われる。

具体的には、初めに、制御信号Ｓ１_１により積分スイッチ２０２２_１がオンし、ローテートキャパシタ２０２３_１がヒストリキャパシタ２０２１と接続され、制御信号Ｓ１_１がハイになっている期間に亘って前記２つのキャパシタに供給された電荷が積分される。

制御信号Ｓ１_１がローになると、ヒストリキャパシタ２０２１はローテートキャパシタ２０２３_１との接続がオフとなり、制御信号Ｓ１_２によりローテートキャパシタ２０２３_２との接続がオンとなる。ローテートキャパシタ２０２３_２は、制御信号Ｓ１_２がハイの期間に亘って離散信号の電流により供給される電荷を積分した後、ヒストリキャパシタ２０２１との接続をオフする。同様にして、ローテートキャパシタ２０２３_３〜２０２３_２Ｎは、制御信号Ｓ１_１〜Ｓ１_２Ｎにより、ローカル周波数信号Ｌ０のＭ１周期ごとに順番にヒストリキャパシタ２０２１と接続され、２つのキャパシタによって離散信号の電流により供給される電荷が積分される。

このようにして、ローカル周波数信号ＬＯ１のＭ１周期分の離散信号の電流により供給される電荷を積分することで、Ｍ１タップのＦＩＲフィルタの特性が実現される。また、ローカル周波数信号ＬＯ１のＭ１周期分の信号を積分することによって１サンプル分の電荷量が得られるため、サンプル値の間隔はＭ１倍される。つまりサンプル値の間引き、デシメーションが行なわれる。

また、ヒストリキャパシタ２０２１にローテートキャパシタ２０２３_３〜２０２３_２Ｎが順に接続されることでＩＩＲフィルタの特性が実現される。

次に、制御信号ＳＡＺ１により放出スイッチ２０２４_１〜２０２４_Ｎがオンされることによって、ローテートキャパシタ２０２３_１〜２０２３_Ｎとバッファキャパシタ２０３２とが導通され、ローテートキャパシタ２０２３_１〜２０２３_Ｎに充電された電荷がバッファキャパシタ２０３２との間で共有される。ローテートキャパシタ２０２３_１〜２０２３_Ｎとバッファキャパシタ２０３２との間の電荷共有の後、ダンプスイッチ２０３１は、制御信号Ｄによりオフとされ、電荷共有状態が解消される。次に、制御信号Ｒによりリセットスイッチ２０３３がオンとされ、ローテートキャパシタ２０２３_１〜２０２３_Ｎに残っていた電荷が接地によりリセットされる。

このようにして、ローテートキャパシタ２０２３_１〜２０２３_Ｎの各々に充電された電
荷をバッファキャパシタ２０３２で合成することで、ＮタップのＦＩＲフィルタの特性が実現される。Ｎサンプル分の離散信号が合成されて１サンプル分の離散信号が出力されるため、サンプリングレートは１／Ｎにデシメーションされる。

ローテートキャパシタ２０２３_Ｎ＋１〜２０２３_２Ｎも同じように、制御信号ＳＢＺ１により放出スイッチ２０２４_Ｎ＋１〜２０２３４_２Ｎがオンされ、それぞれのローテートキャパシタとバッファキャパシタ２０３２で電荷共有されることにより、ＮタップのＦＩＲフィルタ処理と１／Ｎデシメーションが行われる。

また、ローテートキャパシタ２０２３_１〜２０２３_Ｎ及び２０２３_Ｎ＋１〜２０２３_２Ｎの各グループを、バッファキャパシタ２０３２と交互に電荷共有状態にすることで、ＩＩＲフィルタ特性が実現される。

図１１の電荷サンプリング回路２０１−１と電荷共有回路２０２−１（２０２ａ−１又は２０２ｂ−１）からなる系統の伝達関数は次式で記述できる。

電荷共有回路２０２−２（２０２ａ−２又は２０２ｂ−２）もローカル信号ＬＯ２、制御信号Ｓ２_１〜Ｓ２_２Ｎ、ＳＡＺ２、ＳＢＺ２に対して同様の動作を行い、電荷サンプリング２０１−２と電荷共有回路２０２−２の系の伝達関数は次式で記述できる。

合成回路２０３において電荷共有回路２０２−１と電荷共有回路２０２−２とを、差動の正相、逆相が反対になるように接続し、減算を行なう構成にしている。異なる離散時間間隔の電荷を合成しているため、単純な減算にはならないが、式（１３）と式（１４）の差に近い値が出力電位となり全体の伝達関数は概略、次式で表現できる。

図１３に、図１１に示すサンプリング回路２００の回路シミュレータによるシミュレーション結果を示す。シミュレーションには次の値を用いた。M=2, N=2, f_LO1=600MHz, g_m1=10mS, C_H1=1pF, C_R1=200fF, f_LO2=1800MHz, g_m2=10mS, C_H2= C_H1/6, C_R2= C_R1/6, C_B=1pF。

図１３Ａは、電荷共有回路２０２−２をなくした場合（電荷サンプリング回路２０１−２以降接地）の特性を示し、図１３Ｂは、図１１の特性を示す。図１１の構成を用いることにより、基本波利得３ｄＢの低下に対して、３倍高調波応答を１２ｄＢ低下できていることがわかる。

以上のように本発明の実施の形態の構成及び動作によれば、異なる伝達関数を有する電荷共有回路２０２−１、２０２−２を並列に接続し、各々の系統の制御信号を異なるものとすることにし、バッファキャパシタ２０３２で合成する回路構成としたことにより、３倍高調波応答を大幅に低減することができる。

また、本実施の形態で示した構成では、第二分岐のクロック周波数を第一分岐の３倍としたが、第二分岐のクロック周波数はこれに限定されるものではなく、第二分岐のクロック周波数の変更または、分岐の追加によって、そのほかの高調波応答除去のみならず、不要信号除去も可能であると考えられる。

なお、ヒストリキャパシタ、ローテートキャパシタのそれぞれを容量値が変更できる構成としてもよい。このような構成とすることにより、各分岐の利得および帯域幅の変更が可能となり、所望信号利得と不要信号減衰量の調整が可能となる。

また、本実施の形態で示した構成では、電荷共有後にリセットスイッチによってローテートキャパシタを接地したが、接地せずに電荷を保持することにより、利得の改善を行うことができる。スイッチの数、制御信号の数を減らすことができ、構成を簡易化できる。

２００８年１２月４日出願の特願２００８−３１００１５に含まれる明細書、図面及び要約書の開示内容は、すべて本願に援用される。

本発明に係るダイレクトサンプリング回路及び受信機は、無線通信装置における受信部の高周波信号処理回路に有用であり、信号の周波数変換とフィルタ処理を行う場合に適用して好適である。

１０ サンプリング受信機
１３、１００、２００ サンプリング回路
１０１、２０１、２０１−１〜２０１−Ｎ 電荷サンプリング回路
１０１１、２０１１ 電圧電流変換器（ＴＡ）
１０１２、２０１２、２０１３ サンプリングスイッチ
１０１３、２０２１ ヒストリキャパシタ
１０２、２０２ 電荷共有回路群
１０２−１〜１０２−Ｎ、２０２−１〜２０２−Ｎ 電荷共有回路
１０２’−１、２０２ａ−１、２０２ａ−２ 正相の電荷共有回路
１０２’−２、２０２ｂ−１、２０２ｂ−２ 逆相の電荷共有回路
１０２１、１０２５ ローテートキャパシタユニット
１０２２，１０３１、２０３１ ダンプスイッチ
１０２３、１０３２、２０３３ リセットスイッチ
１０２４、１０３３、２０３２ バッファキャパシタ
１０２１１、１０２１２、１０２５１、１０２５２、１０２５３、２０２２_１〜２０２２_２Ｎ 積分スイッチ
１０２１３、１０２１４、１０２５４、１０２５５、１０２５６、２０２３_１〜２０２３_２Ｎ ローテートキャパシタ
１０２１５、１０２１６、１０２５７、１０２５８、１０２５９、２０２４_１〜２０２４_２Ｎ 放出スイッチ
１０３、２０３ 合成回路
１０３−１、２０３−１ 正相側の合成回路
１０３−２、２０３−２ 逆相側の合成回路
１０４、２０４、２０４−１、２０４−２ デジタルコントロールユニット

Claims (9)

1. 入力信号のサンプリングを行う電荷サンプリング回路と、
   前記電荷サンプリング回路の出力段に並列に接続された第１の電荷共有回路及び第２の電荷共有回路を含み、前記第１の電荷共有回路は、ｍ個（ｍは正の整数）のローテートキャパシタが並列に接続された第１のローテートキャパシタユニットが複数個直列に接続されたものであり、前記第２の電荷共有回路は、直列に接続された複数個の前記第１のローテートキャパシタユニットと、ｎ個（ｍはｎとは異なる正の整数）のローテートキャパシタが並列に接続された第２のローテートキャパシタユニットとが並列に接続されたものである、電荷共有回路群と、
   前記電荷共有回路群の出力側に設けられ、前記第１の電荷共有回路及び前記第２の電荷共有回路の出力を合成する合成回路と、
   前記電荷共有回路群及び前記合成回路の動作を制御するための制御信号を出力するデジタルコントロールユニットと、
   を有するサンプリング回路。
2. 前記第１のローテートキャパシタユニットに含まれるｍ個のローテートキャパシタのうちの一つと、前記第２のローテートキャパシタユニットに含まれるｎ個のローテートキャパシタのうちの一つには、同じタイミングで電荷が入力され、
   前記同じタイミングで電荷が入力された二つのローテートキャパシタからは、異なるタイミングで電荷が出力される
   請求項１に記載のサンプリング回路。
3. 前記第１及び第２のローテートキャパシタユニットの各々に含まれる複数個のローテートキャパシタに入力された電荷は、同一のローテートキャパシタユニット内では、ローテートキャパシタごとに異なるタイミングで出力される
   請求項１に記載のサンプリング回路。
4. 前記第１の電荷共有回路は、分子が０次かつ分母が１次のＩＩＲフィルタ特性を有し、前記第２の電荷共有回路は、分子が１次かつ分母が１次のＩＩＲフィルタ特性を有する、
   請求項１に記載のサンプリング回路。
5. 互いに半周期位相のずれたローカル信号が入力される２つの前記電荷共有回路群を有し、第１の電荷共有回路群は正相電荷共有回路群であり、第２の電荷共有回路群は逆相電荷共有回路群であり、
   前記第１の電荷共有回路群の前記第２の電荷共有回路の前記第２のローテートキャパシタユニットの出力が前記第２の電荷共有回路群の前記第２の電荷共有回路の前記第１のローテートキャパシタユニットの出力に接続され、
   前記第２の電荷共有回路群の前記第２の電荷共有回路の前記第２のローテートキャパシタユニットの出力が前記第１の電荷共有回路群の前記第２の電荷共有回路の前記第１のローテートキャパシタユニットの出力に接続される、
   請求項１に記載のサンプリング回路。
6. 前記第１の電荷共有回路及び前記第２の電荷共有回路は、複数個のローテートキャパシタユニットの間に接続されたダンプスイッチと、バッファキャパシタをさらに有する
   請求項１に記載のサンプリング回路。
7. 前記第１の電荷共有回路及び前記第２の電荷共有回路の各々に含まれるローテートキャパシタのうち少なくとも一つは、容量値が可変である
   請求項１に記載のサンプリング回路。
8. 前記電荷サンプリング回路は、
   入力されるＲＦ信号を電圧から電流に変換し、ＲＦ電流信号として出力する電圧電流変換器と、
   前記ＲＦ電流信号をローカル信号入力に応じてサンプリングして出力するサンプリングスイッチと、
   前記サンプリングスイッチでサンプリングされたＲＦ電流信号により供給される電荷を充電もしくは放電するヒストリキャパシタと、を有する
   請求項１に記載のサンプリング回路。
9. 請求項１に記載のサンプリング回路と、
   前記入力信号を受信するアンテナと、
   前記サンプリング回路から出力されるベースバンド信号をアナログデジタル変換して、デジタルベースバンド信号を出力するアナログデジタル変換部と、
   を具備する受信機。
   
   
   

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