WO2013111565A1 - サンプリングミクサ回路及び受信機 - Google Patents

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charge sharing
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charge
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陽平 森下
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パナソニック株式会社
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Definitions

  • the present invention relates to a sampling mixer circuit that performs frequency conversion and filter processing by discrete-time analog processing, and a receiver using the sampling mixer circuit.
  • Patent Document 1 In order to reduce the size and power consumption of wireless receivers, and to integrate an analog signal processing unit and a digital signal processing unit, a configuration that directly receives and processes high-frequency signals in discrete time is known.
  • Patent Document 1 In order to reduce the size and power consumption of wireless receivers, and to integrate an analog signal processing unit and a digital signal processing unit, a configuration that directly receives and processes high-frequency signals in discrete time is known.
  • Patent Document 1 and Non-Patent Document 1 a configuration that directly receives and processes high-frequency signals in discrete time is known.
  • FIG. 1 is a diagram showing an overall configuration of a direct sampling circuit disclosed in Patent Document 1.
  • FIG. 2 is a timing chart showing control signals input to the circuit of FIG.
  • the direct sampling circuit of FIG. 1 converts the frequency of the received analog RF (Radio Frequency) signal using a multi-tap direct sampling mixer (Multi-Tap Direct Sampling Mixer) and converts it to a discrete-time analog signal.
  • a filter characteristic that is a product of a FIR (Finite Impulse Response) filter and an IIR (Infinite Impulse Response) filter is realized by charge transfer between a plurality of capacitors included in the circuit of FIG.
  • the characteristics in the vicinity of the pass band are determined by the second-order IIR filter characteristics.
  • FIG. 3A shows a wideband frequency characteristic
  • FIG. 3B shows an example of a narrowband frequency characteristic near the passband.
  • FIG. 4 is a diagram showing an overall configuration of the direct sampling circuit disclosed in Non-Patent Document 2.
  • FIG. 5 is a timing chart showing control signals input to the circuit of FIG.
  • the conventional technique has the following problems.
  • the direct sampling circuit shown in FIG. 1 since the vicinity of the pass band is determined by the second-order IIR having a real number pole, it is difficult to realize a broadband and steep filter characteristic.
  • the direct sampling circuit adopting the configuration shown in FIG. 4 can realize a filter characteristic having a complex pole on the transfer function and a flat passband.
  • the transfer function of this configuration has a configuration in which the coefficient of the second-order polynomial of the denominator is less than 1 in Equation (1), and the range of poles that can be realized is narrow. Furthermore, it is difficult to design a zero point in IIR and to realize image removal filter characteristics.
  • the present invention has been made in view of the above points, and provides a sampling mixer circuit and a receiver that have a high degree of freedom in setting positions of zeros and poles of a transfer function and can easily form a desired filter characteristic. Objective.
  • a sampling mixer circuit has a period corresponding to a carrier frequency of an input signal, a clock generation circuit that outputs control signals of four phases having different phases, and a voltage signal based on the input signal as a current signal 4 systems for inputting the converted current signal to a plurality of capacitors and exchanging electric charges among the plurality of capacitors by different phases based on the four-phase control signals And an interphase capacitor whose connection is switched based on the four-phase control signal at a node other than the current signal input node in the four systems of charge sharing circuits.
  • Configuration diagram of direct sampling circuit of conventional configuration 1 Timing chart of control signal input to direct sampling circuit of conventional configuration 1 Characteristic diagram showing an example of filter characteristics realized by the direct sampling circuit of the conventional configuration 1
  • Configuration diagram of direct sampling circuit of conventional configuration 2 Timing chart of control signal input to direct sampling circuit of conventional configuration 2
  • Characteristic diagram showing an example of filter characteristics realized by the direct sampling circuit of the conventional configuration 2 1 is a block diagram showing a configuration of a direct sampling receiver according to Embodiment 1 of the present invention.
  • 1 is a circuit diagram showing a configuration of a discrete-time analog circuit according to a first embodiment of the present invention. Timing chart of control signal input to discrete-time analog circuit according to Embodiment 1 of the present invention FIG.
  • FIG. 5 is a characteristic diagram showing an example of filter characteristics realized by the discrete-time analog circuit according to the first embodiment of the present invention.
  • FIG. 6 is a characteristic diagram showing an example of filter characteristics realized by the discrete-time analog circuit according to the second embodiment of the present invention.
  • Circuit diagram showing the configuration of a discrete-time analog circuit according to Embodiment 3 of the present invention A circuit diagram showing composition of a discrete time analog circuit concerning Embodiment 4 of the present invention.
  • Circuit diagram showing the configuration of a discrete-time analog circuit according to a fifth embodiment of the present invention FIG.
  • FIG. 10 is a characteristic diagram showing an example of filter characteristics realized by the discrete-time analog circuit according to the fifth embodiment of the present invention.
  • Circuit diagram showing a configuration of a discrete-time analog circuit according to a seventh embodiment of the present invention Circuit diagram showing a configuration of a discrete-time analog circuit according to an eighth embodiment of the present invention.
  • FIG. 10 is a characteristic diagram showing an example of filter characteristics realized by the discrete-time analog circuit according to the eighth embodiment of the present invention.
  • Timing chart of control signal input to discrete time analog circuit according to embodiment 10 of the present invention 22 shows the charge sharing circuit A-1 in FIG. 22, FIG. 24A is a circuit diagram thereof, and FIG. 24B is a block diagram showing its terminal configuration. 22 shows the charge sharing circuit B-2 of FIG. 22, FIG. 25A is its circuit diagram, and FIG. 25B is a block diagram showing its terminal configuration.
  • the block diagram which shows the discrete time analog circuit based on Embodiment 11 of this invention The block diagram which shows the discrete time analog circuit based on Embodiment 12 of this invention. Timing chart of control signal input to discrete-time analog circuit according to embodiment 12 of the present invention.
  • FIG. 7 is a block diagram showing a configuration of the direct sampling receiver according to the present embodiment.
  • a direct sampling receiver 10 includes an antenna 11, a low noise amplifier (LNA) 12, a discrete time analog circuit 13, a reference frequency oscillating unit 14, and an A / D (Analog to Digital).
  • a conversion processing unit 15 and a digital reception processing unit 16 are included.
  • the direct sampling receiver 10 receives the electromagnetic wave 21 transmitted at the carrier frequency fCR , and performs frequency conversion and filter processing on the received signal in discrete time to extract a desired signal component.
  • the direct sampling receiver 10 converts the extracted desired signal component into a digital signal, performs digital reception processing, and outputs the obtained reception data 27.
  • the direct sampling receiver 10 can be configured as a direct conversion receiver, and can also be configured as a LOW-IF (low intermediate frequency) receiver. Further, the direct sampling receiver 10 can be employed in any one of a plurality of individual receivers constituting the diversity receiver.
  • Antenna 11 receives the electromagnetic wave 21 that is transmitted from a transmitting station (not shown) by the carrier frequency f CR, into an analog RF signal 22.
  • the low noise amplifier 12 amplifies and outputs the analog RF signal 22.
  • the discrete time analog circuit 13 receives the amplified analog RF signal 23 and the reference frequency signal 24. Then, the discrete-time analog circuit 13 performs frequency conversion on the analog RF signal 23 in a discrete time manner and performs filter processing, thereby extracting a baseband signal (or intermediate frequency (IF) signal) 25 from which a desired signal component is extracted. Is output.
  • IF intermediate frequency
  • the reference frequency oscillating unit 14 generates a reference frequency signal 24 used for sampling processing and frequency conversion processing for the discrete-time analog circuit 13.
  • the A / D conversion processing unit 15 quantizes the input baseband signal 25 into a digital value at a predetermined sampling frequency, and outputs a converted digital baseband signal 26.
  • the digital reception processing unit 16 performs predetermined digital reception processing such as demodulation processing and decoding processing on the input digital baseband signal 26 and outputs reception data 27.
  • the demodulation process includes, for example, a fast Fourier transform process for an OFDM (OrthogonalgonFrequency Division Multiplexing) baseband signal.
  • FIG. 8 is a circuit diagram showing an example of a main configuration of the discrete time analog circuit 100 according to the first embodiment.
  • the discrete time analog circuit 100 corresponds to the discrete time analog circuit 13 of FIG. 7 and constitutes a sampling mixer circuit.
  • the capacitance value of the imaginary capacitor 140 is denoted as CIM .
  • the imaginary capacitor is a capacitor for realizing an imaginary unit in the transfer function.
  • the influence of the parasitic capacitance of the TA can be suppressed because it is connected to the four systems of charge sharing circuits 130-1 to 130-4 via the switch rather than being arranged at the input section immediately after the TA.
  • a negative coefficient can be realized by inverting the connection order of the four systems of charge sharing circuits 130-1 to 130-4.
  • the charge sharing circuit 130-1 of the first system includes a sampling switch 131 that samples a current signal according to a predetermined phase, a history capacitor 132 that is arranged after the sample switch, a charging switch 133 that is turned on at the same timing as the sampling switch, Rotating capacitor 134 arranged after the charge switch, reset switch 135 connecting the rotating capacitor to the ground, dump switch 136 connecting the rotating capacitor and the buffer capacitor, and charge sharing with the rotating capacitor A buffer capacitor 137 that determines the potential of the output unit, and a charge sharing switch that connects the buffer capacitor and the interphase capacitor (interphase charge sharing switch: interphase capacitance) Accumulated charge and I phase, having IB phase, Q phase, corresponds to a switch to control the charge sharing between the charge accumulated in the capacitor of the charge sharing circuit QB phase) 138.
  • the capacitance values of the history capacitor 132, the rotating capacitor 134, and the buffer capacitor 137 are respectively indicated as C H , C R , and C B.
  • the sampling switch 131 and the charge switch 133 are simultaneously turned on. Therefore, the input node of the charge sharing circuit 130-1 is one end of the history capacitor 132 and one end of the rotating capacitor 134 to which current is input from the voltage-current conversion circuit 120.
  • the second to fourth system charge sharing circuits 130-2 to 130-4 differ in the combination of the control signals S0 to S3 input to the switches, and the other configurations are the same as those of the first system charge sharing circuit 130-1. The same.
  • the four charge sharing circuits 130-1 to 130-4 have different combinations of the control signals S0 to S3, so that the first system, the second system, the third system, and the fourth system are arranged in the order of 1/4.
  • a current is input from the voltage-current conversion circuit 120 with a period shift.
  • the four systems of charge sharing circuits 130-1 to 130-4 are connected to the imaginary capacitor 140 by shifting by a quarter period according to the arrangement order of the first system, the second system, the third system, and the fourth system. Is done.
  • FIG. 9 is a timing chart of control signals input to the discrete-time analog circuit according to Embodiment 1 of the present invention.
  • the clock generation circuit 110 generates the control signals S0, S1, S2, and S3 shown in FIG. 9 using the reference frequency signal 24 generated in the reference frequency oscillating unit 14, and supplies it to each switch.
  • the control signals S0, S1, S2, and S3 are signals that are 90 ° out of phase with each other by the clock of the frequency f LO generated with reference to the frequency f REF .
  • the frequency f LO becomes the carrier frequency f CR when the discrete-time analog circuit 13 outputs a baseband signal.
  • the frequency f LO when discrete time analog circuit 13 outputs an intermediate frequency signal, the carrier frequency f CR and the difference between the intermediate frequency f IF frequency f CR -f IF, or a f CR + f IF Become.
  • the voltage-current conversion circuit 120 converts the analog RF signal 23 amplified in the low noise amplifier 12 into an electric current (input current signal: gm ⁇ v in ) as an input voltage signal (v in ).
  • the sampling switch 131 is connected to the output stage of the voltage-current conversion circuit 120 and is turned on when the control signal S0 supplied from the clock generation circuit 110 is high.
  • the control signal S0 is a direct conversion, a signal of a frequency that matches the carrier frequency f CR of the analog RF signal 23. That is, the frequency f LO of the control signals S0 ⁇ S3 is a carrier frequency f CR of the input signal.
  • the charging switch 133 While the control signal S0 is high, the charging switch 133 is also in the ON state at the same time, so that the analog RF input signal converted into a current in the voltage-current conversion circuit 120 is accumulated as charges in the history capacitor 132 and the rotating capacitor 134. The As a result, the input signal becomes a discrete-time analog sample value and is converted from a radio frequency to a baseband (BB) frequency.
  • BB baseband
  • IIR filtering by charge sharing is performed. This operation can be described by the following equation using a difference equation.
  • q in is the charge input during the period when the control signal S0 is high
  • v in (t) is the input voltage at time t.
  • v 1 is a potential on one end side of the history capacitor 132.
  • a function having an integer value (for example, n, n ⁇ 1) as an argument indicates a representative value for each period T LO of the function. The same applies to the following equations.
  • the rotating capacitor 134, the buffer capacitor 137, and the imaginary capacitor 140 share charges through the charge sharing switch 138. That is, the complex filtering is performed by the buffer capacitor 137 holding the charge of the previous cycle and the imaginary capacitor 140 holding the charge of the 1/4 cycle.
  • This operation can be described by the following equation.
  • the output potential v out indicates a potential on one end side of the buffer capacitor 137, and corresponds to v out I in FIG.
  • the rotating capacitor 134 is connected to the reference potential via the reset switch 135, whereby the charge accumulated in the rotating capacitor 134 is discharged.
  • the timing for turning on the reset switch may be the timing of the control signal S3.
  • the entire transfer function can be calculated by z-converting the input / output and obtaining the ratio of the z-converted inputs / outputs Vout (z) and Vin (z).
  • the transfer function is
  • the charge sharing circuit 130-1 can realize a complex transfer function having an imaginary unit “j” in the transfer function.
  • FIG. 10 is a characteristic diagram showing an example of filter characteristics realized by the discrete-time analog circuit according to Embodiment 1 of the present invention.
  • the horizontal axis represents the input frequency of the radio signal, and the vertical axis represents the conversion gain.
  • the imaginary number capacitor 140 is connected to a node other than the input nodes of the charge sharing circuits 130-1 to 130-4 of each system.
  • the imaginary number capacitor 140 employs a configuration in which it is connected to the output nodes of the charge sharing circuits 130-1 to 130-4 of each system. For this reason, the influence of the parasitic capacitance of the voltage-current conversion circuit 120 is suppressed, and the charge is accurately transferred between the charge sharing circuits 130-1 to 130-4 whose current input period is shifted by 1 ⁇ 4 period via the imaginary capacitor 140. Can be shared.
  • FIG. 11 is a block diagram illustrating an example of a main configuration of the discrete-time analog circuit 200 according to the second embodiment.
  • the discrete-time analog circuit 200 corresponds to the discrete-time analog circuit 13 in FIG. 7 and constitutes a sampling mixer circuit.
  • the capacitance value of the imaginary capacitor 240 is denoted as CIM .
  • the charge sharing circuit 230-1 of the first system includes a sampling switch 231, a history capacitor 232, a charge switch 233, a rotating capacitor 234, a reset switch 235, a dump switch 236, a buffer capacitor 237, and a charge sharing switch 238.
  • the capacitance values of the history capacitor 232, the rotating capacitor 234, and the buffer capacitor 237 are denoted as C H , C R , and C B , respectively.
  • the clock generation circuit 210 generates the control signals S0, S1, S2, and S3 shown in FIG. 9 and supplies them to each switch.
  • the second to fourth charge sharing circuits 230-2 to 230-4 change the combination of the control signals S0 to S3 input to the respective switches to change the first share charge sharing circuit 230-1. Then, the operation is performed by shifting the period by 1/4 each. Other configurations are the same as those of the charge sharing circuit 230-1 of the first system.
  • the order of the first system, the second system, the third system, and the fourth system is 1 ⁇ 4.
  • a current is input from the voltage-current conversion circuit 220 with a period shift.
  • the four systems of charge sharing circuits 230-1 to 230-4 are shifted by 1 ⁇ 4 cycle by the arrangement order of the fourth system, the third system, the second system, and the first system, that is, in the reverse order. 240.
  • the difference between the discrete time analog circuit 100 and the discrete time analog circuit 200 is a control signal input to the charge sharing switch 238.
  • the sampling switch 131 and the charge sharing switch 138 are controlled by the same control signal (any one of the control signals S0 to S3). That is, the order in which the sampling switch 231 is turned on and the order in which the charge sharing switch 238 is turned on are the same order.
  • the order in which the sampling switches 231 are turned on and the order in which the charge sharing switches 238 are turned on in the first to fourth charge sharing circuits 230-1 to 230-4 are reversed.
  • the equation for charge sharing among the rotating capacitor 234, the buffer capacitor 237, and the imaginary capacitor 240 is shown below.
  • the discrete time analog circuit 200 can realize a transfer function in which the sign of the imaginary unit (j) is inverted with respect to the discrete time analog circuit 100 of the first embodiment.
  • FIG. 12 is a characteristic diagram showing an example of filter characteristics realized by the discrete-time analog circuit according to the second embodiment of the present invention.
  • the horizontal axis represents the input frequency of the radio signal, and the vertical axis represents the conversion gain.
  • the imaginary number capacitor 240 is connected to a node other than the input nodes of the charge sharing circuits 230-1 to 230-4 of each system.
  • the imaginary number capacitor 240 employs a configuration in which it is connected to the output nodes of the charge sharing circuits 230-1 to 230-4 of each system. For this reason, the influence of the parasitic capacitance of the voltage-current conversion circuit 220 is suppressed, and the charge is accurately transferred between the charge sharing circuits 230-1 to 230-4 whose current input period is shifted by 1 ⁇ 4 cycle via the imaginary capacitor 240. Can be shared.
  • the first-system charge sharing circuit 230-1 and the third-system charge sharing circuit 230-3 are connected to the rotating capacitor 234, the buffer capacitor 237, and the imaginary capacitor 240 at the same time. These operations are almost the same as those of the charge sharing circuit 130-1 of the first embodiment, and the difference is that the sign of the charge held in the imaginary capacitor 240 is inverted. Therefore, the transfer function is obtained by equation (6).
  • the rotating capacitor 234, the buffer capacitor 237, and the imaginary number capacitor 240 are connected with a time lag. These operations are not the same as the operations of the charge sharing circuit 130-1 of the first embodiment. However, under the condition of C B >> C R, approximating the transfer function of connecting simultaneously.
  • V 2 indicates a potential after charge sharing between the rotating capacitor 234 and the buffer capacitor 237
  • V 3 indicates a potential after charge sharing between the buffer capacitor 237 and the imaginary number capacitor 240.
  • the transfer function of the second embodiment is an expression (6) obtained by inverting the sign of the charge held in the imaginary capacitor 240 in the transfer function of the first embodiment.
  • FIG. 13 is a block diagram showing an example of a main configuration of the discrete-time analog circuit 300 according to the third embodiment.
  • the discrete time analog circuit 300 corresponds to the discrete time analog circuit 13 of FIG. 7 and constitutes a sampling mixer circuit.
  • the capacitance value of the imaginary number capacitor 340 is denoted as CIM .
  • the four systems of charge sharing circuits 330-1 to 330-4 include a sampling switch 331, a history capacitor 332, a charge switch 333, a rotating capacitor 334, a reset switch 335, a dump switch 336, a buffer capacitor 337, and a charge sharing switch 338. .
  • the capacitance values of the history capacitor 332, the rotating capacitor 334, and the buffer capacitor 337 are denoted as C H , C R , and C B , respectively.
  • the clock generation circuit 310 generates the control signals S0, S1, S2, and S3 shown in FIG. 9 and supplies them to each switch.
  • the four charge sharing circuits 330-1 to 330-4 have different combinations of the control signals S0 to S3, so that the first system, the second system, the third system, and the fourth system are arranged in the order of 1/4.
  • a current is input from the voltage-current converter circuit 320 with a period shift.
  • the four systems of charge sharing circuits 330-1 to 330-4 are connected to the imaginary capacitor 340 with a shift of 1 ⁇ 4 period depending on the arrangement order of the first system, the second system, the third system, and the fourth system.
  • the discrete-time analog circuit 300 according to the third embodiment is different from the discrete-time analog circuit 100 according to the first embodiment in the connection order of control signals (control signals S0, S1, S2, S3) for controlling the charge sharing switch 338.
  • the discrete-time analog circuit 300 according to the third embodiment employs a configuration in which the dump switch 336 and the charge sharing switch 338 are turned on at different timings.
  • Equation (8) the transfer function when connected at staggered times, the condition of C B >> C R, when simultaneously connected Approximate transfer function.
  • the transfer functions of the charge sharing circuits 330-1 to 330-4 of the third embodiment can be approximated to the transfer functions of the first embodiment. Therefore, the characteristics of the discrete time analog circuit 300 of the third embodiment, in FIG. 10, according to the capacitance value C IM imaginary capacitor 340, can be realized filter characteristic passing center frequency is shifted to the left.
  • FIG. 14 is a block diagram showing an example of a main configuration of a discrete time analog circuit 400 according to the fourth embodiment.
  • the discrete time analog circuit 400 corresponds to the discrete time analog circuit 13 of FIG. 7 and constitutes a sampling mixer circuit.
  • the capacitance value of the imaginary number capacitor 440 is denoted as CIM .
  • the four systems of charge sharing circuits 430-1 to 430-4 include a sampling switch 431, a history capacitor 432, a charging switch 433, a rotating capacitor 434, a reset switch 435, a dump switch 436, a buffer capacitor 437, and a charge sharing switch 438. .
  • the capacitance values of the history capacitor 432, the rotating capacitor 434, and the buffer capacitor 437 are respectively indicated as C H , C R , and C B.
  • the clock generation circuit 410 generates the control signals S0, S1, S2, and S3 shown in FIG. 9 and supplies them to each switch.
  • the four charge sharing circuits 430-1 to 430-4 have different combinations of the control signals S0 to S3, so that the first system, the second system, the third system, and the fourth system are arranged in the order of 1/4.
  • the current is input from the voltage-current conversion circuit 420 with a period shift.
  • the four systems of charge sharing circuits 430-1 to 430-4 are shifted by 1 ⁇ 4 period by the order of arrangement of the fourth system, the third system, the second system, and the first system, that is, in the reverse order. Connected to.
  • the discrete-time analog circuit 400 of the fourth embodiment is different from the discrete-time analog circuit 200 of the second embodiment in the connection order of control signals (control signals S0, S1, S2, S3) for controlling the charge sharing switch 438.
  • control signals S0, S1, S2, S3 control signals for controlling the charge sharing switch 438.
  • a configuration is adopted in which the dump switch 436 and the charge sharing switch 438 are turned on at different timings in all the charge sharing circuits 430-1 to 430-4.
  • the difference between the discrete-time analog circuit 400 and the discrete-time analog circuit 300 is that the connection of control signals input to the charge sharing switch 438 is reversed.
  • the charge of 90 degrees before is stored in the charge sharing imaginary capacitor 340 as an initial value of charge sharing with the imaginary capacitor.
  • the charge before 270 degrees is accumulated in the imaginary number capacitor 440 as an initial value of charge sharing with the imaginary number capacitor 440.
  • the transfer functions of the charge sharing circuits 430-1 to 430-4 of the fourth embodiment can be approximated to the transfer functions of the second embodiment. Therefore, the characteristics of the discrete-time analog circuitry 400 of the fourth embodiment, in FIG. 12, according to the capacitance value C IM imaginary capacitor 440, can be realized filter characteristic passing center frequency is shifted to the right.
  • FIG. 15 is a block diagram showing an example of a main configuration of a discrete time analog circuit 500 according to the fifth embodiment.
  • the discrete time analog circuit 500 corresponds to the discrete time analog circuit 13 of FIG. 7 and constitutes a sampling mixer circuit.
  • the four sets of charge sharing circuits 530-1 to 530-4 on the first set side and one imaginary capacitor 540-1 connected thereto correspond to the first set of passive switched capacitor circuits.
  • the four sets of charge sharing circuits 530-5 to 530-8 on the second set side and one of the imaginary capacitors 540-2 connected thereto correspond to the second set of passive switched capacitor circuits.
  • the differential amplifiers 550-1 to 550-4 correspond to a combining unit that combines the outputs of the first set and the second set of passive switched capacitor circuits.
  • the charge sharing circuits 530-1 to 530-8 include a sampling switch 531, a history capacitor 532, a charge switch 533, a rotating capacitor 534, a reset switch 535, a dump switch 536, a buffer capacitor 537, and a charge sharing switch 538.
  • the capacitance values of the history capacitor 532, the rotating capacitor 534, the buffer capacitor 537, and the imaginary number capacitors 540-1 and 540-2 can be set to different values on the first set side and the second set side.
  • the capacitance values on the first set side are indicated as C H1 , C R1 , C B1 and C IM1
  • the capacitance values on the second set side are indicated as C H2 , C R2 , C B2 and C IM2 .
  • the signal connection order is different.
  • the four sets of charge sharing circuits 530-1 to 530-4 on the first set side are connected to the imaginary number capacitor 540-1 in the same order as in the third embodiment, and the four sets of charge sharing circuits 530- on the second set side. 5 to 530-8 are connected to the imaginary capacitor 540-2 in the same order as in the fourth embodiment. That is, in the imaginary capacitor 540-1 and the imaginary capacitor 540-2, the connection order to the charge sharing circuits 530-1 to 530-8 is reversed.
  • Each of the four differential amplifiers 550-1 to 550-4 includes one of the four outputs of the charge sharing circuits 530-1 to 530-4 on the first set side and the charge sharing circuit 530 on the second set side. Any one of the four outputs -1 to 530-4 is set as an input. Specifically, the outputs of the two charge sharing circuits 530-1 and 530-7 whose input phases of the input current signals are opposite to each other are input to the first differential amplifier 550-1. Two outputs having the same relationship are also input to the second to fourth differential amplifiers 550-2 to 550-4.
  • the clock generation circuit 510 generates control signals S0, S1, S2, and S3 shown in FIG. 9 from the reference frequency signal 24 generated in the reference frequency oscillating unit 14, and supplies the control signals to each switch.
  • the voltage-current conversion circuit 520 converts the analog RF signal 23 amplified by the low noise amplifier 12 into an electric current (input current signal: gm ⁇ v in ) as an input voltage signal (v in ).
  • the four sets of charge sharing circuits 530-1 to 530-4 on the first set side operate with a shift of 1/4 cycle because the combinations of the control signals S0 to S3 used are different. Further, the four systems of charge sharing circuits 530-5 to 530-8 on the second set side operate with a 1 ⁇ 4 period shift because the combinations of the control signals S0 to S3 used are different.
  • the operation of the charge sharing circuits 530-1 and 530-5 will be described as a representative.
  • the sampling switch 531 is connected to the output stage of the voltage / current conversion circuit 520, and is turned on when the control signal S0 supplied from the clock generation circuit 510 is high. While the control signal S0 is high, the charging switch 533 is also in the ON state at the same time, so that the analog RF input signal converted into a current in the voltage / current conversion circuit 520 is accumulated as charges in the history capacitor 532 and the rotating capacitor 534. . Therefore, the input signal becomes a discrete-time analog sample value and is converted from a radio frequency to a baseband (BB) frequency.
  • BB baseband
  • IIR filtering by charge sharing is performed. This operation can be described by the following equation using a difference equation.
  • the rotating capacitor 534 and the buffer capacitor 537 share the charge via the dump switch 536.
  • the buffer capacitor 537 and the imaginary capacitors 540-1 and 540-2 share the charge via the charge sharing switch 538. That is, the buffer capacitor 537 holds the charge before one cycle, the imaginary capacitor 540-1 holds the charge before 1 ⁇ 4 cycle, and the imaginary capacitor 540-2 holds the charge before ⁇ 1 cycle. Complex filtering is performed.
  • the operation of the charge sharing circuit 530-1 can be approximated by the following equation.
  • v 2A is a potential on one end side of the buffer capacitor 537 of the charge sharing circuit 530-1 on the first set side.
  • V 2B is a potential on one end side of the buffer capacitor 537 of the charge sharing circuit 530-5 on the second set side.
  • the rotating capacitor 534 is connected to the reference potential via the reset switch 535, thereby discharging the charge accumulated in the rotating capacitor 534.
  • the eight charge sharing circuits 530-1 to 530-8 repeat the same operation with a quarter cycle shift.
  • the differential amplifier 550-1 has two inputs from the outputs of the two charge sharing circuits 530-1 and 530-7 whose current input phases are shifted from each other by 1 ⁇ 2 period.
  • the sign of the output v 2B is reversed because the input phase of the current is the same phase and the opposite phase. Therefore, the output voltage of the differential amplifier 550-1 is the difference between the two outputs of the charge sharing circuits 530-1 and 530-7, that is, the following equation.
  • G is the gain of the differential amplifier.
  • the entire transfer function H (z) of the discrete-time analog circuit 500 can be calculated by z-converting the input and output to obtain the ratio of Vout (z) and Vin (z).
  • the transfer function is as follows, and a complex transfer function having an imaginary unit “j” in the transfer function can be realized.
  • FIG. 16 is a characteristic diagram showing an example of filter characteristics realized by the discrete-time analog circuit according to the fifth embodiment of the present invention.
  • f LO 1 GHz
  • gm 10 mS
  • C R1 100 fF
  • C R2 92 fF
  • the horizontal axis represents the input frequency of the radio signal
  • the vertical axis represents the conversion gain.
  • a flat pass band is obtained.
  • a broadband frequency characteristic having a 10% ratio band with an in-band deviation of 0.5 dB can be obtained.
  • the imaginary capacitors 540-1 and 540-2 are connected to nodes other than the input nodes of the charge sharing circuits 530-1 to 530-8 of each system. Become. Therefore, the influence of the parasitic capacitance of the voltage-current conversion circuit 120 is suppressed, and the charge sharing circuits 530-1 to 530-8 whose current input phase is shifted by 1 ⁇ 4 cycle are passed through the imaginary capacitors 540-1 and 540-2. , The charge can be accurately shared.
  • the imaginary capacitors 540-1 and 540-2 are connected to nodes other than the input nodes of the charge sharing circuits 530-1 to 530-8 of each system. Become. Therefore, the ratio of charge sharing between the phases via the imaginary capacitors 540-1 and 540-2 can be independently determined on the first set side and the second set side.
  • a frequency characteristic with a high degree of freedom can be set by the configuration using the one voltage-current conversion circuit 520 described above.
  • the rotating capacitor 534, the buffer capacitor 537, and the imaginary number capacitor 540-1 or 540-2 are connected as an example. However, even when these are connected at the same time, Similar characteristics are obtained.
  • C B >> is the same formula as when simultaneously connecting under the condition C R.
  • the description has been made by taking as an example a configuration in which two outputs having opposite phases are combined on the first set side and the second set side, and further subtracted and synthesized by a differential amplifier.
  • the first set side and the second set side may employ a configuration in which two outputs in phase with each other are combined and further added and synthesized by an adder, and this configuration also provides the same frequency characteristics. .
  • FIG. 17 is a block diagram showing an example of a main configuration of a discrete time analog circuit 600 according to the sixth embodiment.
  • the discrete-time analog circuit 600 corresponds to the discrete-time analog circuit 13 in FIG. 7 and constitutes a sampling mixer circuit.
  • the four systems of charge sharing circuits 630-1 to 630-4 on the first set side and one imaginary capacitor 640-1 connected thereto correspond to the first set of passive switched capacitor circuits.
  • the four sets of charge sharing circuits 630-5 to 630-8 on the second set side and one of the imaginary capacitors 640-2 connected thereto correspond to the second set of passive switched capacitor circuits.
  • the buffer capacitors 650-1 to 650-4 correspond to a combining unit that combines the outputs of the first and second sets of passive switched capacitor circuits.
  • the charge sharing circuits 630-1 to 630-8 include a sampling switch 631, a history capacitor 632, a charge switch 633, a rotating capacitor 634, a reset switch 635, a dump switch 636, a weight capacitor 637, a charge sharing switch 638, and an output switch 639.
  • a sampling switch 631 a history capacitor 632, a charge switch 633, a rotating capacitor 634, a reset switch 635, a dump switch 636, a weight capacitor 637, a charge sharing switch 638, and an output switch 639.
  • the capacitance values of the history capacitor 632, the rotating capacitor 634, the weight capacitor 637, and the imaginary number capacitors 640-1 and 640-2 can be set to different values on the first set side and the second set side.
  • the capacitance values on the first set side are indicated as C H1 , C R1 , C W1 and C IM1
  • the capacitance values on the second set side are indicated as C H2 , C R2 , C W2 and C IM2 .
  • the control signals input to the charge sharing switch 638 are different between the charge sharing circuits 630-1 to 630-4 on the first set side and the charge sharing circuits 630-5 to 630-8 on the second set side.
  • the four sets of charge sharing circuits 630-1 to 630-4 on the first set side are connected to the imaginary capacitor 640-1 in the same order as the input order of the input current signals.
  • the four sets of charge sharing circuits 630-5 to 630-8 on the second set side are connected to the imaginary capacitor 640-2 in the reverse order of the input order of the input current signals. That is, the connection order to the charge sharing circuits 630-1 to 630-8 is reversed between the imaginary number capacitor 640-1 and the imaginary number capacitor 640-2.
  • the output is synthesized by the differential amplifier in the fifth embodiment, whereas the buffer capacitor 650-1, By sharing the charge with 650-4, a two-output combined sum is formed.
  • Each of the four buffer capacitors 650-1 to 650-4 has one of the charge sharing circuits 630-1 to 630-4 on the first set side and the input phase of the input current signal in phase with this one.
  • One of the charge sharing circuits 630-5 to 630-8 on the two sets side is connected.
  • the clock generation circuit 610 generates control signals S0, S1, S2, and S3 shown in FIG. 9 from the reference frequency signal 24 generated in the reference frequency oscillating unit 14, and supplies the control signals to each switch.
  • the voltage-current conversion circuit 620 converts the analog RF signal 23 amplified in the low noise amplifier 12 into an electric current (input current signal: gm ⁇ v in ) as an input voltage signal (v in ).
  • the four sets of charge sharing circuits 630-1 to 630-4 on the first set side operate with a 1/4 cycle shift because the combinations of the control signals S0 to S3 used are different. Further, the four systems of charge sharing circuits 630-5 to 630-8 on the second set side operate with a 1 ⁇ 4 period shift because the combinations of the control signals S0 to S3 are different.
  • the operation of the charge sharing circuits 630-1 and 630-5 will be described as a representative.
  • the sampling switch 631 is connected to the output stage of the voltage-current conversion circuit 620, and is turned on when the control signal S0 supplied from the clock generation circuit 610 is high. While the control signal S0 is high, the charging switch 633 is also in the on state at the same time, so that the analog RF input signal converted into a current in the voltage-current conversion circuit 620 is accumulated as charges in the history capacitor 632 and the rotating capacitor 634. .
  • the rotating capacitor 634, the weight capacitor 637, and the imaginary capacitor 640-1 or 640-2 share charges through the charge sharing switch 638. That is, the weight capacitor 637 holds the charge of the previous cycle, the imaginary capacitor 640-1 holds the charge of 1/4 cycle, and the imaginary capacitor 640-2 holds the charge of 3/4 cycle, thereby performing complex filtering. Is done.
  • v 2A is a potential on one end side of the rotating capacitor 634 after charge sharing on the first set side.
  • v 2B is a potential on one end side of the rotating capacitor 634 after charge sharing on the second set side.
  • the output potential Vout corresponds to the output potential VoutI in FIG.
  • the charge sharing circuits 630-1 and 630-5 of the first system the above operation is repeated.
  • the charge sharing circuits 630-2 to 630-4 and 630-6 to 630-8 from the second system to the fourth system the same operation is repeated with a 1 ⁇ 4 period shifted.
  • the respective output potentials V out from the charge sharing circuits 630-2 to 630-4 and 630-6 to 630-8 of the second system to the fourth system are respectively applied to V out Q, V out IB, and V out QB in FIG. Applicable.
  • the entire transfer function of the discrete-time analog circuit 600 can be calculated by z-converting the input / output and obtaining the ratio of the z-converted inputs / outputs Vout (z) and Vin (z).
  • the transfer function is
  • Equation (20) has a complex pole like the transfer function of the discrete-time analog circuit 500 of the fifth embodiment. Therefore, the discrete-time analog circuit 600 of the sixth embodiment can realize a wide band pass characteristic similar to the frequency characteristic of FIG.
  • the configuration of combining the output from the first set and the output from the second set is combined by the output switch 639 and the buffer capacitors 650-1 to 650-4.
  • the configuration is adopted. Therefore, it is possible to reduce variation in frequency characteristics due to variation in device manufacturing.
  • the rotating capacitor 634, the weight capacitor 637, and the imaginary number capacitor 640-1 or the imaginary number capacitor 640-2 are described as an example of a configuration in which the time lag is connected. However, similar characteristics can be obtained even when these are connected simultaneously.
  • FIG. 18 is a block diagram illustrating an example of a main part configuration of a discrete-time analog circuit 700 according to the seventh embodiment.
  • the discrete time analog circuit 700 corresponds to the discrete time analog circuit 13 of FIG. 7 and constitutes a sampling mixer circuit.
  • the discrete-time analog circuit 700 has a precharge switch 739 and a bias potential VREF added to the discrete-time analog circuit 100 of the first embodiment, and the other configurations are the same.
  • the same configuration is represented in FIG. 18 by changing the reference numeral 100 in FIG. 8 to the 700 series.
  • Each switch is configured using, for example, a MOSFET (Metal-Oxide-Semiconductor-Field-Effect-Transistor) semiconductor element, and an appropriate bias potential is applied to terminals other than the control terminal, so that it can be reliably turned on and off. .
  • MOSFET Metal-Oxide-Semiconductor-Field-Effect-Transistor
  • the precharge switch 739 connects one end of the rotating capacitor 734 to the bias potential VREF .
  • Bias potential V REF is regardless of the level or amount of change in the input voltage signal v in, is set to a potential for turning off the high resistance at the time of OFF operation of the charging switch 733 and the dump switch 736.
  • the precharge switch 739 is turned on for a period of 1 ⁇ 4 period after the rotating capacitor 734 and the buffer capacitor 737 share the charge and before the charge of the rotating capacitor 734 is reset. By the ON operation, the potential of the rotating capacitor 734 during this period is set to the bias potential V REF .
  • the bias potential V REF even if the level or the amount of change in the input voltage signal v in is increased, the charge switch 733 and the dump switch 736 is turned off to a high resistance during this period. Therefore, during this period, the charges of the buffer capacitor 737 and the history capacitor 732 are prevented from leaking through the charge switch 733 and the dump switch 736. Therefore, high linearity between input and output in the discrete time analog circuit 700 can be realized.
  • the transfer function of the discrete-time analog circuit 700 is the same as the transfer function (formula (4)) of the first embodiment, and the filter characteristics of the discrete-time analog circuit 700 are the same as those of the first embodiment.
  • connection node, connection timing, and level of the bias potential V REF can be changed as appropriate. Accordingly, it is possible to prevent leakage current in the off state or increase in on-resistance in the on state for a switch other than the above in a period other than the above period.
  • FIG. 19 is a block diagram showing an example of a main configuration of a discrete time analog circuit 800 according to the eighth embodiment.
  • the discrete-time analog circuit 800 corresponds to the discrete-time analog circuit 13 in FIG. 7 and constitutes a sampling mixer circuit.
  • the discrete time analog circuit 800 has a circuit configuration similar to that of the discrete time analog circuit 500 of the fifth embodiment. However, the combinations of the two outputs synthesized by the differential amplifiers 850-1 to 850-4 among the outputs of the charge sharing circuits 830-1 to 830-8 are different. The configuration similar to that of the fifth embodiment is shown in FIG. 19 by changing the number 500 in FIG. 15 to the number 800.
  • each of the differential amplifiers 850-1 to 850-4 is in phase with each other on the first set side and the second set side among the outputs of the charge sharing circuits 830-1 to 830-8. Using two outputs as input, the difference between the two is amplified.
  • the output potentials of the differential amplifiers 850-1 to 850-4 are as follows.
  • G is the gain of the differential amplifiers 850-1 to 850-4.
  • the entire transfer function H (z) of the discrete-time analog circuit 800 can be calculated by z-converting the input and output to obtain the ratio of Vout (z) and Vin (z).
  • the transfer function is
  • FIG. 20 is a characteristic diagram showing an example of filter characteristics realized by the discrete-time analog circuit according to the eighth embodiment of the present invention.
  • the attenuation pole can be set at an asymmetrical position around the local frequency f LO . With this frequency characteristic, a high image rejection ratio can be realized in a LOW-IF type receiver.
  • FIG. 21 is a block diagram showing an example of a main configuration of a discrete time analog circuit 900 according to the ninth embodiment.
  • the discrete time analog circuit 900 corresponds to the discrete time analog circuit 13 of FIG. 7 and constitutes a sampling mixer circuit.
  • the discrete time analog circuit 900 has a circuit configuration similar to that of the discrete time analog circuit 600 of the sixth embodiment. However, the combination of the charge sharing circuits 930-1 to 930-8 connected to each of the buffer capacitors 950-1 to 950-4 is different. The configuration similar to that of the sixth embodiment is shown in FIG. 21 by changing the reference number 600 in FIG. 17 to the 900 number.
  • each of the buffer capacitors 950-1 to 950-4 is in an opposite phase relationship between the first set side and the second set side of the charge sharing circuits 930-1 to 930-8. Two charge sharing circuits are connected. Buffer capacitors 950-1 to 950-4 generate output potentials VoutI, VoutQ, VoutIB, and VoutQB by sharing charges with the two charge sharing circuits.
  • Vout the output potentials of the buffer capacitors 950-1 to 950-4 (collectively referred to as Vout) are as follows.
  • the entire transfer function H (z) of the discrete-time analog circuit 900 can be calculated by z-converting the input and output to obtain the ratio of Vout (z) and Vin (z).
  • the transfer function is
  • the transfer function of Expression (24) is represented by the difference between two transfer functions having a complex coefficient in the denominator, like the transfer function of the discrete-time analog circuit 800 of the eighth embodiment. Therefore, the attenuation pole can be set at an asymmetrical position around the local frequency f LO, and the filter characteristic shown in FIG. 20 is obtained as the characteristic of the discrete-time analog circuit 800. In the discrete-time analog circuit 800, a high image rejection ratio can be realized in the LOW-IF type receiver due to this filter characteristic.
  • FIG. 22 is a configuration diagram of a discrete-time analog circuit according to the tenth embodiment.
  • FIG. 23 is a timing chart of control signals input to the discrete-time analog circuit according to Embodiment 10 of the present invention.
  • the discrete time analog circuit 1000 is, for example, a sampling mixer circuit corresponding to the discrete time analog circuit 13 in FIG.
  • the discrete-time analog circuit 1000 is a circuit that operates with an 8-phase clock, and includes a voltage-current conversion circuit (TA) C, charge sharing circuits A-1 and B-2, a clock generation circuit E, and a synthesis circuit (FIG. , Capacity) D-1 to D-4.
  • TA voltage-current conversion circuit
  • A-1 and B-2 charge sharing circuits
  • E clock generation circuit
  • FOG. , Capacity synthesis circuit
  • the clock generation circuit E supplies the charge sharing circuits A-1 and B-2 with eight-phase clocks S 1 to S 7 having different phases from each other that do not overlap with the high times.
  • the discrete-time analog circuit 1000 of the tenth embodiment realizes the same frequency characteristics as the discrete-time analog circuit 500 of the fifth embodiment, but in the fifth embodiment, a four-phase clock (control signals S0, S1, S2, and so on).
  • the operation in S3) is different from the operation in the tenth embodiment in that it operates with an 8-phase clock.
  • FIG. 24 is the charge sharing circuit A-1 of FIG. 22, FIG. 24A is a circuit diagram thereof, and FIG. 24B is a block diagram showing a terminal configuration thereof.
  • the code of the charge sharing circuit A-1 is generalized as Ak.
  • the charge sharing circuit A-1 includes four charge transfer circuits A1 to A4 having a common input terminal in.
  • the charge transfer circuits A1 to A4 have the same configuration as the charge sharing circuits 330-1 to 330-4 in FIG. 13 and the charge sharing circuits 630-1 to 630-4 in FIG. .
  • the control terminals C0 to C3 are supplied with four-phase clocks S 0 , S 2 , S 4 , and S 6 (FIG. 23) that are high in phase by 90 degrees and do not overlap each other.
  • the charge transfer circuit A1 repeats the above operations (1) to (4).
  • FIG. 25 is the charge sharing circuit B-2 of FIG. 22, FIG. 25 (A) is its circuit diagram, and FIG. 25 (B) is a block diagram showing its terminal configuration.
  • the symbol of the charge sharing circuit B-2 is generalized and written as Bk.
  • the charge sharing circuit B-2 includes four charge transfer circuits B1 to B4 having a common input terminal in.
  • the charge transfer circuits B1 to B4 have the same configuration as the charge sharing circuits 430-1 to 430-4 in FIG. 14 and the charge sharing circuits 630-5 to 630-8 in FIG. 17, and detailed description thereof is omitted. .
  • the control terminals C0 to C3 of the charge sharing circuit B-2 are supplied with four-phase clocks S 1 , S 3 , S 5 , and S 7 that are 90 degrees out of phase and become high and the high times do not overlap each other.
  • the order of clocks supplied to the switches B18, B28, B38, and B48 is different from the order of clocks supplied to the switches A18, A28, A38, and A48. .
  • the clock order is reversed.
  • the output terminal out0 charge sharing circuits A-1 (FIG. 24 (B) refer) and the output terminal of the charge sharing circuit B-2 out0 (see FIG. 25 (B)), the capacitance C B1k Is connected to one of the terminals.
  • the output terminal out1 of the charge sharing circuit A-1 and the output terminal out1 of the charge sharing circuit B-2 are connected to one terminal of the capacitor C B2k .
  • the output terminal out2 of the charge sharing circuit A-1 and the output terminal out2 of the charge sharing circuit B-2 are connected to one terminal of the capacitor C B3k .
  • the output terminal out3 of the charge sharing circuit A-1 and the output terminal out3 of the charge sharing circuit B-2 are connected to one terminal of the capacitor C B4k .
  • the configuration of the charge sharing circuit A-1 realizes a characteristic in which the peak of the frequency characteristic is shifted to the left as shown in FIG.
  • the configuration of the charge sharing circuit B-2 realizes a characteristic in which the peak of the frequency characteristic is shifted to the right as shown in FIG. Since the discrete-time analog circuit 1000 in FIG. 22 is configured to synthesize the in-phase outputs of the charge sharing circuits A-1 and B-2, it realizes a wideband characteristic with a flat band as shown in FIG. Can do.
  • the discrete-time analog circuit 1000 according to the tenth embodiment is configured to use an eight-phase clock
  • the voltage-current conversion circuit is compared with a configuration in which eight sets of charge sharing circuits are operated using only a four-phase clock.
  • the number of capacitors connected to C simultaneously is reduced. For this reason, when it is desired to increase the cutoff frequency of the filter at the time of input to obtain a wide band characteristic, the capacitance values of the capacitors C Hk and CRk are increased in the 8-phase clock configuration than in the 4-phase clock configuration. It becomes possible and mounting becomes easy.
  • FIG. 26 is a configuration diagram of the discrete-time analog circuit 1010 according to the eleventh embodiment.
  • the discrete time analog circuit 1010 according to the eleventh embodiment is the same as the configuration of the tenth embodiment except that the way of combining the outputs of the charge sharing circuits A-1 and B-2 is changed.
  • the discrete-time analog circuit 1010 according to the eleventh embodiment realizes the same frequency characteristics as the discrete-time analog circuit 600 according to the sixth embodiment, but in the sixth embodiment, a four-phase clock (control signals S0, S1, S2, and so on).
  • the operation in S3) is different from the operation in the eleventh embodiment in that it operates with an 8-phase clock.
  • an output terminal out0 charge sharing circuits A-1 and the charge-sharing circuit B-2 of the output terminal out2 is connected to one terminal of the capacitor C B1k.
  • the output terminal out1 of the charge sharing circuit A-1 and the output terminal out3 of the charge sharing circuit B-2 are connected to one terminal of the capacitor C B2k .
  • the output terminal out2 of the charge sharing circuit A-1 and the output terminal out0 of the charge sharing circuit B-2 are connected to one terminal of the capacitor C B3k .
  • the output terminal out3 of the charge sharing circuit A-1 and the output terminal out2 of the charge sharing circuit B-2 are connected to one terminal of the capacitor C B4k .
  • the discrete-time analog circuit 1010 in FIG. 23 is configured to synthesize the reverse phase outputs of the charge sharing circuits A-1 and B-2. Therefore, the discrete time analog circuit 1010 can realize a frequency characteristic in which a transmission zero point (attenuation pole) is set at a specific frequency as shown in FIG. it can.
  • the discrete-time analog circuit 1010 is configured to use an eight-phase clock
  • the voltage-current conversion circuit is compared with a configuration in which eight sets of charge sharing circuits are operated using only a four-phase clock.
  • the number of capacitors connected to C simultaneously is reduced. For this reason, when it is desired to increase the cutoff frequency of the filter at the time of input to obtain a wide band characteristic, the capacitance values of the capacitors C Hk and CRk are increased in the 8-phase clock configuration than in the 4-phase clock configuration. It becomes possible and mounting becomes easy.
  • FIG. 27 is a block diagram showing a discrete-time analog circuit according to Embodiment 12 of the present invention.
  • FIG. 28 is a timing chart of control signals input to the discrete-time analog circuit according to Embodiment 12 of the present invention.
  • the discrete time analog circuit 1020 of the twelfth embodiment is a sampling mixer circuit corresponding to the discrete time analog circuit 13 of FIG. 7, for example.
  • the discrete time analog circuit 1020 is a circuit that operates with a 4n-phase clock.
  • the discrete-time analog circuit 1020 includes a voltage / current conversion circuit (TA) C, n charge sharing circuits A-1, B-2,..., An, a clock generation circuit F, and n charges. And a synthesis circuit (not shown) for synthesizing the outputs of the shared circuits A-1, B-2,..., An.
  • TA voltage / current conversion circuit
  • the n charge sharing circuits A-1, B-2,..., An may have either the configuration of FIG.
  • the clock generation circuit F supplies the 4n-phase clocks having different phases to the charge sharing circuits A-1, B-2,. Supply.
  • Each of the charge sharing circuits A-1, B-2,..., An performs the same operation as in the tenth embodiment that operates with an 8-phase clock, and inputs / outputs of the respective charge sharing circuits.
  • the frequency characteristic is a left-shifted or right-shifted frequency characteristic.
  • the shift amount depends on the respective capacitors C Rk , C Wk , and C IMk .
  • the combining circuit combines the outputs of the charge sharing circuits A-1, B-2,..., An so that desired characteristics can be obtained.
  • the even-numbered (2m: m is a natural number) -th plurality of charge sharing circuits B-2, B-4,... B- (n-1) are configured as shown in FIG.
  • the left shift amount and the right shift amount of these charge sharing circuits A-1, B-2,..., An are slightly shifted to synthesize outputs having the same phase. With such a configuration, a wider band characteristic can be realized as compared with the configuration in which the outputs of the two charge sharing circuits A-1 and B-2 shown in FIG. 22 are combined.
  • the above-described broadening of the bandwidth can also be realized by increasing the number of charge sharing circuits in the discrete-time analog circuit 500 of the fifth embodiment.
  • the number of sets of charge sharing circuits is increased while the clock is kept in four phases, the number of capacitors connected to the voltage-current conversion circuit increases. For this reason, it is necessary to reduce the capacitance values of the capacitors C Hk and C Rk in order to obtain a wideband characteristic by increasing the cutoff frequency of the filter at the time of input.
  • the cutoff frequency of the filter at the time of input can be increased while the capacitance values of the capacitors C Hk and CRk remain large, and the capacitors can be easily mounted.
  • the charge sharing circuits described in Embodiments 1 to 4 and 7 may be applied to these.
  • capacitors are used as the combining circuits D-1 to D-4.
  • the differential amplifier shown in the eighth embodiment may be used for these.
  • the configuration of the synthesis circuit is omitted, but either a capacitor or a differential amplifier may be applied as the synthesis circuit.
  • each configuration of the receiver of the above embodiment is typically realized as an integrated circuit on a semiconductor chip.
  • Each configuration of the receiver excluding the antenna may be individually made into one chip, or may be made into one chip so as to include a part or all of it.
  • sampling mixer circuit and the receiver according to the present invention are useful for a high-frequency signal processing circuit of a receiving unit in a wireless communication apparatus, and are suitable for performing signal frequency conversion and filter processing.

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Abstract

　伝達関数の零点と極との設定位置の自由度が高く、所望のフィルタ特性を形成しやすいサンプリングミクサ回路及び受信機を提供する。このサンプリングミクサ回路は、入力信号の搬送周波数に応じた周期であり、位相の異なる４相の制御信号を出力するクロック生成回路と、前記入力信号に基づく電圧信号を電流信号に変換する電圧電流変換回路と、前記４相の制御信号に基づく異なる位相によって、前記変換された電流信号を、複数のキャパシタに入力し、且つ、前記複数のキャパシタの間において電荷を取り交わす４系統の電荷共有回路と、前記４系統の電荷共有回路における前記電流信号の入力ノード以外のノードに、前記４相の制御信号に基づき接続が切り替えられる相間キャパシタと、を具備する構成を採る。

Description

サンプリングミクサ回路及び受信機
　本発明は、離散時間アナログ処理により周波数変換とフィルタ処理とを行うサンプリングミクサ回路、及び、それを用いた受信機に関する。
　無線受信機の小型化、低消費電力化、ならびに、アナログ信号処理部とデジタル信号処理部の一体化を目指すため、高周波信号を直接、離散時間的にサンプリングして受信処理する構成が知られている（例えば特許文献１、非特許文献１）。
　図１は、特許文献１に開示されているダイレクトサンプリング回路の全体構成を示す図である。図２は、図１の回路に入力される制御信号を示すタイミングチャートである。図１のダイレクトサンプリング回路は、受信したアナログＲＦ（Radio Frequency）信号を、マルチタップ・ダイレクト・サンプリング・ミクサ（Multi-Tap Direct Sampling Mixer）を用いて周波数変換し、離散時間アナログ信号へ変換している。
　より具体的には、図１の回路に含まれる複数のキャパシタ間での電荷移動により、ＦＩＲ（Finite Impulse Response）フィルタ、及びＩＩＲ（Infinite Impulse Response）フィルタの積となるフィルタ特性を実現する。通過域近傍の特性は２次ＩＩＲフィルタ特性によって決定される。図３（ａ）は、広帯域周波数特性を示し、図３（ｂ）は通過域近傍の狭帯域周波数特性の一例を示す。
　さらに、上記構成を基本として、伝達関数に複素極を有する構成が知られている（非特許文献２）。図４は、非特許文献２に開示されているダイレクトサンプリング回路の全体構成を示す図である。図５は、図４の回路に入力される制御信号を示すタイミングチャートである。図６は、図４の回路によって得られる周波数特性の例（ローカル（ＬＯ）周波数fLO＝２．４ＧＨｚ）である。ダイレクトサンプリング回路は、伝達関数に複素極を有することによって通過域にリプルを得られていることが知られている。
米国特許出願公開第２００３／００３５４９９号明細書
　しかしながら、前記従来の技術では、以下に示す課題を有する。
　図１に示す従来のダイレクトサンプリング回路では、通過域近傍が実数極の２次ＩＩＲによって決まるため、広帯域かつ急峻なフィルタ特性を実現することが困難である。
　また、図４に示す構成を採るダイレクトサンプリング回路は、伝達関数上に複素極を実現し、通過域をフラットにしたフィルタ特性を実現できる。しかし、この構成の伝達関数は、式（１）において、分母の２次多項式の係数が１未満という構成となり、実現できる極の範囲が狭かった。さらにＩＩＲにおける零点の設計およびイメージ除去フィルタ特性の実現が困難であった。
Figure JPOXMLDOC01-appb-M000001
　本発明は、かかる点に鑑みてなされたものであり、伝達関数の零点と極との設定位置の自由度が高く、所望のフィルタ特性を形成しやすいサンプリングミクサ回路及び受信機を提供することを目的とする。
　本発明の一態様に係るサンプリングミクサ回路は、入力信号の搬送周波数に応じた周期であり、位相の異なる４相の制御信号を出力するクロック生成回路と、前記入力信号に基づく電圧信号を電流信号に変換する電圧電流変換回路と、前記４相の制御信号に基づく異なる位相によって、前記変換された電流信号を、複数のキャパシタに入力し、且つ、前記複数のキャパシタの間において電荷を取り交わす４系統の電荷共有回路と、前記４系統の電荷共有回路における前記電流信号の入力ノード以外のノードに、前記４相の制御信号に基づき接続が切り替えられる相間キャパシタと、を具備する構成を採る。
　本発明によれば、伝達関数の零点と極との設定位置の自由度が高く、所望のフィルタ特性を得易いサンプリングミクサ回路を実現できる。
従来構成１のダイレクトサンプリング回路の構成図 従来構成１のダイレクトサンプリング回路に入力する制御信号のタイミングチャート 従来構成１のダイレクトサンプリング回路により実現されるフィルタ特性の例を示す特性図 従来構成２のダイレクトサンプリング回路の構成図 従来構成２のダイレクトサンプリング回路に入力する制御信号のタイミングチャート 従来構成２のダイレクトサンプリング回路により実現されるフィルタ特性の例を示す特性図 本発明の実施の形態１に係るダイレクトサンプリング受信機の構成を示すブロック図 本発明の実施の形態１に係る離散時間アナログ回路の構成を示す回路図 本発明の実施の形態１に係る離散時間アナログ回路に入力する制御信号のタイミングチャート 本発明の実施の形態１に係る離散時間アナログ回路により実現されるフィルタ特性の例を示す特性図 本発明の実施の形態２に係る離散時間アナログ回路の構成を示す回路図 本発明の実施の形態２に係る離散時間アナログ回路により実現されるフィルタ特性の例を示す特性図 本発明の実施の形態３に係る離散時間アナログ回路の構成を示す回路図 本発明の実施の形態４に係る離散時間アナログ回路の構成を示す回路図 本発明の実施の形態５に係る離散時間アナログ回路の構成を示す回路図 本発明の実施の形態５に係る離散時間アナログ回路により実現されるフィルタ特性の例を示す特性図 本発明の実施の形態６に係る離散時間アナログ回路の構成を示す回路図 本発明の実施の形態７に係る離散時間アナログ回路の構成を示す回路図 本発明の実施の形態８に係る離散時間アナログ回路の構成を示す回路図 本発明の実施の形態８に係る離散時間アナログ回路により実現されるフィルタ特性の例を示す特性図 本発明の実施の形態９に係る離散時間アナログ回路の構成を示す回路図 本発明の実施の形態１０に係る離散時間アナログ回路を示す構成図 本発明の実施の形態１０に係る離散時間アナログ回路に入力する制御信号のタイミングチャート 図２２の電荷共有回路Ａ-１を示すもので、図２４（Ａ）はその回路図、図２４（Ｂ）はその端子構成を示すブロック図 図２２の電荷共有回路Ｂ－２を示すもので、図２５（Ａ）はその回路図、図２５（Ｂ）はその端子構成を示すブロック図 本発明の実施の形態１１に係る離散時間アナログ回路を示す構成図 本発明の実施の形態１２に係る離散時間アナログ回路を示す構成図 本発明の実施の形態１２に係る離散時間アナログ回路に入力する制御信号のタイミングチャート
　以下、本発明の各実施の形態について図面を参照して詳細に説明する。
　（実施の形態１）
　図７は、本実施の形態に係るダイレクトサンプリング受信機の構成を示すブロック図である。図７において、ダイレクトサンプリング受信機１０は、アンテナ１１と、低雑音増幅器（ＬＮＡ：Low Noise Amplifier）１２と、離散時間アナログ回路１３と、参照周波数発振部１４と、Ａ／Ｄ（Analog to Digital）変換処理部１５と、デジタル受信処理部１６とを有する。
　ダイレクトサンプリング受信機１０は、キャリア周波数ｆＣＲによって送信された電磁波２１を受信し、受信信号に対して離散時間的に周波数変換とフィルタ処理を施して所望信号成分を抽出する。ダイレクトサンプリング受信機１０は、抽出した所望信号成分をデジタル信号に変換してデジタル受信処理し、得られた受信データ２７を出力する。
　ダイレクトサンプリング受信機１０は、ダイレクトコンバージョン方式の受信機として構成でき、ＬＯＷ－ＩＦ（低中間周波数）方式の受信機としても構成できる。また、ダイレクトサンプリング受信機１０を、ダイバーシチ受信機を構成する複数の個々の受信機の何れかにも採用できる。
　アンテナ１１は、図示していない送信局からキャリア周波数ｆＣＲによって送信された電磁波２１を受信し、アナログＲＦ信号２２に変換する。低雑音増幅器１２は、アナログＲＦ信号２２を増幅して出力する。
　離散時間アナログ回路１３は、増幅されたアナログＲＦ信号２３と参照周波数信号２４とが入力される。そして、離散時間アナログ回路１３は、アナログＲＦ信号２３を離散時間的に周波数変換してフィルタ処理することで、所望信号成分を抽出したベースバンド信号（または中間周波数（ＩＦ：Intermediate Frequency)信号）２５を出力する。
　参照周波数発振部１４は、離散時間アナログ回路１３に対して、サンプリング処理及び周波数変換処理に用いる参照周波数信号２４を生成する。
　Ａ／Ｄ変換処理部１５は、入力されるベースバンド信号２５を所定のサンプリング周波数によってデジタル値に量子化し、変換したデジタルベースバンド信号２６を出力する。
　デジタル受信処理部１６は、入力されるデジタルベースバンド信号２６に対して、例えば、復調処理及び復号処理などの所定のデジタル受信処理を行い、受信データ２７を出力する。復調処理としては、例えばＯＦＤＭ（Orthogonal Frequency Division Multiplexing）ベースバンド信号に対する高速フーリエ変換処理が含まれる。
　［離散時間アナログ回路１００の構成］
　図８は、本実施の形態１に係る離散時間アナログ回路１００の要部構成の一例を示す回路図である。離散時間アナログ回路１００は、図７の離散時間アナログ回路１３に相当し、サンプリングミクサ回路を構成する。
　離散時間アナログ回路１００は、クロック生成回路１１０、電圧電流変換回路（ＴＡ：Transconductance Amplifier、トランスコンダクタンス値＝ｇｍ）１２０、４系統の電荷共有回路１３０－１～１３０－４、及び、虚数キャパシタ（相間キャパシタ:４系統の電荷共有回路１３０－１～１３０－４にスイッチを介して接続されるキャパシタに相当）１４０を有する。虚数キャパシタ１４０の容量値をＣＩＭと示す。
　なお、虚数キャパシタとは、伝達関数に虚数単位を実現するためのキャパシタである。また、本発明においてはＴＡ直後の入力部に配置するのではなく、４系統の電荷共有回路１３０－１～１３０－４にスイッチを介して接続されるため、ＴＡの寄生容量の影響を抑制できる。また、４系統の電荷共有回路１３０－１～１３０－４の接続順序を反転することで、負の係数が実現できる。
　第１系統の電荷共有回路１３０－１は、電流信号を所定位相によってサンプルするサンプリングスイッチ１３１、前記サンプルスイッチの後段に配置されたヒストリキャパシタ１３２、前記サンプリングスイッチと同じタイミングでオンする充電スイッチ１３３、前記充電スイッチの後段に配置されたローテーティングキャパシタ１３４、前記ローテーティングキャパシタを接地に接続するリセットスイッチ１３５、前記ローテーティングキャパシタと前記バッファキャパシタと接続するダンプスイッチ１３６、ローテーティングキャパシタとの電荷共有によって出力部の電位を決定するバッファキャパシタ１３７、及び、前記バッファキャパシタと前記相間キャパシタとを接続する電荷共有スイッチ（相間電荷共有スイッチ：相間キャパシタに蓄積された電荷とＩ相、ＩＢ相、Ｑ相、ＱＢ相の電荷共有回路内のキャパシタに蓄積された電荷との電荷共有を制御するスイッチに相当）１３８を有する。ヒストリキャパシタ１３２、ローテーティングキャパシタ１３４、及び、バッファキャパシタ１３７の各容量値をＣＨ、ＣＲ、ＣＢとそれぞれ示す。
　なお、Ｉ相はＩ相、Ｑ相はＱ相において電荷が共有されていたが、相間電荷共有スイッチを介して相間を接続することで、伝達関数に虚数単位が実現できる。
　電荷共有回路１３０－１において、サンプリングスイッチ１３１と充電スイッチ１３３とは同時にオンされる。よって、電荷共有回路１３０－１の入力ノードは、電圧電流変換回路１２０から電流が入力されるヒストリキャパシタ１３２の一端及びローテーティングキャパシタ１３４の一端となる。
　第２～第４系統の電荷共有回路１３０－２～１３０－４は、各スイッチに入力される制御信号Ｓ０～Ｓ３の組合せが異なり、他の構成は第１系統の電荷共有回路１３０－１と同じである。
　つまり、４系統の電荷共有回路１３０－１～１３０－４は、制御信号Ｓ０～Ｓ３の組合せが異なるため、第１系統、第２系統、第３系統、第４系統の並び順に、１／４周期ずつずらして電圧電流変換回路１２０から電流が入力される。また、４系統の電荷共有回路１３０－１～１３０－４は、第１系統、第２系統、第３系統、第４系統の並び順によって、１／４周期ずつずらして、虚数キャパシタ１４０に接続される。
　［離散時間アナログ回路１００の動作］
　図９は、本発明の実施の形態１に係る離散時間アナログ回路に入力する制御信号のタイミングチャートである。
　クロック生成回路１１０は、参照周波数発振部１４において生成された参照周波数信号２４を用いて、図９に示す制御信号Ｓ０，Ｓ１，Ｓ２，Ｓ３を生成し、各スイッチに供給する。制御信号Ｓ０，Ｓ１，Ｓ２，Ｓ３は、周波数ｆＲＥＦを参照して生成される周波数ｆＬＯのクロックによって、位相がそれぞれ９０°ずれた信号である。周波数ｆＬＯは、離散時間アナログ回路１３がベースバンド信号を出力する場合ではキャリア周波数ｆＣＲとなる。また、周波数ｆＬＯは、離散時間アナログ回路１３が中間周波数信号を出力する場合には、キャリア周波数ｆＣＲと中間周波数ｆＩＦとの差分の周波数ｆＣＲ－ｆＩＦ、または、ｆＣＲ＋ｆＩＦとなる。
　電圧電流変換回路１２０は、低雑音増幅器１２において増幅されたアナログＲＦ信号２３を、入力電圧信号（ｖｉｎ）として電流（入力電流信号：gm×ｖｉｎ）に変換する。
　先ず、代表として第１系統の電荷共有回路１３０－１の動作を説明する。
　サンプリングスイッチ１３１は、電圧電流変換回路１２０の出力段に接続され、クロック生成回路１１０から供給される制御信号Ｓ０がハイの時間においてオンする。ここで、制御信号Ｓ０は、ダイレクトコンバージョンでは、アナログＲＦ信号２３のキャリア周波数ｆＣＲと一致した周波数の信号である。つまり、制御信号Ｓ０～Ｓ３の周波数ｆＬＯは、入力信号のキャリア周波数ｆＣＲとなる。また、制御信号Ｓ０は、ＩＦ周波数を用いる場合は、キャリア周波数ｆＣＲからＩＦ周波数分ｆＩＦずれた周波数の信号である(ｆＬＯ＝ｆＣＲ±ｆＩＦ)。
　制御信号Ｓ０がハイの間、充電スイッチ１３３も同時にオン状態にあるため、電圧電流変換回路１２０において電流に変換されたアナログＲＦ入力信号は、ヒストリキャパシタ１３２とローテーティングキャパシタ１３４とに電荷として蓄積される。これによって、入力信号は離散時間アナログのサンプル値となり、無線周波数からベースバンド（ＢＢ）周波数に変換される。また、ヒストリキャパシタ１３２が一周期前の電荷を保持していることで、電荷共有によるＩＩＲフィルタリングが行われる。この動作は差分方程式を用いて、以下の式によって記述できる。
Figure JPOXMLDOC01-appb-M000002
　ここで、ｑｉｎは制御信号Ｓ０がハイの期間に入力される電荷、ＴＬＯは制御信号Ｓ０の周期（＝１／ｆＬＯ）、ｖｉｎ（ｔ）は時刻ｔの入力電圧である。ｖ１はヒストリキャパシタ１３２の一端側の電位である。整数値（例えば、ｎ、ｎ－１）を引数とする関数は、当該関数の周期ＴＬＯ毎の代表値を示す。以下の式においても同様である。
　次に、制御信号Ｓ１がハイの時間では、電荷共有スイッチ１３８を介して、ローテーティングキャパシタ１３４と、バッファキャパシタ１３７と、虚数キャパシタ１４０とが電荷を共有する。つまり、バッファキャパシタ１３７が一周期前の電荷を保持し、虚数キャパシタ１４０が１/４周期前の電荷を保持していることで、複素フィルタリングが行われる。この動作は、以下の式によって記述できる。
Figure JPOXMLDOC01-appb-M000003
 　ここで、出力電位ｖｏｕｔは、バッファキャパシタ１３７の一端側の電位を示し、図８のｖｏｕｔＩに該当する。
　最後に、制御信号Ｓ２がハイとなる間には、ローテーティングキャパシタ１３４がリセットスイッチ１３５を介して基準電位に接続されることによって、ローテーティングキャパシタ１３４に蓄積された電荷が放電される。なお、リセットスイッチをオンするタイミングは制御信号Ｓ３のタイミングでもよい。
　第１系統の電荷共有回路１３０－１では、上記の動作が繰り返される。入出力に対してｚ変換し、ｚ変換された入出力Ｖｏｕｔ(ｚ)、Ｖｉｎ(ｚ)の比を求めることで、全体の伝達関数が算出できる。伝達関数は次式となる。
Figure JPOXMLDOC01-appb-M000004
　電荷共有回路１３０－１では、伝達関数に虚数単位「ｊ」を有する複素型の伝達関数を実現できる。
　第２系統から第４系統の電荷共有回路１３０－２～１３０－４では、１／４周期をずらして、同様の動作が繰り返される。第２系統から第４系統の電荷共有回路１３０－２～１３０－４において、式（３）のｖｏｕｔは、図８のｖｏｕｔＱ,ｖｏｕｔＩＢ,ｖｏｕｔＱＢにそれぞれ該当し、伝達関数は同様に式（４）になる。
　図１０は、本発明の実施の形態１に係る離散時間アナログ回路により実現されるフィルタ特性の例を示す特性図である。
　ｆＬＯ＝１ＧＨｚ，ｇｍ＝１０ｍＳ，ＣＨ＝１００ｆＦ，ＣＲ＝１００ｆＦ，ＣＢ＝１ｐＦ，ＣＩＭ＝５００ｆＦにおける変換利得の周波数特性の一例を図１０に示す。横軸は無線信号の入力周波数を示し、縦軸が変換利得を示す。実施の形態１の離散時間アナログ回路１００では、従来の実数係数の伝達関数（式（４）においてＣＩＭ＝０）の特性線を左にシフトした特性が得られる。
　また、実施の形態１の離散時間アナログ回路１００では、虚数キャパシタ１４０が、各系統の電荷共有回路１３０－１～１３０－４の入力ノード以外のノードに接続する構成となる。具体的には、虚数キャパシタ１４０は、各系統の電荷共有回路１３０－１～１３０－４の出力ノードに接続する構成を採用する。このため、電圧電流変換回路１２０の寄生容量の影響を抑制し、虚数キャパシタ１４０を介して、電流入力期間が１／４周期ずれた電荷共有回路１３０－１～１３０－４間において、正確に電荷共有できる。
　（実施の形態２）
 ［離散時間アナログ回路２００の構成］
　図１１は、本実施の形態２に係る離散時間アナログ回路２００の要部構成の一例を示すブロック図である。離散時間アナログ回路２００は、図７の離散時間アナログ回路１３に相当し、サンプリングミクサ回路を構成する。
　実施の形態２の離散時間アナログ回路２００は、クロック生成回路２１０、電圧電流変換回路（ＴＡ：Transconductance Amplifier、トランスコンダクタンス値＝ｇｍ）２２０、４系統の電荷共有回路２３０－１～２３０－４、及び、虚数キャパシタ２４０を有する。虚数キャパシタ２４０の容量値をＣＩＭと示す。
　第１系統の電荷共有回路２３０－１は、サンプリングスイッチ２３１、ヒストリキャパシタ２３２、充電スイッチ２３３、ローテーティングキャパシタ２３４、リセットスイッチ２３５、ダンプスイッチ２３６、バッファキャパシタ２３７、電荷共有スイッチ２３８を有する。ヒストリキャパシタ２３２、ローテーティングキャパシタ２３４、及び、バッファキャパシタ２３７の各容量値をＣＨ、ＣＲ、ＣＢとそれぞれ示す。クロック生成回路２１０は、図９に示した制御信号Ｓ０，Ｓ１，Ｓ２，Ｓ３を生成して、各スイッチに供給する。
　第２～第４系統の電荷共有回路２３０－２～２３０－４は、各スイッチに入力される制御信号Ｓ０～Ｓ３の組み合わせを変更することで、第１系統の電荷共有回路２３０－１に対して、周期をそれぞれ１/４ずつずらして動作する。他の構成は第１系統の電荷共有回路２３０－１と同じである。
　つまり、４系統の電荷共有回路２３０－１～２３０－４は、制御信号Ｓ０～Ｓ３の組合せが異なるため、第１系統、第２系統、第３系統、第４系統の並び順に、１／４周期ずつずらして電圧電流変換回路２２０から電流が入力される。
　また、４系統の電荷共有回路２３０－１～２３０－４は、第４系統、第３系統、第２系統、第１系統の並び順、つまり、逆順によって、１／４周期ずつずらして虚数キャパシタ２４０に接続される。つまり、各系統の電荷共有回路２３０－１～２３０－４は、虚数キャパシタ２４０を介して、電流の入力位相が－９０°（＝２７０°）異なる他の電荷共有回路２３０－１～２３０－４と電荷を共有する。
［離散時間アナログ回路２００の動作］
　実施の形態２の離散時間アナログ回路２００は、実施の形態１の離散時間アナログ回路１００とほぼ同様の動作となるため、実施の形態１と異なる点に注目して説明する。
　離散時間アナログ回路１００と離散時間アナログ回路２００の相違点は、電荷共有スイッチ２３８へ入力される制御信号である。離散時間アナログ回路１００ではサンプリングスイッチ１３１と電荷共有スイッチ１３８が同じ制御信号（制御信号Ｓ０～Ｓ３のいずれか）によって制御される。つまり、サンプリングスイッチ２３１がオンされる順番と電荷共有スイッチ２３８がオンされる順番が同じ順番である。
　一方、離散時間アナログ回路２００では、第１～第４系統の電荷共有回路２３０－１～２３０－４においてサンプリングスイッチ２３１がオンされる順番と電荷共有スイッチ２３８がオンされる順番が逆順になる。これによって、ローテーティングキャパシタ２３４と、バッファキャパシタ２３７と、虚数キャパシタ２４０との電荷共有の式を以下に示す。
Figure JPOXMLDOC01-appb-M000005
　よって、離散時間アナログ回路２００の全体の伝達関数を以下に示す。
Figure JPOXMLDOC01-appb-M000006
　離散時間アナログ回路２００によって、実施の形態１の離散時間アナログ回路１００に対して虚数単位（ｊ）の符合が反転した伝達関数を実現できる。
　図１２は、本発明の実施の形態２に係る離散時間アナログ回路により実現されるフィルタ特性の例を示す特性図である。
　ｆＬＯ＝１ＧＨｚ，ｇｍ＝１０ｍＳ，ＣＨ＝１００ｆＦ，ＣＲ＝１００ｆＦ，ＣＢ＝１ｐＦ，ＣＩＭ＝５００ｆＦにおける変換利得の周波数特性の一例を図１２に示す。横軸は無線信号の入力周波数を示し、縦軸が変換利得を示す。実施の形態２の離散時間アナログ回路２００では、従来の実数係数の伝達関数（式（４）においてＣＩＭ＝０）の特性線を右にシフトした特性が得られる。
　また、実施の形態２の離散時間アナログ回路２００では、虚数キャパシタ２４０が、各系統の電荷共有回路２３０－１～２３０－４の入力ノード以外のノードに接続する構成となっている。具体的には、虚数キャパシタ２４０は、各系統の電荷共有回路２３０－１～２３０－４の出力ノードに接続する構成を採用している。このため、電圧電流変換回路２２０の寄生容量の影響を抑制し、虚数キャパシタ２４０を介して、電流入力期間が１／４周期ずれた電荷共有回路２３０－１～２３０－４間において、正確に電荷共有できる。
　なお、第１系統の電荷共有回路２３０－１と第３系統の電荷共有回路２３０－３とは、ローテーティングキャパシタ２３４とバッファキャパシタ２３７と虚数キャパシタ２４０とが同時に接続される。これらの動作は、実施の形態１の電荷共有回路１３０－１の動作とほぼ同一になり、異なる点は、虚数キャパシタ２４０に保持される電荷の符号が反転する点である。よって、伝達関数は、式（６）によって求められる。
　一方、第２系統の電荷共有回路２３０－２と第４系統の電荷共有回路２３０－４とは、ローテーティングキャパシタ２３４とバッファキャパシタ２３７と虚数キャパシタ２４０とが時間をずらして接続される。これらの動作は、実施の形態１の電荷共有回路１３０－１の動作と同一にならない。しかしながら、ＣＢ＞＞ＣＲの条件においては、同時に接続する場合の伝達関数に近似する。
　ここで、ローテーティングキャパシタ２３４とバッファキャパシタ２３７と虚数キャパシタ２４０とが同時に接続しない場合、それぞれの電荷共有後の電位は以下の式によって記述できる。
Figure JPOXMLDOC01-appb-M000007
 　なお、Ｖ２はローテーティングキャパシタ２３４とバッファキャパシタ２３７との電荷共有後の電位、Ｖ３はバッファキャパシタ２３７と虚数キャパシタ２４０との電荷共有後の電位を示す。
　式（７）をまとめると、次式になる。
Figure JPOXMLDOC01-appb-M000008
　すなわち、ローテーティングキャパシタ２３４とバッファキャパシタ２３７と虚数キャパシタ２４０とが同時に接続する場合と、同じ式になる。
　従って、実施の形態２の伝達関数は、実施の形態１の伝達関数において虚数キャパシタ２４０に保持されている電荷の符号を反転させた式（６）となる。
　なお、電子回路のアナログシミュレーションにおいても、実施の形態２の離散時間アナログ回路２００の特性として、図１２では、虚数キャパシタ２４０の容量値ＣＩＭに応じて、通過中心周波数が右にシフトしたフィルタ特性が得られる。
　（実施の形態３）
 ［離散時間アナログ回路３００の構成］
　図１３は、本実施の形態３に係る離散時間アナログ回路３００の要部構成の一例を示すブロック図である。離散時間アナログ回路３００は、図７の離散時間アナログ回路１３に相当し、サンプリングミクサ回路を構成する。
　実施の形態３の離散時間アナログ回路３００は、クロック生成回路３１０、電圧電流変換回路（ＴＡ：Transconductance Amplifier、トランスコンダクタンス値＝ｇｍ）３２０、４系統の電荷共有回路３３０－１～３３０－４、及び、虚数キャパシタ３４０を有する。虚数キャパシタ３４０の容量値をＣＩＭと示す。
　４系統の電荷共有回路３３０－１～３３０－４は、サンプリングスイッチ３３１、ヒストリキャパシタ３３２、充電スイッチ３３３、ローテーティングキャパシタ３３４、リセットスイッチ３３５、ダンプスイッチ３３６、バッファキャパシタ３３７、電荷共有スイッチ３３８を有する。ヒストリキャパシタ３３２、ローテーティングキャパシタ３３４、及び、バッファキャパシタ３３７の各容量値をＣＨ、ＣＲ、ＣＢとそれぞれ示す。クロック生成回路３１０は、図９に示した制御信号Ｓ０，Ｓ１，Ｓ２，Ｓ３を生成して、各スイッチに供給する。
　つまり、４系統の電荷共有回路３３０－１～３３０－４は、制御信号Ｓ０～Ｓ３の組合せが異なるため、第１系統、第２系統、第３系統、第４系統の並び順に、１／４周期ずつずらして電圧電流変換回路３２０から電流が入力される。また、４系統の電荷共有回路３３０－１～３３０－４は、第１系統、第２系統、第３系統、第４系統の並び順によって、１／４周期ずつずらして虚数キャパシタ３４０に接続される。
　実施の形態３の離散時間アナログ回路３００は、実施の形態１の離散時間アナログ回路１００と、電荷共有スイッチ３３８を制御する制御信号（制御信号Ｓ０，Ｓ１，Ｓ２，Ｓ３）の接続順番が異なる。実施の形態３の離散時間アナログ回路３００では、ダンプスイッチ３３６と電荷共有スイッチ３３８とが、異なるタイミングにおいてオンになる構成を採用している。
［離散時間アナログ回路３００の動作］
　４系統の電荷共有回路３３０－１～３３０－４は、ローテーティングキャパシタ３３４とバッファキャパシタ３３７と虚数キャパシタ３４０とが時間をずらして接続される。よって、４系統の電荷共有回路３３０－１～３３０－４は、実施の形態１の電荷共有回路１３０－１の動作と異なる。
　しかなしながら、式（７）と式（８）を用いて説明したように、時間をずらして接続される場合の伝達関数は、ＣＢ＞＞ＣＲの条件において、同時に接続される場合の伝達関数に近似する。
　従って、実施の形態３の電荷共有回路３３０－１～３３０－４の伝達関数は、実施の形態１の伝達関数に近似できる。よって、実施の形態３の離散時間アナログ回路３００の特性としては、図１０では、虚数キャパシタ３４０の容量値ＣＩＭに応じて、通過中心周波数が左にシフトしたフィルタ特性を実現できる。
　（実施の形態４）
 ［離散時間アナログ回路４００の構成］
　図１４は、本実施の形態４に係る離散時間アナログ回路４００の要部構成の一例を示すブロック図である。離散時間アナログ回路４００は、図７の離散時間アナログ回路１３に相当し、サンプリングミクサ回路を構成する。
　実施の形態４の離散時間アナログ回路４００は、クロック生成回路４１０、電圧電流変換回路（ＴＡ：Transconductance Amplifier、トランスコンダクタンス値＝ｇｍ）４２０、４系統の電荷共有回路４３０－１～４３０－４、及び、虚数キャパシタ４４０を有する。虚数キャパシタ４４０の容量値をＣＩＭと示す。
　４系統の電荷共有回路４３０－１～４３０－４は、サンプリングスイッチ４３１、ヒストリキャパシタ４３２、充電スイッチ４３３、ローテーティングキャパシタ４３４、リセットスイッチ４３５、ダンプスイッチ４３６、バッファキャパシタ４３７、電荷共有スイッチ４３８を有する。ヒストリキャパシタ４３２、ローテーティングキャパシタ４３４、及び、バッファキャパシタ４３７の各容量値をＣＨ、ＣＲ、ＣＢとそれぞれ示す。クロック生成回路４１０は、図９に示した制御信号Ｓ０，Ｓ１，Ｓ２，Ｓ３を生成して、各スイッチに供給する。
　つまり、４系統の電荷共有回路４３０－１～４３０－４は、制御信号Ｓ０～Ｓ３の組合せが異なるため、第１系統、第２系統、第３系統、第４系統の並び順に、１／４周期ずつずらして電圧電流変換回路４２０から電流が入力される。また、４系統の電荷共有回路４３０－１～４３０－４は、第４系統、第３系統、第２系統、第１系統の並び順、つまり逆順によって、１／４周期ずつずらして虚数キャパシタ４４０に接続される。
　実施の形態４の離散時間アナログ回路４００は、実施の形態２の離散時間アナログ回路２００と、電荷共有スイッチ４３８を制御する制御信号（制御信号Ｓ０，Ｓ１，Ｓ２，Ｓ３）の接続順番が異なる。実施の形態４の離散時間アナログ回路４００では、ダンプスイッチ４３６と電荷共有スイッチ４３８とが、全ての電荷共有回路４３０－１～４３０－４において異なるタイミングによってオンになる構成を採用している。
［離散時間アナログ回路４００の動作］
　４系統の電荷共有回路４３０－１～４３０－４は、ローテーティングキャパシタ４３４とバッファキャパシタ４３７と虚数キャパシタ４４０とが時間をずらして、つまり、ダンプスイッチ４３６と電荷共有スイッチ４３８が同時にオンせずに、接続される。この場合の伝達関数は、式（７）と式（８）を用いて説明したように、ＣＢ＞＞ＣＲの条件において、同時に接続される場合の伝達関数に近似する。
　離散時間アナログ回路４００が離散時間アナログ回路３００と異なる点は、電荷共有スイッチ４３８に入力される制御信号の接続が逆順になっていることである。離散時間アナログ回路３００では、虚数キャパシタとの電荷共有の初期値として、電荷共有の虚数キャパシタ３４０に９０度前の電荷が蓄積されている。これに対して、離散時間アナログ回路４００では、虚数キャパシタ４４０との電荷共有の初期値として、虚数キャパシタ４４０に２７０度前の電荷が蓄積されていることになる。
　電荷共有は以下の式で記述することができる。
Figure JPOXMLDOC01-appb-M000009
 　よって、離散時間アナログ回路４００の全体の伝達関数を以下に示す。
Figure JPOXMLDOC01-appb-M000010
　従って、実施の形態４の電荷共有回路４３０－１～４３０－４の伝達関数は、実施の形態２の伝達関数に近似できる。よって、実施の形態４の離散時間アナログ回路４００の特性としては、図１２では、虚数キャパシタ４４０の容量値ＣＩＭに応じて、通過中心周波数が右にシフトしたフィルタ特性を実現できる。
　（実施の形態５）
 ［離散時間アナログ回路５００の構成］
　図１５は、本実施の形態５に係る離散時間アナログ回路５００の要部構成の一例を示すブロック図である。離散時間アナログ回路５００は、図７の離散時間アナログ回路１３に相当し、サンプリングミクサ回路を構成する。
　離散時間アナログ回路５００は、クロック生成回路５１０、電圧電流変換回路（ＴＡ：Transconductance Amplifier、トランスコンダクタンス値＝ｇｍ）５２０、４系統２セットの電荷共有回路５３０－１～５３０－８、虚数キャパシタ５４０－１，５４０－２、及び、差動増幅器５５０－１～５５０－４を有する。
　ここで、第１セット側の４系統の電荷共有回路５３０－１～５３０－４と、これらに接続される一方の虚数キャパシタ５４０－１とが、第１セットの受動スイッチドキャパシタ回路に相当する。第２セット側の４系統の電荷共有回路５３０－５～５３０－８と、これらに接続される一方の虚数キャパシタ５４０－２とが、第２セットの受動スイッチドキャパシタ回路に相当する。また、差動増幅器５５０－１～５５０－４は、これら第１セットおよび第２セットの受動スイッチドキャパシタ回路の出力を合成する合成部に相当する。
　電荷共有回路５３０－１～５３０－８は、サンプリングスイッチ５３１、ヒストリキャパシタ５３２、充電スイッチ５３３、ローテーティングキャパシタ５３４、リセットスイッチ５３５、ダンプスイッチ５３６、バッファキャパシタ５３７、及び、電荷共有スイッチ５３８を有する。
　ヒストリキャパシタ５３２、ローテーティングキャパシタ５３４、バッファキャパシタ５３７、及び、虚数キャパシタ５４０－１、５４０－２の各容量値は、第１セット側と第２セット側とにおいて、異なる値に設定可能である。第１セット側の各容量値をＣＨ１、ＣＲ１、ＣＢ１及びＣＩＭ１と示し、第２セット側の各容量値をＣＨ２、ＣＲ２、ＣＢ２及びＣＩＭ２と示す。
　第１セット側の４系統の電荷共有回路５３０－１～５３０－４と、第２セット側の４系統の電荷共有回路５３０－５～５３０－８とでは、電荷共有スイッチ５３８に入力される制御信号の接続順番が異なる。
　よって、第１セット側の４系統の電荷共有回路５３０－１～５３０－４と虚数キャパシタ５４０－１，第２セット側の４系統の電荷共有回路５３０－５～５３０－８と５４０－２との接続順序が異なってくる。
　第１セット側の４系統の電荷共有回路５３０－１～５３０－４は、実施の形態３と同じ順序によって虚数キャパシタ５４０－１と接続され、第２セット側の４系統の電荷共有回路５３０－５～５３０－８は、実施の形態４と同じ順序によって虚数キャパシタ５４０－２と接続される。すなわち、虚数キャパシタ５４０－１と虚数キャパシタ５４０－２とでは、電荷共有回路５３０－１～５３０－８への接続順番が反転している。
　４つの差動増幅器５５０－１～５５０－４の各々は、第１セット側の電荷共有回路５３０－１～５３０－４の４つの出力の何れか１つと、第２セット側の電荷共有回路５３０－１～５３０－４の４つの出力の何れか１つとを、入力とする。詳細には、第１の差動増幅器５５０－１には、入力電流信号の入力位相が互いに逆相となる２つの電荷共有回路５３０－１、５３０－７の出力が入力される。第２～第４の差動増幅器５５０－２～５５０－４にも、同様の関係となる２出力が入力される。
［離散時間アナログ回路５００の動作］
　クロック生成回路５１０は、参照周波数発振部１４において生成された参照周波数信号２４から、図９に示す制御信号Ｓ０，Ｓ１，Ｓ２，Ｓ３の制御信号を生成し、各スイッチに供給する。
　電圧電流変換回路５２０は、低雑音増幅器１２において増幅されたアナログＲＦ信号２３を入力電圧信号（ｖｉｎ）として電流（入力電流信号：gm×ｖｉｎ）に変換する。
　第１セット側の４系統の電荷共有回路５３０－１～５３０－４は、用いる制御信号Ｓ０～Ｓ３の組合せが異なるため、１/４周期ずれた動作をする。また、第２セット側の４系統の電荷共有回路５３０－５～５３０－８は、用いる制御信号Ｓ０～Ｓ３の組合せが異なるため、１/４周期ずれて動作する。ここでは、代表として電荷共有回路５３０－１，５３０－５の動作を説明する。
　サンプリングスイッチ５３１は、電圧電流変換回路５２０の出力段に接続され、クロック生成回路５１０から供給される制御信号Ｓ０がハイの時間においてオンする。制御信号Ｓ０がハイの間、充電スイッチ５３３も同時にオン状態にあるため、電圧電流変換回路５２０において電流に変換されたアナログＲＦ入力信号は、ヒストリキャパシタ５３２とローテーティングキャパシタ５３４に電荷として蓄積される。
　このため、入力信号は離散時間アナログのサンプル値となり、無線周波数からベースバンド（ＢＢ）周波数に変換される。また、ヒストリキャパシタ５３２が制御信号Ｓ０～Ｓ３の周期の一周期前の電荷を保持していることで、電荷共有によるＩＩＲフィルタリングが行われる。この動作は差分方程式を用いて、以下の式によって記述できる。
Figure JPOXMLDOC01-appb-M000011
　制御信号Ｓ１と制御信号Ｓ２とが順次ハイとなる間、まず、ダンプスイッチ５３６を介して、ローテーティングキャパシタ５３４と、バッファキャパシタ５３７とが電荷共有する。続いて、電荷共有スイッチ５３８を介して、バッファキャパシタ５３７と虚数キャパシタ５４０－１，５４０－２とが電荷を共有する。つまり、バッファキャパシタ５３７が一周期前の電荷を保持し、虚数キャパシタ５４０－１が１/４周期前の電荷、虚数キャパシタ５４０－２が－１/４周期前の電荷を保持していることで、複素フィルタリングが行われる。
　電荷共有回路５３０－１の動作は、以下の式によって近似できる。
Figure JPOXMLDOC01-appb-M000012
 　ここで、ｖ２Ａは、第１セット側の電荷共有回路５３０－１のバッファキャパシタ５３７の一端側の電位である。
同様に、電荷共有回路５３０－５の動作は、以下の式によって近似できる。
Figure JPOXMLDOC01-appb-M000013
 　ここで、Ｖ２Ｂは、第２セット側の電荷共有回路５３０－５のバッファキャパシタ５３７の一端側の電位である。
　また、制御信号Ｓ３がハイとなる間、ローテーティングキャパシタ５３４がリセットスイッチ５３５を介して基準電位に接続されることによって、ローテーティングキャパシタ５３４に蓄積された電荷を放電する。
　８つの電荷共有回路５３０－１～５３０－８は、それぞれ１/４周期ずれて同様の動作を繰り返す。
　差動増幅器５５０－１は、電流が入力される位相が互いに１／２周期ずれた２つの電荷共有回路５３０－１、５３０－７の出力を２入力とする。１つのセット側の電荷共有回路５３０－５、５３０－７において、電流の入力位相が同相と逆相であるため、出力ｖ２Ｂは、符号が逆転する。よって、差動増幅器５５０－１の出力電圧は、電荷共有回路５３０－１、５３０－７の２出力の差分、すなわち、次式になる。
Figure JPOXMLDOC01-appb-M000014
 　ここで、Ｇは差動増幅器の利得である。
　入出力をｚ変換して、Ｖｏｕｔ（ｚ）とＶｉｎ（ｚ）の比を求めることで、離散時間アナログ回路５００の全体の伝達関数Ｈ(ｚ)が算出できる。伝達関数は次式となり、伝達関数に虚数単位「ｊ」を有する複素型の伝達関数を実現できる。
Figure JPOXMLDOC01-appb-M000015
　図１６は、本発明の実施の形態５に係る離散時間アナログ回路により実現されるフィルタ特性の例を示す特性図である。
　ｆＬＯ＝１ＧＨｚ，ｇｍ＝１０ｍＳ，ＣＨ１＝ＣＨ２＝１００ｆＦ，ＣＲ１＝１００ｆＦ，ＣＲ２＝９２ｆＦ，ＣＢ１＝ＣＢ２＝１ｐＦ，ＣＩＭ１＝ＣＩＭ２＝５００ｆＦにおける変換利得の周波数特性の一例を図１６に示す。横軸は無線信号の入力周波数を示し、縦軸が変換利得を示す。
　実施の形態５の離散時間アナログ回路５００では、従来の実数係数の伝達関数（式（４）においてＣＩＭ＝０）の特性線を左にシフトした特性と右にシフトした特性とが合成されることで、フラットな通過域が得られる。具体的には、帯域内偏差０．５ｄＢにおいて１０％の比帯域を有する広帯域な周波数特性が得られる。
　また、実施の形態５の離散時間アナログ回路５００においては、虚数キャパシタ５４０－１，５４０－２が、各系統の電荷共有回路５３０－１～５３０－８の入力ノード以外のノードに接続する構成となる。従って、電圧電流変換回路１２０の寄生容量の影響を抑制し、虚数キャパシタ５４０－１，５４０－２を介して、電流入力位相が１／４周期ずれた電荷共有回路５３０－１～５３０－８間において、正確に電荷を共有できる。
　また、実施の形態５の離散時間アナログ回路５００においては、虚数キャパシタ５４０－１，５４０－２が、各系統の電荷共有回路５３０－１～５３０－８の入力ノード以外のノードに接続する構成となる。よって、第１セット側と第２セット側とにおいて、虚数キャパシタ５４０－１，５４０－２を介した各相間の電荷共有の割合を独立的に決定できる。
　なお、虚数キャパシタ５４０－１，５４０－２を入力ノードに接続して、同様の自由度を得るには、第１セット側と第２セット側とに、それぞれ電圧電流変換回路５２０を設ける必要がある。
　しかし、実施の形態５の離散時間アナログ回路５００では、上記に示した１つの電圧電流変換回路５２０を用いた構成によって、自由度の高い周波数特性を設定できる。
　なお、上記の説明ではローテーティングキャパシタ５３４とバッファキャパシタ５３７と虚数キャパシタ５４０－１または５４０－２とが時間をずらして接続される構成を例にとって説明したが、これらが同時に接続される構成でも、同様の特性が得られる。
　また、ローテーティングキャパシタ５３４、バッファキャパシタ５３７、および、虚数キャパシタ５４０－１或いは５４０－２が同時に接続されない構成では、式（７）と式（８）を用いて先に説明したように、ＣＢ＞＞ＣＲの条件において同時に接続する場合と同じ式になる。なお、広帯域化を実現するためには、２つの虚数キャパシタ５４０－１，５４０－２の容量値ＣＩＭ１，ＣＩＭ２のうち、一方の値を固定しておき、他方の値を調整すれば容易に目的の特性を実現できる。
　また、上記の説明では、第１セット側と第２セット側とにおいて、互いに逆相となる２出力を組み合わせて、更に差動増幅器によって減算して合成する構成を例にとって説明した。しかしながら、第１セット側と第２セット側とにおいて、互いに同相の２出力を組み合わせて、更に加算器によって加算して合成する構成を採用してもよく、この構成でも同様の周波数特性が得られる。
　（実施の形態６）
 ［離散時間アナログ回路６００の構成］
　図１７は、本実施の形態６に係る離散時間アナログ回路６００の要部構成の一例を示すブロック図である。離散時間アナログ回路６００は、図７の離散時間アナログ回路１３に相当し、サンプリングミクサ回路を構成する。
　離散時間アナログ回路６００は、クロック生成回路６１０、電圧電流変換回路（ＴＡ：Transconductance Amplifier、トランスコンダクタンス値＝ｇｍ）６２０、４系統２セットの電荷共有回路６３０－１～６３０－８、虚数キャパシタ６４０－１，６４０－２、及び、バッファキャパシタ６５０－１～６５０－４を有する。
　ここで、第１セット側の４系統の電荷共有回路６３０－１～６３０－４と、これらに接続される一方の虚数キャパシタ６４０－１とが、第１セットの受動スイッチドキャパシタ回路に相当する。第２セット側の４系統の電荷共有回路６３０－５～６３０－８と、これらに接続される一方の虚数キャパシタ６４０－２とが、第２セットの受動スイッチドキャパシタ回路に相当する。また、バッファキャパシタ６５０－１～６５０－４は、これら第１セットおよび第２セットの受動スイッチドキャパシタ回路の出力を合成する合成部に相当する。
　電荷共有回路６３０－１～６３０－８は、サンプリングスイッチ６３１、ヒストリキャパシタ６３２、充電スイッチ６３３、ローテーティングキャパシタ６３４、リセットスイッチ６３５、ダンプスイッチ６３６、ウエイトキャパシタ６３７、電荷共有スイッチ６３８、出力スイッチ６３９を有する。
　ヒストリキャパシタ６３２、ローテーティングキャパシタ６３４、ウエイトキャパシタ６３７、及び、虚数キャパシタ６４０－１、６４０－２の各容量値は、第１セット側と第２セット側とにおいて、異なる値に設定可能である。第１セット側の各容量値をＣＨ１、ＣＲ１、ＣＷ１及びＣＩＭ１と示し、第２セット側の各容量値をＣＨ２、ＣＲ２、ＣＷ２及びＣＩＭ２と示す。
　第１セット側の電荷共有回路６３０－１～６３０－４と第２セット側の電荷共有回路６３０－５～６３０－８とでは、電荷共有スイッチ６３８に入力される制御信号が異なる。第１セット側の４系統の電荷共有回路６３０－１～６３０－４は、入力電流信号の入力順序と同じ順序によって虚数キャパシタ６４０－１と接続される。第２セット側の４系統の電荷共有回路６３０－５～６３０－８は、入力電流信号の入力順序と逆順によって虚数キャパシタ６４０－２と接続される。すなわち、虚数キャパシタ６４０－１と虚数キャパシタ６４０－２とでは、電荷共有回路６３０－１～６３０－８への接続順番が反転している。
　実施の形態５との主な相違点の１つとして、実施の形態５では差動増幅器により出力を合成するのに対して、実施の形態６では出力スイッチ６３９を介してバッファキャパシタ６５０－１，６５０－４により電荷を共有することによって、２出力の合成和を形成する。
　４つのバッファキャパシタ６５０－１～６５０－４の各々には、第１セット側の電荷共有回路６３０－１～６３０－４のうちの一つと、これと入力電流信号の入力位相が同相となる第２セット側の電荷共有回路６３０－５～６３０－８のうちの一つとが接続される。
［離散時間アナログ回路６００の動作］
　クロック生成回路６１０は、参照周波数発振部１４において生成された参照周波数信号２４から、図９に示す制御信号Ｓ０，Ｓ１，Ｓ２，Ｓ３の制御信号を生成し、各スイッチに供給する。
　電圧電流変換回路６２０は、低雑音増幅器１２において増幅されたアナログＲＦ信号２３を入力電圧信号（ｖｉｎ）として電流（入力電流信号：gm×ｖｉｎ）に変換する。
　第１セット側の４系統の電荷共有回路６３０－１～６３０－４は、用いる制御信号Ｓ０～Ｓ３の組合せが異なるため、１/４周期ずれて動作する。また、第２セット側の４系統の電荷共有回路６３０－５～６３０－８は、それぞれ制御信号Ｓ０～Ｓ３の組合せが異なるため、１/４周期ずれて動作する。ここでは、代表として電荷共有回路６３０－１，６３０－５の動作を説明する。
　サンプリングスイッチ６３１は、電圧電流変換回路６２０の出力段に接続され、クロック生成回路６１０から供給される制御信号Ｓ０がハイの時間においてオンする。制御信号Ｓ０がハイの間、充電スイッチ６３３も同時にオン状態にあるため、電圧電流変換回路６２０において電流に変換されたアナログＲＦ入力信号は、ヒストリキャパシタ６３２とローテーティングキャパシタ６３４に電荷として蓄積される。
　これによって、入力信号は離散時間アナログのサンプル値となり、無線周波数からベースバンド（ＢＢ）周波数に変換される。また、ヒストリキャパシタ６３２が一周期前の電荷を保持していることで、電荷共有によるＩＩＲフィルタリングが行われる。この動作は差分方程式を用いて、以下の式によって記述できる。
Figure JPOXMLDOC01-appb-M000016
　次に、制御信号Ｓ１がハイの間、電荷共有スイッチ６３８を介して、ローテーティングキャパシタ６３４と、ウエイトキャパシタ６３７と、虚数キャパシタ６４０－１または６４０－２とが電荷共有をする。つまり、ウエイトキャパシタ６３７が一周期前の電荷を保持し、虚数キャパシタ６４０－１が１/４周期前、虚数キャパシタ６４０－２が３／４周期前の電荷を保持していることで、複素フィルタリングが行われる。
　電荷共有回路６３０－１の動作は、以下の式によって記述できる。
Figure JPOXMLDOC01-appb-M000017
 　ここで、ｖ２Ａは、第１セット側における電荷共有後のローテーティングキャパシタ６３４の一端側の電位である。
　同様に、電荷共有回路６３０－５の動作は、以下の式によって記述できる。
Figure JPOXMLDOC01-appb-M000018
 　ここで、ｖ２Ｂは、第２セット側における電荷共有後のローテーティングキャパシタ６３４の一端側の電位である。
　また、制御信号Ｓ２がハイとなる間、出力スイッチ６３９を介して、第１セット側と第２セット側の２つのローテーティングキャパシタ６３４と１つのバッファキャパシタ６５０－１とが電荷共有し、出力電位Ｖｏｕｔを形成する。この動作は次式によって記述できる。
Figure JPOXMLDOC01-appb-M000019
　出力電位Ｖｏｕｔは、図１７の出力電位ＶｏｕｔＩに該当する。
　続いて、制御信号Ｓ３がハイとなる間、ローテーティングキャパシタ６３４がリセットスイッチ６３５を介して基準電位に接続されることによって、ローテーティングキャパシタ６３４に蓄積された電荷を放電する。
　第１系統の電荷共有回路６３０－１，６３０－５では、上記の動作が繰り返される。また、第２系統から第４系統の電荷共有回路６３０－２～６３０－４，６３０－６～６３０－８では、１／４周期をずらして、同様の動作が繰り返される。第２系統から第４系統の電荷共有回路６３０－２～６３０－４，６３０－６～６３０－８による各出力電位Ｖｏｕｔは、図１７のＶｏｕｔＱ,ＶｏｕｔＩＢ,ＶｏｕｔＱＢにそれぞれ該当する。
　入出力に対してｚ変換し、ｚ変換された入出力Ｖｏｕｔ（ｚ），Ｖｉｎ（ｚ）の比を求めることで、離散時間アナログ回路６００の全体の伝達関数が算出できる。伝達関数は次式となる。
Figure JPOXMLDOC01-appb-M000020
　式（２０）の伝達関数は、実施の形態５の離散時間アナログ回路５００の伝達関数と同様に複素極を有する。よって、実施の形態６の離散時間アナログ回路６００は、図１６の周波数特性と同様の広帯域な通過特性が実現できる。
　また、実施の形態６の離散時間アナログ回路６００では、第１セット側の出力と第２セット側の出力とにより合成する構成を、出力スイッチ６３９およびバッファキャパシタ６５０－１～６５０－４により合成する構成を採用している。従って、素子の製造バラツキによる周波数特性のバラツキを小さくできる。
　なお、上記の説明では、ローテーティングキャパシタ６３４、ウエイトキャパシタ６３７、および、虚数キャパシタ６４０－１或いは虚数キャパシタ６４０－２が、時間をずらして接続される構成を例にとって説明した。しかしながら、これらが同時に接続される構成としても、同様の特性が得られる。
　（実施の形態７）
 ［離散時間アナログ回路７００の構成］
　図１８は、本実施の形態７に係る離散時間アナログ回路７００の要部構成の一例を示すブロック図である。離散時間アナログ回路７００は、図７の離散時間アナログ回路１３に相当し、サンプリングミクサ回路を構成する。
　離散時間アナログ回路７００は、実施の形態１の離散時間アナログ回路１００にプリチャージスイッチ７３９およびバイアス電位ＶＲＥＦを追加し、他の構成は同一である。同一の構成は、図１８において、図８の符号の１００番台を７００番台に変更して表わされる。
　各スイッチは、例えばＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）の半導体素子を用いて構成され、制御端子以外の端子に適宜なバイアス電位が加えられるため、確実にオン・オフの動作ができる。
　プリチャージスイッチ７３９は、ローテーティングキャパシタ７３４の一端をバイアス電位ＶＲＥＦに接続する。
　バイアス電位ＶＲＥＦは、入力電圧信号ｖｉｎのレベル又は変化量に関わらずに、充電スイッチ７３３およびダンプスイッチ７３６をオフ動作時に高抵抗にオフさせる電位に設定される。
［離散時間アナログ回路７００の動作］
　プリチャージスイッチ７３９は、ローテーティングキャパシタ７３４とバッファキャパシタ７３７とが電荷共有した後、ローテーティングキャパシタ７３４の電荷がリセットされる前までの１／４周期の期間にオンされる。オン動作により、この期間のローテーティングキャパシタ７３４の電位がバイアス電位ＶＲＥＦにされる。
　バイアス電位ＶＲＥＦにより、入力電圧信号ｖｉｎのレベル又は変化量が増大した場合でも、充電スイッチ７３３およびダンプスイッチ７３６は、この期間に高抵抗にオフする。よって、この期間において、バッファキャパシタ７３７およびヒストリキャパシタ７３２の電荷が、充電スイッチ７３３およびダンプスイッチ７３６を介してリークすることが防止される。従って、離散時間アナログ回路７００における入出力間の高い線形性を実現できる。
　ローテーティングキャパシタ７３４に加えられたバイアス電位ＶＲＥＦは、リセットスイッチ７３５がオンすることによって放出されるので、電荷共有回路７３０－１～７３０－４におけるフィルタリング処理には影響を抑制できる。従って、離散時間アナログ回路７００の伝達関数は、実施の形態１の伝達関数（式（４））と同一になり、離散時間アナログ回路７００のフィルタ特性は実施の形態１と同様となる。
　なお、バイアス電位ＶＲＥＦの接続ノード、接続タイミング、およびレベルは、適宜に変更可能である。それにより、上記の期間以外の期間、上記とは別のスイッチに対してもオフ状態におけるリーク電流の防止、または、オン状態におけるオン抵抗の増大の防止を図れる。
　（実施の形態８）
 ［離散時間アナログ回路８００の構成と動作］
　図１９は、本実施の形態８に係る離散時間アナログ回路８００の要部構成の一例を示すブロック図である。離散時間アナログ回路８００は、図７の離散時間アナログ回路１３に相当し、サンプリングミクサ回路を構成する。
　離散時間アナログ回路８００は、実施の形態５の離散時間アナログ回路５００と同様の回路構成を持つ。但し、電荷共有回路８３０－１～８３０－８の出力のうち差動増幅器８５０－１～８５０－４によりそれぞれ合成される２出力の組合せが異なる。実施の形態５と同様の構成は、図１９において、図１５の符号の５００番台を８００番台に変更して表わされる。
　離散時間アナログ回路８００では、差動増幅器８５０－１～８５０－４の各々は、電荷共有回路８３０－１～８３０－８の出力のうち、第１セット側と第２セット側とにおいて互いに同相の２出力を入力として、両者の差分を増幅する。
　これによって、差動増幅器８５０－１～８５０－４の出力電位は以下の式となる。
Figure JPOXMLDOC01-appb-M000021
 　ここで、Ｇは差動増幅器８５０－１～８５０－４の利得である。
　入出力をｚ変換して、Ｖｏｕｔ（ｚ）とＶｉｎ（ｚ）の比を求めることで、離散時間アナログ回路８００の全体の伝達関数Ｈ(ｚ)が算出できる。伝達関数は次式となる。
Figure JPOXMLDOC01-appb-M000022
　図２０は、本発明の実施の形態８に係る離散時間アナログ回路により実現されるフィルタ特性の例を示す特性図である。
　式（２２）の伝達関数は、分母に複素数係数を有する２つの伝達関数の差であるため、図２０では、ローカル周波数ｆＬＯを中心に左右非対称な位置に減衰極を設定できる。この周波数特性により、ＬＯＷ－ＩＦ型の受信機において高いイメージ除去比が実現できる。
　（実施の形態９）
 ［離散時間アナログ回路９００の構成と動作］
　図２１は、本実施の形態９に係る離散時間アナログ回路９００の要部構成の一例を示すブロック図である。離散時間アナログ回路９００は、図７の離散時間アナログ回路１３に相当し、サンプリングミクサ回路を構成する。
　離散時間アナログ回路９００は、実施の形態６の離散時間アナログ回路６００と同様の回路構成を持つ。但し、バッファキャパシタ９５０－１～９５０－４の各々に接続される電荷共有回路９３０－１～９３０－８の組合せが異なる。実施の形態６と同様の構成は、図２１において、図１７の符号の６００番台を９００番台に変更して表わされる。
　離散時間アナログ回路９００では、バッファキャパシタ９５０－１～９５０－４の各々は、電荷共有回路９３０－１～９３０－８のうち、第１セット側と第２セット側とにおいて互いに逆相の関係にある２つの電荷共有回路が接続される。そして、バッファキャパシタ９５０－１～９５０－４は、２つの電荷共有回路と電荷を共有することによって出力電位ＶｏｕｔＩ，ＶｏｕｔＱ，ＶｏｕｔＩＢ，ＶｏｕｔＱＢを生成する。
　これによって、バッファキャパシタ９５０－１～９５０－４の各出力電位（まとめてＶｏｕｔと記す）は以下の式となる。
Figure JPOXMLDOC01-appb-M000023
　入出力をｚ変換して、Ｖｏｕｔ（ｚ）とＶｉｎ（ｚ）の比を求めることで、離散時間アナログ回路９００の全体の伝達関数Ｈ(ｚ)が算出できる。伝達関数は次式となる。
Figure JPOXMLDOC01-appb-M000024
　式（２４）の伝達関数は、実施の形態８の離散時間アナログ回路８００の伝達関数と同様に、分母に複素数係数を有する２つの伝達関数の差により表わされる。よって、ローカル周波数ｆＬＯを中心に左右非対称な位置に減衰極を設定でき、離散時間アナログ回路８００の特性として、図２０に示すフィルタ特性が得られる。離散時間アナログ回路８００では、このフィルタ特性により、ＬＯＷ－ＩＦ型の受信機において高いイメージ除去比が実現できる。
　（実施の形態１０）
　図２２は、本実施の形態１０に係る離散時間アナログ回路の構成図である。図２３は、本発明の実施の形態１０に係る離散時間アナログ回路に入力する制御信号のタイミングチャートである。
　実施の形態１０の離散時間アナログ回路１０００は、例えば、図７の離散時間アナログ回路１３に相当するサンプリングミクサ回路である。
　離散時間アナログ回路１０００は、８相のクロックで動作する回路であり、電圧電流変換回路（ＴＡ）Ｃと、電荷共有回路Ａ－１，Ｂ－２と、クロック生成回路Ｅと、合成回路(図では容量)Ｄ－１～Ｄ－４とを具備する。
　クロック生成回路Ｅは、図２３に示すように、ハイとなる時間が重ならない、互いに位相の異なる８相のクロックＳ１～Ｓ７を、電荷共有回路Ａ－１，Ｂ－２に供給する。
　実施の形態１０の離散時間アナログ回路１０００は、実施の形態５の離散時間アナログ回路５００と同様の周波数特性を実現するが、実施の形態５では４相のクロック（制御信号Ｓ０，Ｓ１，Ｓ２，Ｓ３）で動作するのに対して、実施の形態１０では８相のクロックで動作する点が異なる。
　図２４は、図２２の電荷共有回路Ａ－１であり、図２４（Ａ）はその回路図、図２４（Ｂ）はその端子構成を示すブロック図である。図２４では、電荷共有回路Ａ－１の符号を一般化してＡ－ｋと記している。
　電荷共有回路Ａ-１は、入力端子ｉｎを共通にした４つの電荷転送回路Ａ１～Ａ４を具備する。電荷転送回路Ａ１～Ａ４は、図１３の電荷共有回路３３０－１～３３０－４、および、図１７の電荷共有回路６３０－１～６３０－４と同様の構成であり、詳細な説明は省略する。
　制御端子Ｃ０～Ｃ３には、９０度ずつ位相がずれてハイとなり、ハイの時間が互いに重ならない４相のクロックＳ０、Ｓ２、Ｓ４、Ｓ６（図２３）が供給される。
　電荷転送回路Ａ１～Ａ４は、位相が９０度ずれて同じ動作を行うので、代表して１つの電荷転送回路Ａ１の動作を説明する。
（１）Ｃ０がハイのとき、
　スイッチＡ１１、Ａ１３を介して入力端子ｉｎから入力される電荷が容量ＣＨｋ（Ａ１２）および容量ＣＲｋ（Ａ１４）に蓄積される。この動作の初期状態として、容量ＣＨｋ（Ａ１２）は、１周期前の電荷共有によって蓄えられた電荷を保持している。
（２）Ｃ１がハイのとき、
　容量ＣＲｋ（Ａ１４）に蓄積された電荷と容量ＣＷｋ（Ａ１７）に蓄積された電荷が電荷共有を行う。この動作の初期状態として、容量ＣＷｋ（Ａ１７）は、１周期前の電荷共有によって蓄えられた電荷を保持している。
（３）Ｃ２がハイのとき、
　容量ＣＷｋ（Ａ１７）と相間容量ＣＩＭｋ（Ａ５）とが電荷共有を行う。この電荷共有の初期状態として、相間容量ＣＩＭｋ（Ａ５）が、制御端子Ｃ０～Ｃ３により１／４周期位相のずれた電荷を保持している。
　同時に、容量ＣＲｋは出力端子ｏｕｔ０に接続される。
（４）Ｃ３がハイのとき、
　容量ＣＲｋ（Ａ１４）はスイッチＡ１５を介して、接地され、リセットされる。
　電荷転送回路Ａ１は、上記（１）～（４）の動作を繰り返す。
　図２５は、図２２の電荷共有回路Ｂ－２であり、図２５（Ａ）はその回路図、図２５（Ｂ）はその端子構成を示すブロック図である。図２５では、電荷共有回路Ｂ－２の符号を一般化してＢ－ｋと記している。
　電荷共有回路Ｂ－２は、入力端子ｉｎを共通にした４つの電荷転送回路Ｂ１～Ｂ４を具備する。電荷転送回路Ｂ１～Ｂ４は、図１４の電荷共有回路４３０－１～４３０－４、および、図１７の電荷共有回路６３０－５～６３０－８と同様の構成であり、詳細な説明は省略する。
　電荷共有回路Ｂ－２の制御端子Ｃ０～Ｃ３には、９０度ずつ位相がずれてハイとなり、ハイの時間が互いに重ならない４相のクロックＳ１、Ｓ３、Ｓ５、Ｓ７が供給される。
　２つの電荷共有回路Ｂ－２、Ａ－１においては、スイッチＢ１８，Ｂ２８，Ｂ３８，Ｂ４８に供給されるクロックの順番と、スイッチＡ１８，Ａ２８，Ａ３８，Ａ４８に供給されるクロックの順番とが異なる。クロックの順番が反転した並びとなる。
　図２２に示すように、電荷共有回路Ａ－１の出力端子ｏｕｔ０（図２４（Ｂ）参照）と電荷共有回路Ｂ－２の出力端子ｏｕｔ０（図２５（Ｂ）参照）とは、容量ＣＢ１ｋの一方の端子に接続されている。電荷共有回路Ａ－１の出力端子ｏｕｔ１と電荷共有回路Ｂ－２の出力端子ｏｕｔ１とは、容量ＣＢ２ｋの一方の端子に接続されている。電荷共有回路Ａ－１の出力端子ｏｕｔ２と電荷共有回路Ｂ－２の出力端子ｏｕｔ２とは、容量ＣＢ３ｋの一方の端子に接続されている。電荷共有回路Ａ－１の出力端子ｏｕｔ３と電荷共有回路Ｂ－２の出力端子ｏｕｔ３とは、容量ＣＢ４ｋの一方の端子に接続されている。これらにより、電荷共有回路Ａ－１の容量ＣＲｋの電荷と電荷共有回路Ｂ－２の容量ＣＲｋの電荷とが、容量ＣＢ１ｋ～ＣＢ４ｋにおいて合成される。
　電荷共有回路Ａ－１の構成は、図１０のように周波数特性のピークを左にシフトした特性を実現する。電荷共有回路Ｂ－２の構成は、図１２のように周波数特性のピークを右にシフトした特性を実現する。図２２の離散時間アナログ回路１０００は、電荷共有回路Ａ－１、Ｂ－２の同相出力を合成する構成であるため、図１６に示すように帯域内をフラットにした広帯域な特性を実現することができる。
　さらに、実施の形態１０の離散時間アナログ回路１０００は、８相のクロックを使用する構成であるため、４相のクロックのみで８組の電荷共有回路を動作させる構成に比べて、電圧電流変換回路Ｃに同時に接続される容量の数が減る。このため、入力時のフィルタのカットオフ周波数を高くして広帯域な特性を得たい場合に、４相クロック構成よりも８相クロック構成の方が、容量ＣＨｋ，ＣＲｋの容量値を大きくすることが可能となり、実装が容易となる。
　（実施の形態１１）
　図２６は、本実施の形態１１に係る離散時間アナログ回路１０１０の構成図である。
　実施の形態１１の離散時間アナログ回路１０１０は、電荷共有回路Ａ－１、Ｂ－２の出力の合成の仕方を変えたもので、その他は実施の形態１０の構成と同じである。実施の形態１１の離散時間アナログ回路１０１０は、実施の形態６の離散時間アナログ回路６００と同様の周波数特性を実現するが、実施の形態６では４相のクロック（制御信号Ｓ０，Ｓ１，Ｓ２，Ｓ３）で動作するのに対して、実施の形態１１では８相のクロックで動作する点が異なる。
　図２６に示すように、実施の形態１１では、電荷共有回路Ａ－１の出力端子ｏｕｔ０と電荷共有回路Ｂ－２の出力端子ｏｕｔ２とが、容量ＣＢ１ｋの一方の端子に接続されている。また、電荷共有回路Ａ－１の出力端子ｏｕｔ１と電荷共有回路Ｂ－２の出力端子ｏｕｔ３とが、容量ＣＢ２ｋの一方の端子に接続されている。また、電荷共有回路Ａ－１の出力端子ｏｕｔ２と電荷共有回路Ｂ－２の出力端子ｏｕｔ０とが、容量ＣＢ３ｋの一方の端子に接続されている。また、電荷共有回路Ａ－１の出力端子ｏｕｔ３と電荷共有回路Ｂ－２の出力端子ｏｕｔ２とが、容量ＣＢ４ｋの一方の端子に接続されている。これらにより、電荷共有回路Ａ－１の容量ＣＲｋの電荷と電荷共有回路Ｂ－２の容量ＣＲｋの電荷とが、容量ＣＢ１ｋ～ＣＢ４ｋにおいて合成される。
　図２３の離散時間アナログ回路１０１０は、電荷共有回路Ａ－１、Ｂ－２の逆相出力を合成する構成である。このため、離散時間アナログ回路１０１０は、図２０に示すように特定の周波数に伝送零点（減衰極）が設定され、ローカル周波数に対して左右非対称となりイメージ除去が可能な周波数特性を実現することができる。
　さらに、実施の形態１１の離散時間アナログ回路１０１０は、８相のクロックを使用する構成であるため、４相のクロックのみで８組の電荷共有回路を動作させる構成に比べて、電圧電流変換回路Ｃに同時に接続される容量の数が減る。このため、入力時のフィルタのカットオフ周波数を高くして広帯域な特性を得たい場合に、４相クロック構成よりも８相クロック構成の方が、容量ＣＨｋ，ＣＲｋの容量値を大きくすることが可能となり、実装が容易となる。
　（実施の形態１２）
　図２７は、本発明の実施の形態１２に係る離散時間アナログ回路を示す構成図である。図２８は、本発明の実施の形態１２に係る離散時間アナログ回路に入力する制御信号のタイミングチャートである。
　実施の形態１２の離散時間アナログ回路１０２０は、例えば図７の離散時間アナログ回路１３に相当するサンプリングミクサ回路である。
　離散時間アナログ回路１０２０は、４ｎ相のクロックで動作する回路である。離散時間アナログ回路１０２０は、電圧電流変換回路（ＴＡ）Ｃと、ｎ個の電荷共有回路Ａ－１，Ｂ－２，・・・，Ａ－ｎと、クロック生成回路Ｆと、ｎ個の電荷共有回路Ａ－１，Ｂ－２，・・・，Ａ－ｎの出力を合成する合成回路（図示略）と、を具備する。
　ｎ個の電荷共有回路Ａ－１，Ｂ－２，・・・，Ａ－ｎは、図２４の構成、図２５の構成の何れとしても良い。
　クロック生成回路Ｆは、図２８に示すように、ハイとなる時間が重ならない、互いに位相の異なる４ｎ相のクロックを、電荷共有回路Ａ－１，Ｂ－２，・・・，Ａ－ｎに供給する。
　各電荷共有回路Ａ－１，Ｂ－２，・・・，Ａ－ｎは、８相のクロックで動作する実施の形態１０の場合と同様の動作を行い、それぞれの電荷共有回路の入出力の周波数特性は左シフトまたは右シフトした周波数特性となる。シフト量は、それぞれの容量ＣＲｋ，ＣＷｋ，ＣＩＭｋに依存する。
　合成回路は、各電荷共有回路Ａ－１，Ｂ－２，・・・，Ａ－ｎの出力を所望の特性が得られるように合成する。例えば、奇数（２ｍ－１：ｍは自然数）番目の複数の電荷共有回路Ａ－１、Ａ－３、・・・、Ａ－ｎを、図２４の構成（左シフト型）とする。また、偶数（２ｍ：ｍは自然数）番目の複数の電荷共有回路Ｂ－２、Ｂ－４、・・・Ｂ－（ｎ－１）を、図２５の構成（右シフト型）とする。そして、これらの電荷共有回路Ａ－１、Ｂ－２、・・・、Ａ－ｎの左シフトの量と右シフトの量とを少しずつずらして、互いに同相の出力を合成する。このような構成により、図２２に示した２つの電荷共有回路Ａ－１、Ｂ－２の出力を合成する構成と比較して、より広帯域な特性を実現することができる。
　なお、上記の広帯域化は、実施の形態５の離散時間アナログ回路５００において、電荷共有回路の数を増やすことでも実現可能である。しかし、クロックを４相のままで電荷共有回路の組を増やすと電圧電流変換回路に同時に接続される容量の数が増える。このため、入力時のフィルタのカットオフ周波数を高くして広帯域な特性を得るためには容量ＣＨｋ，ＣＲｋの容量値を小さくする必要が生じる。クロックの相数を増やすことで、容量ＣＨｋ、ＣＲｋの容量値を大きくしたままで、入力時のフィルタのカットオフ周波数を高くすることが可能となり、容量が実装しやすくなる。設計対象のアプリケーションにおける実装方法において、クロックの相数を増やすことと容量を小さくすることのどちらが実現しやすいかによって、実施の形態５，６か実施の形態１０，１１，１２かを選択すれば良い。
　以上、本発明の各実施の形態について説明した。
　なお、上記の実施の形態１０～１２では、電荷共有回路Ａ－１，Ｂ－２，・・・，Ａ－ｎとして、図２４および図２５の構成を例にとって説明した。しかしながら、これらには、実施の形態１～実施の形態４、実施の形態７に示した電荷共有回路を適用しても良い。また、上記の実施の形態１０～１１では、合成回路Ｄ－１～Ｄ－４として容量を使用したが、これらには実施の形態８に示した差動増幅器を使用しても良い。実施の形態１２では合成回路の構成を省略したが、合成回路として、容量、差動増幅器のどちらを適用しても良い。
　なお、上記実施の形態の受信機の各構成は、典型的には半導体チップ上に集積回路として実現される。アンテナを除く受信機の各構成は個別に１チップ化されてもよいし、一部又は全てを含むように１チップ化されてもよい。
　２０１２年１月２４日出願の特願２０１２－０１２３７４の日本出願に含まれる明細書、図面および要約書の開示内容は、すべて本願に援用される。
　本発明に係るサンプリングミクサ回路及び受信機は、無線通信装置における受信部の高周波信号処理回路に有用であり、信号の周波数変換とフィルタ処理とを行う場合に適している。
　１０　ダイレクトサンプリング受信機
　１１　アンテナ
　１２　低雑音増幅器
　１３，１００，２００，３００，４００，５００，６００，７００，８００，９００，１０００，１０１０，１０２０　離散時間アナログ回路
　１４　参照周波数発振部
　１５　Ａ／Ｄ変換処理部
　１６　デジタル受信処理部
　１１０，２１０，３１０，４１０，５１０，６１０，７１０，８１０，９１０，Ｅ，Ｆ　クロック生成回路
　１２０，２２０，３２０，４２０，５２０，６２０，７２０，８２０，９２０，Ｃ　電圧電流変換回路（ＴＡ）
　１３０－１～１３０－４，２３０－１～２３０－４，３３０－１～３３０－４，４３０－１～４３０－４，５３０－１～５３０－８，６３０－１～６３０－８，７３０－１～７３０－４，８３０－１～８３０－８，９３０－１～９３０－８　電荷共有回路
　１３１，２３１，３３１，４３１，５３１，６３１，７３１，８３１，９３１　サンプリングスイッチ
　１３２，２３２，３３２，４３２，５３２，６３２，７３２，８３２，９３２　ヒストリキャパシタ
　１３３，２３３，３３３，４３３，５３３，６３３，７３３，８３３，９３３　充電スイッチ
　１３４，２３４，３３４，４３４，５３４，６３４，７３４，８３４，９３４　ローテーティングキャパシタ
　１３５，２３５，３３５，４３５，５３５，６３５，７３５，８３５，９３５　リセットスイッチ
　１３６，２３６，３３６，４３６，５３６，６３６，７３６，８３６，９３６　ダンプスイッチ
　６３９，９３９　出力スイッチ
　１３７，２３７，３３７，４３７，５３７，６５０－１～６５０－４，７３７，８３７，９５０－１～９５０－４　バッファキャパシタ
　６３７，９３７　ウエイトキャパシタ
　１３８，２３８，３３８，４３８，５３８，６３８，７３８，８３８，９３８　電荷共有スイッチ
　７３９　プリチャージスイッチ
　１４０，２４０，３４０，４４０，５４０－１～５４０－２，６４０－１～６４０－２，７４０，８４０－１～８４０－２，９４０－１～９４０－２　虚数キャパシタ
　５５０－１～５５０－４，８５０－１～８５０－４　差動増幅器
　Ａ－１，Ｂ－２，・・・，Ａ－ｎ　電荷共有回路
　Ｄ－１，Ｄ－２，Ｄ－３，Ｄ－４　合成回路
　Ａ１，Ａ２，Ａ３，Ａ４，Ｂ１，Ｂ２，Ｂ３，Ｂ４　電荷転送回路
 
 
 

Claims (19)

  1. 　入力信号の搬送周波数に応じた周期であり、位相の異なる４相の制御信号を出力するクロック生成回路と、
    　前記入力信号に基づく電圧信号を電流信号に変換する電圧電流変換回路と、
    　前記４相の制御信号に基づく異なる位相によって、前記変換された電流信号を、複数のキャパシタに入力し、且つ、前記複数のキャパシタの間において電荷を取り交わす４系統の電荷共有回路と、
    　前記４系統の電荷共有回路における前記電流信号の入力ノード以外のノードに、前記４相の制御信号に基づき接続が切り替えられる相間キャパシタと、
    　を具備するサンプリングミクサ回路。
  2. 　前記４相の制御信号に基づく異なる位相によって、前記４系統の電荷共有回路と前記相間キャパシタとの接続を切り替える、
    　請求項１記載のサンプリングミクサ回路。
  3. 　前記相間キャパシタは前記４系統の電荷共有回路に所定の順序によって接続され、
    　前記所定の順序とは、前記４系統の電荷共有回路のうち順番が連続する前後２つの電荷共有回路における前記電流信号の入力位相差が９０°又は－９０°となる順序である、
    　請求項１記載のサンプリングミクサ回路。
  4. 　前記４系統の電荷共有回路の各々は、
    　前記電流信号を所定位相によってサンプルするサンプリングスイッチと、
    　前記サンプルスイッチの後段に配置されたヒストリキャパシタと、
    　前記サンプリングスイッチと同じタイミングでオンする充電スイッチと、
    　前記充電スイッチの後段に配置されたローテーティングキャパシタと、
    　前記ローテーティングキャパシタを接地に接続するリセットスイッチと、
    　前記サンプルされた電流信号を受けて前記出力部の電位を決定するバッファキャパシタと、
    　前記ローテーティングキャパシタと前記バッファキャパシタと接続するダンプスイッチと、
    　前記バッファキャパシタと前記相間キャパシタとを接続し、前記ダンプスイッチと同じタイミングでオンする相間電荷共有スイッチと、
    　を具備する請求項１記載のサンプリングミクサ回路。
  5. 　前記ローテーティングキャパシタから前記相間キャパシタへ電荷が伝達されるタイミングと、前記ローテーティングキャパシタから前記バッファキャパシタへ電荷が伝達されるタイミングとが同一である、
    　請求項４記載のサンプリングミクサ回路。
  6. 　前記ローテーティングキャパシタから前記相間キャパシタへ電荷が伝達されるタイミングと、前記ローテーティングキャパシタから前記バッファキャパシタへ電荷が伝達されるタイミングとが異なる、
    　請求項４記載のサンプリングミクサ回路。
  7. 　前記４系統の電荷共有回路および前記相間キャパシタを１セットの受動スイッチドキャパシタ回路として、
    　少なくとも前記４系統の電荷共有回路と前記相間キャパシタとの接続順序が異なる２セットの前記受動スイッチドキャパシタ回路と、
    　前記２セットの受動スイッチドキャパシタ回路の出力を合成する合成部と、
    　を具備する請求項１記載のサンプリングミクサ回路。
  8. 　前記４系統の電荷共有回路の各々は、
    　前記電流信号を所定位相によってサンプルするサンプリングスイッチと、
    　前記サンプルスイッチの後段に配置されたヒストリキャパシタと、
    　前記サンプリングスイッチと同じタイミングでオンする充電スイッチと、
    　前記充電スイッチの後段に配置されたローテーティングキャパシタと、
    　前記ローテーティングキャパシタを接地に接続するリセットスイッチと、
    　前記サンプルされた電流信号を受けて前記出力部の電位を決定するバッファキャパシタと、
    　前記ローテーティングキャパシタと前記バッファキャパシタと接続するダンプスイッチと、
    　前記バッファキャパシタと前記相間キャパシタとを接続し、前記ダンプスイッチと同じタイミングでオンする相間電荷共有スイッチと、
    　を具備する請求項７記載のサンプリングミクサ回路。
  9. 　前記２セットの受動スイッチドキャパシタ回路のうち第１の受動スイッチドキャパシタ回路では、前記相間キャパシタと前記４系統の電荷共有回路との接続順序が、順番が連続する前後２つの電荷共有回路の前記電流信号の入力位相差が正となる順序であり、
    　前記２セットの受動スイッチドキャパシタ回路のうち第２の受動スイッチドキャパシタ回路では、前記相間キャパシタと前記４系統の電荷共有回路との接続順序が、順番が連続する前後２つの電荷共有回路の前記電流信号の入力位相差が負となる順序である、
    　請求項８記載のサンプリングミクサ回路。
  10. 　前記合成部は、
    　前記２セットの受動スイッチドキャパシタ回路のうち第１の受動スイッチドキャパシタ回路における４系統の出力と、第２の受動スイッチドキャパシタ回路における４系統の出力とをそれぞれ合成する４つの差動アンプを具備する、
    　請求項８記載のサンプリングミクサ回路。
  11. 　前記４つの差動アンプは、
    　前記第１の受動スイッチドキャパシタ回路における４系統の出力と、これらの４系統の出力と逆相の関係にある前記第２の受動スイッチドキャパシタ回路における４系統の出力とをそれぞれ合成する、
    　請求項１０記載のサンプリングミクサ回路。
  12. 　前記４つの差動アンプは、
    　前記第１の受動スイッチドキャパシタ回路における４系統の出力と、これらの４系統の出力と同相の関係にある前記第２の受動スイッチドキャパシタ回路における４系統の出力とをそれぞれ合成する、
    　請求項１０記載のサンプリングミクサ回路。
  13. 　前記４系統の電荷共有回路の各々は、
    　前記電流信号を所定位相によってサンプルするサンプリングスイッチと、
    　前記サンプルスイッチの後段に配置されたヒストリキャパシタと、
    　前記サンプリングスイッチと同じタイミングでオンする充電スイッチと、
    　前記充電スイッチの後段に配置されたローテーティングキャパシタと、
    　前記ローテーティングキャパシタを接地に接続するリセットスイッチと、
    　前記サンプルされた電流信号を受けて前記出力部の電位を決定するバッファキャパシタと、
    　前記ローテーティングキャパシタと前記バッファキャパシタと接続するダンプスイッチと、
    　前記バッファキャパシタと前記相間キャパシタとを接続し、前記ダンプスイッチと同じタイミングでオンする相間電荷共有スイッチと、
    　を具備する請求項７記載のサンプリングミクサ回路。
  14. 　前記合成部は、
    　前記２セットの受動スイッチドキャパシタ回路のうち、第１の受動スイッチドキャパシタ回路における４つの前記ローテーティングキャパシタの電荷と、第２の受動スイッチドキャパシタ回路における４つの前記ローテーティングキャパシタの電荷と、が、それぞれ伝達されて電荷共有する４つのバッファキャパシタを具備し、
    　前記４つのバッファキャパシタの電位を出力とする、
    　請求項１３記載のサンプリングミクサ回路。
  15. 　前記４つのバッファキャパシタは、
    　前記第１の受動スイッチドキャパシタ回路における前記４系統の電荷共有回路の各ローテーティングキャパシタの電荷と、これらの４系統の電荷共有回路と同相の関係にある前記第２の受動スイッチドキャパシタ回路における前記４系統の電荷共有回路の各ローテーティングキャパシタの電荷とをそれぞれ入力する、
    　請求項１４記載のサンプリングミクサ回路。
  16. 　前記４つのバッファキャパシタは、
    　前記第１の受動スイッチドキャパシタ回路における前記４系統の電荷共有回路の各ローテーティングキャパシタの電荷と、これらの４系統の電荷共有回路と逆相の関係にある前記第２の受動スイッチドキャパシタ回路における前記４系統の電荷共有回路の各ローテーティングキャパシタの電荷とをそれぞれ入力する、
    　請求項１４記載のサンプリングミクサ回路。
  17. 　請求項１または請求項７記載のサンプリングミクサ回路と、
    　前記入力信号を受信するアンテナと、
    　前記アンテナが受信した信号を増幅し、増幅された信号を前記サンプリングミクサ回路に出力する低雑音増幅器と、
    　前記サンプリングミクサ回路の出力信号をアナログデジタル変換するアナログデジタル変換部と、
    　を具備する受信機。
  18. 　低中間周波数受信機であって、
    　前記サンプリングミクサ回路は、前記出力信号として低中間周波数帯の信号を出力する、
    　請求項１７記載の受信機。
  19. 　少なくとも１つが請求項１８に記載の受信機である複数の受信機と、
    　前記複数の受信機からのデジタル出力を選択合成するデジタル処理部と、
    　を具備するダイバーシチ受信機。
     
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