JP5019313B2 - 離散時間ダイレクトサンプリング回路及び受信機 - Google Patents
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Description
図1に、本実施の形態の離散時間ダイレクトサンプリング受信機の構成を示す。離散時間ダイレクトサンプリング受信機10は、搬送波周波数fRFで送信された電磁波21を受信し、この受信信号に対して離散時間的に周波数変換とフィルタ処理を施して所望信号成分を抽出した上で、デジタル信号に変換してデジタル受信処理を行い、得られた受信データ27を出力する。離散時間ダイレクトサンプリング受信機10は、アンテナ11と、低雑音増幅器(LNA)12と、離散時間ダイレクトサンプリング回路13と、ローカル周波数発振部14と、アナログ・デジタル(A/D)変換処理部15と、デジタル受信処理部16とを有する。
本実施の形態では、実施の形態1において示した離散時間アナログ処理回路の並列化構成において、並列化する系統数を2とした場合の構成及び実現されるフィルタ特性の例を説明する。また、本実施の形態では、その場合の、適切な構成条件を提示する。
本実施の形態では、実施の形態1において示した離散時間アナログ処理回路の並列化構成において、並列化する系統数を3以上の奇数とした場合の一例として、3並列とした場合の所望のフィルタ特性の実現例を説明する。また、本実施の形態では、その場合の、適切な構成条件を提示する。
本実施の形態では、実施の形態1において示した離散時間アナログ処理回路の並列化構成において、並列化する系統数を3以上の奇数とした場合の一例として、5並列とした場合の所望のフィルタ特性の実現例を説明する。また、本実施の形態では、その場合の、適切な構成条件を提示する。
本実施の形態では、実施の形態1において示した離散時間アナログ処理回路の並列化構成において、並列化する系統数を4以上の偶数とした場合の一例として、4並列とした場合の所望のフィルタ特性の実現例を説明する。また、本実施の形態では、その場合の、適切な構成条件を提示する。
実施の形態1から実施の形態5では、s領域における周波数応答設計とz領域における離散時間処理回路の定数設計値との間で(式7)に示した変換式を用いることにより、並列接続した離散時間ダイレクトサンプリング回路によってフィルタ特性を実現する場合を示した。本実施の形態では、s領域の特性関数を用いずにz領域の表現のみを用いてフィルタ特性を実現する場合について説明する。
本実施の形態では、実施の形態1において示した離散時間アナログ処理回路の並列化構成を、差動構成により実現することを提示する。
(1)以上、実施の形態1から6までで示した構成では、電圧電流変換器を含めた離散時間処理回路を複数系統分並列に接続し、各々の系統で得られた信号をバッファキャパシタ102で合成することによって、実現されるフィルタ特性を等価的に高次化することを可能とした。さらには、フィルタ特性を決定する上で設定可能な回路素子値を、従来は1系等分のヒストリキャパシタ、ローテートキャパシタ、バッファキャパシタの容量値だけであったのに対し、複数系統分の各キャパシタの容量値と電圧電流変換器におけるgm値とに広げることにより、設計の自由度を飛躍的に向上する実施の形態を示した。
100、200、300、400、500、600 離散時間ダイレクトサンプリング回路
101 離散時間アナログ処理回路
1011、5012、6011 電圧電流変換器
1012、5011、6012 サンプリングスイッチ
1013 ヒストリキャパシタ
10141〜10142N ローテートキャパシタ群
10151〜10152N 積分スイッチ群
10161〜10162N 放出スイッチ群
102 バッファキャパシタ
103 ダンプスイッチ
104 リセットスイッチ
105 デジタルコントロールユニット
110、310−p、310−n 出力部
Claims (11)
- 1次のIIRフィルタ特性を有する離散時間アナログ処理回路が複数系統並列に接続された離散時間アナログ処理回路群と、
バッファコンデンサと、前記複数並列接続された離散時間アナログ処理回路と前記バッファコンデンサとの接続状態をオンオフ制御するダンプスイッチと、を有し、前記離散時間アナログ処理回路群の出力側に設けられた出力部と、
前記各離散時間アナログ処理回路及び前記出力部に制御信号を送出するデジタルコントロールユニットと、
を有する離散時間ダイレクトサンプリング回路。 - 前記離散時間アナログ処理回路群は、
分子の虚部が0となり、かつn個の周波数において分子の実部が0となる、伝達関数を形成する、(2n+1)個(nは1以上の整数)の離散時間アナログ処理回路を有する
請求項1に記載の離散時間ダイレクトサンプリング回路。 - 前記離散時間アナログ処理回路群は、
分子の実部が0となり、かつn個の周波数において分子の虚部が0となる、伝達関数を形成する、(2n+1)個(nは1以上の整数)の離散時間アナログ処理回路を有する、
請求項1に記載の離散時間ダイレクトサンプリング回路。 - 前記離散時間アナログ処理回路群は、
分子の虚部が0となり、かつn個の周波数において分子の実部が0となる、伝達関数を形成する、(2n+2)個(nは1以上の整数)の離散時間アナログ処理回路を有する、
請求項1に記載の離散時間ダイレクトサンプリング回路。 - 前記離散時間アナログ処理回路群は、
分子の実部が0となり、かつn個の周波数において分子の虚部が0となる、伝達関数を形成する、(2n+2)個(nは1以上の整数)の離散時間アナログ処理回路を有する、
請求項1に記載の離散時間ダイレクトサンプリング回路。 - 前記離散時間アナログ処理回路群を構成する第1及び第2の離散時間アナログ処理回路はそれぞれ、正相型離散時間アナログ処理回路と、逆相型離散時間アナログ処理回路とを有し、
前記出力部は、
前記第1の離散時間アナログ処理回路の前記正相型離散時間アナログ処理回路及び前記第2の離散時間アナログ処理回路の前記逆相型離散時間アナログ処理回路の出力を入力する第1の出力部と、
前記第1の離散時間アナログ処理回路の前記逆相型離散時間アナログ処理回路及び前記第2の離散時間アナログ処理回路の前記正相型離散時間アナログ処理回路の出力を入力する第2の出力部とを有する
請求項1に記載の離散時間ダイレクトサンプリング回路。 - 前記離散時間アナログ処理回路群の各離散時間アナログ処理回路は、
入力されるRF信号を電圧から電流に変換し、RF電流として出力する電圧電流変換器と、
前記RF電流をローカル信号入力に応じてサンプリングして出力するサンプリングスイッチと、
前記サンプリングスイッチでサンプリングされた電流により供給される電荷を充電もしくは放電するヒストリキャパシタと、
前記ヒストリキャパシタと並列に接続され、電荷を充電もしくは放電する複数のローテートキャパシタにより構成されるローテートキャパシタ群と、
前記サンプリングスイッチと前記各ローテートキャパシタとの間に接続され、前記デジタルコントロールユニットからの積分制御信号群に応じて、前記各ローテートキャパシタへの電流をオンオフ制御する積分スイッチ群と、
前記各ローテートキャパシタと前記バッファキャパシタとの間に接続され、前記デジタルコントロールユニットからの放出制御信号群に応じて、前記バッファキャパシタへの電流をオンオフ制御する放出スイッチ群と、
を有し、
前記デジタルコントロールユニットは、前記離散時間アナログ処理回路群の各離散時間アナログ処理回路に対して、前記積分制御信号群と、前記放出制御信号群とを送出する
請求項1に記載の離散時間ダイレクトサンプリング回路。 - 前記離散時間アナログ処理回路群のそれぞれの離散時間アナログ処理回路が有する、前記電圧電流変換器と、前記サンプリングスイッチと、前記ヒストリキャパシタとに代わり、前記離散時間アナログ処理回路群の全ての離散時間アナログ処理回路で共用する、電圧電流変換器と、サンプリングスイッチと、ヒストリキャパシタと具備する、
請求項1から請求項7のいずれかに記載の離散時間ダイレクトサンプリング回路。 - 前記各離散時間アナログ処理回路の前記ヒストリキャパシタの容量値は、前記各離散時間アナログ処理回路に設けられている前記ローテートキャパシタの容量値と、前記各離散時間アナログ処理回路の遮断周波数設定値との比に関連付けられて設定されており、
前記各離散時間アナログ処理回路の前記電圧電流変換器の相互コンダクタンスは、全ての離散時間アナログ処理回路の前記ローテートキャパシタ群の容量値の総和と、前記各離散時間アナログ処理回路の遮断周波数設定値との比に関連付けられて設定されている
請求項7に記載の離散時間ダイレクトサンプリング回路。 - 請求項1に記載の離散時間ダイレクトサンプリング回路を具備する受信機。
- 前記伝達関数は、前記離散時間アナログ処理回路の回路素子の値により定められる、
請求項2から請求項5のいずれかに記載の離散時間ダイレクトサンプリング回路。
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