JP2006211153A - ミキサー - Google Patents

Abstract

【課題】広帯域の信号からノイズや妨害信号の影響を受けずに簡単にベースバンド信号を得ることのできる、電荷サブサンプリング回路を備えたミキサーを実現する。
【解決手段】電流生成回路８は入力信号の電圧に比例する電流を出力し、電荷サブサンプリング回路７は、タイミング発生ブロック６からの制御信号により、上記電流のサンプリングをキャリアの周波数と等しいサンプリング周波数で行い、サンプリングに伴う電荷の積分処理において、ＦＩＲフィルタの伝達関数の各項に、複数ウェイトから選択したウェイトによるウェイティングを施す。
【選択図】図１

Description

本発明は電荷サブサンプリングミキサーに係り、特に折り返す妨害波を減衰するフィルタリング特性を実現する電荷サブサンプリングミキサーに関するものである。

従来の電荷サンプリング回路では、入力信号に比例した電流の積分をするかしないかを制御することよりバンドパスＦＩＲフィルタ特性を実現することが可能であった（例えば非特許文献１参照）。非特許文献１で紹介された電荷サンプリング回路は、入力電圧を電流に変換して、生成された電流をキャパシタと増幅器とから構成された積分器で電荷として蓄積し、蓄積期間をスイッチで制御する。スイッチングパターンによりフィルタリング処理が可能である。信号をそのままナイキスト(Nyquist)低周波数より低い周波数でサンプリングすると、ノイズがベースバンドに折り返して、ＳＮ比が悪くなるが、非特許文献１では入力信号をナイキスト周波数より高い周波数でサンプリングし、バンドパスフィルタリング処理を行ってからダウンサンプリング（デシメーション:Decimation）により低周波数の出力を発生するようにしている。この場合、入力のスイッチを制御する信号の周波数は入力信号の周波数の４倍に設定される。出力信号は低周波数となる。

非特許文献１ではＲＦ周波数（キャリア周波数）より低い周波数（ＩＦ）へダウンコンバージョンされた信号をナイキストサンプリングする方式を紹介している。この回路の前に、ＲＦからＩＦへダウンコンバージョンするため、従来と同じようなギルバート(Gilbert)ミキサーが必要となる。

非特許文献１の方式による、ダウンサンプリングにより折り返す妨害波の減衰量は１８ｄＢとなる。チューナで使おうとすれば、妨害波を落とすため入力に急峻なバンドパスフィルター（ＢＰＦ）が必要である。

しかし、非特許文献１の電荷サンプリング回路は、サンプリング周波数がキャリア周波数の４倍であるため、キャリア周波数が高い最新通信規格に適用するのは難しい。上記の問題を解決することができるものとして、サブサンプリング回路が既に存在する。サブサンプリングは、２倍のキャリア周波数より小さい周波数でサンプリングを行う。ただし、サンプリング周波数はキャリアを変調しているベースバンド信号の最大周波数の２倍より高くするべきである。

従来の電荷サブサンプリングミキサーの一例を図２１に示す（例えば非特許文献２参照）。図２１の電荷サブサンプリングミキサー１００は、入力端子ＩＮに入力されたラジオ周波数（ＲＦ：Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ、以下ＲＦと書く）の入力信号の電圧値に比例する電流を生成する電流源としてのトランスコンダクタンス段（以下、ｇｍ段と書く）１０１と、入力スイッチ１０２と、２つの信号処理を行うパスｐａｔｈ＿ａ及びｐａｔｈ＿ｂと、出力キャパシタ１１１とから構成される。上記パスｐａｔｈ＿ａは、同パスを作動させるスイッチ１０３と、積分キャパシタ１０７と、積分キャパシタ１０７に蓄積した電荷を削除するリセットスイッチ１０５と、積分キャパシタ１０７に蓄積した電荷に比例する電圧を出力端子ＯＵＴに印加する出力スイッチ１０９とから構成される。上記パスｐａｔｈ＿ｂは、同パスを作動させるスイッチ１０４と、積分キャパシタ１０８と、積分キャパシタ１０８に蓄積した電荷を削除するリセットスイッチ１０６と、積分キャパシタ１０８に蓄積した電荷に比例する電圧を出力端子ＯＵＴに印加する出力スイッチ１０９とから構成される。

上記電荷サブサンプリングミキサー１００の各スイッチを制御する図示しない制御回路からの信号の波形を図２２に示す。この図に示した波形のレベルが１の場合、制御されるスイッチがオン状態になり、波形のレベルが０の場合、制御されるスイッチがオフ状態になる。入力スイッチ１０２を制御する信号ＬＯは、ＲＦ入力信号のキャリア周波数と同じ周波数で、デューティ５０％のパルス波である。この周波数をこのシステムの基本サンプリング周波数Ｆｓとする。また、この周波数に対する基本周期をＴｓと呼び、次式で与えられる。

パスｐａｔｈ＿ａを作動させるスイッチ１０３を制御する信号ｅｎａｂｌｅ＿ａ、及び、パスｐａｔｈ＿ｂを作動させるスイッチ１０４を制御する信号ｅｎａｂｌｅ＿ｂはそれぞれある期間に１となる周波数Ｆｓ／Ｎ（Ｎは１より大きい整数）の矩形波であり、また、信号ｅｎａｂｌｅ＿ａと信号ｅｎａｂｌｅ＿ｂの位相の差を１８０°に設定するため、信号ｅｎａｂｌｅ＿ａがオンのとき信号ｅｎａｂｌｅ＿ｂがオフになる。出力スイッチ１０９を制御する信号ｏｕｔ＿ａ（ｏｕｔ＿ｂ）は、パスｐａｔｈ＿ａ（ｐａｔｈ＿ｂ）の信号ｅｎａｂｌｅ＿ａ（ｅｎａｂｌｅ＿ｂ）が０になると、１になり、その状態を確保する期間をＮ／２×Ｔｓ（＝０．５×Ｎ／Ｆｓ）とする。リセットスイッチ１０５を制御する信号ｒｅｓｅｔ＿ａは、パスｐａｔｈ＿ａの信号ｏｕｔ＿ａ（ｏｕｔ＿ｂ）が０になると、１になり、その状態を確保する期間をＮ／２×Ｔｓ（＝０．５×Ｎ／Ｆｓ）とする。出力スイッチ１１０を制御する信号ｏｕｔ＿ｂは、パスｐａｔｈ＿ｂの信号ｅｎａｂｌｅ＿ｂが０になると、１になり、その状態を確保する期間をＮ／２×Ｔｓ（＝０．５×Ｎ／Ｆｓ）とする。リセットスイッチ１０６を制御する信号ｒｅｓｅｔ＿ｂは、パスｐａｔｈ＿ｂの信号ｏｕｔ＿ｂが０になると、１になり、その状態を確保する期間をＮ／２×Ｔｓ（＝０．５×Ｎ／Ｆｓ）とする。

電荷サブサンプリングミキサー１００の動作の原理を図２３に基づいて説明する。信号ｅｎａｂｌｅ＿ａが１のとき、信号ＬＯが１になると、ｇｍ段１０１から積分キャパシタ１０７へ電流が流れ、上記積分キャパシタ１０７の電荷Ｑｉが変わる。時刻ｋ×Ｔｓと時刻（ｋ＋１／２）×Ｔｓとの間に積分キャパシタ１０７に蓄積される電荷は次の式で表される。

ここで、i(t)はｇｍ段１０１の出力電流を表し、γ(t)は図２４に示すように信号ＬＯの基本波形である。

上記の式はi(t)とγ(t)との相関であり、次式のように与えられる。

上記の式をフーリエ変換すると、次式になる。

ここで、Ic(f)及びΓ(f)はそれぞれi(t)及びγ(t)のフーリエ変換である。また、この式でｚは次式で与えられる。

なお、Γ(f)は次式で表示される。

以下、Ｓｉｎｕｓ Ｃａｒｄｉｎａｌ（以下ｓｉｎｃと書く）関数を次式で定義する。

ｓｉｎｃ関数を使用すると、Γ(f)は次式で与えられる。

上記の式より、ＬＯが１回レベル1になる間で蓄積した電荷のフーリエ変換を次式より計算できる。

信号ｅｎａｂｌｅ＿ａが１のとき、積分キャパシタ１０７の電荷がＮ回蓄積され、信号ｏｕｔ_aが１になると積分キャパシタ１０７に蓄えられた全電荷が出力される。また、信号ｅｎａｂｌｅ＿ｂが１のとき、積分キャパシタ１０８の電荷がＮ回蓄積され、信号ｏｕｔ＿ｂが１になると積分キャパシタ１０８に蓄えられた全電荷が出力される。図２２（または図２３）に示した波形の一例ではＮ＝５と設定する。なお、積分キャパシタ１０７・１０８から電圧を出力してから、リセット信号ｒｅｓｅｔ＿ａ・ｒｅｓｅｔ＿ｂを１にすることより蓄積された電荷を削除する。リセットすることより、毎回０から積分することになり、キャパシタ１０７・１０８に蓄積される電荷は次式で表される。

このことが図２３に示されている。上記の式から、出力電荷のフーリエ変換を次式で書くことができる。

上記の式はＦＩＲ（Ｆｉｎｉｔｅ Ｉｍｐｕｌｓｅ Ｒｅｓｐｏｎｓｅ）フィルタの特性（伝達関数）を示すことが分かる。つまり、ＦＩＲ＝（１＋ｚ^−１＋ｚ^−２＋ｚ^−３＋ｚ^−４）である。このように、ｇｍ段１０１０から出力される電流を形成する電荷の積分処理で、ＦＩＲフィルタが実現され、このＦＩＲフィルタにより不要信号を除去することができる。

また、積分キャパシタの容量をＣｉと書くと、出力電圧Ｖ_ｏｕｔ（ｆ）は、

そして電流Ｉｃと入力電圧Ｖ_ｉｎ（ｆ）との関係は次式で表わされる。

ここで、ｇｍはｇｍ段１０１のトランスコンダクタンスである。

また、積分キャパシタ１０７・１０８に蓄積した電荷を出力キャパシタ１１１へ伝達すると、電荷分配が起こるため、出力キャパシタ１１１の出力電圧Ｖ_ｏ（ｆ）は次式で表される。

ここで、Ｃｏは出力キャパシタ１１１の容量である。上記のような伝達関数はＩＩＲ（Ｉｎｆｉｎｉｔｅ Ｉｍｐｕｌｓｅ Ｒｅｓｐｏｎｓｅ）フィルタの特性である。

上記の式より、出力電圧Ｖｏ（ｆ）の周波数特性は次式で表される。

ゲインが

というファクタの影響を受けないため、上記の式では無視した。ただし、位相に影響がある。

上記ＦＩＲフィルタの零点の周波数は折り返す周波数と同じになるので、折り返しノイズを低減できる。その効果を図２５に基づいて説明する。図２５に示す全グラフの横軸は周波数、図２５（ｃ）以外の縦軸は信号のパワーを示す。図２５（ｃ）の縦軸はＦＩＲの最大ゲインで規格化したＦＩＲのゲインを示す。図２５（ａ）はｇｍ段１０１の入力端子における信号スペクトルである。上記信号スペクトルには、キャリア周波数Ｆｓである希望信号とノイズとが示されている。キャパシタ１０７・１０８における電荷の積分とサンプリング周波数Ｆｓでのサンプリングにより、図２５（ｂ）に示すように、サンプリング周波数ＦｓのＮ倍低い帯域に離散時間信号が生成され、希望信号がＤＣに折り返されるとともに、全てのノイズが０〜Ｆｓの帯域に折り返す。図２５（ｃ）は、キャパシタ１０７・１０８による電荷積分とリセットとにより実現されるＦＩＲフィルタの特性を示す。図２５（ｄ）は、図２５（ｂ）で表される信号スペクトルに対してＦＩＲフィルタによるフィルタリング処理がなされた後のスペクトルを示す。Ｆｓ／Ｎ、２Ｆｓ／Ｎなどの周波数で、ノイズが減衰される。図２５（ｅ）は、図２５（ｄ）で表される信号スペクトルがダウンサンプリングされた後の出力スペクトルを示す（電荷サンプリングミキサー１００の出力端子ＯＵＴにおける信号スペクトル）。ノイズは０〜Ｆｓ／Ｎの帯域に折り返したが、信号の帯域内には折り返さない。図２５（ｅ）からベースバンド信号を復調することができる。
A 50-MHz CMOS Quadrature Charge Sampling Circuit With 66-dB SFDR、S. Karvonen et al.、IEEE International Symposium Circuits and Systems 2004、May 2004、Paper 11.5 A Discrete-Time Bluetooth Receiver in a 0.13μm Digital CMOS Process、K. Muhammad et al.、2004 IEEE International Solid-State Circuits Conference、February 2004、Paper 15.1

しかし、上記の説明は、希望信号が狭帯域であり、妨害信号がない場合についてである。希望信号が、テレビジョン受信波のように（アナログ放送、デジタル放送に関わらず）広帯域の信号なら、その帯域の縁ではノイズの減衰量が小さくなって、ノイズが希望信号の帯域に折り返す。また、妨害信号が折り返し、希望信号より高くなる。その効果を図２６に基づいて説明する。

図２６の（ａ）〜（ｅ）は図２５の（ａ）〜（ｅ）に対応している。ただし、図２６（ａ）には希望信号の他に妨害信号の存在を仮定している。図２６（ｂ）では、図２５のノイズと同じように妨害信号が折り返し、図２６（ｄ）ではＦＩＲフィルタにより折り返した妨害信号が減衰される。しかしながら、希望信号の帯域が広いと、折り返す信号帯域の縁での妨害信号の減衰が不十分となり、図２６（ｅ）に示すように、折り返した妨害信号がまだ高いパワーをもつ。従って、図２６（ｅ）からベースバンド信号のみを得ることは困難である。妨害信号の折り返しをさらに低減するためには、サブサンプリングミキサーの入力に急峻なフィルタが必要となる。

ＦＩＲの次数を上げれば、妨害信号を減衰させることのできる可能性がある。しかし、ＦＩＲの次数を上げるためには、ダウンサンプリングファクタＮを大きくする必要がある。そうすると、出力の帯域Ｆｓ／Ｎが狭くなる。その帯域が希望信号の帯域より２倍広い必要があるため、Ｎを大きくするには限界がある。また、Ｎを大きくすると、電荷分配によるＩＩＲの次数が上がって、帯域内でゲインが異なってしまう。

本発明は、上記従来の問題点に鑑みなされたものであり、その目的は、広帯域の信号からノイズや妨害信号の影響を受けずに簡単にベースバンド信号を得ることのできる、電荷サブサンプリング回路を備えたミキサーを実現することにある。

本発明のミキサーは、上記課題を解決するために、キャリアがベースバンド信号によって変調されてなる信号を入力信号とし、前記入力信号から前記ベースバンド信号を復調するミキサーであって、前記入力信号の電圧に比例して電流を発生する電流源と、前記電流源により発生した電流を入力とする電荷サブサンプンリング回路と、前記電荷サブサンプンリング回路による前記電流のサンプリングを制御する信号を発生する制御回路とを備え、前記電荷サブサンプリング回路が、前記制御回路による前記サンプリングの制御で、前記入力信号から前記キャリアの周波数のＮ倍（Ｎは１より大きい整数）低い帯域に離散時間信号を生成し、前記離散時間信号の生成に伴い、前記電流を形成する電荷の積分処理で実現するＦＩＲフィルタによりフィルタリング処理を行うミキサーにおいて、前記電荷サブサンプンリング回路は、前記サンプリングを前記キャリアの周波数と等しいサンプリング周波数で行い、前記積分処理において、前記ＦＩＲフィルタの伝達関数の各項に、複数ウェイトから選択したウェイトによるウェイティングを施すことを特徴としている。

上記の発明によれば、ＦＩＲフィルタの伝達関数の各項にウェイティングを施すことにより、ＦＩＲフィルタのゲイン特性を、折り返した妨害信号全体を大きく減衰させることのできるものとすることができる。

この結果、広帯域の信号からノイズや妨害信号の影響を受けずに簡単にベースバンド信号を得ることのできる、電荷サブサンプリング回路を備えたミキサーを実現することができるという効果を奏する。

また、ＦＩＲフィルタが、折り返した妨害信号全体を大きく減衰させることができるので、電荷サブサンプリングミキサーへの入力の前のバンドパスフィルターにより確保すべき減衰量を抑えることができるので、このようなバンドパスフィルターを用いることにより、消費電力及び回路面積の削減が可能であるという効果を奏する。

本発明のミキサーは、上記課題を解決するために、前記電流源は、一つの前記入力信号に対して前記電荷サブサンプリング回路の個数だけ前記電流の出力を有し、各前記出力が別々の前記電荷サブサンプリング回路の入力に接続されていることを特徴としている。

上記の発明によれば、電荷サブサンプリング回路が一つまたは複数のいくつであっても、電流源はそれぞれの電荷サブサンプリング回路に入力信号に応じた適切な電流を入力することができるという効果を奏する。

本発明のミキサーは、上記課題を解決するために、前記電流源は、前記出力ごとに備えられるトランスコンダクタンス段によって前記電流を発生することを特徴としている。

上記の発明によれば、各トランスコンダンクタンス段は、一つの電荷サブサンプリング回路に電流を入力すればよいので、出力容量が小さくて済むという効果を奏する。

本発明のミキサーは、上記課題を解決するために、前記電流源は、各前記出力に共通に備えられる一つのトランスコンダクタンス段によって前記電流を発生することを特徴としている。

上記の発明によれば、トランスコンダクタンス段を一つだけ用いるので、回路規模を小さくすることができるという効果を奏するとともに、パスのマッチングが高くなるという効果を奏する。

本発明のミキサーは、上記課題を解決するために、前記電荷サブサンプリング回路は、前記電流源の出力と接続される、差動出力の＋側パスと−側パスとを備え、前記＋側パスは、入力側から出力側に向かって順に直列に接続された第Ａ１スイッチと第Ａ２スイッチと第Ａ４スイッチと、前記第Ａ２スイッチと前記第Ａ４スイッチとの間と、第１基準電圧の箇所との間にそれぞれ接続された、第Ａ３スイッチと第１キャパシタとを備え、前記−側パスは、入力側から出力側に向かって順に直列に接続された第Ａ５スイッチと第Ａ６スイッチと第Ａ８スイッチと、前記第Ａ６スイッチと前記第Ａ８スイッチとの間と、第２基準電圧の箇所との間にそれぞれ接続された、第Ａ７スイッチと第２キャパシタとを備え、前記キャリアの周波数＝前記サンプリング周波数＝Ｆｓ、前記電荷サブサンプリング回路の個数をｍとして、前記第Ａ１スイッチは周波数がＦｓの第１矩形信号でＯＮ／ＯＦＦが制御され、前記第Ａ５スイッチは前記第１矩形信号と位相が１８０°異なる第２矩形信号でＯＮ／ＯＦＦが制御され、前記第Ａ２スイッチ及び前記第Ａ６スイッチは周期がＮ×ｍ／Ｆｓの第Ａ１デジタル信号でＯＮ／ＯＦＦが制御され、前記第Ａ４スイッチ及び前記第Ａ８スイッチは周期がＮ×ｍ／Ｆｓの第Ａ２デジタル信号でＯＮ／ＯＦＦが制御され、前記第Ａ３スイッチ及び前記第Ａ７スイッチは周期がＮ×ｍ／Ｆｓの第Ａ３デジタル信号でＯＮ／ＯＦＦが制御され、前記第Ａ１〜第Ａ３デジタル信号の１周期の間に合計が前記周期となる期間Ｔ１、Ｔ２、及びＴ３が順に設けられ、前記期間Ｔ１の間に、前記第Ａ１デジタル信号が１と０との系列となる一方、前記第Ａ２デジタル信号及び前記第Ａ３デジタル信号が０となり、前記期間Ｔ２の間に、前記第Ａ２デジタル信号が１となる一方、前記第Ａ１デジタル信号及び前記第Ａ３デジタル信号が０となり、前記期間Ｔ３の間に、前記第Ａ３デジタル信号が１となる一方、前記第Ａ１デジタル信号及び前記第Ａ４デジタル信号が０となることを特徴としている。

上記の発明によれば、折り返した妨害信号全体を大きく減衰させるＦＩＲフィルタ特性を有する電荷サブサンプリングミキサーを、容易に実現することができるという効果を奏する。

本発明のミキサーは、上記課題を解決するために、前記電荷サブサンプリング回路は、第Ｂ１スイッチを含み、前記第Ｂ１スイッチを介して前記電流源の出力と接続される差動出力の＋側パスと、第Ｂ２スイッチを含み、前記第Ｂ２スイッチを介して前記電流源の出力と接続される−側パスとを備え、前記＋側パスは、前記第Ｂ１スイッチと前記差動出力の＋出力端子との間に並列に設けられた第１＋側パスと第２＋側パスとを備え、前記−側パスは、前記第Ｂ２スイッチと前記差動出力の−出力端子との間に並列に設けられた第１−側パスと第２−側パスとを備え、前記第１＋側パスは、入力側から出力側に向かって順に直列に接続された第Ｂ３スイッチと第Ｂ５スイッチと、前記第Ｂ３スイッチと前記第Ｂ５スイッチとの間と、第１基準電圧の箇所との間にそれぞれ接続された、第Ｂ４スイッチと第１キャパシタとを備え、前記第２＋側パスは、入力側から出力側に向かって順に直列に接続された第Ｂ６スイッチと第Ｂ８スイッチと、前記第Ｂ６スイッチと前記第Ｂ８スイッチとの間と、第２基準電圧の箇所との間にそれぞれ接続された、第Ｂ７スイッチと第２キャパシタとを備え、前記第１−側パスは、入力側から出力側に向かって順に直列に接続された第Ｂ９スイッチと第Ｂ１１スイッチと、前記第Ｂ９スイッチと前記第Ｂ１１スイッチとの間と、第３基準電圧の箇所との間にそれぞれ接続された、第Ｂ１０スイッチと第３キャパシタとを備え、前記第２−側パスは、入力側から出力側に向かって順に直列に接続された第Ｂ１２スイッチと第Ｂ１４スイッチと、前記第Ｂ１２スイッチと前記第Ｂ１４スイッチとの間と、第４基準電圧の箇所との間にそれぞれ接続された、第Ｂ１３スイッチと第４キャパシタとを備え、前記キャリアの周波数＝前記サンプリング周波数＝Ｆｓ、前記電荷サブサンプリング回路の個数をｍとして、前記第Ｂ１スイッチは周波数がＦｓの第１矩形信号でＯＮ／ＯＦＦが制御され、前記第Ｂ２スイッチは前記第１矩形信号と位相が１８０°異なる第２矩形信号でＯＮ／ＯＦＦが制御され、前記第Ｂ３スイッチ及び前記第Ｂ９スイッチは周期がＮ×ｍ／Ｆｓの第Ｂ１デジタル信号でＯＮ／ＯＦＦが制御され、前記第Ｂ６スイッチ及び前記第Ｂ１２スイッチは周期がＮ×ｍ／Ｆｓの第Ｂ２デジタル信号でＯＮ／ＯＦＦが制御され、前記第Ｂ５スイッチ、第Ｂ８スイッチ、第Ｂ１１スイッチ、及び前記第Ｂ１４スイッチは周期がＮ×ｍ／Ｆｓの第Ｂ３デジタル信号でＯＮ／ＯＦＦが制御され、前記第Ｂ４スイッチ、第Ｂ７スイッチ、第Ｂ１０スイッチ、及び前記第Ｂ１３スイッチは周期がＮ×ｍ／Ｆｓの第Ｂ４デジタル信号でＯＮ／ＯＦＦが制御され、前記第Ｂ１〜第Ｂ４デジタル信号の１周期の間に合計が前記周期となる期間Ｔ１、Ｔ２、及びＴ３が順に設けられ、前記期間Ｔ１の間に、前記第Ｂ１デジタル信号及び前記第Ｂ２デジタル信号が１と０との系列となるとともに前記第Ｂ１デジタル信号と前記第Ｂ２デジタル信号とは同時に１とならない一方、前記第Ｂ３デジタル信号及び前記第Ｂ４デジタル信号が０となり、前記期間Ｔ２の間に、前記第Ｂ３デジタル信号が１となる一方、前記第Ｂ１デジタル信号、前記第Ｂ２デジタル信号、及び前記第Ｂ４デジタル信号が０となり、前記期間Ｔ３の間に、前記第Ｂ４デジタル信号が１となる一方、前記第Ｂ１デジタル信号、前記第Ｂ２デジタル信号、及び前記第Ｂ３デジタル信号が０となることを特徴としている。

上記の発明によれば、折り返した妨害信号全体を大きく減衰させるＦＩＲフィルタ特性を有する電荷サブサンプリングミキサーを、容易に実現することができるという効果を奏する。

また、第Ｂ１〜第Ｂ４キャパシタのように、積分処理を行うキャパシタの個数が増加するので、ＦＩＲフィルタの実現できるウェイトの大きさ、すなわち伝達関数における各項の係数の値を増加させることが可能であるという効果を奏する。

本発明のミキサーは、上記課題を解決するために、前記電荷サブサンプリング回路は、第Ｃ１スイッチ及び第Ｃ２スイッチと、前記第Ｃ１スイッチを介して前記電流源の出力と接続される第１＋側パス及び第２−側パスと、前記第Ｃ２スイッチを介して前記電流源の出力と接続される第１−側パス及び第２＋側パスとを備え、前記第１＋側パスは、前記第Ｃ１スイッチと前記差動出力の＋出力端子との間に、入力側から出力側へ向かって順に直列に接続された、第Ｃ３スイッチと第Ｃ５スイッチとを備え、前記第Ｃ３スイッチと前記第Ｃ５スイッチとの間と、第１基準電圧の箇所との間にそれぞれ接続された、第Ｃ４スイッチと第１キャパシタとを備え、前記第１−側パスは、前記第Ｃ２スイッチと前記差動出力の−出力端子との間に、入力側から出力側へ向かって順に直列に接続された、第Ｃ６スイッチと第Ｃ８スイッチとを備え、前記第Ｃ６スイッチと前記第Ｃ８スイッチとの間と、第２基準電圧の箇所との間にそれぞれ接続された、第Ｃ７スイッチと第２キャパシタとを備え、前記第２＋側パスは、前記第Ｃ２スイッチと前記＋出力端子との間に、入力側から出力側へ向かって順に直列に接続された、第Ｃ１０スイッチと前記第Ｃ５スイッチとを備えるとともに、前記第Ｃ４スイッチと前記第１キャパシタとを備え、前記第２−側パスは、前記第Ｃ１スイッチと前記−出力端子との間に、入力側から出力側へ向かって順に直列に接続された、第Ｃ９スイッチと前記第Ｃ８スイッチとを備えるとともに、前記第Ｃ７スイッチと前記第２キャパシタとを備え、前記キャリアの周波数＝前記サンプリング周波数＝Ｆｓ、前記電荷サブサンプリング回路の個数をｍとして、前記第Ｃ１スイッチは周波数がＦｓの第１矩形信号でＯＮ／ＯＦＦが制御され、前記第Ｃ２スイッチは前記第１矩形信号と位相が１８０°異なる第２矩形信号でＯＮ／ＯＦＦが制御され、前記第Ｃ３スイッチ及び前記第Ｃ６スイッチは周期がＮ×ｍ／Ｆｓの第Ｃ１デジタル信号でＯＮ／ＯＦＦが制御され、前記第Ｃ９スイッチ及び前記第Ｃ１０スイッチは周期がＮ×ｍ／Ｆｓの第Ｃ２デジタル信号でＯＮ／ＯＦＦが制御され、前記第Ｃ５スイッチ及び第Ｃ８スイッチは周期がＮ×ｍ／Ｆｓの第Ｃ３デジタル信号でＯＮ／ＯＦＦが制御され、前記第Ｃ４スイッチ及び第Ｃ７スイッチは周期がＮ×ｍ／Ｆｓの第Ｃ４デジタル信号でＯＮ／ＯＦＦが制御され、前記第Ｃ１〜第Ｃ４デジタル信号の１周期の間に合計が前記周期となる期間Ｔ１、Ｔ２、及びＴ３が順に設けられ、前記期間Ｔ１の間に、前記第Ｃ１デジタル信号及び前記第Ｃ２デジタル信号が１と０との系列となるとともに前記第Ｃ１デジタル信号と前記第Ｃ２デジタル信号とは同時に１とならない一方、前記第Ｃ３デジタル信号及び前記第Ｃ４デジタル信号が０となり、前記期間Ｔ２の間に、前記第Ｃ３デジタル信号が１となる一方、前記第Ｃ１デジタル信号、前記第Ｃ２デジタル信号、及び前記第Ｃ４デジタル信号が０となり、前記期間Ｔ３の間に、前記第Ｃ４デジタル信号が１となる一方、前記第Ｃ１デジタル信号、前記第Ｃ２デジタル信号、及び前記第Ｃ３デジタル信号が０となることを特徴としている。

上記の発明によれば、折り返した妨害信号全体を大きく減衰させるＦＩＲフィルタ特性を有する電荷サブサンプリングミキサーを、容易に実現することができるという効果を奏する。

また、ＦＩＲフィルタのウェイトを３値にすることができるので、ＦＩＲフィルタの伝達関数における各項の係数の種類が増え、アプリケーションのための適切なＦＩＲフィルタを実現しやすいという効果を奏する。

本発明のミキサーは、上記課題を解決するために、前記電荷サブサンプリング回路は、前記電流源の出力と接続される、差動出力の＋側パスと−側パスとを備え、前記＋側パスは、入力側から出力側に向かって順に直列に接続された第Ｄ１スイッチと第Ｄ２スイッチと第Ｄ４スイッチと、前記第Ｄ２スイッチと前記第Ｄ４スイッチとの間と、第１基準電圧の箇所との間にそれぞれ接続された、第Ｄ３スイッチと第１キャパシタとを備え、前記−側パスは、入力側から出力側に向かって順に直列に接続された第Ｄ５スイッチと第Ｄ６スイッチと第Ｄ８スイッチと、前記第Ｄ６スイッチと前記第Ｄ８スイッチとの間と、第２基準電圧の箇所との間にそれぞれ接続された、第Ｄ７スイッチと第２キャパシタとを備え、前記キャリアの周波数＝前記サンプリング周波数＝Ｆｓ、前記電荷サブサンプリング回路の個数をｍとして、前記第Ｄ１スイッチは周波数がＦｓの第１矩形信号でＯＮ／ＯＦＦが制御され、前記第Ｄ５スイッチは前記第１矩形信号と位相が１８０°異なる第２矩形信号でＯＮ／ＯＦＦが制御され、前記第Ｄ２スイッチは周期がＮ×ｍ／Ｆｓの第Ｄ１デジタル信号でＯＮ／ＯＦＦが制御され、前記第Ｄ６スイッチは周期がＮ×ｍ／Ｆｓの第Ｄ２デジタル信号でＯＮ／ＯＦＦが制御され、前記第Ｄ４スイッチ及び第Ｄ８スイッチは周期がＮ×ｍ／Ｆｓの第Ｄ３デジタル信号でＯＮ／ＯＦＦが制御され、前記第Ｄ３スイッチ及び第Ｄ７スイッチは周期がＮ×ｍ／Ｆｓの第Ｄ４デジタル信号でＯＮ／ＯＦＦが制御され、前記第Ｄ１〜第Ｄ４デジタル信号の１周期の間に合計が前記周期となる期間Ｔ１、Ｔ２、及びＴ３が順に設けられ、前記期間Ｔ１の間に、前記第Ｄ１デジタル信号及び前記第Ｄ２デジタル信号が１と０との系列となる一方、前記第Ｄ３デジタル信号及び前記第Ｄ４デジタル信号が０となり、前記期間Ｔ２の間に、前記第Ｄ３デジタル信号が１となる一方、前記第Ｄ１デジタル信号、前記第Ｄ２デジタル信号、及び前記第Ｄ４デジタル信号が０となり、前記期間Ｔ３の間に、前記第Ｄ４デジタル信号が１となる一方、前記第Ｄ１デジタル信号、前記第Ｄ２デジタル信号、及び前記第Ｄ３デジタル信号が０となることを特徴としている。

上記の発明によれば、折り返した妨害信号全体を大きく減衰させるＦＩＲフィルタ特性を有する電荷サブサンプリングミキサーを、容易に実現することができるという効果を奏する。

また、第Ｄ１デジタル信号及び第Ｄ２デジタル信号の最小期間を長くすることにより、信号の最小期間と信号の立ち上がり期間及び立ち下り期間との比が大きくなるため、第Ｄ１キャパシタ及び第Ｄ２キャパシタ、すなわち積分処理を行うためのキャパシタへの充電誤差が小さくなり、電荷サブサンプリング回路の実現が容易になるという効果を奏する。

本発明のミキサーは、上記課題を解決するために、前記電荷サブサンプリング回路は、前記電流源の出力と接続される、差動出力の＋側パスと−側パスとを備え、前記＋側パスは、入力側から出力側に向かって順に直列に接続された第Ｅ１スイッチと第Ｅ３スイッチと、前記第Ｅ１スイッチと前記第Ｅ３スイッチとの間と、第１基準電圧の箇所との間にそれぞれ接続された、第Ｅ２スイッチと第１キャパシタとを備え、前記−側パスは、入力側から出力側に向かって順に直列に接続された第Ｅ４スイッチと第Ｅ６スイッチと、前記第Ｅ４スイッチと前記第Ｅ６スイッチとの間と、第２基準電圧の箇所との間にそれぞれ接続された、第Ｅ５スイッチと第２キャパシタとを備え、前記キャリアの周波数＝前記サンプリング周波数＝Ｆｓ、前記電荷サブサンプリング回路の個数をｍとして、前記第Ｅ１スイッチは周期がＮ×ｍ／Ｆｓの第Ｅ１デジタル信号でＯＮ／ＯＦＦが制御され、前記第Ｅ４スイッチは周期がＮ×ｍ／Ｆｓの第Ｅ２デジタル信号でＯＮ／ＯＦＦが制御され、前記第Ｅ３スイッチ及び第Ｅ６スイッチは周期がＮ×ｍ／Ｆｓの第Ｅ３デジタル信号でＯＮ／ＯＦＦが制御され、前記第Ｅ２スイッチ及び第Ｅ５スイッチは周期がＮ×ｍ／Ｆｓの第Ｅ４デジタル信号でＯＮ／ＯＦＦが制御され、前記第Ｅ１〜第Ｅ４デジタル信号の１周期の間に合計が前記周期となる期間Ｔ１、Ｔ２、及びＴ３が順に設けられ、前記期間Ｔ１の間に、前記第Ｅ１デジタル信号及び前記第Ｅ２デジタル信号が１と０との系列となるとともに前記第Ｅ１デジタル信号と前記第Ｅ２デジタル信号とは同時に１とならない一方、前記第Ｅ３デジタル信号及び前記第Ｅ４デジタル信号が０となり、前記期間Ｔ２の間に、前記第Ｅ３デジタル信号が１となる一方、前記第Ｅ１デジタル信号、前記第Ｅ２デジタル信号、及び前記第Ｅ４デジタル信号が０となり、前記期間Ｔ３の間に、前記第Ｅ４デジタル信号が１となる一方、前記第Ｅ１デジタル信号、前記第Ｅ２デジタル信号、及び前記第Ｅ３デジタル信号が０となることを特徴としている。

上記の発明によれば、折り返した妨害信号全体を大きく減衰させるＦＩＲフィルタ特性を有する電荷サブサンプリングミキサーを、容易に実現することができるという効果を奏する。

また、電荷サブサンプリング回路を電流源の出力に接続するスイッチが第Ｅ１スイッチ及び第Ｅ４スイッチのみとなるので、スイッチの数が減少し、スイッチの寄生容量及び抵抗が小さくなるとともに、回路面積を小さくすることができるという効果を奏する。

本発明のミキサーは、上記課題を解決するために、Ｔ１＝Ｎ×（ｍ−１）／Ｆｓ、Ｔ２＝０．５×Ｎ／Ｆｓ、Ｔ３＝０．５×Ｎ／Ｆｓであることを特徴としている。

上記の発明によれば、上記のタイミングにすると制御回路の実現が簡単となる。また、上記のタイミングにすると、蓄積された電荷を出力へ伝達する期間及び蓄積された電荷を削除する期間が十分長くなって、出力スイッチ及びリセットスイッチを小さくすることが可能であるという効果を奏する。

本発明のミキサーは、上記課題を解決するために、前記第１キャパシタと前記第２キャパシタとの容量は互いに等しいことを特徴としている。前記第１キャパシタと前記第２キャパシタの容量を同じにすると電荷サブサンプリング回路の各パスの特性が同じとなって、実現するとき各パス間のミスマッチが少なくなるという効果を奏する。

本発明のミキサーは、上記課題を解決するために、前記第１キャパシタと前記第３キャパシタとの容量は互いに等しく、前記第２キャパシタと前記第４キャパシタとの容量は互いに等しく、前記第１キャパシタ及び前記第３キャパシタと、前記第２キャパシタ及び前記第４キャパシタとの容量は互いに異なっていることを特徴としている。

上記の発明によれば、ＦＩＲフィルタのウェイトを３値にすることができるので、ＦＩＲフィルタの伝達関数における各項の係数の種類が増え、アプリケーションのための適切なＦＩＲフィルタを実現しやすいという効果を奏する。

本発明のミキサーは、以上のように、前記電荷サブサンプンリング回路は、前記サンプリングを前記キャリアの周波数と等しいサンプリング周波数で行い、前記積分処理において、前記ＦＩＲフィルタの伝達関数の各項に、複数ウェイトから選択したウェイトによるウェイティングを施す。

それゆえ、広帯域の信号からノイズや妨害信号の影響を受けずに簡単にベースバンド信号を得ることのできる、電荷サブサンプリング回路を備えたミキサーを実現することができるという効果を奏する。

以下、本発明の実施の形態を図面に基づいて説明する。以下、次の記号を使用する。

Ｆｓ：電荷サブサンプリング回路の基本サンプリング周波数である。ＲＦ入力信号のキャリア周波数と同じ周波数に設定する。

Ｔｓ：電荷サブサンプリング回路の基本サンプリング周期である。Ｔｓ＝１／Ｆｓ。

Ｎ：ダウンサンプリングファクタであり、１より大きい整数である。ダウンサンプリングにより出力信号の周波数がＦｓ／Ｎになる。

Ｍ：積分キャパシタとスイッチの制御パターンとにより実現したＦＩＲフィルタの次数である。

ｍ：並列で接続された電荷サブサンプリング回路の個数である。

ｇｍ：ｇｍ段のトランスコンダクタンスである。

Ｃｉ：積分キャパシタの容量である。

Ｃｏ：出力キャパシタの容量である。
〔実施の形態１〕
本発明の一実施の形態について、図１ないし図９を用いて説明すれば、以下の通りである。

図２（ａ）は、本実施の形態に係る電荷サブサンプリングミキサー（ミキサー）１の構成を示すブロック図である。電荷サブサンプリングミキサー１は、タイミング発生ブロック（制御回路）１１と、３つの電荷サブサンプリング回路１２〜１４と、電流生成回路（電流源）１５とを備えている。なお、図２（ａ）では出力端子ＯＵＴに接続される出力キャパシタの図示を省略してある。

電流生成回路１５は入力端子ＩＮから入力されるＲＦ信号を、その電圧に応じた電流に変換して出力する。電流生成回路１５は、後述するように電荷サブサンプリング回路１２・１３・１４のそれぞれに対応したｇｍ段を備えている。また、タイミング発生ブロック１１は、２つの信号グループの信号を発生する。第１の信号グループ１６は全ての電荷サブサンプリング回路に共通に入力される信号からなる信号グループであり、後述の図３、図５、及び図６における信号ＬＯ・ｎＬＯである。第２の信号グループ１７は、各電荷サブサンプリング回路をそれぞれ制御する３つの信号から構成される信号グループであり、上記信号ＬＯ・ｎＬＯ以外の信号である。第２信号グループの上記３つの信号パターンは同じであるが、位相がそれぞれずれて各電荷サブサンプリング回路に入力される。電荷サブサンプリング回路の数は一般にｍ個（ｍ≧１）であるが、本実施の形態では一例として、まずｍ＝３の場合についての動作を説明する。

電荷サブサンプリング回路１２〜１４の動作は、順に、積分状態、出力状態、及び、リセット状態の３つ状態に分けることができ、これを図２（ａ）に示す。積分状態は積分期間Ｉｎｔｅｇｒａｔｅと呼ばれる期間（期間Ｔ１）の状態であり、電荷サブサンプリング回路１２〜１４が電荷をサンプリングする。積分状態の次の状態である出力状態は出力期間Ｏｕｔと呼ばれる期間（期間Ｔ２）の状態であり、蓄積された電荷を出力端子ＯＵＴへ伝達する。出力状態の次の状態であるリセット状態はリセット期間Ｒｅｓｅｔと呼ばれる期間（期間Ｔ３）の状態であり、電荷サブサンプリング回路１２〜１４内に蓄積された電荷を除去する。図２（ａ）では、電荷サブサンプリング回路１２〜１４に対して、順に、Ｉｎｔｅｇｒａｔｅ、Ｏｕｔ、Ｒｅｓｅｔの後にａ、ｂ、ｃの符号が付されている。

各Ｎ×Ｔｓ時間毎に１回、いずれか一つの電荷サブサンプリング回路がＯｕｔ状態となるように各期間を設けることにより、出力信号の周波数はＦｓ／Ｎとなるので、信号をＮ倍にダウンサンプリングすることができる。出力状態の後、リセット状態となり、それから積分状態に戻る。一つの電荷サブサンプリング回路が出力状態及びリセット状態になると、残りの電荷サブサンプリング回路が積分状態となるように上記第２信号グループ１７の各信号の位相を調整する。積分期間Ｉｎｔｅｇｒａｔｅと出力期間Ｏｕｔとリセット期間Ｒｅｓｅｔとを合わせると、ｍ×Ｎ／Ｆｓあるいはｍ×Ｎ×Ｔｓ（ここでは３×Ｎ／Ｆｓあるいは３×Ｎ×Ｔｓ）になって、その合計期間が上記第２信号グループ１７の各信号のタイミングパターンの周期に一致する。

図３は電荷サブサンプリング回路１２〜１４の各構成例を示す回路図である。いずれのサブサンプリング回路でも同じ構成となるので、ここでは電荷サブサンプリング回路１２についてだけ示す。電荷サブサンプリング回路１２は、電流生成回路１５に設けられた、ＲＦ入力電圧に比例する電流を生成するｇｍ段１２０１の後段に接続されており、互いに並列関係にある＋側パスと−側パスとを備えている。

＋側パスは、入力側から出力側へ向かって順に、入力スイッチ（第Ａ１スイッチ）１２０２と、積分制御スイッチ（第Ａ２スイッチ）１２０４と、リセットスイッチ（第Ａ３スイッチ）１２０６と、積分キャパシタ（第１キャパシタ）１２０８と、出力スイッチ（第Ａ４スイッチ）１２１０とを備えている。ただし、入力スイッチ１２０２と、積分制御スイッチ１２０４と、出力スイッチ１２１０とは、＋側パス上に直列に接続され、リセットスイッチ１２０６と積分キャパシタ１２０８とはそれぞれ、積分制御スイッチ１２０４と出力スイッチ１２１０との間と、ＧＮＤ（第１基準電圧：すなわち電圧は任意である。以下の各基準電圧も同様。）との間に接続されている。なお、リセットスイッチ１２０６と、積分キャパシタ１２０８とは、位置が入れ替わってもよい。

−側パスは、入力側から出力側へ向かって順に、入力スイッチ（第Ａ５スイッチ）１２０３と、積分制御スイッチ（第Ａ６スイッチ）１２０５と、リセットスイッチ（第Ａ７スイッチ）１２０７と、積分キャパシタ（第２キャパシタ）１２０９と、出力スイッチ（第Ａ８スイッチ）１２１１とを備えている。ただし、入力スイッチ１２０３と、積分制御スイッチ１２０５と、出力スイッチ１２１１とは、−側パス上に直列に接続され、リセットスイッチ１２０７と積分キャパシタ１２０９とはそれぞれ、積分制御スイッチ１２０５と出力スイッチ１２１１との間と、ＧＮＤ（第２基準電圧）との間に接続されている。なお、リセットスイッチ１２０７と、積分キャパシタ１２０９とは、位置が入れ替わってもよい。

また、積分キャパシタ１２０８・１２０９の容量をＣｉとする。

各スイッチに入力される制御信号については後述する。

＋側パスにおいて、出力スイッチ１２１０がオン状態になると、積分キャパシタ１２０８が＋出力端子１２１２に接続される。同じように、−側パスにおいて、出力スイッチ１２１１がオン状態になると、積分キャパシタ１２０９が−出力端子１２１３に接続される。＋側パスと＋出力端子１２１２とが電荷サブサンプリング回路１２の＋側を構成し、−側パスと−出力端子１２１３とが電荷サブサンプリング回路１２の−側を構成する。出力信号は＋出力端子１２１２と−出力端子１２１３との電圧差（差動信号）として出力される。

図４は、図３のｇｍ段１２０１の構成例を示す回路図である。ｇｍ段１２０１は、電流源Ｉｂｉａｓと、カレントミラー構成になるＰチャンネル型のＭＯＳトランジスタＰ１及びＰ２と、Ｎチャンネル型のＭＯＳトランジスタＭ１と、入力キャパシタＣと、バイアス抵抗Ｒとを備えている。上記キャパシタＣ及び抵抗Ｒにより、ＭＯＳトランジスタＭ１のゲート端子にバイアス電圧Ｖｂｉａｓに入力信号（ＲＦ）が重畳された信号が印加される。ＭＯＳトランジスタＰ１のドレイン端子は電流源Ｉｂｉａｓに接続され、ＭＯＳトランジスタＰ１のゲート端子とＭＯＳトランジスタＰ２のゲート端子とが互いに接続される。ＭＯＳトランジスタＰ２のドレイン端子とＭＯＳトランジスタＭ１のドレイン端子とは互いに接続され、その共通接続点をｇｍ段の出力とする。

図５は、上記３つの電荷サブサンプリング回路１２〜１４を用い、出力端子ＯＵＴに出力キャパシタ１０１・１０２が接続されている状態の電荷サブサンプリングミキサー１の構成を示す回路図である。ただし、この図では、タイミング発生ブロック１１の図示を省略している。電荷サブサンプリング回路１２、１３及び１４は上記説明した電荷サブサンプリング回路１２と同じ構成である。ＲＦ入力信号が電荷サブサンプリング回路１２〜１４のそれぞれに入力され、各電荷サブサンプリング回路１２〜１４の＋出力端子どうしと−出力端子どうしとがそれぞれ接続されて、＋出力端子の共通接続点が電荷サブサンプリングミキサー１のＯｕｔ＋出力となり、−出力端子の共通接続点が電荷サブサンプリングミキサー１のＯｕｔ−出力となる。また、出力キャパシタ１０１はＯｕｔ＋に接続され、出力キャパシタ１０２はＯｕｔ−出力に接続される。Ｏｕｔ＋出力とＯｕｔ−出力との電圧差（差動信号）が電荷サブサンプリング回路１の出力信号となる。なお、出力キャパシタ１０１・１０２の容量をＣｏとする。

次に、タイミング発生ブロック１１により発生され、前述の図３及び図５の各スイッチへ入力される制御信号の一例を図６に示す。

この図に示した信号のレベルが１になると、該信号より制御されるスイッチはオン状態になるものとする。逆に、信号のレベルが０になると、該信号により制御されるスイッチはオフ状態になるものとする。

また、本実施の形態では、以下の信号ＬＯを第１矩形信号、信号ｎＬＯを第２矩形信号、信号ｅｎａｂｌｅを第Ａ１デジタル信号、信号ｏｕｔを第Ａ２デジタル信号、信号ｒｅｓｅｔを第Ａ３デジタル信号とする。

信号ＬＯ・ｎＬＯの周波数はＦｓに設定され、信号ＬＯと信号ｎＬＯとは位相が１８０°ずれている。信号ＬＯは電荷サブサンプリング回路１２〜１４の全ての＋側の入力スイッチ１２０２・１３０２・１４０２を制御し、信号ｎＬＯは電荷サブサンプリング回路１２〜１４の全ての−側の入力スイッチ１２０３・１３０３・１４０３を制御する。

信号ｅｎａｂｌｅ＿ａは電荷サブサンプリング回路１２の積分制御スイッチ１２０４・１２０５を制御し、信号ｅｎａｂｌｅ＿ｂは電荷サブサンプリング回路１３の積分制御スイッチ１３０４・１３０５を制御し、信号ｅｎａｂｌｅ＿ｃは電荷サブサンプリング回路１４の積分制御スイッチ１４０４・１４０５を制御する。

信号ｏｕｔ＿ａは電荷サブサンプリング回路１２の出力スイッチ１２１０・１２１１を制御し、信号ｏｕｔ＿ｂは電荷サブサンプリング回路１３の出力スイッチ１３１０・１３１１を制御し、信号ｏｕｔ＿ｃは電荷サブサンプリング回路１４の出力スイッチ１４１０・１４１１を制御する。

信号ｒｅｓｅｔ＿ａは電荷サブサンプリング回路１２のリセットスイッチ１２０６・１２０７を制御し、信号ｒｅｓｅｔ＿ｂは電荷サブサンプリング回路１３のリセットスイッチ１３０６・１３０７を制御し、ｒｅｓｅｔ＿ｃは電荷サブサンプリング回路１４のリセットスイッチ１４０６・１４０７を制御する。

積分期間Ｉｎｔｅｇｒａｔｅの間に、信号ｅｎａｂｌｅが１と０との系列となる一方、信号ｒｅｓｅｔ及び信号ｏｕｔが０となる。出力期間Ｏｕｔの間に、信号ｏｕｔが１となる一方、信号ｅｎａｂｌｅ及び信号ｒｅｓｅｔが０となる。リセット期間Ｒｅｓｅｔの間に、信号ｒｅｓｅｔが１となる一方、信号ｅｎａｂｌｅ及び信号ｏｕｔが０となる。

この例では、３つの電荷サブサンプリング回路（すなわちｍ＝３）を使うため、各信号の周期が３×Ｎ×Ｔｓに設定される。また、この例ではＮ＝５とする。各積分キャパシタに蓄積された電荷を確実に出力キャパシタ１０１・１０２に伝達するために、出力期間Ｏｕｔをできるだけ長くし、また、出力期間Ｏｕｔの後に各積分キャパシタに残存した電荷を確実に除去するために、リセット期間Ｒｅｓｅｔをできるだけ長くすることが好ましい。本実施の形態では、出力期間Ｏｕｔ及びリセット期間ＲｅｓｅｔをそれぞれＮ／２×Ｔｓ（＝０．５×Ｎ／Ｆｓ）に設定し、積分期間Ｉｎｔｅｇｒａｔｅを２×Ｎ×Ｔｓに設定している。一般的には、積分期間Ｉｎｔｅｇｒａｔｅは（ｍ−１）×Ｎ×Ｔｓとなる。

また、上記の期間に合わせるために、信号ｒｅｓｅｔ＿ａ・ｒｅｓｅｔ＿ｂ・ｒｅｓｅｔ＿ｃ及び信号ｏｕｔ＿ａ・ｏｕｔ＿ｂ・ｏｕｔ＿ｃを、それぞれＮ／２×Ｔｓ（＝０．５×Ｎ／Ｆｓ）の間に１になる信号とする。また、信号ｅｎａｂｌｅ＿ａ・ｅｎａｂｌｅ＿ｂ・ｅｎａｂｌｅ＿ｃを、それぞれ２×Ｎ×Ｔｓの間に１と０とを所定シーケンスで交互して、残りのＮ×Ｔｓの間に０となる信号とする。信号ｅｎａｂｌｅ、信号ｒｅｓｅｔ、及び、信号ｏｕｔのそれぞれの基本パターンは同じであり、信号ｅｎａｂｌｅ＿ｂ、信号ｒｅｓｅｔ＿ｂ、及び、信号ｏｕｔ＿ｂは、信号ｅｎａｂｌｅ＿ａ、信号ｒｅｓｅｔ＿ａ、及び、信号ｏｕｔ＿ａをそれぞれよりＮ×Ｔｓ遅延させたものであり、信号ｅｎａｂｌｅ＿ｃ、信号ｒｅｓｅｔ＿ｃ、及び、信号ｏｕｔ＿ｃは、信号ｅｎａｂｌｅ＿ｂ、信号ｒｅｓｅｔ＿ｂ、及び、信号ｏｕｔ＿ｂをそれぞれＮ×Ｔｓ遅延させたものである。

積分期間Ｉｎｔｅｇｒａｔｅにおける信号ｅｎａｂｌｅの１と０とのパターンに対して、ＦＩＲフィルタの特性が決まる。その効果を以下に説明する。

従来技術と同じ解析にすれば、サンプリング期間Ｔｓの間蓄積した電荷は：

ここで、

を無視した。なお、上記の式では、ｚを次式より定義する。

Ｑ_ｏｕｔ（ｆ）の式で書かれたａ_ｋは、信号ｅｎａｂｌｅの値に対して０か１になる。ＭはＦＩＲフィルタの次数である。図６の例では {ａ_０〜ａ_１９}=｛0,0,1,0,0,0,1,1,1,0,1,1,0,1,1,1,0,0,0,1｝である。Ｎ×Ｔｓの間、電荷サブサンプリング回路の＋側と−側とをそれぞれＮ回サンプリングするため、ｇｍ段の出力信号を２×Ｎ回サンプリングすることになる。なお、上述のようにすると、積分期間Ｉｎｔｅｇｒａｔｅは（ｍ−１）×Ｎ×Ｔｓとなるため、ＦＩＲフィルタの次数を次式で計算することができる。

本実施の形態ではＭ＝２０である。つまり、図６のタイミングチャートにおける各信号ｅｎａｂｌｅの０と１とのパターンの個数が積分期間Ｉｎｔｅｇｒａｔｅで２０個であることを意味する。

上記より、出力は次式で表わされる。

ここで、

ＦＩＲフィルタの係数ａ_ｋの値により、図７に示すように妨害波を減衰できる。信号ｅｎａｂｌｅを１とするか０とするかを決定することは、ＦＩＲフィルタの各係数ａ_ｋを１とするか０とするかを決定することであり、ＦＩＲフィルタによるフィルタリング処理において、ＦＩＲフィルタの伝達関数の各項に、１か０かの複数ウェイトから選択したウェイトによるウェイティングを施していることに相当する。図７（ａ）・（ｂ）は前述の図２６（ａ）・（ｂ）と同じであり、図７（ｃ）は本実施の形態によるＦＩＲフィルタのゲイン特性を示す。図７（ｄ）は上記ＦＩＲフィルタにより妨害信号を減衰させた様子を示す。従来と比較すると、本実施の形態では妨害信号の帯域（希望信号帯域に折り返す帯域）全体が大きく減衰していることが分かる。図７（ｅ）は図５の差動出力信号によりベースバンド信号が取り出される様子を示す。

このように、本実施の形態によれば、広帯域の信号からノイズや妨害信号の影響を受けずに簡単にベースバンド信号を得ることができる。

なお、ＦＩＲフィルタによるフィルタリング処理のウェイティングの施し方、すなわちフィルタ係数の設定の仕方は、上記例に限らず、以下のパターンでもよい。
{ａ_０〜ａ_１９}=｛1,0,1,0,1,1,1,1,1,1,0,1,0,1,0,0,0,0,0,0｝
{ａ_０〜ａ_１９}=｛1,0,0,1,1,0,1,1,1,1,0,1,1,0,0,1,0,0,0,0｝
パターンを決めるため、コンピュータのプログラムを使うのは可能である。例えばプログラムにより、ＦＩＲ係数の全てのパターンに対して妨害波の減衰量を計算することにより、減衰量の大きいパターンを検索できる。

また、上記２つのパターンにおいて、右側に０が複数連続するため、上記２つのパターンを右にシフトした下記パターンでも同じ特性（入出力の遅延量は異なる）を得ることができる。
{ａ_０〜ａ_１９}=｛0,1,0,1,0,1,1,1,1,1,1,0,1,0,1,0,0,0,0,0｝
{ａ_０〜ａ_１９}=｛0,0,0,1,0,1,0,1,1,1,1,1,1,0,1,0,1,0,0,0｝
次に、図８（ａ）に、図２に示す電荷サブサンプリングミキサー１のゲイン特性の理論式（上記の式）による計算値、理想素子を使った回路シミュレーション結果を示す。グラフの横軸はヘルツ（Ｈｚ）単位で表示された電荷サブサンプリングミキサー１の出力周波数、縦軸はｄＢ単位で表示されサブサンプリングミキサーのゲインを示す。シミュレーションのパラメータは次のように設定した。

ｇｍ＝１ｍＳ
Ｃｉ＝Ｃｏ＝５００ｐＦ
Ｎ＝５
Ｍ＝２０
{ａ_０〜ａ_１９}=｛0,0,1,0,0,0,1,1,1,0,1,1,0,1,1,1,0,0,0,1｝（図６に示したパターンを使用した）
Ｆｓ＝５０６ＭＨｚ
信号の帯域＝８ＭＨｚ（Ｆｃ＋／−４ＭＨｚ）
上記の周波数パラメータはテレビチューナで使われる仕様より決定した。上記のパラメータにより、５０２〜５１０ＭＨｚにある希望信号に対して、第１妨害信号のキャリア周波数はＦｓ＋Ｆｓ／Ｎとなり、第１妨害信号は６０３．２〜６１１．２ＭＨｚにある。上記の周波数の信号をサブサンプリングミキサーに入力すると、出力は＋／−４ＭＨｚの範囲となる。

本実施の形態のシミュレーション結果である図７（ａ）において、上側のラインとポイントとは希望信号に対するゲインであり、下側のラインとポイントとは妨害信号のゲインである。ラインで示したゲインが上記の式より計算されたゲイン、ポイントはシミュレーションの結果得られたゲインである。＋４ＭＨｚと−４ＭＨｚとにある縦線は信号帯域の縁を示す。希望信号と妨害信号とのゲインの最小差は６０ｄＢ程となって、この値は妨害信号のリジェクション比（Ｕｎｄｅｓｉｒｅｄ Ｒｅｊｅｃｔｉｏｎ Ｒａｔｉｏ、以下ＵＲＲと書く）である。

比較のため、図７（ｂ）に同じパラメータを使用した従来の電荷サブサンプリングミキサーのシミュレーション結果を示す。この場合、ＵＲＲは３０ｄＢ程になる。

アプリケーションの一例を考えると、ＤＶＢ−Ｈ用のレシーバ仕様より、レシーバ全体として必要なＵＲＲは７５ｄＢであるので、従来の電荷サブサンプリングミキサーを使用すると、電荷サブサンプリングミキサーより前段に配置するフィルタによって希望信号から１００ＭＨｚで離れた信号を４５ｄＢ減衰する必要がある。一方、本実施の形態の電荷サブサンプリングミキサーによれば、希望信号から１００ＭＨｚ離れた信号を入力フィルタによって１５ｄＢ減衰するのみでよく、電荷サブサンプリングミキサーより前段に配置するフィルタを実現するのは従来より簡単になるという効果を奏する。

なお、以上は電荷サブサンプリング回路が３つの場合について特に具体例を示して行う説明であったが、これまでの説明から分かるように電荷サブサンプリング回路の数（＝ｍ）は任意でよい。図１（ａ）に、ｍ＝１とした電荷サブサンプリングミキサー５の構成を示す。電荷サブサンプリングミキサー５は、タイミング発生ブロック（制御回路）６と、電荷サブサンプリング回路７と、電流生成回路（電流源）８とを備えている。なお、図１（ａ）では出力端子ＯＵＴに接続される出力キャパシタの図示を省略してある。

電流生成回路８は入力端子ＩＮから入力されるＲＦ信号を、その電圧に応じた電流に変換して出力するものであり、図２のｇｍ段１２０１が一つ備えられているような構成である。タイミング発生ブロック６は、２つの信号グループの信号を発生する。第１の信号グループ９は、図２（ａ）の第１の信号グループ１６と同じような信号であり、第２の信号グループは、図２（ａ）の第２の信号グループ１７のうち一つの電荷サブサンプリング回路に供給される信号と同じような信号である。図１（ｂ）に第２の信号グループ１０が従うシーケンスを示す。記号の意味及びシーケンスは図２（ｂ）のものと同じである。

また、本実施の形態では入力信号（ＲＦ）及びｇｍ段の出力信号とも、シングルエンドの信号を扱う構成について述べてきたが、これらの信号は差動信号でもよい。図９に、このような構成の電荷サブサンプリングミキサーの一部を示す。図９では、入力信号が差動信号であり、これに合わせてｇｍ段１５１が差動入力となっており、また当該ｇｍ段１５１は差動出力となっている。電荷サブサンプリング回路１５２は、ＬＯが１の場合この差動出力の＋側が＋側のｅｎａｂｌｅスイッチに接続されと共にこの差動出力の−側が−側のｅｎａｂｌｅスイッチに接続され、ＬＯが０の場合ｇｍ段の差動出力の＋側が−側のｅｎａｂｌｅスイッチに接続されると共にこの差動出力の−側が＋側のｅｎａｂｌｅスイッチに接続される、ような構成になっている。入力信号を差動信号として入力すると、２次歪及びコモンモードノイズの影響を低減することが可能である。

また、本実施の形態によれば、電流生成回路８・１５などの電流源は、一つの入力信号（ＲＦ）に対して電荷サブサンプリング回路の個数だけ電流の出力を有し、各出力が別々の電荷サブサンプリング回路の入力に接続されるものである。これによれば、電荷サブサンプリング回路が一つまたは複数のいくつであっても、電流源はそれぞれの電荷サブサンプリング回路に入力信号に応じた適切な電流を入力することができる。

また、本実施の形態によれば、電流生成回路８・１５などの電流源は、電流の出力ごとに備えられるｇｍ段によって電流を発生する。従って、各ｇｍ段は、一つの電荷サブサンプリング回路に電流を入力すればよいので、出力容量が小さくて済む。
〔実施の形態２〕
本発明の他の実施の形態について、図１０及び図１１を用いて説明すれば、以下の通りである。なお、前記実施の形態１と同じ機能を有する構成要素には同じ符号を付し、その説明を省略する。

図１０（ａ）に、本実施の形態に係る電荷サブサンプリングミキサー２の構成を示す。電荷サブサンプリングミキサー２は、タイミング発生ブロック（制御回路）２１と、３つの電荷サブサンプリング回路２２〜２４と、電流生成回路（電流源）２５とを備えている。なお、図１０（ａ）では出力端子ＯＵＴに接続される出力キャパシタの図示を省略してある。

タイミング発生ブロック２１は、図２のタイミング発生ブロック１１と同じであり、第１の信号グループ１６と第２の信号グループ１７とを発生する。図１０（ｂ）に、第２の信号グループ１７が従うシーケンスを示す。記号の意味及びシーケンスは図２（ｂ）と同じである。電荷サブサンプリング回路２２〜２４は、図２の電荷サブサンプリング回路１２〜１４と同じである。電流生成回路２５は、ｇｍ段２５０１を一つだけ備えている。３つの電荷サブサンプリング回路２２〜２４は並列に接続されて、ｇｍ段２５０１の出力を共通に入力としている。

図１１は、電荷サブサンプリングミキサー２の詳細な構成例を示す回路図である。図１１に示すように、各電荷サブサンプリング回路２２〜２４は、図５と同様、信号ＬＯ及びｎＬＯにより制御された入力スイッチと、信号ｅｎａｂｌｅにより制御された積分制御スイッチと、信号ｒｅｓｅｔにより制御されたリセットスイッチと、積分キャパシタと、信号ｏｕｔにより制御された出力スイッチとを備えている。

信号ＬＯは電荷サブサンプリング回路２２〜２４の全ての＋側の入力スイッチ２２０２・２３０２・２４０２を制御し、信号ｎＬＯは電荷サブサンプリング回路２２〜２４の全ての−側の入力スイッチ２２０３・２３０３・２４０３を制御する。

信号ｅｎａｂｌｅ＿ａは電荷サブサンプリング回路２２の積分制御スイッチ２２０４・２２０５を制御し、信号ｅｎａｂｌｅ＿ｂは電荷サブサンプリング回路２３の積分制御スイッチ２３０４・２３０５を制御し、信号ｅｎａｂｌｅ＿ｃは電荷サブサンプリング回路２４の積分制御スイッチ２４０４・２４０５を制御する。

信号ｏｕｔ＿ａは電荷サブサンプリング回路２２の出力スイッチ２２１０・２２１１を制御し、信号ｏｕｔ＿ｂは電荷サブサンプリング回路２３の出力スイッチ２３１０・２３１１を制御し、信号ｏｕｔ＿ｃは電荷サブサンプリング回路１４の出力スイッチ２４１０・２４１１を制御する。

信号ｒｅｓｅｔ＿ａは電荷サブサンプリング回路２２のリセットスイッチ２２０６・２２０７を制御し、信号ｒｅｓｅｔ＿ｂは電荷サブサンプリング回路２３のリセットスイッチ２３０６・２３０７を制御し、ｒｅｓｅｔ＿ｃは電荷サブサンプリング回路２４のリセットスイッチ２４０６・２４０７を制御する。

また、Ｏｕｔ＋の出力端子に出力キャパシタ２０１が、Ｏｕｔ−の出力端子に出力キャパシタ２０２が接続されている。出力信号はＯｕｔ＋出力端子とＯｕｔ−出力端子との電圧差（差動信号）として出力される。

本実施の形態におけるスイッチングタイミングを図６に示したパターンと同じようなパターンにすると、実施の形態１と同じような効果が得られる。また、本実施の形態では、ｇｍ段を一つだけ使用するため、回路規模を小さくすることができるとともに、実施の形態１よりもパスのマッチングが高くなる効果がある。回路を製作するとき、設計されたサイズと異なる場合があるため、各パスが少し違っている。例えば、２つのｇｍ段を使うと、各トランスコンダクタンスが異なって、その効果がパスのミスマッチとなる。
〔実施の形態３〕
本発明のさらに他の実施の形態について、図１２及び図１３を用いて説明すれば、以下の通りである。なお、前記実施の形態１及び２と同じ機能を有する構成要素には同じ符号を付し、その説明を省略する。

図１２に、本実施の形態に係る電荷サブサンプリングミキサーの構成の一部を示す。この電荷サブサンプリングミキサーは、ｇｍ段３２０１及び電荷サブサンプリング回路３２を、実施の形態１の図５の構成のように３つ並列に接続した状態で備えている。３つのｇｍ段３２０１で電流生成回路（電流源）が構成されている。その他、タイミング発生ブロック（制御回路）として、図２のタイミング発生ブロック１１と類似のものを備えている。

ｇｍ段３２０１は入力信号（ＲＦ）の電圧に比例する電流を生成する。電荷サブサンプリング回路３２は、入力スイッチ（第Ｂ１スイッチ）３２０２を含み、当該入力スイッチ３２０２を介してｇｍ段３２０１の出力と接続される＋側パスと、入力スイッチ（第Ｂ２スイッチ）３２０３を含み、当該入力スイッチを介してｇｍ段３２０１の出力と接続される−側パスとを備えている。さらに、＋側パスは、入力スイッチ３２０２と＋出力端子３２２０との間に並列に設けられた第１＋側パスと第２＋側パスとを備えており、−側パスは、入力スイッチ３２０３と−出力端子３２２１との間に並列に設けられた第１−側パスと第２−側パスとを備えている。

第１＋側パスは、入力側から出力側へ向かって順に、第１積分制御スイッチ（第Ｂ３スイッチ）３２０５と、第１リセットスイッチ（第Ｂ４スイッチ）３２０９と、第１積分キャパシタ（第１キャパシタ）３２１３と、第１出力スイッチ（第Ｂ５スイッチ）３２１７とを備えている。ただし、第１積分制御スイッチ３２０５と、第１出力スイッチ３２１７とは、第１＋側パス上に直列に接続され、第１リセットスイッチ３２０９と第１積分キャパシタ３２１３とはそれぞれ、第１積分制御スイッチ３２０５と第１出力スイッチ３２１７との間と、ＧＮＤ（第１基準電圧）との間に接続されている。なお、第１リセットスイッチ３２０９と、第１積分キャパシタと３２１３とは、位置が入れ替わってもよい。

第２＋側パスは、入力側から出力側へ向かって順に、第２積分制御スイッチ（第Ｂ６スイッチ）３２０４と、第２リセットスイッチ（第Ｂ７スイッチ）３２０８と、第２積分キャパシタ（第２キャパシタ）３２１２と、第２出力スイッチ（第Ｂ８スイッチ）３２１６とを備えている。ただし、第２積分制御スイッチ３２０４と、第２出力スイッチ３２１６とは、第２＋側パス上に直列に接続され、第２リセットスイッチ３２０８と第２積分キャパシタ３２１２とはそれぞれ、第２積分制御スイッチ３２０４と第２出力スイッチ３２１６との間と、ＧＮＤ（第２基準電圧）との間に接続されている。なお、第２リセットスイッチ３２０８と、第２積分キャパシタ３２１２とは、位置が入れ替わってもよい。

第１−側パスは、入力側から出力側へ向かって順に、第１積分制御スイッチ（第Ｂ９スイッチ）３２０６と、第１リセットスイッチ（第Ｂ１０スイッチ）３２１０と、第１積分キャパシタ（第３キャパシタ）３２１４と、第１出力スイッチ（第Ｂ１１スイッチ）３２１８とを備えている。ただし、第１積分制御スイッチ３２０６と、第１出力スイッチ３２１８とは、第１−側パス上に直列に接続され、第１リセットスイッチ３２１０と第１積分キャパシタ３２１４とはそれぞれ、第１積分制御スイッチ３２０６と第１出力スイッチ３２１８との間と、ＧＮＤ（第３基準電圧）との間に接続されている。なお、第１リセットスイッチ３２１０と、第１積分キャパシタ３２１４とは、位置が入れ替わってもよい。

第２−側パスは、入力側から出力側へ向かって順に、第２積分制御スイッチ（第Ｂ１２スイッチ）３２０７と、第２リセットスイッチ（第Ｂ１３スイッチ）３２１１と、第２積分キャパシタ（第４キャパシタ）３２１５と、第２出力スイッチ（第Ｂ１４スイッチ）３２１９とを備えている。ただし、第２積分制御スイッチ３２０７と、第２出力スイッチ３２１９とは、第２−側パス上に直列に接続され、第２リセットスイッチ３２１１と第２積分キャパシタ３２１５とはそれぞれ、第２積分制御スイッチ３２０７と第２出力スイッチ３２１９との間と、ＧＮＤ（第４基準電圧）との間に接続されている。なお、第２リセットスイッチ３２１９と、第２積分キャパシタ３２１５とは、位置が入れ替わってもよい。

第１出力スイッチ３２１７及び第２出力スイッチ３２１６がオン状態になると、第１積分キャパシタ３２１３及び第２積分キャパシタ３２１６が＋出力端子３２２０に接続される。同じように、第１出力スイッチ３２１８及び第２出力スイッチ３２１９がオン状態になると、第１積分キャパシタ３２１４及び第２積分キャパシタ３２１５が−出力端子３２２１に接続される。出力信号は＋出力端子３２２０と−出力端子３２２１の電圧差（差動信号）として出力される。

図１３に、本実施の形態の制御信号のタイミング図の一例を示す。

なお、本実施の形態では、以下の信号ＬＯを第１矩形信号、信号ｎＬＯを第２矩形信号、信号ｅｎａｂｌｅ１を第Ｂ１デジタル信号、信号ｅｎａｂｌｅ２を第Ｂ２デジタル信号、信号ｏｕｔを第Ｂ３デジタル信号、信号ｒｅｓｅｔを第Ｂ４デジタル信号とする。

実施の形態１と異なるのは、一つの電荷サブサンプリング回路に２つの信号ｅｎａｂｌｅ１及びｅｎａｂｌｅ２があることである。信号ＬＯは入力スイッチ３２０２を制御し、信号ｎＬＯは入力スイッチ３２０３を制御する。信号ｅｎａｂｌｅ１は第１積分制御スイッチ３２０５・３２０６を制御し、信号ｅｎａｂｌｅ２は第２積分制御スイッチ３２０４・３２０７を制御する。信号ｅｎａｂｌｅ１と信号ｅｎａｂｌｅ２とは同時に１にならないようにし、第１積分キャパシタ３２１３・３２１４と第２積分キャパシタ３２１２・３２１５とを異なる値に設定すれば、ＦＩＲの係数を３値に切り替えることができる。第１積分キャパシタ３２１３・３２１４の容量をＣｉ、第２積分キャパシタ３２１２・３２１５の容量をＣｉ／ｋに設定すると、ＦＩＲの係数が０、１、及びｋの中から選べる。この場合、ＦＩＲフィルタによるフィルタリング処理において、各項に、１か０かｋかの複数ウェイトから選択したウェイトによるウェイティングを施すことになる。

この他、信号ｒｅｓｅｔは第１リセットスイッチ３２０９・３２１０及び第２リセットスイッチ３２０８・３２１１を制御し、信号ｏｕｔは第１出力スイッチ３２１７・３２１８及び第２出力スイッチ３２１６・３２１９を制御する。そして以上の信号が３つの電荷サブサンプリング回路のそれぞれに応じて設けられており、ａ、ｂ、ｃで区別される。

本実施の形態によれば、使えるＦＩＲフィルタの係数が増えるため、アプリケーションのための適切なＦＩＲフィルタを実現しやすい。

また、積分キャパシタの個数を増加させたことより、実現できる係数の値を増加させることが可能である。

また、実施の形態２のようにｇｍ段を一つだけ使用することも可能である。
〔実施の形態４〕
本発明のさらに他の実施の形態について、図１４及び図１５を用いて説明すれば、以下の通りである。なお、前記実施の形態１ないし３と同じ機能を有する構成要素には同じ符号を付し、その説明を省略する。

図１４に、本実施の形態に係る電荷サブサンプリングミキサーの構成の一部を示す。この電荷サブサンプリングミキサーは、ｇｍ段４２０１及び電荷サブサンプリング回路４２を、実施の形態１の図５の構成のように３つ並列に接続した状態で備えている。３つのｇｍ段４２０１で電流生成回路（電流源）が構成されている。その他、タイミング発生ブロック（制御回路）として、図２のタイミング発生ブロック１１と類似のものを備えている。

ｇｍ段４２０１は入力信号（ＲＦ）の電圧に比例する電流を生成する。電荷サブサンプリング回路４２は、入力スイッチ（第Ｃ１スイッチ）４２０２及び入力スイッチ（第Ｃ２スイッチ）４２０３と、入力スイッチ４２０２を介してｇｍ段４２０１の出力と接続される第１＋側パス及び第２−側パスと、入力スイッチ４２０３を介してｇｍ段４２０１の出力と接続される第１−側パス及び第２＋側パスとを備えている。

第１＋側パスは、入力スイッチ４２０２と＋出力端子４２１２との間に、入力側から出力側へ向かって順に、第１積分制御スイッチ（第Ｃ３スイッチ）４２０４と、リセットスイッチ（第Ｃ４スイッチ）４２０６と、積分キャパシタ（第１キャパシタ）４２０８と、出力スイッチ（第Ｃ５スイッチ）４２１０とを備えている。ただし、第１積分制御スイッチ４２０４と、出力スイッチ４２１０とは第１＋側パス上に直列に接続され、リセットスイッチ４２０６と積分キャパシタ４２０８とはそれぞれ、第１積分制御スイッチ４２０２と出力スイッチ４２１０との間と、ＧＮＤ（第１基準電圧）との間に接続されている。なお、リセットスイッチ４２０６と、積分キャパシタ４２０８とは、位置が入れ替わってもよい。

第１−側パスは、入力スイッチ４２０３と−出力端子４２１３との間に、入力側から出力側へ向かって順に、第１積分制御スイッチ（第Ｃ６スイッチ）４２０５と、リセットスイッチ（第Ｃ７スイッチ）４２０７と、積分キャパシタ（第２キャパシタ）４２０９と、出力スイッチ（第Ｃ８スイッチ）４２１１とを備えている。ただし、第１積分制御スイッチ４２０５と、出力スイッチ４２１１とは第１−側パス上に直列に接続され、リセットスイッチ４２０７と積分キャパシタ４２０９とはそれぞれ、第１積分制御スイッチ４２０５と出力スイッチ４２１１との間と、ＧＮＤ（第２基準電圧）との間に接続されている。なお、リセットスイッチ４２０７と、積分キャパシタ４２０９とは、位置が入れ替わってもよい。

第２＋側パスは、入力スイッチ４２０３と＋出力端子４２１２との間に、入力側から出力側へ向かって順に、第２積分制御スイッチ（第Ｃ１０スイッチ）４２１５と、リセットスイッチ４２０６と、積分キャパシタ４２０８と、出力スイッチ４２１０とを備えている。リセットスイッチ４２０６と、積分キャパシタ４２０８と、出力スイッチ４２１０とは、第１＋側パスと共有されている。第２積分制御スイッチ４２１５と、出力スイッチ４２１０とは、第２＋側パス上に直列に接続されている。

第２−側パスは、入力スイッチ４２０２と−出力端子４２１２との間に、入力側から出力側へ向かって順に、第２積分制御スイッチ（第Ｃ９スイッチ）４２１４と、リセットスイッチ４２０７と、積分キャパシタ４２０９と、出力スイッチ４２１１とを備えている。第２積分制御スイッチ４２１４と、リセットスイッチ４２０７と、積分キャパシタ４２０９と、出力スイッチ４２１１とは、第１−側パスと共有されている。第２積分制御スイッチ４２１４と、出力スイッチ４２１１とは、第２−側パス上に直列に接続されている。

なお、積分キャパシタ４２０８・４２０９の容量をＣｉとする。

出力スイッチ４２１０がオン状態になると、積分キャパシタ４２０８が＋出力端子４２１２に接続される。同じように、出力スイッチ４２１１がオン状態になると、積分キャパシタ４２０９が−出力端子４２１３に接続される。出力信号は＋出力端子４２１２と−出力端子４２１３の電圧差（差動信号）として出力される。

図１５は本実施の形態における制御信号のタイミング図の一例である。

なお、本実施の形態では、以下の信号ＬＯを第１矩形信号、信号ｎＬＯを第２矩形信号、信号ｅｎａｂｌｅ＋を第Ｃ１デジタル信号、信号ｅｎａｂｌｅ−を第Ｃ２デジタル信号、信号ｏｕｔを第Ｃ３デジタル信号、信号ｒｅｓｅｔを第Ｃ４デジタル信号とする。

実施の形態１と異なるのは、一つの電荷サブサンプリング回路に２つの信号ｅｎａｂｌｅ＋及びｅｎａｂｌｅ−があることである。信号ｅｎａｂｌｅ＋と信号ｅｎａｂｌｅ−とは同時に１にならないようにする。信号ｅｎａｂｌｅ＋を１にすると、第１積分制御スイッチ４２０４・４２０５がオン状態になって、ＦＩＲフィルタの係数が＋１となる。逆に、信号ｅｎａｂｌｅ−を１にすると、第２積分制御スイッチ４２１４・４２１５がオン状態になって、ＦＩＲフィルタの係数が−１となる。また、両方を０にすると、ＦＩＲフィルタの係数が０となって、全部合わせて３つのＦＩＲフィルタ係数が作れる。

本実施の形態によれば、使えるＦＩＲフィルタの係数が増えるため、アプリケーションのための適切なＦＩＲフィルタを実現できる。

また、実施の形態２のようにｇｍ段を一つだけ使用することも可能である。

また、実施の形態３と本実施の形態とを合わせることも可能である。
〔実施の形態５〕
本発明のさらに他の実施の形態について、図１６及び図１７を用いて説明すれば、以下の通りである。なお、前記実施の形態１ないし４と同じ機能を有する構成要素には同じ符号を付し、その説明を省略する。

図１６に、本実施の形態に係る電荷サブサンプリングミキサーの構成の一部を示す。この電荷サブサンプリングミキサーは、ｇｍ段５２０１及び電荷サブサンプリング回路５２を、実施の形態１の図５の構成のように３つ並列に接続した状態で備えている。３つのｇｍ段５２０１で電流生成回路（電流源）が構成されている。その他、タイミング発生ブロック（制御回路）として、図２のタイミング発生ブロック１１と類似のものを備えている。

ｇｍ段５２０１は入力信号（ＲＦ）の電圧に比例する電流を生成する。電荷サブサンプリング回路５２は、＋側パスと−側パスとを備えている。

＋側パスは、入力側から出力側へ向かって順に、入力スイッチ（第Ｄ１スイッチ）５２０２と、積分制御スイッチ（第Ｄ２スイッチ）５２０４と、リセットスイッチ（第Ｄ３スイッチ）５２０６と、積分キャパシタ（第１キャパシタ）５２０８と、出力スイッチ（第Ｄ４スイッチ）５２１０とを備えている。ただし、入力スイッチ５２０２と、積分制御スイッチ５２０４と、出力スイッチ５２１０とは＋側パス上に直列に接続され、リセットスイッチ５２０６と積分キャパシタ５２０８とはそれぞれ、積分制御スイッチ５２０４と出力スイッチ５２１０との間と、ＧＮＤ（第１基準電圧）との間に接続されている。なお、リセットスイッチ５２０６と、積分キャパシタ５２０８とは、位置が入れ替わってもよい。

−側パスは、入力側から出力側へ向かって順に、入力スイッチ（第Ｄ５スイッチ）５２０３と、積分制御スイッチ（第Ｄ６スイッチ）５２０５と、リセットスイッチ（第Ｄ７スイッチ）５２０７と、積分キャパシタ（第２キャパシタ）５２０９と、出力スイッチ（第Ｄ８スイッチ）５２１１とを備えている。ただし、入力スイッチ５２０３と、積分制御スイッチ５２０５と、出力スイッチ５２１１とは−側パス上に直列に接続され、リセットスイッチ５２０７と積分キャパシタ５２０９とはそれぞれ、積分制御スイッチ５２０５と出力スイッチ５２１１との間と、ＧＮＤ（第２基準電圧）との間に接続されている。なお、リセットスイッチ５２０７と、積分キャパシタ５２０９とは、位置が入れ替わってもよい。

なお、積分キャパシタ５２０８・５２０９の容量をＣｉとする。

出力スイッチ５２１０がオン状態になると、積分キャパシタ５２０８が＋出力端子５２１２に接続される。同じように、出力スイッチ５２１１がオン状態になると、積分キャパシタ５２０９が−出力端子５２１３に接続される。出力信号は＋出力端子５２１２と−出力端子５２１３の電圧差（差動信号）として出力される。

上記電荷サブサンプリング回路５２は、図２に示した電荷サブサンプリング回路１２と同じ構成であり、異なるのは積分制御スイッチ５２０４と積分制御スイッチ５２０５との制御信号を分けることである。それについて以下に説明する。

本実施の形態の制御信号のタイミング図の一例を図１７に示す。

なお、本実施の形態では、以下の信号ＬＯを第１矩形信号、信号ｎＬＯを第２矩形信号、信号ｅｎａｂｌｅ１を第Ｄ１デジタル信号、信号ｅｎａｂｌｅ２を第Ｄ２デジタル信号、信号ｏｕｔを第Ｄ３デジタル信号、信号ｒｅｓｅｔを第Ｄ４デジタル信号とする。

実施の形態１と異なるのは、一つの電荷サブサンプリング回路に２つの信号ｅｎａｂｌｅ１及びｅｎａｂｌｅ２があることである。各信号ｅｎａｂｌｅの最小１期間をＴｓと設定する。信号ＬＯが１のときの信号ｅｎａｂｌｅ１の値から、ＦＩＲフィルタの奇数係数（ａ_１，ａ_３など）が決まる。信号ｎＬＯが１のときの信号ｅｎａｂｌｅ２の値から、ＦＩＲフィルタの偶数係数（ａ_０，ａ_２など）が決まる。

本実施の形態によれば、実施の形態１と同じＦＩＲフィルタを実現できる。また、信号ｅｎａｂｌｅ１・ｅｎａｂｌｅ２の最小期間を実施の形態１ないし４の２倍（＝２×Ｔｓ／２）というように長くしたことより、信号の最小期間と信号の立ち上がり（立ち下り）期間との比が大きくなるため、積分キャパシタへの充電誤差が小さくなり、電荷サブサンプリング回路の実現が容易になる。

また、実施の形態２のようにｇｍ段を一つだけ使用することも可能である。
〔実施の形態６〕
本発明のさらに他の実施の形態について、図１８及び図１９を用いて説明すれば、以下の通りである。なお、前記実施の形態１ないし５と同じ機能を有する構成要素には同じ符号を付し、その説明を省略する。

図１８に、本実施の形態に係る電荷サブサンプリングミキサーの構成の一部を示す。この電荷サブサンプリングミキサーは、ｇｍ段６２０１及び電荷サブサンプリング回路６２を、実施の形態１の図５の構成のように３つ並列に接続した状態で備えている。３つのｇｍ段６２０１で電流生成回路（電流源）が構成されている。その他、タイミング発生ブロック（制御回路）として、図２のタイミング発生ブロック１１と類似のものを備えている。

ｇｍ段６２０１は入力信号（ＲＦ）の電圧に比例する電流を生成する。電荷サブサンプリング回路６２は、＋側パスと−側パスとを備えている。

＋側パスは、入力側から出力側へ向かって順に、積分制御スイッチ（第Ｅ１スイッチ）６２０４と、リセットスイッチ（第Ｅ２スイッチ）６２０６と、積分キャパシタ（第１キャパシタ）６２０８と、出力スイッチ（第Ｅ３スイッチ）６２１０とを備えている。ただし、積分制御スイッチ６２０４と、出力スイッチ６２１０とは＋側パス上に直列に接続され、リセットスイッチ６２０６と積分キャパシタ６２０８とはそれぞれ、積分制御スイッチ６２０４と出力スイッチ６２１０との間と、ＧＮＤ（第１基準電圧）との間に接続されている。なお、リセットスイッチ６２０６と、積分キャパシタ６２０８とは、位置が入れ替わってもよい。

−側パスは、入力側から出力側へ向かって順に、積分制御スイッチ（第Ｅ４スイッチ）６２０５と、リセットスイッチ（第Ｅ５スイッチ）６２０７と、積分キャパシタ（第２キャパシタ）６２０９と、出力スイッチ（第Ｅ６スイッチ）６２１１とを備えている。ただし、積分制御スイッチ６２０５と、出力スイッチ６２１１とは−側パス上に直列に接続され、リセットスイッチ６２０７と積分キャパシタ６２０９とはそれぞれ、積分制御スイッチ６２０５と出力スイッチ６２１１との間と、ＧＮＤ（第２基準電圧）との間に接続されている。なお、リセットスイッチ６２０７と、積分キャパシタ６２０９とは、位置が入れ替わってもよい。

なお、積分キャパシタ６２０８・６２０９の容量をＣｉとする。

出力スイッチ６２１０がオン状態になると、積分キャパシタ６２０８が＋出力端子６２１２に接続される。同じように、出力スイッチ６２１１がオン状態になると、積分キャパシタ６２０９が−出力端子６２１３に接続される。出力信号は＋出力端子６２１２と−出力端子６２１３の電圧差（差動信号）として出力される。

本実施の形態における制御信号のタイミング図の一例を図１９に示す。

なお、本実施の形態では、以下の信号ｅｎａｂｌｅ１を第Ｅ１デジタル信号、信号ｅｎａｂｌｅ２を第Ｅ２デジタル信号、信号ｏｕｔを第Ｅ３デジタル信号、信号ｒｅｓｅｔを第Ｅ４デジタル信号とする。

実施の形態１と異なるのは、信号ＬＯ・ｎＬＯがなく（すなわちタイミング発生ブロックは前記第１の信号グループを発生せず）、かつ、一つの電荷サブサンプリング回路に２つの信号ｅｎａｂｌｅ１及びｅｎａｂｌｅ２があることである。

実施の形態１と本実施の形態とで同じＦＩＲフィルタを実現するとき、次の関係がある。
ｅｎａｂｌｅ１ ＝ ＬＯ ＡＮＤ ｅｎａｂｌｅ
ｅｎａｂｌｅ２ ＝ ｎＬＯ ＡＮＤ ｅｎａｂｌｅ
この式で左の方は本実施の形態の信号、右の方は実施の形態１の信号である。つまり、本実施の形態では、実施の形態１の入力スイッチ１２０２と積分制御スイッチ１２０４とを組み合わせ、また、入力スイッチ１２０３と積分制御スイッチ１２０５とを組み合わせている。スイッチを組み合わせることより、電荷サブサンプリング回路６２をｇｍ段６２０１の出力に接続するスイッチが積分制御スイッチ６２０４・６２０５のみとなる。従って、スイッチの数が減少し、スイッチの寄生容量及び抵抗が小さくなるとともに、回路面積を小さくすることができる。
〔実施の形態７〕
本発明のさらに他の実施の形態について、図２０を用いて説明すれば、以下の通りである。

図２０は、前記実施の形態１ないし６で説明した電荷サブサンプリングミキサーを用いて作られるテレビチューナの構成例のブロック図である。図２０のチューナ７０は、アンテナ７１と、ＲＦフロントエンド７７内でアンテナ７１より受信された信号を増幅するＬＮＡ７２（Ｌｏｗ Ｎｏｉｓｅ Ａｍｐｌｉｆｉｅｒ）と、ＲＦフロントエンド７７内で妨害信号を減衰するＲＦバンドパスフィルタ７３と、本発明による電荷サブサンプリングミキサー（例えば電荷サブサンプリングミキサー１とする）と、アナログベースバンド信号処理部７８内のローパスフィルタ７４と、アナログベースバンド信号処理部７８内でアナログ信号をデジタル信号に変換するＡＤＣ７５と、デジタル信号を処理するＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）またはマイクロプロセッサ７６とから構成される。また、ＤＳＰまたはマイクロプロセッサ７６から電荷サブサンプリングミキサー１へ出力をフィードバックすることより、電荷サブサンプリングミキサー１の周波数、タイミングパターンなどを、受信した信号に対して制御することが可能である。

本発明は、テレビチューナなどの広帯域の信号を受信する機器に好適に使用することができる。

（ａ）は本発明の第１の実施形態に係る第１のミキサーの構成を示すブロック図、（ｂ）は該ミキサーのタイミング発生ブロックが発生する信号の期間を説明する図である。 （ａ）は本発明の第１の実施形態に係る第２のミキサーの構成を示すブロック図、（ｂ）は該ミキサーのタイミング発生ブロックが発生する信号の期間を説明する図である。 図１（ａ）及び図２（ａ）のミキサーが備える電荷サブサンプリング回路の構成を示す回路図である。 図１（ａ）及び図２（ａ）のミキサーが備えるｇｍ段の構成を示す回路図である。 図２（ａ）のミキサーを電荷サブサンプリング回路の詳細構成図を用いて示す回路ブロック図である。 図２（ａ）のミキサーの各信号のタイミングを示すタイミングチャートである。 （ａ）ないし（ｅ）は、図２（ａ）のミキサーにより妨害信号を減衰させている状態を説明するスペクトル図及びＦＩＲフィルタのゲイン特性図である。 （ａ）は図２（ａ）のミキサーにより得られる信号のゲイン特性を示す図、（ｂ）は従来のミキサーにより得られる信号のゲイン特性を示す図である。 入力信号が差動信号である場合のミキサーの構成の一部を示す回路ブロック図である。 （ａ）は本発明の第２の実施形態に係るミキサーの構成を示すブロック図、（ｂ）は該ミキサーのタイミング発生ブロックが発生する信号の期間を説明する図である。 図１０のミキサーを電荷サブサンプリング回路の詳細構成図を用いて示す回路ブロック図である。 本発明の第３の実施形態に係るミキサーが備える電荷サブサンプリング回路の構成を示す回路ブロック図である。 図１２のミキサーの各信号のタイミングを示すタイミングチャートである。 本発明の第３の実施形態に係るミキサーが備える電荷サブサンプリング回路の構成を示す回路ブロック図である。 図１４のミキサーの各信号のタイミングを示すタイミングチャートである。 本発明の第４の実施形態に係るミキサーが備える電荷サブサンプリング回路の構成を示す回路ブロック図である。 図１６のミキサーの各信号のタイミングを示すタイミングチャートである。 本発明の第５の実施形態に係るミキサーが備える電荷サブサンプリング回路の構成を示す回路ブロック図である。 図１８のミキサーの各信号のタイミングを示すタイミングチャートである。 第１〜第５の実施形態のミキサーを備えたチューナの構成を示すブロック図である。 従来技術を示すものであり、ミキサーの構成を示す回路ブロック図である。 図２１のミキサーの各信号のタイミングを説明するタイミングチャートである。 図２１のミキサーの電荷蓄積の様子を説明するタイミングチャートである。 図２２の信号ＬＯの基本波形を説明する波形図である。 （ａ）ないし（ｅ）は、図２１のミキサーによりノイズを減衰させている状態を説明するスペクトル図及びＦＩＲフィルタのゲイン特性図である。 （ａ）ないし（ｅ）は、図２１のミキサーでは妨害信号を十分に減衰させることができない状態を説明するスペクトル図及びＦＩＲフィルタのゲイン特性図である。

符号の説明

１、５ ミキサー
８、１５，２５
電流生成回路（電流源）
７、１２、１３、１４、２２、２３、２４、３２、４２、５２、６２、１５２
電荷サブサンプリング回路
１５１、１２０１、１３０１、１４０１、２５０１、３２０１、４２０１、５２０１、６２０１
トランスコンダクタンス段

Claims (12)

1. キャリアがベースバンド信号によって変調されてなる信号を入力信号とし、前記入力信号から前記ベースバンド信号を復調するミキサーであって、
   前記入力信号の電圧に比例して電流を発生する電流源と、前記電流源により発生した電流を入力とする電荷サブサンプンリング回路と、前記電荷サブサンプンリング回路による前記電流のサンプリングを制御する信号を発生する制御回路とを備え、
   前記電荷サブサンプリング回路が、前記制御回路による前記サンプリングの制御で、前記入力信号から前記キャリアの周波数のＮ倍（Ｎは１より大きい整数）低い帯域に離散時間信号を生成し、前記離散時間信号の生成に伴い、前記電流を形成する電荷の積分処理で実現するＦＩＲフィルタによりフィルタリング処理を行うミキサーにおいて、
   前記電荷サブサンプンリング回路は、
   前記サンプリングを前記キャリアの周波数と等しいサンプリング周波数で行い、
   前記積分処理において、前記ＦＩＲフィルタの伝達関数の各項に、複数ウェイトから選択したウェイトによるウェイティングを施すことを特徴とするミキサー。
2. 前記電流源は、一つの前記入力信号に対して前記電荷サブサンプリング回路の個数だけ前記電流の出力を有し、各前記出力が別々の前記電荷サブサンプリング回路の入力に接続されていることを特徴とする請求項１に記載のミキサー。
3. 前記電流源は、前記出力ごとに備えられるトランスコンダクタンス段によって前記電流を発生することを特徴とする請求項２に記載のミキサー。
4. 前記電流源は、各前記出力に共通に備えられる一つのトランスコンダクタンス段によって前記電流を発生することを特徴とする請求項２に記載のミキサー。
5. 前記電荷サブサンプリング回路は、前記電流源の出力と接続される、差動出力の＋側パスと−側パスとを備え、
   前記＋側パスは、入力側から出力側に向かって順に直列に接続された第Ａ１スイッチと第Ａ２スイッチと第Ａ４スイッチと、前記第Ａ２スイッチと前記第Ａ４スイッチとの間と、第１基準電圧の箇所との間にそれぞれ接続された、第Ａ３スイッチと第１キャパシタとを備え、
   前記−側パスは、入力側から出力側に向かって順に直列に接続された第Ａ５スイッチと第Ａ６スイッチと第Ａ８スイッチと、前記第Ａ６スイッチと前記第Ａ８スイッチとの間と、第２基準電圧の箇所との間にそれぞれ接続された、第Ａ７スイッチと第２キャパシタとを備え、
   前記キャリアの周波数＝前記サンプリング周波数＝Ｆｓ、前記電荷サブサンプリング回路の個数をｍとして、
   前記第Ａ１スイッチは周波数がＦｓの第１矩形信号でＯＮ／ＯＦＦが制御され、前記第Ａ５スイッチは前記第１矩形信号と位相が１８０°異なる第２矩形信号でＯＮ／ＯＦＦが制御され、
   前記第Ａ２スイッチ及び前記第Ａ６スイッチは周期がＮ×ｍ／Ｆｓの第Ａ１デジタル信号でＯＮ／ＯＦＦが制御され、
   前記第Ａ４スイッチ及び前記第Ａ８スイッチは周期がＮ×ｍ／Ｆｓの第Ａ２デジタル信号でＯＮ／ＯＦＦが制御され、
   前記第Ａ３スイッチ及び前記第Ａ７スイッチは周期がＮ×ｍ／Ｆｓの第Ａ３デジタル信号でＯＮ／ＯＦＦが制御され、
   前記第Ａ１〜第Ａ３デジタル信号の１周期の間に合計が前記周期となる期間Ｔ１、Ｔ２、及びＴ３が順に設けられ、
   前記期間Ｔ１の間に、前記第Ａ１デジタル信号が１と０との系列となる一方、前記第Ａ２デジタル信号及び前記第Ａ３デジタル信号が０となり、
   前記期間Ｔ２の間に、前記第Ａ２デジタル信号が１となる一方、前記第Ａ１デジタル信号及び前記第Ａ３デジタル信号が０となり、
   前記期間Ｔ３の間に、前記第Ａ３デジタル信号が１となる一方、前記第Ａ１デジタル信号及び前記第Ａ４デジタル信号が０となることを特徴とする請求項１に記載のミキサー。
6. 前記電荷サブサンプリング回路は、第Ｂ１スイッチを含み、前記第Ｂ１スイッチを介して前記電流源の出力と接続される差動出力の＋側パスと、第Ｂ２スイッチを含み、前記第Ｂ２スイッチを介して前記電流源の出力と接続される−側パスとを備え、
   前記＋側パスは、前記第Ｂ１スイッチと前記差動出力の＋出力端子との間に並列に設けられた第１＋側パスと第２＋側パスとを備え、
   前記−側パスは、前記第Ｂ２スイッチと前記差動出力の−出力端子との間に並列に設けられた第１−側パスと第２−側パスとを備え、
   前記第１＋側パスは、入力側から出力側に向かって順に直列に接続された第Ｂ３スイッチと第Ｂ５スイッチと、前記第Ｂ３スイッチと前記第Ｂ５スイッチとの間と、第１基準電圧の箇所との間にそれぞれ接続された、第Ｂ４スイッチと第１キャパシタとを備え、
   前記第２＋側パスは、入力側から出力側に向かって順に直列に接続された第Ｂ６スイッチと第Ｂ８スイッチと、前記第Ｂ６スイッチと前記第Ｂ８スイッチとの間と、第２基準電圧の箇所との間にそれぞれ接続された、第Ｂ７スイッチと第２キャパシタとを備え、
   前記第１−側パスは、入力側から出力側に向かって順に直列に接続された第Ｂ９スイッチと第Ｂ１１スイッチと、前記第Ｂ９スイッチと前記第Ｂ１１スイッチとの間と、第３基準電圧の箇所との間にそれぞれ接続された、第Ｂ１０スイッチと第３キャパシタとを備え、
   前記第２−側パスは、入力側から出力側に向かって順に直列に接続された第Ｂ１２スイッチと第Ｂ１４スイッチと、前記第Ｂ１２スイッチと前記第Ｂ１４スイッチとの間と、第４基準電圧の箇所との間にそれぞれ接続された、第Ｂ１３スイッチと第４キャパシタとを備え、
   前記キャリアの周波数＝前記サンプリング周波数＝Ｆｓ、前記電荷サブサンプリング回路の個数をｍとして、
   前記第Ｂ１スイッチは周波数がＦｓの第１矩形信号でＯＮ／ＯＦＦが制御され、前記第Ｂ２スイッチは前記第１矩形信号と位相が１８０°異なる第２矩形信号でＯＮ／ＯＦＦが制御され、
   前記第Ｂ３スイッチ及び前記第Ｂ９スイッチは周期がＮ×ｍ／Ｆｓの第Ｂ１デジタル信号でＯＮ／ＯＦＦが制御され、
   前記第Ｂ６スイッチ及び前記第Ｂ１２スイッチは周期がＮ×ｍ／Ｆｓの第Ｂ２デジタル信号でＯＮ／ＯＦＦが制御され、
   前記第Ｂ５スイッチ、第Ｂ８スイッチ、第Ｂ１１スイッチ、及び前記第Ｂ１４スイッチは周期がＮ×ｍ／Ｆｓの第Ｂ３デジタル信号でＯＮ／ＯＦＦが制御され、
   前記第Ｂ４スイッチ、第Ｂ７スイッチ、第Ｂ１０スイッチ、及び前記第Ｂ１３スイッチは周期がＮ×ｍ／Ｆｓの第Ｂ４デジタル信号でＯＮ／ＯＦＦが制御され、
   前記第Ｂ１〜第Ｂ４デジタル信号の１周期の間に合計が前記周期となる期間Ｔ１、Ｔ２、及びＴ３が順に設けられ、
   前記期間Ｔ１の間に、前記第Ｂ１デジタル信号及び前記第Ｂ２デジタル信号が１と０との系列となるとともに前記第Ｂ１デジタル信号と前記第Ｂ２デジタル信号とは同時に１とならない一方、前記第Ｂ３デジタル信号及び前記第Ｂ４デジタル信号が０となり、
   前記期間Ｔ２の間に、前記第Ｂ３デジタル信号が１となる一方、前記第Ｂ１デジタル信号、前記第Ｂ２デジタル信号、及び前記第Ｂ４デジタル信号が０となり、
   前記期間Ｔ３の間に、前記第Ｂ４デジタル信号が１となる一方、前記第Ｂ１デジタル信号、前記第Ｂ２デジタル信号、及び前記第Ｂ３デジタル信号が０となることを特徴とする請求項１に記載のミキサー。
7. 前記電荷サブサンプリング回路は、第Ｃ１スイッチ及び第Ｃ２スイッチと、前記第Ｃ１スイッチを介して前記電流源の出力と接続される第１＋側パス及び第２−側パスと、前記第Ｃ２スイッチを介して前記電流源の出力と接続される第１−側パス及び第２＋側パスとを備え、
   前記第１＋側パスは、前記第Ｃ１スイッチと前記差動出力の＋出力端子との間に、入力側から出力側へ向かって順に直列に接続された、第Ｃ３スイッチと第Ｃ５スイッチとを備え、前記第Ｃ３スイッチと前記第Ｃ５スイッチとの間と、第１基準電圧の箇所との間にそれぞれ接続された、第Ｃ４スイッチと第１キャパシタとを備え、
   前記第１−側パスは、前記第Ｃ２スイッチと前記差動出力の−出力端子との間に、入力側から出力側へ向かって順に直列に接続された、第Ｃ６スイッチと第Ｃ８スイッチとを備え、前記第Ｃ６スイッチと前記第Ｃ８スイッチとの間と、第２基準電圧の箇所との間にそれぞれ接続された、第Ｃ７スイッチと第２キャパシタとを備え、
   前記第２＋側パスは、前記第Ｃ２スイッチと前記＋出力端子との間に、入力側から出力側へ向かって順に直列に接続された、第Ｃ１０スイッチと前記第Ｃ５スイッチとを備えるとともに、前記第Ｃ４スイッチと前記第１キャパシタとを備え、
   前記第２−側パスは、前記第Ｃ１スイッチと前記−出力端子との間に、入力側から出力側へ向かって順に直列に接続された、第Ｃ９スイッチと前記第Ｃ８スイッチとを備えるとともに、前記第Ｃ７スイッチと前記第２キャパシタとを備え、
   前記キャリアの周波数＝前記サンプリング周波数＝Ｆｓ、前記電荷サブサンプリング回路の個数をｍとして、
   前記第Ｃ１スイッチは周波数がＦｓの第１矩形信号でＯＮ／ＯＦＦが制御され、前記第Ｃ２スイッチは前記第１矩形信号と位相が１８０°異なる第２矩形信号でＯＮ／ＯＦＦが制御され、
   前記第Ｃ３スイッチ及び前記第Ｃ６スイッチは周期がＮ×ｍ／Ｆｓの第Ｃ１デジタル信号でＯＮ／ＯＦＦが制御され、
   前記第Ｃ９スイッチ及び前記第Ｃ１０スイッチは周期がＮ×ｍ／Ｆｓの第Ｃ２デジタル信号でＯＮ／ＯＦＦが制御され、
   前記第Ｃ５スイッチ及び第Ｃ８スイッチは周期がＮ×ｍ／Ｆｓの第Ｃ３デジタル信号でＯＮ／ＯＦＦが制御され、
   前記第Ｃ４スイッチ及び第Ｃ７スイッチは周期がＮ×ｍ／Ｆｓの第Ｃ４デジタル信号でＯＮ／ＯＦＦが制御され、
   前記第Ｃ１〜第Ｃ４デジタル信号の１周期の間に合計が前記周期となる期間Ｔ１、Ｔ２、及びＴ３が順に設けられ、
   前記期間Ｔ１の間に、前記第Ｃ１デジタル信号及び前記第Ｃ２デジタル信号が１と０との系列となるとともに前記第Ｃ１デジタル信号と前記第Ｃ２デジタル信号とは同時に１とならない一方、前記第Ｃ３デジタル信号及び前記第Ｃ４デジタル信号が０となり、
   前記期間Ｔ２の間に、前記第Ｃ３デジタル信号が１となる一方、前記第Ｃ１デジタル信号、前記第Ｃ２デジタル信号、及び前記第Ｃ４デジタル信号が０となり、
   前記期間Ｔ３の間に、前記第Ｃ４デジタル信号が１となる一方、前記第Ｃ１デジタル信号、前記第Ｃ２デジタル信号、及び前記第Ｃ３デジタル信号が０となることを特徴とする請求項１に記載のミキサー。
8. 前記電荷サブサンプリング回路は、前記電流源の出力と接続される、差動出力の＋側パスと−側パスとを備え、
   前記＋側パスは、入力側から出力側に向かって順に直列に接続された第Ｄ１スイッチと第Ｄ２スイッチと第Ｄ４スイッチと、前記第Ｄ２スイッチと前記第Ｄ４スイッチとの間と、第１基準電圧の箇所との間にそれぞれ接続された、第Ｄ３スイッチと第１キャパシタとを備え、
   前記−側パスは、入力側から出力側に向かって順に直列に接続された第Ｄ５スイッチと第Ｄ６スイッチと第Ｄ８スイッチと、前記第Ｄ６スイッチと前記第Ｄ８スイッチとの間と、第２基準電圧の箇所との間にそれぞれ接続された、第Ｄ７スイッチと第２キャパシタとを備え、
   前記キャリアの周波数＝前記サンプリング周波数＝Ｆｓ、前記電荷サブサンプリング回路の個数をｍとして、
   前記第Ｄ１スイッチは周波数がＦｓの第１矩形信号でＯＮ／ＯＦＦが制御され、前記第Ｄ５スイッチは前記第１矩形信号と位相が１８０°異なる第２矩形信号でＯＮ／ＯＦＦが制御され、
   前記第Ｄ２スイッチは周期がＮ×ｍ／Ｆｓの第Ｄ１デジタル信号でＯＮ／ＯＦＦが制御され、
   前記第Ｄ６スイッチは周期がＮ×ｍ／Ｆｓの第Ｄ２デジタル信号でＯＮ／ＯＦＦが制御され、
   前記第Ｄ４スイッチ及び第Ｄ８スイッチは周期がＮ×ｍ／Ｆｓの第Ｄ３デジタル信号でＯＮ／ＯＦＦが制御され、
   前記第Ｄ３スイッチ及び第Ｄ７スイッチは周期がＮ×ｍ／Ｆｓの第Ｄ４デジタル信号でＯＮ／ＯＦＦが制御され、
   前記第Ｄ１〜第Ｄ４デジタル信号の１周期の間に合計が前記周期となる期間Ｔ１、Ｔ２、及びＴ３が順に設けられ、
   前記期間Ｔ１の間に、前記第Ｄ１デジタル信号及び前記第Ｄ２デジタル信号が１と０との系列となる一方、前記第Ｄ３デジタル信号及び前記第Ｄ４デジタル信号が０となり、
   前記期間Ｔ２の間に、前記第Ｄ３デジタル信号が１となる一方、前記第Ｄ１デジタル信号、前記第Ｄ２デジタル信号、及び前記第Ｄ４デジタル信号が０となり、
   前記期間Ｔ３の間に、前記第Ｄ４デジタル信号が１となる一方、前記第Ｄ１デジタル信号、前記第Ｄ２デジタル信号、及び前記第Ｄ３デジタル信号が０となることを特徴とする請求項１に記載のミキサー。
9. 前記電荷サブサンプリング回路は、前記電流源の出力と接続される、差動出力の＋側パスと−側パスとを備え、
   前記＋側パスは、入力側から出力側に向かって順に直列に接続された第Ｅ１スイッチと第Ｅ３スイッチと、前記第Ｅ１スイッチと前記第Ｅ３スイッチとの間と、第１基準電圧の箇所との間にそれぞれ接続された、第Ｅ２スイッチと第１キャパシタとを備え、
   前記−側パスは、入力側から出力側に向かって順に直列に接続された第Ｅ４スイッチと第Ｅ６スイッチと、前記第Ｅ４スイッチと前記第Ｅ６スイッチとの間と、第２基準電圧の箇所との間にそれぞれ接続された、第Ｅ５スイッチと第２キャパシタとを備え、
   前記キャリアの周波数＝前記サンプリング周波数＝Ｆｓ、前記電荷サブサンプリング回路の個数をｍとして、
   前記第Ｅ１スイッチは周期がＮ×ｍ／Ｆｓの第Ｅ１デジタル信号でＯＮ／ＯＦＦが制御され、
   前記第Ｅ４スイッチは周期がＮ×ｍ／Ｆｓの第Ｅ２デジタル信号でＯＮ／ＯＦＦが制御され、
   前記第Ｅ３スイッチ及び第Ｅ６スイッチは周期がＮ×ｍ／Ｆｓの第Ｅ３デジタル信号でＯＮ／ＯＦＦが制御され、
   前記第Ｅ２スイッチ及び第Ｅ５スイッチは周期がＮ×ｍ／Ｆｓの第Ｅ４デジタル信号でＯＮ／ＯＦＦが制御され、
   前記第Ｅ１〜第Ｅ４デジタル信号の１周期の間に合計が前記周期となる期間Ｔ１、Ｔ２、及びＴ３が順に設けられ、
   前記期間Ｔ１の間に、前記第Ｅ１デジタル信号及び前記第Ｅ２デジタル信号が１と０との系列となるとともに前記第Ｅ１デジタル信号と前記第Ｅ２デジタル信号とは同時に１とならない一方、前記第Ｅ３デジタル信号及び前記第Ｅ４デジタル信号が０となり、
   前記期間Ｔ２の間に、前記第Ｅ３デジタル信号が１となる一方、前記第Ｅ１デジタル信号、前記第Ｅ２デジタル信号、及び前記第Ｅ４デジタル信号が０となり、
   前記期間Ｔ３の間に、前記第Ｅ４デジタル信号が１となる一方、前記第Ｅ１デジタル信号、前記第Ｅ２デジタル信号、及び前記第Ｅ３デジタル信号が０となることを特徴とする請求項１に記載のミキサー。
10. Ｔ１＝Ｎ×（ｍ−１）／Ｆｓ、Ｔ２＝０．５×Ｎ／Ｆｓ、Ｔ３＝０．５×Ｎ／Ｆｓであることを特徴とする請求項５ないし９のいずれかに記載のミキサー。
11. 前記第１キャパシタと前記第２キャパシタとの容量は互いに等しいことを特徴とする請求項５、７、８、及び９のいずれかに記載のミキサー。
12. 前記第１キャパシタと前記第３キャパシタとの容量は互いに等しく、
    前記第２キャパシタと前記第４キャパシタとの容量は互いに等しく、
    前記第１キャパシタ及び前記第３キャパシタと、前記第２キャパシタ及び前記第４キャパシタとの容量は互いに異なっていることを特徴とする請求項６に記載のミキサー。

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