JP2015039196A - 電力制限に適合するパッシブ・スィッチ・キャパシタ・フィルタ - Google Patents
電力制限に適合するパッシブ・スィッチ・キャパシタ・フィルタ Download PDFInfo
- Publication number
- JP2015039196A JP2015039196A JP2014194046A JP2014194046A JP2015039196A JP 2015039196 A JP2015039196 A JP 2015039196A JP 2014194046 A JP2014194046 A JP 2014194046A JP 2014194046 A JP2014194046 A JP 2014194046A JP 2015039196 A JP2015039196 A JP 2015039196A
- Authority
- JP
- Japan
- Prior art keywords
- filter
- complex
- iir
- signal
- imaginary
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H17/00—Networks using digital techniques
- H03H17/02—Frequency selective networks
- H03H17/0248—Filters characterised by a particular frequency response or filtering method
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H15/00—Transversal filters
- H03H15/02—Transversal filters using analogue shift registers
- H03H15/023—Transversal filters using analogue shift registers with parallel-input configuration
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H15/00—Transversal filters
- H03H15/02—Transversal filters using analogue shift registers
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H19/00—Networks using time-varying elements, e.g. N-path filters
- H03H19/004—Switched capacitor networks
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H7/00—Multiple-port networks comprising only passive electrical elements as network components
- H03H7/01—Frequency selective two-port networks
- H03H2007/0192—Complex filters
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Mathematical Physics (AREA)
- Filters That Use Time-Delay Elements (AREA)
Abstract
【課題】受信信号をフィルタし、多くのアプリケーションにおいて、小さい領域を占有し、低電力を消費するパッシブ・スイッチ・キャパシタ(PSC)フィルタを提供する。【解決手段】PSCフィルタ1000は、二つの複素数1次IIR部を含む2次無限インパルス応答(IIR)フィルタを有し、各複素数1次IIR部は、キャパシタの三つのセットを含んでいる。キャパシタの第1のセットは、実数入力信号及び虚数遅延信号を受信し、電荷を記憶及び共有し、実数フィルタ信号を提供する。キャパシタの第2のセットは、虚数入力信号及び実数遅延信号を受信し、電荷を記憶及び共有し、虚数フィルタ信号を提供する。キャパシタの第3のセットは、虚数及び実数フィルタ信号を受信し、電荷を記憶及び共有し、虚数及び実数遅延信号を提供する。【選択図】図10
Description
本開示は、概して電子部品に関する。より具体的には、本開示は、フィルタに関する。
フィルタは、望ましい信号成分を通すため、そして望ましくない信号成分を弱めるために、一般的に信号をフィルタリングする。フィルタは、通信、演算、ネットワーク、家庭用電化製品等のような種々のアプリケーションについて、広く用いられる。例えば、携帯電話のようなワイヤレス通信機器において、フィルタは、特定の周波数チャンネルの望ましい信号を通すため、そして帯域外の望ましくない信号及びノイズを弱めるために、受信信号をフィルタし得る。多くのアプリケーションにおいて、小さい領域を占有し、低電力を消費するフィルタが非常に望まれている。
より小さい領域を占領し、より少ない電力を消費し得るパッシブ・スィッチ・キャパシタ(PSC:passive switched-capacitor)フィルタは、本明細書に記載されている。一デザインにおいて、PSCフィルタは、二つの複素数1次(complex first-order)IIR部を含む2次(second-order)無限インパルス応答(IIR:infinite impulse response)フィルタを実施し得る。2次IIRフィルタは、各複素数1次IIR部が電力制限(power constraint)を達成するのに対して、電力制限を達成しないことがある。二つの複素数1次IIR部についての係数は、下に記載するように、2次IIRフィルタについての係数に基づいて決定され得る。各複素数1次IIR部は、複数のキャパシタ及び複数のスィッチを含むPSCフィルタ部で実施され得る。
他のデザインにおいて、PSCフィルタは、一つまたはそれ以上の直列に接続される複素数フィルタ部(例えば二つの複素数1次IIR部)を実施し得る。各複素数フィルタ部は、キャパシタの第1、第2、及び第3のセットを含んでいる。キャパシタの第1のセット(例えば図10のキャパシタ1024a及び1034a)は、実数入力信号(real input signal)及び虚数遅延信号(imaginary delayed signal)を受信し、電荷を記憶及び共有し、実数フィルタ信号(real filtered signal)を提供する。キャパシタの第2のセット(例えば図10のキャパシタ1024b及び1034b)は、虚数入力信号及び実数遅延信号を受信し、電荷を記憶及び共有し、虚数フィルタ信号を提供する。キャパシタの第2のセット(例えば図10のキャパシタ1044及び1054)は、実数及び虚数フィルタ信号を受信し、電荷を記憶及び共有し、実数及び虚数遅延信号を提供する。各複素数フィルタ部は、更にスィッチの第1、第2、第3、及び第4のセットを含んでいる。スィッチの第1のセットは、キャパシタの第1のセットを、第1の加算ノードに結合する。スィッチの第2のセットは、キャパシタの第2のセットを、第2の加算ノードに結合する。スィッチの第3のセットは、キャパシタの第3のセットを、第1の加算ノードに結合する。スィッチの第4のセットは、キャパシタの第3のセットを、第2の加算ノードに結合する。充電するために選択された場合、各キャパシタは、関連する(associated)加算ノードからの値を記憶し、電荷共有(charge sharing)のために選択された場合、関連する加算ノードを介して他のキャパシタと電荷を共有する。
更に他のデザインにおいて、PSCフィルタは、複素数1次IIRフィルタに関するものであり得るIIR部に結合される有限インパルス応答(FIR:finite impulse response)部を実施し得る。FIR部は、複素数入力信号を受信及びフィルタリングし、複素数フィルタ信号を提供する。IIR部は、複素数フィルタ信号を受信及びフィルタリングし、複素数出力信号を提供する。FIR及びIIR部は、二つのPSCフィルタ部を用いて実施され得る。各PSCフィルタ部は、異なるクロック・サイクルでイネーブルされる複素数フィルタ部のバンク(bank)を含み得る。
更に他のデザインにおいて、PSCフィルタ部は、第1及び第2の複素数フィルタ部を含み、上述したようなFIRまたはIIRについて用いられ得る。第1の複素数フィルタ部は、複素数入力信号を受信及びフィルタリングし、M(Mは1よりも大きい)クロック・サイクル毎に複素数出力信号を提供する。第2の複素数フィルタ部は、複素数入力信号を受信及びフィルタリングし、Mクロック・サイクル毎に複素数出力信号を提供する。第1及び第2の複素数フィルタ部は、異なるクロック・サイクルでイネーブルされ得る。例えば、M=2で、第1の複素数フィルタ部は、偶数(even-numbered)クロック・サイクルでイネーブルされ得る。また第2の複素数フィルタ部は、奇数(odd-numbered)クロック・サイクルでイネーブルされ得る。
本開示の種々の態様及び特徴は、下に更に詳細に記載する。
本明細書に記載されたPSCフィルタは、FIRフィルタ、IIRフィルタ、FIR及びIIR部で構成される自己回帰移動平均(ARMA:auto regressive moving average)フィルタ等、のようなフィルタの種々のタイプについて用いられ得る。PSCフィルタはまた、1、2,3,またはより高い次数のような、任意の次数のフィルタを実施し得る。複数のPSCフィルタ部は、より複雑な(complex)フィルタを形成し得る。明確にするために、2次FIRフィルタについて、及び1次、2次IIRフィルタについてのPSCフィルタは、下記に詳細に記載されている。
PSCフィルタは、キャパシタ及びスィッチのみを用い、アクティブ回路を用いずに実施され得る。これは、下に記載する確かな利点を提供し得る。しかしながら、PSCフィルタのパッシブな性質に起因して、フィルタ伝達関数(filter transfer function)は、PSCフィルタで直接実施し得るとは限らない。PSCフィルタは、電力制限を達成するフィルタ伝達を実施することができる。電力制限を満たすための種々の案は、下に記載され、PSC回路の、各電荷共有(charge sharing)動作の前、及び後の全電荷は、一定に保たれるべきであるという観測に基づく。これは、FIRフィルタの係数が、それらの合計が1になるようにスケーリングされる場合、FIRフィルタが実施され得るということを意味する。IIRフィルタにおいて、電力制限を達成することについてのいくつかの案は、下に記載され、係数スケーリング、複素数フィルタ部分解、フィルタ・バンク変換、及びポール再配置を含む。
図1は、PSCフィルタを用いて実施され得る2次FIRフィルタ100のブロック・ダイアグラムを示している。FIRフィルタ100は、直列接続され、各遅延素子が1クロック・サイクルの遅延を提供する二つの遅延素子112及び114を含んでいる。遅延素子112は、入力サンプルx(n)を受信し、遅延サンプルx(n−1)を提供する。遅延素子114は、遅延サンプルx(n−1)を受信し、遅延サンプルx(n−2)を提供する。FIRフィルタ100は、2次数の二つのFIRタップ1、及び2を含んでいる。(FIRタップ0の代わりと見なされ得る)乗算器120は、遅延素子112の入力に接続される。FIRタップ1の代わりの乗算器122は、遅延素子112の出力に接続されている。FIRタップ2の代わりの乗算器124は、遅延素子114の出力に接続されている。乗算器120、122、及び124は、それぞれのフィルタ係数がb0、b1、及びb2であるそれらのサンプルを乗算する。加算器(summer)130は、三つの乗算器120、122、及び124全ての出力に結合される。加算機130は、乗算器120、122、及び124の出力を加算し、出力サンプルy(n)を提供する。
FIRフィルタ係数の任意のセットは、式(5)の電力制限を達成する為にスケーリングされ得る。電力制限はまた、絶対値の合計制限(absolute magnitude sum constraint)と呼ばれ得る。FIRフィルタは、スケール係数で実施され、式(6)のように表され得るスケール出力サンプル(scaled output sample)y′(n)を生成し得る。
種々のケースにおいて、y′(n)は、y(n)の代わりに用いられ得る。しかしながら、信号レベルが、些細ではない役割(例えば信号飽和を避ける為)を果たす場合、KFIRスケーリング要素は、増加または減少され得る。増幅器のようなアクティブ装置は、KFIRを増加させ得る。スィッチング・パタンは、KFIRを減少するように調整され得る。
図2は、図1の2次FIRフィルタ100を実施するPSCフィルタ200のデザインの概略的なダイアグラムを示している。PSCフィルタ200は、入力部220、及びFIRフィルタ100のFIRタップ1及び2、それぞれについての2つのタップ部230及び240を備えている。PSCフィルタ200内において、入力スィッチ212は、入力信号Vinを受信する一端、及び、加算ノードAに結合される他端を有している。リセット・スィッチ214は、加算ノード及び回路グランドの間に結合される。出力スィッチ216は、加算ノードに結合される一端、及び出力信号Voutを供給する他端を有している。スィッチ212,214、及び216は、MOS(metal oxide semiconductor)トランジスタまたは他のタイプのトランジスタ、またはスィッチによって実施され得る。
入力部220は、加算ノード及び回路グランド(circuit ground)の間に結合される入力キャパシタ224を備えている。タップ部230は、二つのキャパシタ234a及び234bにそれぞれが直列接続される二つのスィッチ232a及び232bを備えている。スィッチ232及びキャパシタ234の組み合わせは共に、加算ノード及び回路グランドの間に結合される。タップ部240は、三つのキャパシタ244a、244b及び244cにそれぞれが直列接続される三つのスィッチ242a、242b、及び242cを備えている。全てのスィッチ242及びキャパシタ244の組み合わせは、加算ノード及び回路グランドの間に結合される。
各部の全てのキャパシタは、同様のキャパシタンス/サイズを有している。そして、それは、フィルタ係数に関連して決定される。PSCフィルタ200の三つの部分のキャパシタのキャパシタンスは、以下のように表され得る。
Cijは、FIRタップiについての部分におけるj番目のキャパシタのキャパシタンスであり、Kはスケーリング定数である。
式のセット(7)に示されるように、各キャパシタCijのサイズは、対応するスケール係数bi′に比例する。Kは、スィッチング安定化時間(switching settling time)、キャパシタ・サイズ、電力浪費、ノイズ等の種々の要素に基づいて選択され得る。ネガティブ係数についてのネガティブ・キャパシタは、読み出しフェーズ、及び電荷共有フェーズの間でキャパシタの極性をスィッチングすることによって、得られ得る。
各クロック・サイクルにおいて、スィッチ212は、Vin信号で各部分の一つのキャパシタを充電するために短時間(for a brief period of time)で閉じる。各タップ部の充電のために選択されるキャパシタは、下に記載するように、スィッチ232及び242によって決定される。充電動作のVin信号によって保たれる入力キャパシタンスの合計は、以下の様に表される。
u∈{0、1}は、タップ部230の充電のために選択されるキャパシタのインデックスである。v∈{0、1、2}は、タップ部240の充電のために選択されるキャパシタのインデックスである。
各タップ部において、キャパシタは、同じキャパシタンスを有している。入力キャパシタンスCinの合計は、各クロック・サイクルについての定数である。
各クロック・サイクルにおいて、各タップ部の適切なキャパシタは、Vout信号を生成する。FIRタップLにおいて、Lクロック・サイクルよりも前に充電されるキャパシタ及び記憶(storing)x(n―L)は、それに関連付けられるスィッチを介して用いるために選択される。タップ部230及び240の二つの選択されたキャパシタ及び入力キャパシタ224は、フィルタ係数b0〜b2で乗算を実施し、式(6)の乗算器の出力の加算を実施する電荷共有動作で用いられる。
電荷共有動作は、フィルタ係数で乗算を達成するためにキャパシタ・サイズを用い、乗算器の出力の加算を達成するために電流加算を用いる。PSCフィルタ200内の各キャパシタにおいて、そのキャパシタを横切る電圧Vijは、キャパシタが充電される時のVin信号によって決定される。すなわち、Vij=Vinである。各キャパシタによって記憶される電荷Qijは、そのキャパシタを横切る電圧Vij、及びキャパシタのキャパシタンスCijによって決定される。すなわちQij=Vij・Cijである。各クロック・サイクルにおいて、各タップ部から適正なサンプルx(n−i)を記憶する一つのキャパシタは選択され、入力キャパシタ224と同様に選択された全てのキャパシタからの電荷は共有される。FIRフィルタについての電荷共有は以下のように表され得る。
p∈{0、1}は、タップ部230のx(n−1)を記憶するキャパシタのインデックスである。q∈{0、1、2}は、タップ部240のx(n−2)を記憶するキャパシタのインデックスである。
各タップ部のキャパシタは、同様のキャパシタンスを有するように、Vout信号に依って得られる出力キャパシタンスCoutの合計は、各クロック・サイクルについての定数であり、入力キャパシタンスの合計と等しい。すなわち、Cout=Cinである。
インデックスpは、各クロック・サイクルにおいて、タップ部230の一つのキャパシタ234が充電され、他のキャパシタ234が電荷共有に用いられるように、0及び1の間でサイクルする。インデックスqは、各クロック・サイクルにおいて、タップ部240の一つのキャパシタ244が充電され、他のキャパシタ244が電荷共有に用いられるように、0及び2の間でサイクルする。PSCフィルタ200は、六つの異なる(p、q)の組み合わせについての六つの状態(states)を有すると見なされ得る。
図3は、図2のPSCフィルタについての種々の制御信号のタイミング・ダイアグラムを示している。PSCフィルタ200内のスィッチの制御信号は、下に記載されるクロック信号が示される。
図3に示されるデザインにおいて、各クロック・サイクルは、読み出し/充電フェーズ、演算/電荷供給フェーズ、書き込み/出力フェーズ、及びリセット/放電フェーズを含んでいる。時刻T0から時刻T1の読み出しフェーズについて、Sin制御信号は、アサートされ、スィッチ212は閉じられ、各タップ部の入力キャパシタC00及び一つのキャパシタは、Vin信号でチャージされる。充電のために選択される各キャパシタについてのSij制御信号は、読み出しフェーズの間にアサートされ、時刻T2でアサートが停止される。時刻T3で電荷共有フェーズが開始することについて、電荷共有のために選択される各キャパシタについて、Sij制御信号は、アサートされ、キャパシタC00と同様に部分230及び240の選択されたキャパシタは、加算ノードを介して電荷共有を実施する。時刻T4から時刻T5の書き込みフェーズについて、Sout制御信号はアサートされ、スィッチ216は閉じられ、加算ノードの電圧は、Vout信号として供給される。時刻T6から時刻T7のリセット・フェーズについて、Sreset制御信号はアサートされ、スィッチ214は閉じられ、電荷共有のために用いられるキャパシタはリセット/放電される。これらのキャパシタは、次のクロック・サイクルのVinで充電され得る。
図4は、PSCフィルタを実施し得る2次IIRフィルタ400のブロック・ダイアグラムを示している。IIRフィルタ400において、乗算器420は、フィルタ係数c0で入力サンプルx(n)を受信し、スケーリングする。加算機430は、乗算器420の出力から加算機432の出力を減じ、サンプルy(n)を出力する。
二つの遅延素子412及び414は、直列に結合され、各遅延素子は1クロック・サイクルの遅延を提供する。遅延素子412は、出力サンプルy(n)を受信し、遅延されたサンプルy(n−1)を提供する。遅延素子414は、遅延されたサンプルy(n−1)を受信し、遅延されたサンプルy(n−2)を提供する。IIRフィルタ400は、2次数のために二つのIIRタップ1及び2を備えている。IIRタップ1についての乗算器422は、遅延素子412の出力に結合されている。IIRタップ2についての乗算器424は、遅延素子414の出力に結合されている。乗算器422及び424は、二つのIIRタップとして、フィルタ係数c1及びc2でそれらのサンプルをそれぞれ乗算する。加算機432は、乗算器422及び424の出力を加算し、その出力を加算機430に供給する。
図5は、図4の2次IIRフィルタ400を実施するPSCフィルタ500のデザインの概略的なダイアグラムを示している。PSCフィルタ500は、それぞれIIRフィルタ400のIIRタップ1及び2の代わりとなる入力部520及び二つのタップ部530及び540を備えている。PSCフィルタ500内において、入力スィッチ512は、入力信号Vinを受信する一端、及び加算ノードAに結合される他端を有する。リセット・スィッチ514は、加算ノード及び回路グランドの間に結合される。出力スィッチ516は、加算ノードに結合される一端、及び出力信号Voutを供給する他端を備えている。
入力部520は、加算ノード及び回路グランドの間に結合されるキャパシタ524を含んでいる。タップ部530は、キャパシタ534と直列に結合されるスィッチ532を含み、この組み合わせは、加算ノード及び回路グランドの間に結合される。部分540は、二つのキャパシタ544a及び544bとそれぞれ直列に結合される二つのスィッチ542a及び542bを含んでいる。スィッチ542及びキャパシタ544の組み合わせの両方は、加算ノード及び回路グランドの間に結合される。タップ部530及び540のキャパシタ534及び544は、フィルタリング動作の開始でリセットされ得る。
PSCフィルタ500の各部分の全てのキャパシタは、フィルタ係数に対応することによって決定される同様のキャパシタンスを有している。PSCフィルタ500の三つの部分のキャパシタのキャパシタンスは、以下の様に与えられる。
式のセット(12)に示されるように、各キャパシタCijのサイズは、対応するフィルタ係数ciの大きさに比例する。ネガティブ係数についてのネガティブ・キャパシタは、読み出しフェーズ及び電荷共有フェーズ間のキャパシタの極性をスィッチングすることによって得られ得る。
各クロック・サイクルにおいて、Vin信号で部分520の充電キャパシタ524を充電するために、スィッチ512はすぐに閉じられる。Vin信号によって得られる入力キャパシタンスの合計は、従ってCin=C00であり、Cinについて追加のキャパシタは不要である。
各クロック・サイクルにおいて、各タップ部の適切なキャパシタは、Vout信号を生成するために用いられ得る。IIRタップLについて、Lクロック・サイクルよりも早く充電されるキャパシタ及び記憶y(n−L)は、それに関するスィッチを介して用いるために選択される。入力キャパシタ524と同様にタップ部530及び540において、二つの選択されたキャパシタは、フィルタ係数c0〜c2で乗算を実施し、式(10)の乗算器の出力の加算を実施する電荷共有動作において用いられる。IIRフィルタについての電荷共有は、以下のように表され得る。
k∈{0、1}は、タップ部540のy(n−2)を記憶するキャパシタのインデックスである。
電荷共有を完了した後、キャパシタC00、C10、及びC2kを横切る電圧は、y(n)に対応する。キャパシタC10及びC2kは、次に続くクロック・サイクルで用いるために、y(n)を記憶し得る。キャパシタC00は、Vout信号について、y(n)を提供し得る。Vout信号によって得られる出力キャパシタンスの合計は、Cout=C00であり、Coutについて追加のキャパシタは不要である。
インデックスkは、タップ部540の各キャパシタ544が、代替的なクロック・サイクルの電荷共有のために用いられるように、0及び1の間でサイクルすることがある。PSCフィルタ500は、二つの考え得るkの値について、二つの状態を有すると見なされ得る。
図6は、図5のPSCフィルタ500について、種々の制御信号のタイミング・ダイアグラムを示している。クロック信号CLKは、タイミング・ダイアグラムの頂点で示される。PSCフィルタ500内のスィッチの制御信号は、下のクロック信号で示される。
図6のデザインにおいて、各クロック・サイクルは、読み出しフェーズ、電荷共有フェーズ、書き込みフェーズ、及びリセット・フェーズを含んでいる。時刻T0からT1までの読み出しフェーズについて、Sin制御信号は、アサートされ、スィッチ512は閉じられ、入力キャパシタC00は、Vin信号で充電される。時刻T2からT3までの電荷共有フェーズについて、電荷共有のために選択される各キャパシタについてのSij制御信号は、アサートされ、入力キャパシタC00と同様に、選択されたキャパシタは加算ノードを介して電荷共有を実行する。電荷共有フェーズの一端で、各選択されたキャパシタについてのSij制御信号は、時刻T3でアサートが停止される。この際、キャパシタはy(n)を記憶する。時刻T4からT5までの書き込みフェーズについて、Sout制御信号はアサートされ、スィッチ516は閉じられ、キャパシタC00は、y(n)をVout信号に供給する。時刻T6からT7までのリセット・フェーズについて、Sreset制御信号はアサートされ、スィッチ514は閉じられ、キャパシタC00はリセットされる。
係数co、c1、及びc2が式(14)の電力制限を満たさない場合、いくつかの案は、電力制限を達成し得る。
図7は、電力制限を達成するためにスケーリングする係数と共にPSCフィルタをデザインすることについてのプロセス700を示している。フィルタ伝達関数についての複数の係数が、得られ得る(ブロック712)。複数の係数のうち、少なくとも一つは、PSCフィルタについて電力制限に基づいてスケーリングされ得る(ブロック714)。PSCフィルタは、フィルタ伝達関数を得るために、スケール係数の少なくとも一つに基づいて実施され得る(ブロック716)。
一デザインにおいて、フィルタ伝達関数は、式(3)に示される電力制限を有する2次FIRフィルタのようなFIRフィルタに関し得る。このデザインにおいて、スケーリング要素(scaling factor)KFIRは、式(4d)に示されるような複数の係数のそれぞれの大きさに基づいて決定され得る。複数の係数のそれぞれは、式(4a)〜(4c)に示すような対応するスケール係数を得るために、スケーリング要素に基づいてスケーリングされ得る。
他のデザインにおいて、フィルタ伝達関数は、式(14)に示される電力制限を有する2次IIRフィルタのようなIIRフィルタに関し得る。このデザインにおいて、複数の係数の一つは、式(15)に示されるような、残りの係数(remaining coefficient)のそれぞれの大きさに基づいて決定される新しい係数と交換(replaced)され得る。
IIRフィルタについての電力制限を達成するために、第2の案において、|c1|+|c2|≧1の場合、2次IIRフィルタは、二つの1次IIR部に分解(decomposed)され得る。より低い次数のIIR部は、しばしば(しかし、いつもではない)、電力制限を達成することを許可し得るより少ない係数になる。
p=pre+jpimは複素係数である。c1=−2pre、c2=pre 2+pim 2、及び“*”は、複素共役(complex conjugate)を表している。
式(19)に示すように、2次FIR部の分解は、典型的に、共役係数(conjugated coefficient)p及びp*を有する二つの複素一次(complex first-order)FIR部を生成する。
式(20)の状態が条件を満たす場合、式(10)の2次IIRフィルタは、電力制限を達成する二つの連結(concatenated)複素1次IIR部を実施し得る。第1の複素1次IIR部からの複素出力サンプルy′(n)は、以下のように表され得る。
x(n)=xre(n)+jxim(n)は、複素入力サンプルである。y′(n)=yre′(n)+jyim′(n)は、第1部分からの複素出力サンプルである。c〜 0は、以下のように与えられ得るスケール係数である。
y″(n)=yre″(n)+jyim″(n)は、第2部分からの複素出力サンプルである。
式のセット(21)及び(23)に示すように、第1及び第2の複素1次IIR部は同様の係数を有している。二つの複素1次IIR部の唯一の違いは、pimによってスケーリングされたサンプルの符号(sign)である。
例えば、2次IIRフィルタは、係数c0=1、c1=−0.25、及びc2=0.75を有し得る。|c1|+|c2|=1なので、係数をスケーリングすることについての第1案は、適用されない。第2案を用いると、2次IIRフィルタは、pre=0.125、pim=0.857、そしてc〜 0=0.018である二つの複素1次IIR部に分解され得る。|pre|+|pim|<1なので、二つの複素1次IIR部は、電力制限を達成する。
図8は、複素2次IIRフィルタ810、及び830を用いて複素入力サンプルのフィルタリングを示す。IIRフィルタ810において、実数入力サンプル(real input sample)xre(n)は、実数出力サンプルyre(n)を得るために、式(10)に示すような実部2次IIRフィルタ820aでフィルタリングされ得る。虚数入力サンプルxim(n)は、虚数出力サンプルyim(n)を得るために実部2次IIRフィルタ820bによってフィルタリングされ得る。IIRフィルタ820a及び820bは、複素数入力サンプルの実部及び虚部を独立にフィルタリングする。IIRフィルタ820a及び820bは、等しく、同様の係数を有する。しかしながら、IIRフィルタ820a及び820bは、電力制限を満たさず、従って直接実施することができないかもしれない。
IIRフィルタ830について、複素数入力サンプルxre(n)及びxim(n)は、複素数フィルタリングされたサンプルyre′(n)及びyim′(n)を得る為に、式のセット(21)に示すような複素数1次IIR部840aでフィルタリングされ得る。複素数フィルタリングされたサンプルは、更に、複素数出力サンプルyre″(n)及びyim″(n)を得る為に、式のセット(23)に示すような複素数1次IIR部840bでフィルタリングされ得る。
実部及び虚部について、二つの実部2次IIRフィルタ820a及び820bで構成されるIIRフィルタ810は、二つの複素数1次IIR部840a及び840bで構成されるIIRフィルタ830と同等である。IIRフィルタ830からの複素数出力サンプルyre″(n)及びyim″(n)は、IIRフィルタ830からのフィルタ810からの複素数出力サンプルyre(n)及びyim(n)と同等である。しかしながら、複素数1次IIR部840a部840a及び840bは、実施され得るが、実部2次IIRフィルタ820a及び820bは、実施されないことがある。
図9は、実部についてのIIR部910a及び虚部についてのIIR部910bを含んでいる複素数1次IIR部840aのブロック・ダイアグラムを示している。IIR部910a内において、乗算器920aは、フィルタ係数c〜 0で実数入力サンプルを受信し、スケーリングする。加算器930aは、加算器932aの出力と乗算器920aの出力を加算し、実数出力サンプルyre′(n)を提供する。遅延素子912aは実数出力サンプルyre′(n)を受信し、実数遅延サンプルyre′(n−1)を提供する。IIRタップAについての乗算器922aは、遅延素子912aの出力に結合されている。IIRタップBについての乗算器924aはまた、遅延素子912aの出力に結合されている。乗算器922a及び924aは、IIRタップA及びBについて、フィルタ係数pre及びpimでそれぞれ実数遅延サンプルyre′(n−1)を乗算する。加算器932aは、IIR部910aの乗算器922aの出力からIIR部910bの乗算器924bの出力を減算し、加算器930aにその出力を提供する。
IIR部910bは、IIR部910aの全ての要素を含んでいる。IIR部910bの要素は、後述の違いと共に、IIR部910aの要素と同等の方法で結合される。IIRタップCについての乗算器922b及びIIRタップDについての乗算器924bは、遅延素子912bからの実数遅延サンプルyim′(n−1)をフィルタ係数pre及びpimでそれぞれ乗算する。加算器932bは、IIR部910aの乗算器924aの出力と、IIR部910bの乗算器922bの出力で加算し、その出力を加算器930bに供給する。
図8の複素数1次IIR部840bは、乗算器924a及び924bの出力のサインのスワンプ(swamp)になる違いと共に図8の複素数1次IIR部840aと同様の方法で実施され得る。
図10は、図8及び9の複素数1次IIR部840aを実施するPSCフィルタ1000のデザインの概略的なダイアグラムである。PSCフィルタ1000は、実部についてのパス1010a及び虚部についてのパス1010bを備えている。パス1010aは、図9のIIR部840aのIIRタップAについての入力部1020a及びタップ部1030aを含んでいる。パス1010bは、図9のIIRタップCについての入力部1020b及びタップ部1030bを含んでいる。両方のパス1010a及び1010bは、図9のIIRタップB及びDについてのタップ部1040を共有する。
パス1010aにおいて、入力スィッチ1012aは、実数入力信号Vin,reを受信する一端と、加算ノードAに結合される他端とを有している。リセット・スィッチ1014aは、加算ノードA及び回路グランドの間に結合される。出力スィッチ1016aは、加算ノードAに結合される一端と、実数出力信号Vout,reを提供する他端とを有している。パス1016bのスィッチ1012b、1014b、及び1016bは、パス1010aのスィッチ1012a、1014a、及び1016aとそれぞれ同様の方法で結合されている。
入力部1020aは、加算ノードA及び回路グランド間に結合されるキャパシタ1024aを含んでいる。タップ部1030aは、キャパシタ1034aと直列に結合されるスィッチ1032aを含んでいる。そして、この組み合わせは、加算ノードA及び回路グランドの間に結合される。入力部1020b及びタップ部1030bは、同様の方法で加算ノードB及び回路グランドの間に結合される。タップ部1040は、加算ノードAに結合される一端、及びキャパシタ1044及び1054にそれぞれ接続される他端を有する二つのスィッチ1042a及び1052aを含んでいる。タップ部1040は更に、加算ノードBに結合される一端、及びキャパシタ1044及び1054にそれぞれ結合される他端を有する二つのスィッチ1042b及び1052bを含んでいる。キャパシタ1044及び1054の他端は、回路グランドに結合されている。
pre=0.125、pim=0.857、そしてc〜 0=0.018という上述の例について、キャパシタンス比は
C00:C10;C10:C11;C20:C21=c〜 0:c〜 0;pre:pre;pim:pim=0.018:0.018;0.125:0.125;0.857:0.857
この様に与えられ得る。
C00:C10;C10:C11;C20:C21=c〜 0:c〜 0;pre:pre;pim:pim=0.018:0.018;0.125:0.125;0.857:0.857
この様に与えられ得る。
各クロック・サイクルにおいて、スィッチ1012a及び1012bは、Vin,re信号で部分1020aのキャパシタ1024aを充電するために、そしてVin,im信号で部分1020bのキャパシタ1024bを充電するために、すぐに閉じる。各クロック・サイクルにおいて、部分1020aのキャパシタ1024a、部分1030bのキャパシタ1034a、及び部分1040のキャパシタ1044または1054のどちらか一方は、フィルタ係数c〜 0、pre、及びpimを用いる乗算、及び式(21a)の乗算器出力の加算を実施する電荷共有動作で用いられる。各クロック・サイクルにおいて、部分1020bのキャパシタ1024b、部分1030bのキャパシタ1034b、及び部分1040のキャパシタ1044または1054のどちらか一方は、式(21b)を実施する電荷共有動作で用いられる。実部及び虚部についての電荷共有は、以下のように表される。
k∈{0、1}は、タップ部1040のキャパシタ記憶(capacitor storing)yim′(n−1)のインデックスである。/kは、タップ部1040のキャパシタ記憶yre′(n−1)のインデックスである。
電荷共有の後、加算ノードAの電圧はyre′(n)に関係し、加算ノードBの電圧はyim′(n)に関係する。キャパシタ1024aは、Vout,re信号についてのyre′(n)を提供し、キャパシタ1024bは、Vout,im信号についてのyim′(n)を提供する。次のクロック・サイクルで用いるために、キャパシタ1034aはyre′(n)を記憶し、キャパシタ1034bはyim′(n)を記憶する。キャパシタ1044及び1054は、各クロック・サイクルにおいて、yre′(n)及びyim′(n)を記憶するために、インタリーブされた方法(interleaved manner)で用いられる。各偶数クロック・サイクルにおいて、キャパシタ1044は、加算ノードAに結合され、電荷共有を実行し、yre′(n)を記憶する。その間、キャパシタ1054は、加算ノードBに結合され、電荷共有を実行し、yim′(n)を記憶する。各奇数クロック・サイクルにおいて、キャパシタ1044は、加算ノードBに結合され、電荷共有を実行し、yim′(n)を記憶する。その間、キャパシタ1054は、加算ノードAに結合され、電荷共有を実行し、yre′(n)を記憶する。従って、キャパシタ1044は、代替クロック・サイクルにおいて、加算ノードA及びBに結合され、キャパシタ1054は、代替クロック・サイクルにおいて、加算ノードB及びAに結合される。キャパシタ1044及び1054は、同じサイズであるが、時間においてはインタリーブされる。
図6は、図10のPSCフィルタ1000についての種々の制御信号についての用いられ得るタイミング・ダイアグラムを示している。時刻T0から時刻T1の読み出しフェーズについて、Sin制御信号はアサートされ、スィッチ1012a及び1012bは閉じられ、キャパシタC00はVin,re信号で充電され、キャパシタC01はVin,im信号で充電される。時刻T2から時刻T3の電荷共有フェーズについて、S10制御信号及びS20、またはS22制御信号の一つはアサートされ、キャパシタC00、キャパシタC10、及びキャパシタC20またはC22の一つは加算ノードA介して電荷共有を実行する。同時に、S11制御信号及びS21、またはS23制御信号の一つはアサートされ、キャパシタC01、キャパシタC11、及びキャパシタC20またはC22の一つは加算ノードB介して電荷共有を実行する。電荷共有フェーズの一端は、各選択キャパシタについてのSij制御信号は、時刻T3でアサートされない。次に、yre′(n)またはyim′(n)を記憶するために、そのキャパシタを動作させる。時刻T4から時刻T5の書き込みフェーズについて、Sout制御信号はアサートされ、スィッチ1016a及び1016bは閉じられ、キャパシタC00は、Vout,re信号にyre′(n)を供給し、そしてキャパシタC01は、Vout,im信号にyim′(n)を供給する。時刻T6から時刻T7のリセット・フェーズについて、Sreset制御信号はアサートされ、スィッチ1014a及び1014bは閉じられ、キャパシタC00、C01はリセットされる。
図11は、図10のPSCフィルタ1000についてのスィッチング・パタンのタイミング・ダイアグラムを示している。スィッチング・パタンは、式のセット(25)において、二つの可能なkの値について、二つのサイクル0及び1を含み、二つのクロック・サイクル毎に繰り返す。各サイクルにおいて、表1は二つのサイクル0及び1を示し、Vout,re及びVout,im信号を生成するために、用いられるキャパシタを与える。
サイクル0について、Sin制御信号が読み出しフェーズの間にアサートされる場合、入力キャパシタC00は、Vin,re信号で充電され、入力キャパシタC01は、Vin,im信号で充電される。S10、S11、S20及びS23制御信号は、電荷共有フェーズの間にアサートされ、キャパシタC10、C11、及びC20は、Vout,re信号を生成するために用いられ、キャパシタC01、C11、及びC21は、Vout,im信号を生成するために用いられる。電荷共有フェーズの一端において、キャパシタC10及びC20は、Vout,re信号を記憶し、キャパシタC11及びC21は、Vout,im信号を記憶する。
サイクル1について、読み出しフェーズの間、入力キャパシタC00はVin,re信号で充電され、入力キャパシタC01はVin,im信号で充電される。S10、S11、S21及びS23制御信号は、電荷共有フェーズの間にアサートされ、キャパシタC10、C11、及びC21は、Vout,re信号を生成するために用いられ、キャパシタC01、C11、及びC20は、Vout,im信号を生成するために用いられる。電荷共有フェーズの一端において、キャパシタC10及びC21は、Vout,re信号を記憶し、キャパシタC11及びC20は、Vout,im信号を記憶する。
PSCフィルタ1000について、キャパシタC00、C01は、各クロック・サイクルにおいて、Vin,re及びVin,im信号で充電され、同じクロック・サイクルにおいて、電荷共有について、また用いられる。キャパシタC00、C01は、各クロック・サイクルにおいて、電荷共有について用いられ、次のクロック・サイクルにおいて用いられるために、yre′(n)及びyim′(n)を記憶する。タップ部1040について、インデックスkは、0及び1の間でトグルし、キャパシタC20、C21は、1クロック・サイクルのノードA及びB、続くクロック・サイクルのノードB及びA等での電荷共有について、用いられる。
図12は、図8の複素数1次IIR部840a及び840bを実施するPSCフィルタ1200のデザインの概略的なダイアグラムを示す。PSC1200は、複素数1次IIR部840aを実施する第1のPSCフィルタ部1210a、及び複素数1次IIR部840bを実施する第2のPSCフィルタ部1210bを含んでいる。各PSCフィルタ部1210は、図10のPSCフィルタ1000の全ての要素を含む。PSCフィルタ部1210a内のタップ部1040のキャパシタは、式のセット(21)及び(23)の違いに起因して、PSCフィルタ部1210b内のタップ部1040のキャパシタと異なる順序で選択される。
図13は、分解でPSCフィルタをデザインすることについてのプロセス1300を示している。フィルタ伝達関数は、式(19)に示されるような複数の複素数1次フィルタ部に分解され得る(ブロック1312)。ブロック1312の一デザインにおいて、フィルタ伝達関数は、2次IIRフィルタについてであり、二つの複素数1次IIR部に分解され得る。二つの複素数1次IIR部について、複素係数(例えばp及びp*)は、2次IIRフィルタについての係数(例えばc1及びc2)に基づいて決定され得る。二つの複素数1次IIR部についての入力係数(例えば、c〜 0)は、式(22)に示すような複素数の係数の実部及び虚部(例えばPre及びPim)の大きさに基づいて決定される。複数の複素数1次フィルタ部は、フィルタ伝達関数を得るために複数のPSCフィルタ部で実施され得る(ブロック1314)。
rは、ポールの大きさであり、θはポールのフェーズである。
IIRフィルタの安定性について、必要及び十分な状態がr<1である場合。電力制限は、|pre|+|pim|<1で達成され得る。用語(|cosθ|+|sinθ|)は、θの値に依存する一つよりも大きいことがある。従って、|pre|+|pim|<1をr<1と同等にするということを可能にする。このような場合、IIRフィルタは安定であるが、直接的に実施できない
複素数1次IIR部が、電力制限を達成しない場合、用いられ得るIIRフィルタについての電力制限を達成することについての第3の案において、複素数1次IIR部は、インタリーブされたフィルタ・バンクで実施され得る。式のセット(21)から、複素数1次IIR部8401からの複素数フィルタ・サンプル(complex filtered sample)は、以下の様に表され得る。
複素数1次IIR部が、電力制限を達成しない場合、用いられ得るIIRフィルタについての電力制限を達成することについての第3の案において、複素数1次IIR部は、インタリーブされたフィルタ・バンクで実施され得る。式のセット(21)から、複素数1次IIR部8401からの複素数フィルタ・サンプル(complex filtered sample)は、以下の様に表され得る。
式のセット(29)は、IIR部及びFIR部に区切られ得る。IIR部はまた、帰納部(recursive part)または自己回帰部(autoregressive part)として言及され得る。FIR部はまた、非帰納部(non-recursive part)として言及され得る。IIR部は、以下のように表され得る。
cv 0=1−|real(p2)|−|imag(p2)|及びxv(n)は、FIR部の出力である。
図14は、FIRフィルタ・バンク1410及びIIRフィルタ・バンク1420で実施される複素数1次IIR部1400のブロック・ダイアグラムを示している。FIRフィルタ・バンク1410は、式のセット(31)に示されるように、複素数入力サンプルxre(n)及びxim(n)をフィルタし、複素数フィルタ・サンプルxv re(n)及びxv im(n)を提供する。IIRフィルタ・バンク1420は、式のセット(30)に示すように、複素数フィルタ・サンプルxv re(n)及びxv im(n)をフィルタし、複素数出力サンプルyre′(n)及びyim′(n)を供給する。図14は、FIRフィルタ・バンク1410の後に配置されるIIRフィルタ・バンク1420を含むデザインを示す。他のデザインにおいて、FIRフィルタ・バンク1410は、IIRフィルタ・バンク1420の後に配置され得る。FIRフィルタ・バンク1410及びIIRフィルタ・バンク1420の順序は、ノイズ、及び他の動機に基づいて選択され得る。
図15は、図14のIIRフィルタ・バンク1420を実施するPSCフィルタ1500のデザインの概略的なダイアグラムを示している。PSCフィルタ1500は、第1のIIR部1510a及び第2のIIR部1510bを含んでいる。各IIR部1510は、図10のPSCフィルタ1000の全ての要素を含んでいる。
実数入力信号Vin,reは、IIR部1510aのスィッチ1512a、及びIIR部1510bのスィッチ1512cの両方に提供され得る。虚数入力信号Vin,imは、IIR部1510aのスィッチ1512b、及びIIR部1510bのスィッチ1512dの両方に提供され得る。IIR部1510aのスィッチ1516a及びIIR部1510bのスィッチ1516cは、互いに結合され、実数出力信号Vout,reを提供する。IIR部1510aのスィッチ1516b及びIIR部1510bのスィッチ1516dは、互いに結合され、虚数出力信号Vout,imを提供する。IIR部1510a及び1510b内の他の要素は、図10について上述したように結合される。
IIR部1510aは、各偶数クロック・サイクルで動作し、Vin,re及びVin,im信号をフィルタリングし、Vout,re及びVout,im信号を提供する。IIR部1510aは、各奇数クロック・サイクルの間、無効(disabled)にされる。逆に、IIR部1510bは、各奇数クロック・サイクルで動作し、Vin,re及びVin,im信号をフィルタリングし、Vout,re及びVout,im信号を提供する。IIR部1510bは、各偶数クロック・サイクルの間、無効にされる。従って、IIR部1510aが1クロック・サイクルで動作し、そしてIIR部1510bは、次のクロック・サイクルで動作し、更にIIR部1510aは、続くクロック・サイクルで動作するので、IIR部1510a及び1510bは、インタリーブされた方法で動作する。式(30a)に示すように、IIR部1510aは、xv(n)で動作し、y′(n)を提供する。式(30b)に示すように、IIR部1510bは、xv(n+1)で動作し、y′(n+1)を提供する。
一デザインにおいて、(FIRフィルタであることがある)図14のFIRフィルタ・バンク1410についてのPSCフィルタは、図10のPSCフィルタ1000と同様の方法で実施され得る。しかしながら、FIRフィルタ・バンク1410のPSCフィルタについてのスィッチは、IIRフィルタの代わりにFIRフィルタを実施するために、動作される。他のデザインにおいて、二つのFIRフィルタ・バンクは、二つの1次複素数IIRフィルタからマージされ得る。マージされた2次FIRフィルタは、実数の係数を有し、ノーマルの2次PSC FIRフィルタとして実施され得る。
二つのIIR部を含むIIRフィルタ・バンク1420のケースについて、式のセット(30)、及び(31)は、フィルタ・バンク変換(transformation)を示している。一般的に、フィルタ・バンク変換は、p2m=pMで複素数ポールを得るために、mまたはM=2mの任意の値について、実施され得る。IIR部は、以下のように実施され得る。
従って、フィルタ・バンクは、M個のIIR部を含んでいる。各IIR部は、図15に示すように実施され、1/Mのクロック・レートで動作し、Mクロック・サイクルおきにイネーブルされ得る。各クロック・サイクルに一つのIIR部として、Mクロック・サイクルにおいて、M個のIIR部は連続してイネーブルされ得る。
図16は、種々のMの値を含むフィルタ・バンク変換に起因するポール動作(pole movement)のプロット1610を示している。IIRフィルタのポールが、r<1の大きさを有し、ユニット・サークル1612内に位置する場合、IIRフィルタは安定である。菱形の箱(diamond box)1614内に位置する場合、IIRフィルタのポールは、式(20)の電力制限を達成する。フィルタ・バンク変換は、ポールをpからpMに変化させる。プロット1610は、c0=1、c1=−1.5、そしてc2=0.6875を含む例示的なIIRフィルタについてのポール位置を示している。この例において、分解から得られるポールpは、菱形の箱1614の外側に位置し、そのため電力制限を満たさない。M=2を含むフィルタ・バンク変換は、菱形の箱1614内に位置するポールp2に帰着し、そのため電力制限を満たす。M=4及び8を含むフィルタ・バンク変換は、始点(origin)により近く位置するポールp4及びp8に帰着する。この例に示すように、ポールは、一般的により大きい値Mのため、始点に向かって移動する。一般的に、ポールからユニット・サークルまでのより長い距離は、より小さい挿入損失(insertion loss)という結果になり得る。そして、それは望ましい。
安定したIIRフィルタについて、r<1なので、r2<r及びそれは、より電力制限を達成することができ得る。例として、p=0.625+j0.625のポールである複素数1次IIR部は、電力制限を達成しない。しかしながら、p2=j0.78のポールであるフィルタ・バンクは、電力制限を達成する。
原理的には、Mが十分に大きい限り、電力制限はいつも満たされることができる。しかしながら、より大きいMはまた、より複雑な(greater complexity)IIR部に相当する。
図17は、フィルタ・バンク変換でPSCフィルタをデザインすることについてのプロセス1700を示している。フィルタ伝達関数は、FIR部及びIIR部に分解され得る(ブロック1712)。一デザインにおいて、フィルタ伝達関数は、複素数1次IIRフィルタに関するものであり、FIR部及びIIR部に分解され得る。IIR部についての複素係数(例えばpM)は、複素数1次IIRフィルタについての複素係数(例えばp)に基づいて決定され得る。IIR部は、複数(M個)のIIR部に区切られ、各IIR部は1/Mクロック・レートで動作し、M個のIIR部は、Mクロック・サイクルにおいて連続してイネーブルされる(ブロック1714)。一デザインにおいて、IIR部は、第1及び第2のIIR部に区切られ、第1のIIR部は、偶数(even-numbered)クロック・サイクルでイネーブルされ、第2のIIR部は、奇数(odd-numbered)クロック・サイクルでイネーブルされる。FIR及びIIR部は、フィルタ伝達関数を得るために、PSCフィルタ部で実施され得る(ブロック1716)。
図18は、式(37)の関数f(θ)のプロット1810を示している。関数f(θ)は、θ=i・π/2について、1.0の最小値を有する(iは整数である)。電力制限|pre|+|pim|<1を達成するために、f(θ)が最小化されることがより望ましい。それは、θまたはM・θのどちらか一方がi・π/2に近づけることを意味する。ポールは虚軸にあるので、それはθ≒π/2であることが望ましい。M=2であるインタリーブされたフィルタ・バンクが用いられる場合、それは、θ≒π/4またはθ≒3π/4であることが望ましい。これは、複数レート・フィルタ・デザインによって達成され得る。
第4の案において、ポール位置は、体系的(systematic)または疑似ランダム(pseudo-random)な方法で変化し得る。それぞれの新しい位置で、ポールは、(i)望ましいフィルタ応答は新しいポール位置で得られることがある、そして(ii)新しいポール位置によって電力制限が達成されるか否かを決定するために、評価され得る。
図19は、電力制限を達成するために、2次IIRフィルタをデザインすることについてのプロセス1900を示している。2次IIRフィルタは、適切なシステム要求を達成するために、デザインされ得る。2次IIRフィルタの係数c0、c1、及びc2は、得られ得る(ブロック1912)。|c1|+|c2|<1かどうかのように、係数がスケーリングされることができるかどうかの決定(determination)が行われる(ブロック1914)。ブロック1914の答えが“YES”の場合は、係数スケーリングは、式(15)に示すように、係数co′を得る為に実行され得る(ブロック1924)。他方では、2次IIRフィルタが、複素数1次IIR部に分解され得る(ブロック1916)。|pre|+|pim|<1かどうかのように、1次IIR部のポールが電力制限を達成するかどうかの決定が行われる(ブロック1918)。ブロック1918の答えが“YES”の場合は、係数スケーリングは、式(22)に示すように、係数c〜 oを得る為に実行され得る(ブロック1924)。
他方で、各複素数1次IIR部は、m=1で開始するフィルタ・バンクによって実施され得る(ブロック1920)。|pv re|+|pv im|<1かどうかのように、フィルタ・バンクについてのポールが電力制限を達成するかどうかの決定が行われる(ブロック1922)。ブロック1922の答えが“YES”の場合は、係数スケーリングは、式(33)に示すように、係数cv oを得る為に実行され得る(ブロック1924)。他方で、最大値がmと等しいかどうかの決定が行われる(ブロック1926)。答えが“NO”の場合、mは増加させられ得る(ブロック1928)。そして、プロセスは、ブロック1920に戻る。他方で、電力制限を達成するために、ポール再配置が実行され得る(ブロック1930)。
明確にするために、上述した多くは、2次FIRフィルタと、1次及び2次IIRフィルタとに関するものである。本明細書に記載のPSCフィルタは、任意の順序のFIRフィルタ及びIIRフィルタについて用いられ得る。
本明細書に記載のPSCフィルタは、明確なアドバンテージを提供し得る。まず、PSCフィルタは、PSCフィルタ内の増幅器を利用しない。これは、サイズ及び電力消費を抑制し得る。増幅器は、入力/出力バッファリングについて用いられ得る。次に、PSCフィルタは、正確な周波数応答(accurate frequency response)を提供することができ得る。これは、集積回路(IC)において、より正確に達成されることができるキャパシタ・レシオによって決定される。そして、PSCフィルタは、種々のフィルタ応答を得るために、動作の間に構成され得るキャパシタのアレイ(array)を用いるので、高い適応性を有し得る。
本明細書に記載のPSCフィルタは、ワイヤレス通信、コンピューティング、ネットワーキング、家庭用電化製品等の種々のアプリケーションで用いられ得る。PSCフィルタはまた、ワイヤレス通信デバイス、携帯電話、ブロードキャスト・レシーバ、PDA(携帯情報端末)、手持ち式デバイス、ワイヤレス・モデム、ラップトップ・コンピュータ、コードレス電話、Bluetooth(登録商標)デバイス、ワイヤレス・ローカル・ループ(WLL)局、家庭用電化デバイス等のような種々のデバイスについて用いられ得る。明確にするために、携帯電話、またはいくつかの他のデバイスであり得るワイヤレス通信デバイスにおけるPSCフィルタの使用は、下に記載する。PSCフィルタは、望ましい信号をパスし、ジャマー(jammer)及びアウト・オブ・バンド(out-of-band)ノイズ及び干渉を和らげ、及び/またはワイヤレス・デバイスの他の機能を実行するために用いられ得る。
図20は、本明細書に記載のPSCフィルタが実施され得る、ワイヤレス通信デバイス2000のデザインのブロック・ダイアグラムを示す。ワイヤレス通信デバイス2000は、双方向通信をサポートするレシーバ2020及びトランスミッタ2040を含んでいる。概して、ワイヤレス・デバイス2000は、任意の数の通信システム、及び周波数バンドについて、任意の数のレシーバ及び任意の数のトランスミッタを含み得る。
受信パス(receive path)において、アンテナ2012は、基地局によって送信された無線周波数(RF:radio frequency)変調信号(modulated signal)を受信し、RFユニット2014を通して行われ、レシーバ2020に提供される受信RF信号を提供し得る。RFユニット2014は、RFスィッチ及び/または、送信及び受信パスについて、RF信号を多重化することができるデュプレクサを含む。レシーバ2020内において、低ノイズ・トランスコンダクタンス増幅器(LNTA)2022は、受信RF信号(電圧信号であり得る)を増幅し、増幅RF信号(電流信号であり得る)を提供し得る。パッシブ・サンプラ2024は、増幅RF信号をサンプルし、サンプリング動作を介して周波数ダウンコンバージョンを実行し、アナログ・サンプルを提供する。アナログ・サンプルは、不連続な時刻についてのアナログ値である。フィルタ/デシメータ2026は、アナログ・サンプルをフィルタリングし、デシメーションを実行し、より低いサンプル・レートでフィルタ・サンプルを提供する。フィルタ/デシメータ2026は、本明細書に記載のPSCフィルタで実施され得る。
フィルタ/デシメータ2026からのフィルタ・サンプルは、デジタル・サンプルを得るために、可変利得増幅器(VGA)2028によって増幅され、フィルタ2030によってフィルタリングされ、更に、増幅器(AMP)2032によって増幅され、更にフィルタ2034によってフィルタリングされ、そして、アナログ・デジタル変換器(ADC)2036によってデジタル化され得る。フィルタ2030及び/または2034は、本明細書に記載のPSCフィルタによって実施され得る。VGA2028及び/または増幅器2032は、フィルタ2026及び2030からのアナログ・サンプルを増幅することができるスィッチ・キャパシタ増幅器によって実施され得る。デジタル・プロセッサ2050は、デコードされたデータ及びシグナリングを得るために、デジタル・サンプルを処理し得る。制御信号生成器2038は、パッシブ・サンプラ2024についてサンプリング・クロック、そしてフィルタ2026、2030、及び2034について、制御信号を生成し得る。
送信パスにおいて、トランスミッタ2040は、デジタル・プロセッサ2050からの出力サンプルを処理し、RFユニット2014を通り、アンテナ2012を介して送信される出力RF信号を提供する。簡単のため、トランスミッタ2040の詳細は、図20には示していない。
デジタル・プロセッサ2050は、他の機能と同様にデータ送信及び受信についての種々のプロセッシング・ユニットを含み得る。例えば、デジタル・プロセッサ2050は、デジタル・シグナル・プロセッサ(DSP)、縮小命令セットコンピュータ(reduced instruction set computer)プロセッサ、中央処理ユニット(CPU)等を含み得る。コントローラ/プロセッサ2060は、ワイヤレス・デバイス2000の動作を制御し得る。メモリ2062は、ワイヤレス・デバイス2000についてのプログラム・コード及びデータを記憶し得る。データ・プロセッサ2050、コントローラ/プロセッサ2060、及び/またはメモリ2062は、一つまたはそれ以上の特定用途向け集積回路(application specific integrated circuit)及び/または他のIC上で実施され得る。
図20は、レシーバ2020の特定のデザインを示している。一般的に、レシーバ2020の信号のコンディショニングは、一つまたはそれ以上のミキサ、増幅器、フィルタ等のステージによって実行され得る。これらの回路ブロックは、図20に示す構成とは異なってアレンジされ得る。更に、図20に示されない他の回路ブロックはまた、レシーバの信号を調整するために用いられ得る。図20の回路ブロックはまた、省略され得る。レシーバ2020の全てまたは一部は、一つまたはそれ以上のRFIC、ミックス信号IC等で実施され得る。
アンテナ2012からの受信RF信号は、望ましい信号、及びジャマーの両方を含み得る。ジャマーは、周波数において、望ましい信号に近い望ましくない信号の大きい増幅である。ADCの飽和を避けるために、ジャマーは、ADC2036に先立って和らげられる。フィルタ2026、2030、及び/または2034は、ジャマー及び他のアウト・オブ・バンド(out-of-band)ノイズ及び干渉を和らげ、それぞれは、本明細書に記載の任意のPSCフィルタで実施され得る。
本明細書に記載のPSCフィルタは、IC、アナログIC、RFIC、ミックス信号IC、ASIC、プリント回路基板(PCB)、電子デバイス、等で実施され得る。PSCフィルタはまた、CMOS(complementary metal oxide semiconductor)、NMOS(N-channel MOS)、PMOS(P-channel MOS)、BJT(bipolar junction transistor)、BiCMOS(bipolar-CMOS)、SiGe、GaAs等のような種々のICプロセス技術で形成され得る。
本明細書に記載のPSCフィルタを実施する装置は、独立デバイス(stand-alone device)である、またはより大きいデバイスの一部であり得る。デバイスは、(i)独立デバイス、(ii)データ及び/または命令を記憶するためのメモリICを含む一つまたはそれ以上のICのセット、(iii)RFレシーバ(RFR)またはRFトランスミッタ/レシーバ(RTR)のようなRFIC、(iv)基地局モデム(MSM)のようなASIC、(v)他のデバイス内に埋め込まれ得るモジュール、(vi)レシーバ、携帯電話、ワイヤレス・デバイス、ハンドセットまたはモバイル・ユニット、(vii)その他であり得る。
一つまたはそれ以上のデザイン例において、述べた機能は、ハードウェア、ソフトウェア、ファームウェア、またはこれらの任意の組み合わせ内に実装され得る。ソフトウェアに実装された場合、コンピュータ読み取り可能な媒体に、記憶され、または、一つまたはそれ以上の命令またはコードとして送信され得る。コンピュータ読み取り可能な媒体は、一箇所から他の場所へのコンピュータ・プログラムの転送を促進する任意のメディアを含んでいるコンピュータ記憶メディア及び通信メディアを含む。記憶媒体は、コンピュータによってアクセスされることができる任意の入手可能な媒体であり得る。例のため、そして例に限らず、そのようなコンピュータ読み取り可能な媒体は、RAM、ROM、EEPROM、CD−ROMまたは他の光学ディスク記憶、磁気ディスク記憶、または他の磁気記憶デバイス、または、命令またはデータ構造の形態において、望ましいプログラム・コードを運び、記憶することができ、コンピュータによってアクセスされることができる任意の他の媒体を備えることができる。また、任意のつながりは、適切にコンピュータ読み取りメディアと称される。例えば、ソフトウェアが、ウェブサイト、サーバー、または、同軸ケーブル、光ファイバ・ケーブル、ツイスト・ペア、デジタル加入者線(DSL)、または赤外線、無線、及びマイクロ波のようなワイヤレス技術を用いる他の遠隔ソース、から送信される場合、同軸ケーブル、光ファイバ・ケーブル、ツイスト・ペア、DSL、または赤外線、無線、及びマイクロ波のようなワイヤレス技術は、媒体の定義に含まれる。本明細書に用いたように、ディスク(disk)及びディスク(disc)は、コンパクトディスク(CD)、レーザーディスク(登録商標)、光学ディスク、デジタル多用途ディスク(DVD)、フロッピー(登録商標)ディスク、及びブルーレイ(登録商標)ディスク、を含み、ディスク(disk)は大抵磁気的にデータを再生し、ディスク(disc)は光学的またはレーザーでデータを再生する。上の組み合わせは、また、コンピュータ読み取り可能なメディアの範囲の中に含まれるべきである。
本開示のこれまでの記載は、当業者が本開示を行う、または用いることを可能にするために提供される。本開示の種々の変形は、当業者に直ちに理解され、本明細書で定義された一般的な原理は、本開示のスピリットや範囲から逸脱しない他の変化に適用され得る。従って、本開示は、本明細書に記載の例に限定されることは意図されず、開示された本明細書の原理及び新規性のある特徴に一致する広い範囲は認められる。
本開示のこれまでの記載は、当業者が本開示を行う、または用いることを可能にするために提供される。本開示の種々の変形は、当業者に直ちに理解され、本明細書で定義された一般的な原理は、本開示のスピリットや範囲から逸脱しない他の変化に適用され得る。従って、本開示は、本明細書に記載の例に限定されることは意図されず、開示された本明細書の原理及び新規性のある特徴に一致する広い範囲は認められる。
以下に、本願出願時の特許請求の範囲に記載された発明を付記する。
[1]実数入力信号及び虚数遅延信号を受信し、電荷を記憶及び共有し、そして実数フィルタ信号を提供するように動作するキャパシタの第1のセットと、
虚数入力信号及び実数遅延信号を受信し、電荷を記憶及び共有し、そして虚数フィルタ信号を提供するように動作するキャパシタの第2のセットと、
前記実数及び虚数フィルタ信号を受信し、電荷を記憶及び共有し、そして前記実数及び虚数遅延信号を提供するように動作するキャパシタの第3のセットと、
を備える第1のフィルタ部
を備える装置。
[2]キャパシタの前記第1のセットは、
前記実数入力信号を受信及び記憶し、電荷を共有し、各クロック・サイクルで実数フィルタ信号を提供するように動作する第1のキャパシタと、
電荷を共有し、前記実数フィルタ信号を各クロック・サイクルにおいて記憶するように動作する第2のキャパシタと、
を備える前記[1]の装置。
[3]キャパシタの前記第2のセットは、
前記虚数入力信号を受信及び記憶し、電荷を共有し、各クロック・サイクルにおいて虚数フィルタ信号を提供するように動作する第3のキャパシタと、
電荷を共有し、前記虚数フィルタ信号を各クロック・サイクルにおいて記憶するように動作する第4のキャパシタと
を備える前記[2]の装置。
[4]キャパシタの前記第3のセットは、
各クロック・サイクルにおいて電荷を共有し、各偶数(even-numbered)クロック・サイクルにおいて、前記実数フィルタ信号を記憶し、各奇数(odd-numbered)クロック・サイクルにおいて、前記虚数フィルタ信号を記憶するように動作する第5のキャパシタと、
各クロック・サイクルにおいて電荷を共有し、各偶数クロック・サイクルにおいて、前記虚数フィルタ信号を記憶し、各奇数クロック・サイクルにおいて、前記偶数フィルタ信号を記憶するように動作する第6のキャパシタと
を備える前記[3]の装置。
[5]前記第1、第2、及び第3のセットにおいて、各キャパシタは、充電のために選択された場合、関連する加算ノードからの値を記憶し、電荷共有のために選択された場合、前記関連する加算ノードを介して他のキャパシタで電荷を共有するように動作する
前記[1]の装置。
[6]前記第1のフィルタ部は更に、
キャパシタの前記第1のセットを第1の加算ノードに結合するように動作する第1のスィッチと、
キャパシタの前記第2のセットを第2の加算ノードに結合するように動作する第2のスィッチと、
キャパシタの前記第3のセットを、前記第1の加算ノードに結合するように動作するスィッチの第1のセットと、
キャパシタの前記第3のセットを、前記第2の加算ノードに結合するように動作するスィッチの第2のセットと、
を備える前記[1]の装置。
[7]各スィッチは、
イネーブルである場合に、関連するキャパシタを関連する加算ノードへ結合し、
無効である場合に、前記関連する加算ノードから、前記関連するキャパシタを切り離す
ように動作する
前記[6]の装置。
[8]前記第1のフィルタ部は更に、
イネーブルである場合、前記実数入力信号を前記第1の加算ノードに結合するように動作する第1の入力スィッチと、
イネーブルである場合、前記第1の加算ノードを前記実数フィルタ信号に結合するように動作する第1の出力スィッチと、
イネーブルである場合、前記第1の加算ノードを回路グランドに結合し、前記第1の加算コードに直接結合されたキャパシタをリセットするように動作する第1のリセット・スィッチと
を備える前記[6]の装置。
[9]前記第1のフィルタ部は更に、
イネーブルである場合、前記虚数入力信号を前記第2の加算ノードに結合するように動作する第2の入力スィッチと、
イネーブルである場合、前記第2の加算ノードを前記虚数フィルタ信号に結合するように動作する第2の出力スィッチと、
イネーブルである場合、前記第2の加算ノードを回路グランドに結合し、前記第2の加算コードに直接結合されたキャパシタをリセットするように動作する第2のリセット・スィッチと、
を備える前記[8]の装置。
[10]前記第1のフィルタ部に結合され、
前記実数フィルタ信号及び虚数遅延出力信号を受信し、電荷を記憶及び共有し、そして実数出力信号を提供するように動作するキャパシタの第4のセットと、
前記虚数フィルタ信号及び実数遅延出力信号を受信し、電荷を記憶及び共有し、そして虚数出力信号を提供するように動作するキャパシタの第5のセットと、
前記実数及び虚数出力信号を受信し、電荷を記憶及び共有し、そして前記実数及び虚数遅延出力信号を提供するように動作するキャパシタの第6のセットと、
を備える第2のフィルタ部
を更に備える前記[1]の装置。
[11]前記第1及び第2のフィルタ部は、それぞれ複素数1次無限インパルス応答(IIR:infinite impulse response)部を実施し、複素数2次IIRフィルタを共同で実施する
前記[10]の装置。
[12]前記装置は集積回路である前記[1]の装置。
[13]複素数入力信号を受信及びフィルタリングし、複素数フィルタ信号を提供するように動作する第1の複素数1次無限インパルス応答(IIR:infinite impulse response)部と、
前記第1の複素数1次IIR部に結合され、前記複素数フィルタ信号を受信及びフィルタリングし、複素数出力信号を提供する第2の複素数1次IIR部と、
を備える装置。
[14]前記第1及び第2の複素数1次IIR部は、第1及び第2のパッシブ・スィッチ・キャパシタ(PSC:passive switched-capacitor)フィルタ部で実施され、各PSCフィルタ部は、複数のキャパシタ及び複数のスィッチを備えている
前記[13]の装置。
[15]前記第1の複素数1次IIR部は、第1の複素係数によって定義され、前記第2の複素数1次IIR部は、第2の複素係数によって定義され、前記第2の複素係数は、前記第1の複素係数の複素共役である
前記[13]の装置。
[16]複素数入力信号を受信及びフィルタリングし、Mが1より大きい、Mクロック・サイクル毎に複素数出力信号を提供するように動作する第1の複素数フィルタ部と、
前記複素数入力信号を受信及びフィルタリングし、Mクロック・サイクル毎に前記複素数出力信号を提供するように動作する第2の複素数フィルタ部と、
を備え、
前記第1及び第2の複素数フィルタ部は、異なるクロック・サイクルでイネーブルされる装置。
[17]前記第1の複素数フィルタ部は、偶数(even-numbered)クロック・サイクルでイネーブルされ、前記第2の複素数フィルタ部は、奇数(odd-numbered)クロック・サイクルでイネーブルされる
前記[16]の装置。
[18]前記第1及び第2の複素数フィルタ部はそれぞれ、
実数入力信号及び虚数遅延出力信号を受信し、電荷を記憶及び共有し、実数出力信号を提供するように動作するキャパシタの第1のセットと、
虚数入力信号及び実数遅延出力信号を受信し、電荷を記憶及び共有し、虚数出力信号を提供するように動作するキャパシタの第2のセットと、
前記実数及び虚数出力信号を受信し、電荷を記憶及び共有し、前記実数及び虚数遅延出力信号を提供するように動作するキャパシタの第3のセットと、
を備え、
前記複素数入力信号は、前記実数及び虚数入力信号を含み、前記複素数出力信号は、前記実数及び虚数出力信号を含む
前記[16]の装置。
[19]第1のパッシブ・スィッチ・キャパシタ(PSC:passive switched-capacitor)フィルタ部を含み、第1の複素数入力信号を受信及びフィルタリングし、第1の複素数出力信号を提供するように動作する有限インパルス応答(FIR:finite impulse response)部と、
第2のPSCフィルタ部を含み、前記FIR部に結合され、第2の複素数入力信号を受信及びフィルタリングし、第2の複素数出力信号を提供するように動作する無限インパルス応答(IIR:infinite impulse response)部と
を備える装置。
[20]前記IIR部は、前記FIR部の後に結合され、前記第2の複素数入力信号は、前記第1の複素数出力信号を含む
前記[19]の装置。
[21]前記FIR部は、前記IIR部の後に結合され、前記第1の複素数入力信号は、前記第2の複素数出力信号を含む
前記[19]の装置。
[22]前記IIR部は、
異なったクロック・サイクルでイネーブルされ、前記第2の複素数入力信号を受信及びフィルタリングし、前記第2の複素数出力信号を提供するように動作する複数の複素数フィルタ部を含む
前記[19]の装置。
[23]前記IIR部及び前記FIR部は、複素数1次IIRフィルタを実施する
前記[19]の装置。
[24]少なくとも一つのパッシブ・スィッチ・キャパシタ(PSC:passive switched-capacitor)フィルタを含み、
各PSCフィルタは、複素数入力信号を受信及びフィルタリングし、前記PSCフィルタについての複素数フィルタ信号を提供する少なくとも一つのフィルタ部を含み、
各PSCフィルタについて、フィルタ部は、
実数入力信号及び虚数遅延信号を受信し、電荷を記憶及び共有し、実数フィルタ信号を提供するように動作するキャパシタの第1のセットと、
虚数入力信号及び実数遅延信号を受信し、電荷を記憶及び共有し、虚数フィルタ信号を提供するように動作するキャパシタの第2のセットと、
前記実数及び虚数フィルタ信号を受信し、電荷を記憶及び共有し、前記実数及び虚数遅延信号を提供するように動作するキャパシタの第3のセットと、
前記少なくとも一つのPSCフィルタについての制御信号を生成するように動作する信号生成器と、
を備えるワイヤレス・デバイス。
[25]各PSCフィルタは、前記複素数入力信号についてのアナログ入力サンプルを受信し、前記複素数フィルタ信号についてのアナログ出力サンプルを提供するように動作し、
最後のPSCフィルタからの前記複素数フィルタ信号をデジタル化し、デジタル・サンプルを提供するように動作するアナログ・デジタル変換器(ADC:analog-to-digital converter)
を更に備える前記[24]のワイヤレス・デバイス。
[26]各PSCフィルタは、二つの1次無限インパルス応答(IIR:infinite impulse response)フィルタ部を含む
前記[24]のワイヤレス・デバイス。
[27]各PSCフィルタは、有限インパルス応答(FIR:finite impulse response)フィルタ部及び無限インパルス応答(IIR:infinite impulse response)フィルタ部を含む
前記[24]のワイヤレス・デバイス。
[28]フィルタ伝達関数(filter transfer function)についての複数の係数を得ることと、
パッシブ・スィッチ・キャパシタ(PSC:passive switched-capacitor)についての電力制限(power constraint)に基づいて、少なくとも一つの前記複数の係数をスケーリングすることと、
前記フィルタ伝達関数を得るために、前記少なくとも一つのスケール係数に基づいて、前記PSCフィルタを実施することと、
を備える方法。
[29]前記フィルタ伝達関数は、有限インパルス応答(FIR:finite impulse response)フィルタに関するものであり、
少なくとも一つの前記複数の係数でスケーリングすることは、
前記複数の係数のそれぞれの大きさに基づいて、スケーリング要素を決定することと、
対応するスケール係数を得るために、前記スケーリング要素に基づいて、前記複数の係数のそれぞれをスケーリングすることと、を含む
前記[28]の方法。
[30]前記フィルタ伝達関数は、2次FIRフィルタについてのものであり、前記電力制限は、b 0 ′、b 1 ′、及びb 2 ′が前記2次FIRフィルタについての三つのスケール係数である、|b 0 ′|+|b 1 ′|+|b 2 ′|=1を含む
前記[29]の方法。
[31]前記フィルタ伝達関数は、無限インパルス応答(IIR:infinite impulse response)フィルタに関するものであり、
少なくとも一つの前記複数の係数でスケーリングすることは、
前記複数の係数の一つと、各残っている係数(remaining coefficient)の大きさに基づいて決定される新しい係数と交換すること(replacing)を含む
前記[28]の方法。
[32]前記フィルタ伝達関数は、2次IIRフィルタについてのものであり、前記電力制限は、c 0 ′は新しい係数であり、c 1 及びc 2 は前記2次IIRフィルタについての二つのスケール係数である、|c 0 ′|+|c 1 |+|c 2 |=1を含む
前記[31]の方法。
[33]フィルタ伝達関数(filter transfer function)についての複数の係数を得る手段と、
パッシブ・スィッチ・キャパシタ(PSC:passive switched-capacitor)についての電力制限(power constraint)に基づいて、少なくとも一つの前記複数の係数をスケーリングする手段と、
前記フィルタ伝達関数を得るために、前記少なくとも一つのスケール係数に基づいて、前記PSCフィルタを実施する手段と、
を備える装置。
[34]前記フィルタ伝達関数は、有限インパルス応答(FIR:finite impulse response)フィルタに関するものであり、
少なくとも一つの前記複数の係数でスケーリングする手段は、
前記複数の係数のそれぞれの大きさに基づいて、スケーリング要素を決定する手段と、
対応するスケール係数を得るために、前記スケーリング要素に基づいて、前記複数の係数のそれぞれをスケーリングする手段と、を含む
前記[33]の装置。
[35]前記フィルタ伝達関数は、無限インパルス応答(IIR:infinite impulse response)フィルタに関するものであり、
少なくとも一つの前記複数の係数でスケーリングする手段は、
前記複数の係数の一つと、各残っている係数の大きさに基づいて決定される新しい係数と交換する手段を含む
前記[33]の装置。
[36]コンピュータ読み取り可能な媒体を含むコンピュータ・プログラム製品であって、前記媒体は、
少なくとも一つのコンピュータに、フィルタ伝達関数(filter transfer function)についての複数の係数を取得させるコードと、
前記少なくとも一つのコンピュータに、パッシブ・スィッチ・キャパシタ(PSC:passive switched-capacitor)についての電力制限(power constraint)に基づいて、少なくとも一つの前記複数の係数をスケーリングさせるコードと、
前記少なくとも一つのコンピュータに、前記フィルタ伝達関数を得るために、前記少なくとも一つのスケール係数に基づいて、前記PSCフィルタを実施させるコードと、
を備えるコンピュータ・プログラム製品。
[37]フィルタ伝達関数(filter transfer function)を、複数の複素数1次フィルタ部に分解することと、
前記フィルタ伝達関数を得るために、パッシブ・スィッチ・キャパシタ(PSC:passive switched-capacitor)フィルタ部で、前記複数の複素数1次フィルタ部を実施することと、
を備える方法。
[38]前記フィルタ伝達関数を分解することは、
2次無限インパルス応答(IIR:infinite impulse response)フィルタについての前記フィルタ伝達関数を、二つの複素数1次IIR部に分解することを含む
前記[37]の装置。
[39]前記フィルタ伝達関数を分解することは、
前記フィルタ伝達関数についての係数に基づいて、前記二つの複素数1次IIR部についての複素係数を決定することを更に含む
前記[38]の方法。
[40]前記フィルタ伝達関数を分解することは、
前記複素係数の実部及び虚部の大きさに基づいて、前記二つの複素数1次IIR部についての入力係数を決定することを更に含む
前記[39]の方法。
[41]フィルタ伝達関数(filter transfer function)を、有限インパルス応答(FIR:finite impulse response)部及び無限インパルス応答(IIR:infinite impulse response)部に分解することと、
前記フィルタ伝達関数を得るために、パッシブ・スィッチ・キャパシタ(PSC:passive switched-capacitor)フィルタ部で、FIR部及びIIR部を実施することと
を備える方法。
[42]前記フィルタ伝達関数を分解することは、
複素数1次IIRフィルタについての前記フィルタ伝達関数を、前記FIR部及び前記IIR部に分解することと、
前記複素数1次IIRフィルタについての複素係数に基づいて、前記IIR部についての複素係数を決定することと、
を備える前記[41]の方法。
[43]前記IIR部についての前記複素係数は、pは前記複素数1次IIRフィルタについて
の前記複素係数であり、Mは1よりも大きい整数である、p M である前記[42]の方法。
[44]前記フィルタ伝達関数を分解することは、
前記IIR部を複数(M個)のIIR部に区切ることを含み、
各IIR部は、1/Mクロック・レートで動作し、前記M個のIIR部は、Mクロック・サイクルで連続してイネーブルされる
前記[41]の方法。
[45]前記フィルタ伝達関数を分解することは、
前記IIR部を第1及び第2のIIR部に区切ることを含み、
前記第1のIIR部は、偶数(even-numbered)クロック・サイクルでイネーブルされ、前記第2のIIR部は、奇数(odd-numbered)クロック・サイクルでイネーブルされる
前記[41]の方法。
以下に、本願出願時の特許請求の範囲に記載された発明を付記する。
[1]実数入力信号及び虚数遅延信号を受信し、電荷を記憶及び共有し、そして実数フィルタ信号を提供するように動作するキャパシタの第1のセットと、
虚数入力信号及び実数遅延信号を受信し、電荷を記憶及び共有し、そして虚数フィルタ信号を提供するように動作するキャパシタの第2のセットと、
前記実数及び虚数フィルタ信号を受信し、電荷を記憶及び共有し、そして前記実数及び虚数遅延信号を提供するように動作するキャパシタの第3のセットと、
を備える第1のフィルタ部
を備える装置。
[2]キャパシタの前記第1のセットは、
前記実数入力信号を受信及び記憶し、電荷を共有し、各クロック・サイクルで実数フィルタ信号を提供するように動作する第1のキャパシタと、
電荷を共有し、前記実数フィルタ信号を各クロック・サイクルにおいて記憶するように動作する第2のキャパシタと、
を備える前記[1]の装置。
[3]キャパシタの前記第2のセットは、
前記虚数入力信号を受信及び記憶し、電荷を共有し、各クロック・サイクルにおいて虚数フィルタ信号を提供するように動作する第3のキャパシタと、
電荷を共有し、前記虚数フィルタ信号を各クロック・サイクルにおいて記憶するように動作する第4のキャパシタと
を備える前記[2]の装置。
[4]キャパシタの前記第3のセットは、
各クロック・サイクルにおいて電荷を共有し、各偶数(even-numbered)クロック・サイクルにおいて、前記実数フィルタ信号を記憶し、各奇数(odd-numbered)クロック・サイクルにおいて、前記虚数フィルタ信号を記憶するように動作する第5のキャパシタと、
各クロック・サイクルにおいて電荷を共有し、各偶数クロック・サイクルにおいて、前記虚数フィルタ信号を記憶し、各奇数クロック・サイクルにおいて、前記偶数フィルタ信号を記憶するように動作する第6のキャパシタと
を備える前記[3]の装置。
[5]前記第1、第2、及び第3のセットにおいて、各キャパシタは、充電のために選択された場合、関連する加算ノードからの値を記憶し、電荷共有のために選択された場合、前記関連する加算ノードを介して他のキャパシタで電荷を共有するように動作する
前記[1]の装置。
[6]前記第1のフィルタ部は更に、
キャパシタの前記第1のセットを第1の加算ノードに結合するように動作する第1のスィッチと、
キャパシタの前記第2のセットを第2の加算ノードに結合するように動作する第2のスィッチと、
キャパシタの前記第3のセットを、前記第1の加算ノードに結合するように動作するスィッチの第1のセットと、
キャパシタの前記第3のセットを、前記第2の加算ノードに結合するように動作するスィッチの第2のセットと、
を備える前記[1]の装置。
[7]各スィッチは、
イネーブルである場合に、関連するキャパシタを関連する加算ノードへ結合し、
無効である場合に、前記関連する加算ノードから、前記関連するキャパシタを切り離す
ように動作する
前記[6]の装置。
[8]前記第1のフィルタ部は更に、
イネーブルである場合、前記実数入力信号を前記第1の加算ノードに結合するように動作する第1の入力スィッチと、
イネーブルである場合、前記第1の加算ノードを前記実数フィルタ信号に結合するように動作する第1の出力スィッチと、
イネーブルである場合、前記第1の加算ノードを回路グランドに結合し、前記第1の加算コードに直接結合されたキャパシタをリセットするように動作する第1のリセット・スィッチと
を備える前記[6]の装置。
[9]前記第1のフィルタ部は更に、
イネーブルである場合、前記虚数入力信号を前記第2の加算ノードに結合するように動作する第2の入力スィッチと、
イネーブルである場合、前記第2の加算ノードを前記虚数フィルタ信号に結合するように動作する第2の出力スィッチと、
イネーブルである場合、前記第2の加算ノードを回路グランドに結合し、前記第2の加算コードに直接結合されたキャパシタをリセットするように動作する第2のリセット・スィッチと、
を備える前記[8]の装置。
[10]前記第1のフィルタ部に結合され、
前記実数フィルタ信号及び虚数遅延出力信号を受信し、電荷を記憶及び共有し、そして実数出力信号を提供するように動作するキャパシタの第4のセットと、
前記虚数フィルタ信号及び実数遅延出力信号を受信し、電荷を記憶及び共有し、そして虚数出力信号を提供するように動作するキャパシタの第5のセットと、
前記実数及び虚数出力信号を受信し、電荷を記憶及び共有し、そして前記実数及び虚数遅延出力信号を提供するように動作するキャパシタの第6のセットと、
を備える第2のフィルタ部
を更に備える前記[1]の装置。
[11]前記第1及び第2のフィルタ部は、それぞれ複素数1次無限インパルス応答(IIR:infinite impulse response)部を実施し、複素数2次IIRフィルタを共同で実施する
前記[10]の装置。
[12]前記装置は集積回路である前記[1]の装置。
[13]複素数入力信号を受信及びフィルタリングし、複素数フィルタ信号を提供するように動作する第1の複素数1次無限インパルス応答(IIR:infinite impulse response)部と、
前記第1の複素数1次IIR部に結合され、前記複素数フィルタ信号を受信及びフィルタリングし、複素数出力信号を提供する第2の複素数1次IIR部と、
を備える装置。
[14]前記第1及び第2の複素数1次IIR部は、第1及び第2のパッシブ・スィッチ・キャパシタ(PSC:passive switched-capacitor)フィルタ部で実施され、各PSCフィルタ部は、複数のキャパシタ及び複数のスィッチを備えている
前記[13]の装置。
[15]前記第1の複素数1次IIR部は、第1の複素係数によって定義され、前記第2の複素数1次IIR部は、第2の複素係数によって定義され、前記第2の複素係数は、前記第1の複素係数の複素共役である
前記[13]の装置。
[16]複素数入力信号を受信及びフィルタリングし、Mが1より大きい、Mクロック・サイクル毎に複素数出力信号を提供するように動作する第1の複素数フィルタ部と、
前記複素数入力信号を受信及びフィルタリングし、Mクロック・サイクル毎に前記複素数出力信号を提供するように動作する第2の複素数フィルタ部と、
を備え、
前記第1及び第2の複素数フィルタ部は、異なるクロック・サイクルでイネーブルされる装置。
[17]前記第1の複素数フィルタ部は、偶数(even-numbered)クロック・サイクルでイネーブルされ、前記第2の複素数フィルタ部は、奇数(odd-numbered)クロック・サイクルでイネーブルされる
前記[16]の装置。
[18]前記第1及び第2の複素数フィルタ部はそれぞれ、
実数入力信号及び虚数遅延出力信号を受信し、電荷を記憶及び共有し、実数出力信号を提供するように動作するキャパシタの第1のセットと、
虚数入力信号及び実数遅延出力信号を受信し、電荷を記憶及び共有し、虚数出力信号を提供するように動作するキャパシタの第2のセットと、
前記実数及び虚数出力信号を受信し、電荷を記憶及び共有し、前記実数及び虚数遅延出力信号を提供するように動作するキャパシタの第3のセットと、
を備え、
前記複素数入力信号は、前記実数及び虚数入力信号を含み、前記複素数出力信号は、前記実数及び虚数出力信号を含む
前記[16]の装置。
[19]第1のパッシブ・スィッチ・キャパシタ(PSC:passive switched-capacitor)フィルタ部を含み、第1の複素数入力信号を受信及びフィルタリングし、第1の複素数出力信号を提供するように動作する有限インパルス応答(FIR:finite impulse response)部と、
第2のPSCフィルタ部を含み、前記FIR部に結合され、第2の複素数入力信号を受信及びフィルタリングし、第2の複素数出力信号を提供するように動作する無限インパルス応答(IIR:infinite impulse response)部と
を備える装置。
[20]前記IIR部は、前記FIR部の後に結合され、前記第2の複素数入力信号は、前記第1の複素数出力信号を含む
前記[19]の装置。
[21]前記FIR部は、前記IIR部の後に結合され、前記第1の複素数入力信号は、前記第2の複素数出力信号を含む
前記[19]の装置。
[22]前記IIR部は、
異なったクロック・サイクルでイネーブルされ、前記第2の複素数入力信号を受信及びフィルタリングし、前記第2の複素数出力信号を提供するように動作する複数の複素数フィルタ部を含む
前記[19]の装置。
[23]前記IIR部及び前記FIR部は、複素数1次IIRフィルタを実施する
前記[19]の装置。
[24]少なくとも一つのパッシブ・スィッチ・キャパシタ(PSC:passive switched-capacitor)フィルタを含み、
各PSCフィルタは、複素数入力信号を受信及びフィルタリングし、前記PSCフィルタについての複素数フィルタ信号を提供する少なくとも一つのフィルタ部を含み、
各PSCフィルタについて、フィルタ部は、
実数入力信号及び虚数遅延信号を受信し、電荷を記憶及び共有し、実数フィルタ信号を提供するように動作するキャパシタの第1のセットと、
虚数入力信号及び実数遅延信号を受信し、電荷を記憶及び共有し、虚数フィルタ信号を提供するように動作するキャパシタの第2のセットと、
前記実数及び虚数フィルタ信号を受信し、電荷を記憶及び共有し、前記実数及び虚数遅延信号を提供するように動作するキャパシタの第3のセットと、
前記少なくとも一つのPSCフィルタについての制御信号を生成するように動作する信号生成器と、
を備えるワイヤレス・デバイス。
[25]各PSCフィルタは、前記複素数入力信号についてのアナログ入力サンプルを受信し、前記複素数フィルタ信号についてのアナログ出力サンプルを提供するように動作し、
最後のPSCフィルタからの前記複素数フィルタ信号をデジタル化し、デジタル・サンプルを提供するように動作するアナログ・デジタル変換器(ADC:analog-to-digital converter)
を更に備える前記[24]のワイヤレス・デバイス。
[26]各PSCフィルタは、二つの1次無限インパルス応答(IIR:infinite impulse response)フィルタ部を含む
前記[24]のワイヤレス・デバイス。
[27]各PSCフィルタは、有限インパルス応答(FIR:finite impulse response)フィルタ部及び無限インパルス応答(IIR:infinite impulse response)フィルタ部を含む
前記[24]のワイヤレス・デバイス。
[28]フィルタ伝達関数(filter transfer function)についての複数の係数を得ることと、
パッシブ・スィッチ・キャパシタ(PSC:passive switched-capacitor)についての電力制限(power constraint)に基づいて、少なくとも一つの前記複数の係数をスケーリングすることと、
前記フィルタ伝達関数を得るために、前記少なくとも一つのスケール係数に基づいて、前記PSCフィルタを実施することと、
を備える方法。
[29]前記フィルタ伝達関数は、有限インパルス応答(FIR:finite impulse response)フィルタに関するものであり、
少なくとも一つの前記複数の係数でスケーリングすることは、
前記複数の係数のそれぞれの大きさに基づいて、スケーリング要素を決定することと、
対応するスケール係数を得るために、前記スケーリング要素に基づいて、前記複数の係数のそれぞれをスケーリングすることと、を含む
前記[28]の方法。
[30]前記フィルタ伝達関数は、2次FIRフィルタについてのものであり、前記電力制限は、b 0 ′、b 1 ′、及びb 2 ′が前記2次FIRフィルタについての三つのスケール係数である、|b 0 ′|+|b 1 ′|+|b 2 ′|=1を含む
前記[29]の方法。
[31]前記フィルタ伝達関数は、無限インパルス応答(IIR:infinite impulse response)フィルタに関するものであり、
少なくとも一つの前記複数の係数でスケーリングすることは、
前記複数の係数の一つと、各残っている係数(remaining coefficient)の大きさに基づいて決定される新しい係数と交換すること(replacing)を含む
前記[28]の方法。
[32]前記フィルタ伝達関数は、2次IIRフィルタについてのものであり、前記電力制限は、c 0 ′は新しい係数であり、c 1 及びc 2 は前記2次IIRフィルタについての二つのスケール係数である、|c 0 ′|+|c 1 |+|c 2 |=1を含む
前記[31]の方法。
[33]フィルタ伝達関数(filter transfer function)についての複数の係数を得る手段と、
パッシブ・スィッチ・キャパシタ(PSC:passive switched-capacitor)についての電力制限(power constraint)に基づいて、少なくとも一つの前記複数の係数をスケーリングする手段と、
前記フィルタ伝達関数を得るために、前記少なくとも一つのスケール係数に基づいて、前記PSCフィルタを実施する手段と、
を備える装置。
[34]前記フィルタ伝達関数は、有限インパルス応答(FIR:finite impulse response)フィルタに関するものであり、
少なくとも一つの前記複数の係数でスケーリングする手段は、
前記複数の係数のそれぞれの大きさに基づいて、スケーリング要素を決定する手段と、
対応するスケール係数を得るために、前記スケーリング要素に基づいて、前記複数の係数のそれぞれをスケーリングする手段と、を含む
前記[33]の装置。
[35]前記フィルタ伝達関数は、無限インパルス応答(IIR:infinite impulse response)フィルタに関するものであり、
少なくとも一つの前記複数の係数でスケーリングする手段は、
前記複数の係数の一つと、各残っている係数の大きさに基づいて決定される新しい係数と交換する手段を含む
前記[33]の装置。
[36]コンピュータ読み取り可能な媒体を含むコンピュータ・プログラム製品であって、前記媒体は、
少なくとも一つのコンピュータに、フィルタ伝達関数(filter transfer function)についての複数の係数を取得させるコードと、
前記少なくとも一つのコンピュータに、パッシブ・スィッチ・キャパシタ(PSC:passive switched-capacitor)についての電力制限(power constraint)に基づいて、少なくとも一つの前記複数の係数をスケーリングさせるコードと、
前記少なくとも一つのコンピュータに、前記フィルタ伝達関数を得るために、前記少なくとも一つのスケール係数に基づいて、前記PSCフィルタを実施させるコードと、
を備えるコンピュータ・プログラム製品。
[37]フィルタ伝達関数(filter transfer function)を、複数の複素数1次フィルタ部に分解することと、
前記フィルタ伝達関数を得るために、パッシブ・スィッチ・キャパシタ(PSC:passive switched-capacitor)フィルタ部で、前記複数の複素数1次フィルタ部を実施することと、
を備える方法。
[38]前記フィルタ伝達関数を分解することは、
2次無限インパルス応答(IIR:infinite impulse response)フィルタについての前記フィルタ伝達関数を、二つの複素数1次IIR部に分解することを含む
前記[37]の装置。
[39]前記フィルタ伝達関数を分解することは、
前記フィルタ伝達関数についての係数に基づいて、前記二つの複素数1次IIR部についての複素係数を決定することを更に含む
前記[38]の方法。
[40]前記フィルタ伝達関数を分解することは、
前記複素係数の実部及び虚部の大きさに基づいて、前記二つの複素数1次IIR部についての入力係数を決定することを更に含む
前記[39]の方法。
[41]フィルタ伝達関数(filter transfer function)を、有限インパルス応答(FIR:finite impulse response)部及び無限インパルス応答(IIR:infinite impulse response)部に分解することと、
前記フィルタ伝達関数を得るために、パッシブ・スィッチ・キャパシタ(PSC:passive switched-capacitor)フィルタ部で、FIR部及びIIR部を実施することと
を備える方法。
[42]前記フィルタ伝達関数を分解することは、
複素数1次IIRフィルタについての前記フィルタ伝達関数を、前記FIR部及び前記IIR部に分解することと、
前記複素数1次IIRフィルタについての複素係数に基づいて、前記IIR部についての複素係数を決定することと、
を備える前記[41]の方法。
[43]前記IIR部についての前記複素係数は、pは前記複素数1次IIRフィルタについて
の前記複素係数であり、Mは1よりも大きい整数である、p M である前記[42]の方法。
[44]前記フィルタ伝達関数を分解することは、
前記IIR部を複数(M個)のIIR部に区切ることを含み、
各IIR部は、1/Mクロック・レートで動作し、前記M個のIIR部は、Mクロック・サイクルで連続してイネーブルされる
前記[41]の方法。
[45]前記フィルタ伝達関数を分解することは、
前記IIR部を第1及び第2のIIR部に区切ることを含み、
前記第1のIIR部は、偶数(even-numbered)クロック・サイクルでイネーブルされ、前記第2のIIR部は、奇数(odd-numbered)クロック・サイクルでイネーブルされる
前記[41]の方法。
Claims (45)
- 実数入力信号及び虚数遅延信号を受信し、電荷を記憶及び共有し、そして実数フィルタ信号を提供するように動作するキャパシタの第1のセットと、
虚数入力信号及び実数遅延信号を受信し、電荷を記憶及び共有し、そして虚数フィルタ信号を提供するように動作するキャパシタの第2のセットと、
前記実数及び虚数フィルタ信号を受信し、電荷を記憶及び共有し、そして前記実数及び虚数遅延信号を提供するように動作するキャパシタの第3のセットと、
を備える第1のフィルタ部
を備える装置。 - キャパシタの前記第1のセットは、
前記実数入力信号を受信及び記憶し、電荷を共有し、各クロック・サイクルで実数フィルタ信号を提供するように動作する第1のキャパシタと、
電荷を共有し、前記実数フィルタ信号を各クロック・サイクルにおいて記憶するように動作する第2のキャパシタと、
を備える請求項1の装置。 - キャパシタの前記第2のセットは、
前記虚数入力信号を受信及び記憶し、電荷を共有し、各クロック・サイクルにおいて虚数フィルタ信号を提供するように動作する第3のキャパシタと、
電荷を共有し、前記虚数フィルタ信号を各クロック・サイクルにおいて記憶するように動作する第4のキャパシタと
を備える請求項2の装置。 - キャパシタの前記第3のセットは、
各クロック・サイクルにおいて電荷を共有し、各偶数(even-numbered)クロック・サイクルにおいて、前記実数フィルタ信号を記憶し、各奇数(odd-numbered)クロック・サイクルにおいて、前記虚数フィルタ信号を記憶するように動作する第5のキャパシタと、
各クロック・サイクルにおいて電荷を共有し、各偶数クロック・サイクルにおいて、前記虚数フィルタ信号を記憶し、各奇数クロック・サイクルにおいて、前記偶数フィルタ信号を記憶するように動作する第6のキャパシタと
を備える請求項3の装置。 - 前記第1、第2、及び第3のセットにおいて、各キャパシタは、充電のために選択された場合、関連する加算ノードからの値を記憶し、電荷共有のために選択された場合、前記関連する加算ノードを介して他のキャパシタで電荷を共有するように動作する
請求項1の装置。 - 前記第1のフィルタ部は更に、
キャパシタの前記第1のセットを第1の加算ノードに結合するように動作する第1のスィッチと、
キャパシタの前記第2のセットを第2の加算ノードに結合するように動作する第2のスィッチと、
キャパシタの前記第3のセットを、前記第1の加算ノードに結合するように動作するスィッチの第1のセットと、
キャパシタの前記第3のセットを、前記第2の加算ノードに結合するように動作するスィッチの第2のセットと、
を備える請求項1の装置。 - 各スィッチは、
イネーブルである場合に、関連するキャパシタを関連する加算ノードへ結合し、
無効である場合に、前記関連する加算ノードから、前記関連するキャパシタを切り離す
ように動作する
請求項6の装置。 - 前記第1のフィルタ部は更に、
イネーブルである場合、前記実数入力信号を前記第1の加算ノードに結合するように動作する第1の入力スィッチと、
イネーブルである場合、前記第1の加算ノードを前記実数フィルタ信号に結合するように動作する第1の出力スィッチと、
イネーブルである場合、前記第1の加算ノードを回路グランドに結合し、前記第1の加算コードに直接結合されたキャパシタをリセットするように動作する第1のリセット・スィッチと
を備える請求項6の装置。 - 前記第1のフィルタ部は更に、
イネーブルである場合、前記虚数入力信号を前記第2の加算ノードに結合するように動作する第2の入力スィッチと、
イネーブルである場合、前記第2の加算ノードを前記虚数フィルタ信号に結合するように動作する第2の出力スィッチと、
イネーブルである場合、前記第2の加算ノードを回路グランドに結合し、前記第2の加算コードに直接結合されたキャパシタをリセットするように動作する第2のリセット・スィッチと、
を備える請求項8の装置。 - 前記第1のフィルタ部に結合され、
前記実数フィルタ信号及び虚数遅延出力信号を受信し、電荷を記憶及び共有し、そして実数出力信号を提供するように動作するキャパシタの第4のセットと、
前記虚数フィルタ信号及び実数遅延出力信号を受信し、電荷を記憶及び共有し、そして虚数出力信号を提供するように動作するキャパシタの第5のセットと、
前記実数及び虚数出力信号を受信し、電荷を記憶及び共有し、そして前記実数及び虚数遅延出力信号を提供するように動作するキャパシタの第6のセットと、
を備える第2のフィルタ部
を更に備える請求項1の装置。 - 前記第1及び第2のフィルタ部は、それぞれ複素数1次無限インパルス応答(IIR:infinite impulse response)部を実施し、複素数2次IIRフィルタを共同で実施する
請求項10の装置。 - 前記装置は集積回路である請求項1の装置。
- 複素数入力信号を受信及びフィルタリングし、複素数フィルタ信号を提供するように動作する第1の複素数1次無限インパルス応答(IIR:infinite impulse response)部と、
前記第1の複素数1次IIR部に結合され、前記複素数フィルタ信号を受信及びフィルタリングし、複素数出力信号を提供する第2の複素数1次IIR部と、
を備える装置。 - 前記第1及び第2の複素数1次IIR部は、第1及び第2のパッシブ・スィッチ・キャパシタ(PSC:passive switched-capacitor)フィルタ部で実施され、各PSCフィルタ部は、複数のキャパシタ及び複数のスィッチを備えている
請求項13の装置。 - 前記第1の複素数1次IIR部は、第1の複素係数によって定義され、前記第2の複素数1次IIR部は、第2の複素係数によって定義され、前記第2の複素係数は、前記第1の複素係数の複素共役である
請求項13の装置。 - 複素数入力信号を受信及びフィルタリングし、Mが1より大きい、Mクロック・サイクル毎に複素数出力信号を提供するように動作する第1の複素数フィルタ部と、
前記複素数入力信号を受信及びフィルタリングし、Mクロック・サイクル毎に前記複素数出力信号を提供するように動作する第2の複素数フィルタ部と、
を備え、
前記第1及び第2の複素数フィルタ部は、異なるクロック・サイクルでイネーブルされる装置。 - 前記第1の複素数フィルタ部は、偶数(even-numbered)クロック・サイクルでイネーブルされ、前記第2の複素数フィルタ部は、奇数(odd-numbered)クロック・サイクルでイネーブルされる
請求項16の装置。 - 前記第1及び第2の複素数フィルタ部はそれぞれ、
実数入力信号及び虚数遅延出力信号を受信し、電荷を記憶及び共有し、実数出力信号を提供するように動作するキャパシタの第1のセットと、
虚数入力信号及び実数遅延出力信号を受信し、電荷を記憶及び共有し、虚数出力信号を提供するように動作するキャパシタの第2のセットと、
前記実数及び虚数出力信号を受信し、電荷を記憶及び共有し、前記実数及び虚数遅延出力信号を提供するように動作するキャパシタの第3のセットと、
を備え、
前記複素数入力信号は、前記実数及び虚数入力信号を含み、前記複素数出力信号は、前記実数及び虚数出力信号を含む
請求項16の装置。 - 第1のパッシブ・スィッチ・キャパシタ(PSC:passive switched-capacitor)フィルタ部を含み、第1の複素数入力信号を受信及びフィルタリングし、第1の複素数出力信号を提供するように動作する有限インパルス応答(FIR:finite impulse response)部と、
第2のPSCフィルタ部を含み、前記FIR部に結合され、第2の複素数入力信号を受信及びフィルタリングし、第2の複素数出力信号を提供するように動作する無限インパルス応答(IIR:infinite impulse response)部と
を備える装置。 - 前記IIR部は、前記FIR部の後に結合され、前記第2の複素数入力信号は、前記第1の複素数出力信号を含む
請求項19の装置。 - 前記FIR部は、前記IIR部の後に結合され、前記第1の複素数入力信号は、前記第2の複素数出力信号を含む
請求項19の装置。 - 前記IIR部は、
異なったクロック・サイクルでイネーブルされ、前記第2の複素数入力信号を受信及びフィルタリングし、前記第2の複素数出力信号を提供するように動作する複数の複素数フィルタ部を含む
請求項19の装置。 - 前記IIR部及び前記FIR部は、複素数1次IIRフィルタを実施する
請求項19の装置。 - 少なくとも一つのパッシブ・スィッチ・キャパシタ(PSC:passive switched-capacitor)フィルタを含み、
各PSCフィルタは、複素数入力信号を受信及びフィルタリングし、前記PSCフィルタについての複素数フィルタ信号を提供する少なくとも一つのフィルタ部を含み、
各PSCフィルタについて、フィルタ部は、
実数入力信号及び虚数遅延信号を受信し、電荷を記憶及び共有し、実数フィルタ信号を提供するように動作するキャパシタの第1のセットと、
虚数入力信号及び実数遅延信号を受信し、電荷を記憶及び共有し、虚数フィルタ信号を提供するように動作するキャパシタの第2のセットと、
前記実数及び虚数フィルタ信号を受信し、電荷を記憶及び共有し、前記実数及び虚数遅延信号を提供するように動作するキャパシタの第3のセットと、
前記少なくとも一つのPSCフィルタについての制御信号を生成するように動作する信号生成器と、
を備えるワイヤレス・デバイス。 - 各PSCフィルタは、前記複素数入力信号についてのアナログ入力サンプルを受信し、前記複素数フィルタ信号についてのアナログ出力サンプルを提供するように動作し、
最後のPSCフィルタからの前記複素数フィルタ信号をデジタル化し、デジタル・サンプルを提供するように動作するアナログ・デジタル変換器(ADC:analog-to-digital converter)
を更に備える請求項24のワイヤレス・デバイス。 - 各PSCフィルタは、二つの1次無限インパルス応答(IIR:infinite impulse response)フィルタ部を含む
請求項24のワイヤレス・デバイス。 - 各PSCフィルタは、有限インパルス応答(FIR:finite impulse response)フィルタ部及び無限インパルス応答(IIR:infinite impulse response)フィルタ部を含む
請求項24のワイヤレス・デバイス。 - フィルタ伝達関数(filter transfer function)についての複数の係数を得ることと、
パッシブ・スィッチ・キャパシタ(PSC:passive switched-capacitor)についての電力制限(power constraint)に基づいて、少なくとも一つの前記複数の係数をスケーリングすることと、
前記フィルタ伝達関数を得るために、前記少なくとも一つのスケール係数に基づいて、前記PSCフィルタを実施することと、
を備える方法。 - 前記フィルタ伝達関数は、有限インパルス応答(FIR:finite impulse response)フィルタに関するものであり、
少なくとも一つの前記複数の係数でスケーリングすることは、
前記複数の係数のそれぞれの大きさに基づいて、スケーリング要素を決定することと、
対応するスケール係数を得るために、前記スケーリング要素に基づいて、前記複数の係数のそれぞれをスケーリングすることと、を含む
請求項28の方法。 - 前記フィルタ伝達関数は、2次FIRフィルタについてのものであり、前記電力制限は、b0′、b1′、及びb2′が前記2次FIRフィルタについての三つのスケール係数である、|b0′|+|b1′|+|b2′|=1を含む
請求項29の方法。 - 前記フィルタ伝達関数は、無限インパルス応答(IIR:infinite impulse response)フィルタに関するものであり、
少なくとも一つの前記複数の係数でスケーリングすることは、
前記複数の係数の一つと、各残っている係数(remaining coefficient)の大きさに基づいて決定される新しい係数と交換すること(replacing)を含む
請求項28の方法。 - 前記フィルタ伝達関数は、2次IIRフィルタについてのものであり、前記電力制限は、c0′は新しい係数であり、c1及びc2は前記2次IIRフィルタについての二つのスケール係数である、|c0′|+|c1|+|c2|=1を含む
請求項31の方法。 - フィルタ伝達関数(filter transfer function)についての複数の係数を得る手段と、
パッシブ・スィッチ・キャパシタ(PSC:passive switched-capacitor)についての電力制限(power constraint)に基づいて、少なくとも一つの前記複数の係数をスケーリングする手段と、
前記フィルタ伝達関数を得るために、前記少なくとも一つのスケール係数に基づいて、前記PSCフィルタを実施する手段と、
を備える装置。 - 前記フィルタ伝達関数は、有限インパルス応答(FIR:finite impulse response)フィルタに関するものであり、
少なくとも一つの前記複数の係数でスケーリングする手段は、
前記複数の係数のそれぞれの大きさに基づいて、スケーリング要素を決定する手段と、
対応するスケール係数を得るために、前記スケーリング要素に基づいて、前記複数の係数のそれぞれをスケーリングする手段と、を含む
請求項33の装置。 - 前記フィルタ伝達関数は、無限インパルス応答(IIR:infinite impulse response)フィルタに関するものであり、
少なくとも一つの前記複数の係数でスケーリングする手段は、
前記複数の係数の一つと、各残っている係数の大きさに基づいて決定される新しい係数と交換する手段を含む
請求項33の装置。 - コンピュータ読み取り可能な媒体を含むコンピュータ・プログラム製品であって、前記媒体は、
少なくとも一つのコンピュータに、フィルタ伝達関数(filter transfer function)についての複数の係数を取得させるコードと、
前記少なくとも一つのコンピュータに、パッシブ・スィッチ・キャパシタ(PSC:passive switched-capacitor)についての電力制限(power constraint)に基づいて、少なくとも一つの前記複数の係数をスケーリングさせるコードと、
前記少なくとも一つのコンピュータに、前記フィルタ伝達関数を得るために、前記少なくとも一つのスケール係数に基づいて、前記PSCフィルタを実施させるコードと、
を備えるコンピュータ・プログラム製品。 - フィルタ伝達関数(filter transfer function)を、複数の複素数1次フィルタ部に分解することと、
前記フィルタ伝達関数を得るために、パッシブ・スィッチ・キャパシタ(PSC:passive switched-capacitor)フィルタ部で、前記複数の複素数1次フィルタ部を実施することと、
を備える方法。 - 前記フィルタ伝達関数を分解することは、
2次無限インパルス応答(IIR:infinite impulse response)フィルタについての前記フィルタ伝達関数を、二つの複素数1次IIR部に分解することを含む
請求項37の装置。 - 前記フィルタ伝達関数を分解することは、
前記フィルタ伝達関数についての係数に基づいて、前記二つの複素数1次IIR部についての複素係数を決定することを更に含む
請求項38の方法。 - 前記フィルタ伝達関数を分解することは、
前記複素係数の実部及び虚部の大きさに基づいて、前記二つの複素数1次IIR部についての入力係数を決定することを更に含む
請求項39の方法。 - フィルタ伝達関数(filter transfer function)を、有限インパルス応答(FIR:finite impulse response)部及び無限インパルス応答(IIR:infinite impulse response)部に分解することと、
前記フィルタ伝達関数を得るために、パッシブ・スィッチ・キャパシタ(PSC:passive switched-capacitor)フィルタ部で、FIR部及びIIR部を実施することと
を備える方法。 - 前記フィルタ伝達関数を分解することは、
複素数1次IIRフィルタについての前記フィルタ伝達関数を、前記FIR部及び前記IIR部に分解することと、
前記複素数1次IIRフィルタについての複素係数に基づいて、前記IIR部についての複素係数を決定することと、
を備える請求項41の方法。 - 前記IIR部についての前記複素係数は、pは前記複素数1次IIRフィルタについて
の前記複素係数であり、Mは1よりも大きい整数である、pMである請求項42の方法。 - 前記フィルタ伝達関数を分解することは、
前記IIR部を複数(M個)のIIR部に区切ることを含み、
各IIR部は、1/Mクロック・レートで動作し、前記M個のIIR部は、Mクロック・サイクルで連続してイネーブルされる
請求項41の方法。 - 前記フィルタ伝達関数を分解することは、
前記IIR部を第1及び第2のIIR部に区切ることを含み、
前記第1のIIR部は、偶数(even-numbered)クロック・サイクルでイネーブルされ、前記第2のIIR部は、奇数(odd-numbered)クロック・サイクルでイネーブルされる
請求項41の方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US12/366,363 US8768997B2 (en) | 2009-02-05 | 2009-02-05 | Passive switched-capacitor filters conforming to power constraint |
US12/366,363 | 2009-02-05 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2013207755A Division JP2014057317A (ja) | 2009-02-05 | 2013-10-02 | 電力を制限に準拠する72229パッシブ・スィッチ・キャパシタ・フィルタ |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2015039196A true JP2015039196A (ja) | 2015-02-26 |
Family
ID=42097385
Family Applications (5)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2011551099A Expired - Fee Related JP5677986B2 (ja) | 2009-02-05 | 2010-02-03 | 電力を制限に準拠する72229パッシブ・スィッチ・キャパシタ・フィルタ |
JP2013207755A Pending JP2014057317A (ja) | 2009-02-05 | 2013-10-02 | 電力を制限に準拠する72229パッシブ・スィッチ・キャパシタ・フィルタ |
JP2014194046A Pending JP2015039196A (ja) | 2009-02-05 | 2014-09-24 | 電力制限に適合するパッシブ・スィッチ・キャパシタ・フィルタ |
JP2014194047A Pending JP2015039197A (ja) | 2009-02-05 | 2014-09-24 | 電力制限に適合するパッシブ・スィッチ・キャパシタ・フィルタ |
JP2015111601A Withdrawn JP2015201867A (ja) | 2009-02-05 | 2015-06-01 | 電力制限に適合するパッシブ・スィッチ・キャパシタ・フィルタ |
Family Applications Before (2)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2011551099A Expired - Fee Related JP5677986B2 (ja) | 2009-02-05 | 2010-02-03 | 電力を制限に準拠する72229パッシブ・スィッチ・キャパシタ・フィルタ |
JP2013207755A Pending JP2014057317A (ja) | 2009-02-05 | 2013-10-02 | 電力を制限に準拠する72229パッシブ・スィッチ・キャパシタ・フィルタ |
Family Applications After (2)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2014194047A Pending JP2015039197A (ja) | 2009-02-05 | 2014-09-24 | 電力制限に適合するパッシブ・スィッチ・キャパシタ・フィルタ |
JP2015111601A Withdrawn JP2015201867A (ja) | 2009-02-05 | 2015-06-01 | 電力制限に適合するパッシブ・スィッチ・キャパシタ・フィルタ |
Country Status (7)
Country | Link |
---|---|
US (3) | US8768997B2 (ja) |
EP (1) | EP2394362A1 (ja) |
JP (5) | JP5677986B2 (ja) |
KR (4) | KR101334226B1 (ja) |
CN (1) | CN102308476B (ja) |
TW (1) | TW201042915A (ja) |
WO (1) | WO2011090490A1 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2019213199A (ja) * | 2018-06-05 | 2019-12-12 | イーエム・ミクロエレクトロニク−マリン・エス アー | Rfid回路用復調器 |
Families Citing this family (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8188753B2 (en) | 2009-02-18 | 2012-05-29 | Analog Devices, Inc. | Analog computation |
US8717094B2 (en) | 2011-06-06 | 2014-05-06 | Analog Devices, Inc. | Charge sharing time domain filter |
US8458114B2 (en) * | 2009-03-02 | 2013-06-04 | Analog Devices, Inc. | Analog computation using numerical representations with uncertainty |
US20100225419A1 (en) * | 2009-03-09 | 2010-09-09 | Qualcomm Incorporated | Passive switched-capacitor filters |
EP2532177B1 (en) | 2010-08-18 | 2017-02-01 | Analog Devices, Inc. | Charge sharing analog computation circuitry and applications |
US20130036147A1 (en) * | 2011-08-02 | 2013-02-07 | Mediatek Inc. | Infinite impulse response (iir) filter and filtering method |
TWI437817B (zh) | 2011-11-16 | 2014-05-11 | Ind Tech Res Inst | 電荷域濾波器及其方法 |
US9148125B2 (en) * | 2013-05-31 | 2015-09-29 | Technische Universiteit Delft | High order discrete time charge rotating passive infinite impulse response filter |
US9793879B2 (en) * | 2014-09-17 | 2017-10-17 | Avnera Corporation | Rate convertor |
US9985608B2 (en) * | 2015-09-24 | 2018-05-29 | Analog Devices Global | Small area and low power IIR filter structure |
NL2017551B1 (en) * | 2016-07-04 | 2018-01-10 | Qualinx B V | Discrete time filter network |
CN108038255A (zh) * | 2017-10-31 | 2018-05-15 | 惠州市金百泽电路科技有限公司 | 一种自动制作PCB板set拼板的方法 |
CN108040026A (zh) * | 2017-12-05 | 2018-05-15 | 上海富芮坤微电子有限公司 | 一种用于蓝牙接收机的符号同步和均衡器电路 |
EA038803B1 (ru) * | 2017-12-25 | 2021-10-21 | Федеральное государственное унитарное предприятие "Всероссийский научно-исследовательский институт автоматики им. Н.Л. Духова" | Способ адаптивной цифровой фильтрации импульсных помех и фильтр для его реализации |
US10840890B2 (en) * | 2018-01-04 | 2020-11-17 | University College Dublin | Discrete time IIR filter with high stop band rejection |
Citations (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5521697A (en) * | 1978-07-27 | 1980-02-15 | Trt Telecom Radio Electr | Analog signal filter |
JPH06334481A (ja) * | 1993-05-06 | 1994-12-02 | Thomson Consumer Electron Inc | 再構成可能なプログラマブル・ディジタル・フィルタ・アーキテクチャ |
WO2001022582A1 (en) * | 1999-09-20 | 2001-03-29 | Koninklijke Philips Electronics Nv | Fir filter utilizing programmable shifter |
WO2002025803A2 (en) * | 2000-09-19 | 2002-03-28 | Tom Riley | Complex valued delta sigma phase locked loop demodulator |
US20030035499A1 (en) * | 2001-08-15 | 2003-02-20 | Staszewski Robert B. | Direct radio frequency (RF) sampling with recursive filtering method |
US20050233725A1 (en) * | 2004-04-20 | 2005-10-20 | Khurram Muhammad | Image reject filtering in a direct sampling mixer |
JP2006211153A (ja) * | 2005-01-26 | 2006-08-10 | Sharp Corp | ミキサー |
JP2006352455A (ja) * | 2005-06-15 | 2006-12-28 | Handotai Rikougaku Kenkyu Center:Kk | 複素バンドパスフィルタ、複素バンドパスδσad変調器、ad変換回路及びデジタル無線受信機 |
JP2007324659A (ja) * | 2006-05-30 | 2007-12-13 | Sony Corp | チャージドメインフィルタ回路 |
JP2008011493A (ja) * | 2006-03-07 | 2008-01-17 | Matsushita Electric Ind Co Ltd | 離散時間ダイレクトサンプリング回路及び受信機 |
JP2009005088A (ja) * | 2007-06-21 | 2009-01-08 | Mitsubishi Electric Corp | 受信機 |
WO2009004818A1 (ja) * | 2007-07-05 | 2009-01-08 | Panasonic Corporation | 離散フィルタ、サンプリングミキサ及び無線装置 |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CA2229737A1 (en) * | 1998-02-18 | 1999-08-18 | Philsar Electronics Inc. | Analog to digital converter for radio applications |
US6621441B2 (en) | 2000-05-15 | 2003-09-16 | Texas Instruments Incorporated | Attenuating undesired frequencies while sampling a communication signal |
FI109383B (fi) | 2000-11-03 | 2002-07-15 | Nokia Corp | Suodatusmenetelmä ja suodatin |
DE102004059207A1 (de) | 2004-12-09 | 2006-06-14 | Brachtendorf, Hans Georg, Dr.-Ing. | Aktives Polyphasenfilter und eine Methode zum Empfang und zur Umsetzung eines Signals |
-
2009
- 2009-02-05 US US12/366,363 patent/US8768997B2/en not_active Expired - Fee Related
-
2010
- 2010-02-03 KR KR1020117020531A patent/KR101334226B1/ko active IP Right Grant
- 2010-02-03 JP JP2011551099A patent/JP5677986B2/ja not_active Expired - Fee Related
- 2010-02-03 KR KR1020137013431A patent/KR101367872B1/ko not_active IP Right Cessation
- 2010-02-03 KR KR1020137013429A patent/KR101367879B1/ko not_active IP Right Cessation
- 2010-02-03 WO PCT/US2010/023015 patent/WO2011090490A1/en active Application Filing
- 2010-02-03 KR KR1020137013430A patent/KR101367874B1/ko not_active IP Right Cessation
- 2010-02-03 EP EP10704045A patent/EP2394362A1/en not_active Withdrawn
- 2010-02-03 CN CN201080006895.XA patent/CN102308476B/zh not_active Expired - Fee Related
- 2010-02-05 TW TW099103582A patent/TW201042915A/zh unknown
-
2013
- 2013-10-02 JP JP2013207755A patent/JP2014057317A/ja active Pending
- 2013-11-21 US US14/086,101 patent/US20140082040A1/en not_active Abandoned
- 2013-11-21 US US14/086,066 patent/US20140082038A1/en not_active Abandoned
-
2014
- 2014-09-24 JP JP2014194046A patent/JP2015039196A/ja active Pending
- 2014-09-24 JP JP2014194047A patent/JP2015039197A/ja active Pending
-
2015
- 2015-06-01 JP JP2015111601A patent/JP2015201867A/ja not_active Withdrawn
Patent Citations (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5521697A (en) * | 1978-07-27 | 1980-02-15 | Trt Telecom Radio Electr | Analog signal filter |
JPH06334481A (ja) * | 1993-05-06 | 1994-12-02 | Thomson Consumer Electron Inc | 再構成可能なプログラマブル・ディジタル・フィルタ・アーキテクチャ |
WO2001022582A1 (en) * | 1999-09-20 | 2001-03-29 | Koninklijke Philips Electronics Nv | Fir filter utilizing programmable shifter |
WO2002025803A2 (en) * | 2000-09-19 | 2002-03-28 | Tom Riley | Complex valued delta sigma phase locked loop demodulator |
US20030035499A1 (en) * | 2001-08-15 | 2003-02-20 | Staszewski Robert B. | Direct radio frequency (RF) sampling with recursive filtering method |
US20050233725A1 (en) * | 2004-04-20 | 2005-10-20 | Khurram Muhammad | Image reject filtering in a direct sampling mixer |
JP2006211153A (ja) * | 2005-01-26 | 2006-08-10 | Sharp Corp | ミキサー |
JP2006352455A (ja) * | 2005-06-15 | 2006-12-28 | Handotai Rikougaku Kenkyu Center:Kk | 複素バンドパスフィルタ、複素バンドパスδσad変調器、ad変換回路及びデジタル無線受信機 |
JP2008011493A (ja) * | 2006-03-07 | 2008-01-17 | Matsushita Electric Ind Co Ltd | 離散時間ダイレクトサンプリング回路及び受信機 |
JP2007324659A (ja) * | 2006-05-30 | 2007-12-13 | Sony Corp | チャージドメインフィルタ回路 |
JP2009005088A (ja) * | 2007-06-21 | 2009-01-08 | Mitsubishi Electric Corp | 受信機 |
WO2009004818A1 (ja) * | 2007-07-05 | 2009-01-08 | Panasonic Corporation | 離散フィルタ、サンプリングミキサ及び無線装置 |
Non-Patent Citations (1)
Title |
---|
JPN5012013740; MASKELL D L: 'ANALYSIS OF EVEN ORDER IIR DIGITAL FILTERS IMPLEMENTED AS A CASCADE OF FIRST ORDER 以下備考' Proceedings of the 1988 IEEE International Symposium on Circuits and Systems , 19880607, P531-534 * |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2019213199A (ja) * | 2018-06-05 | 2019-12-12 | イーエム・ミクロエレクトロニク−マリン・エス アー | Rfid回路用復調器 |
Also Published As
Publication number | Publication date |
---|---|
KR20130061196A (ko) | 2013-06-10 |
KR101367872B1 (ko) | 2014-02-26 |
US20140082040A1 (en) | 2014-03-20 |
TW201042915A (en) | 2010-12-01 |
US20140082038A1 (en) | 2014-03-20 |
KR101334226B1 (ko) | 2013-11-28 |
JP2015201867A (ja) | 2015-11-12 |
KR20130061197A (ko) | 2013-06-10 |
JP2012517205A (ja) | 2012-07-26 |
KR101367874B1 (ko) | 2014-02-26 |
JP5677986B2 (ja) | 2015-02-25 |
US20100198898A1 (en) | 2010-08-05 |
US8768997B2 (en) | 2014-07-01 |
KR20130061198A (ko) | 2013-06-10 |
KR101367879B1 (ko) | 2014-02-26 |
JP2015039197A (ja) | 2015-02-26 |
KR20110122166A (ko) | 2011-11-09 |
CN102308476B (zh) | 2014-10-08 |
WO2011090490A1 (en) | 2011-07-28 |
EP2394362A1 (en) | 2011-12-14 |
CN102308476A (zh) | 2012-01-04 |
JP2014057317A (ja) | 2014-03-27 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5677986B2 (ja) | 電力を制限に準拠する72229パッシブ・スィッチ・キャパシタ・フィルタ | |
US20100225419A1 (en) | Passive switched-capacitor filters | |
KR101288155B1 (ko) | 이산시간 멀티레이트 아날로그 필터 | |
US8457578B2 (en) | Discrete time receiver | |
JP5755850B2 (ja) | 離散時間アナログ回路及びそれを用いた受信機 | |
TW201308889A (zh) | 無限脈衝響應濾波器以及濾波方法 | |
WO2011020070A2 (en) | Discrete time lowpass filter | |
EP2491653A1 (en) | Low-pass filter design | |
EP2297852B1 (en) | Switched-capacitor decimator |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20151015 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20151027 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20160405 |