JP2015039197A

JP2015039197A - 電力制限に適合するパッシブ・スィッチ・キャパシタ・フィルタ

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Publication number: JP2015039197A
Application number: JP2014194047A
Authority: JP
Inventors: チェンジ・パン; Chengzhi Pan; ジョセフ・バーク; Joseph Burke
Original assignee: Qualcomm Inc
Current assignee: Qualcomm Inc
Priority date: 2009-02-05
Filing date: 2014-09-24
Publication date: 2015-02-26
Also published as: JP2015201867A; KR101367872B1; JP5677986B2; WO2011090490A1; KR20130061197A; EP2394362A1; US20100198898A1; US8768997B2; KR20130061196A; US20140082040A1; US20140082038A1; JP2014057317A; KR101334226B1; KR101367874B1; JP2012517205A; JP2015039196A; KR20110122166A; KR20130061198A; CN102308476A; TW201042915A

Abstract

【課題】占有領域が小さく、低消費電力のフィルタを提供する。
【解決手段】ＰＳＣ（パッシブスィッチキャパシタ）フィルタ１０００は、二つの複素数１次ＩＩＲ部を含む２次無限インパルス応答（ＩＩＲ）フィルタを実施する。各複素数１次ＩＩＲ部は、キャパシタの三つのセットを含んでいる。キャパシタの第１のセットは、実数入力信号及び虚数遅延信号を受信し、電荷を記憶及び共有し、実数フィルタ信号を提供する。キャパシタの第２のセットは、虚数入力信号及び実数遅延信号を受信し、電荷を記憶及び共有し、虚数フィルタ信号を提供する。キャパシタの第３のセットは、虚数及び実数フィルタ信号を受信し、電荷を記憶及び共有し、虚数及び実数遅延信号を提供する。
【選択図】図１０

Description

本開示は、概して電子部品に関する。より具体的には、本開示は、フィルタに関する。

フィルタは、望ましい信号成分を通すため、そして望ましくない信号成分を弱めるために、一般的に信号をフィルタリングする。フィルタは、通信、演算、ネットワーク、家庭用電化製品等のような種々のアプリケーションについて、広く用いられる。例えば、携帯電話のようなワイヤレス通信機器において、フィルタは、特定の周波数チャンネルの望ましい信号を通すため、そして帯域外の望ましくない信号及びノイズを弱めるために、受信信号をフィルタし得る。多くのアプリケーションにおいて、小さい領域を占有し、低電力を消費するフィルタが非常に望まれている。

より小さい領域を占領し、より少ない電力を消費し得るパッシブ・スィッチ・キャパシタ（ＰＳＣ：passive switched-capacitor）フィルタは、本明細書に記載されている。一デザインにおいて、ＰＳＣフィルタは、二つの複素数１次（complex first-order）ＩＩＲ部を含む２次（second-order）無限インパルス応答（ＩＩＲ：infinite impulse response）フィルタを実施し得る。２次ＩＩＲフィルタは、各複素数１次ＩＩＲ部が電力制限（power constraint）を達成するのに対して、電力制限を達成しないことがある。二つの複素数１次ＩＩＲ部についての係数は、下に記載するように、２次ＩＩＲフィルタについての係数に基づいて決定され得る。各複素数１次ＩＩＲ部は、複数のキャパシタ及び複数のスィッチを含むＰＳＣフィルタ部で実施され得る。

他のデザインにおいて、ＰＳＣフィルタは、一つまたはそれ以上の直列に接続される複素数フィルタ部（例えば二つの複素数１次ＩＩＲ部）を実施し得る。各複素数フィルタ部は、キャパシタの第１、第２、及び第３のセットを含んでいる。キャパシタの第１のセット（例えば図１０のキャパシタ１０２４ａ及び１０３４ａ）は、実数入力信号（real input signal）及び虚数遅延信号（imaginary delayed signal）を受信し、電荷を記憶及び共有し、実数フィルタ信号（real filtered signal）を提供する。キャパシタの第２のセット（例えば図１０のキャパシタ１０２４ｂ及び１０３４ｂ）は、虚数入力信号及び実数遅延信号を受信し、電荷を記憶及び共有し、虚数フィルタ信号を提供する。キャパシタの第２のセット（例えば図１０のキャパシタ１０４４及び１０５４）は、実数及び虚数フィルタ信号を受信し、電荷を記憶及び共有し、実数及び虚数遅延信号を提供する。各複素数フィルタ部は、更にスィッチの第１、第２、第３、及び第４のセットを含んでいる。スィッチの第１のセットは、キャパシタの第１のセットを、第１の加算ノードに結合する。スィッチの第２のセットは、キャパシタの第２のセットを、第２の加算ノードに結合する。スィッチの第３のセットは、キャパシタの第３のセットを、第１の加算ノードに結合する。スィッチの第４のセットは、キャパシタの第３のセットを、第２の加算ノードに結合する。充電するために選択された場合、各キャパシタは、関連する（associated）加算ノードからの値を記憶し、電荷共有（charge sharing）のために選択された場合、関連する加算ノードを介して他のキャパシタと電荷を共有する。

更に他のデザインにおいて、ＰＳＣフィルタは、複素数１次ＩＩＲフィルタに関するものであり得るＩＩＲ部に結合される有限インパルス応答（ＦＩＲ：finite impulse response）部を実施し得る。ＦＩＲ部は、複素数入力信号を受信及びフィルタリングし、複素数フィルタ信号を提供する。ＩＩＲ部は、複素数フィルタ信号を受信及びフィルタリングし、複素数出力信号を提供する。ＦＩＲ及びＩＩＲ部は、二つのＰＳＣフィルタ部を用いて実施され得る。各ＰＳＣフィルタ部は、異なるクロック・サイクルでイネーブルされる複素数フィルタ部のバンク（bank）を含み得る。

更に他のデザインにおいて、ＰＳＣフィルタ部は、第１及び第２の複素数フィルタ部を含み、上述したようなＦＩＲまたはＩＩＲについて用いられ得る。第１の複素数フィルタ部は、複素数入力信号を受信及びフィルタリングし、Ｍ（Ｍは１よりも大きい）クロック・サイクル毎に複素数出力信号を提供する。第２の複素数フィルタ部は、複素数入力信号を受信及びフィルタリングし、Ｍクロック・サイクル毎に複素数出力信号を提供する。第１及び第２の複素数フィルタ部は、異なるクロック・サイクルでイネーブルされ得る。例えば、Ｍ＝２で、第１の複素数フィルタ部は、偶数（even-numbered）クロック・サイクルでイネーブルされ得る。また第２の複素数フィルタ部は、奇数（odd-numbered）クロック・サイクルでイネーブルされ得る。

本開示の種々の態様及び特徴は、下に更に詳細に記載する。

図１は、２次（second-order）ＦＩＲフィルタのブロック・ダイアグラムである。図２は、２次ＦＩＲフィルタを実施するＰＳＣフィルタを示している。図３は、図２のＰＳＣフィルタのタイミング・ダイアグラムを示している。図４は、２次ＩＩＲフィルタのブロック・ダイアグラムである。図５は、２次ＩＩＲフィルタを実施するＰＳＣフィルタを示している。図６は、図５のＰＳＣフィルタのタイミング・ダイアグラムを示している。図７は、係数スケーリング（coefficient scaling）でＰＳＣフィルタを設計することについての工程を示している。図８は、複素数２次（complex second-order）ＩＩＲフィルタでフィルタリングすることを示している。図９は、複素数１次（complex first-order）ＩＩＲ部のブロック・ダイアグラムを示している。図１０は、複素数１次ＩＩＲ部を実施するＰＳＣフィルタを示している。図１１は、図１０のＰＳＣフィルタのタイミング・ダイアグラムを示している。図１２は、二つの複素数１次ＩＩＲ部を実施するＰＳＣフィルタを示している。図１３は、分解（decomposition）でＰＳＣフィルタを設計することについての工程を示している。図１４は、ＦＩＲフィルタ・バンク（filter bank）及びＩＩＲフィルタ・バンクと共に実施される複素数１次ＩＩＲ部を示している。図１５は、図１４のＩＩＲフィルタ・バンクを実施するＰＳＣフィルタを示している。図１６は、フィルタ・バンク変換に起因するポール動作のプロットを示している。図１７は、フィルタ・バンク変換を有するＰＳＣフィルタを設計する工程を示している。図１８は、電力制限（power constraint）に影響する関数のプロットを示している。図１９は、電力制限を満たすためにＩＩＲフィルタを設計する工程を示している。図２０は、ワイヤレス通信デバイスのブロック・ダイアグラムを示している。

本明細書に記載されたＰＳＣフィルタは、ＦＩＲフィルタ、ＩＩＲフィルタ、ＦＩＲ及びＩＩＲ部で構成される自己回帰移動平均（ＡＲＭＡ：auto regressive moving average）フィルタ等、のようなフィルタの種々のタイプについて用いられ得る。ＰＳＣフィルタはまた、１、２，３，またはより高い次数のような、任意の次数のフィルタを実施し得る。複数のＰＳＣフィルタ部は、より複雑な（complex）フィルタを形成し得る。明確にするために、２次ＦＩＲフィルタについて、及び１次、２次ＩＩＲフィルタについてのＰＳＣフィルタは、下記に詳細に記載されている。

ＰＳＣフィルタは、キャパシタ及びスィッチのみを用い、アクティブ回路を用いずに実施され得る。これは、下に記載する確かな利点を提供し得る。しかしながら、ＰＳＣフィルタのパッシブな性質に起因して、フィルタ伝達関数（filter transfer function）は、ＰＳＣフィルタで直接実施し得るとは限らない。ＰＳＣフィルタは、電力制限を達成するフィルタ伝達を実施することができる。電力制限を満たすための種々の案は、下に記載され、ＰＳＣ回路の、各電荷共有（charge sharing）動作の前、及び後の全電荷は、一定に保たれるべきであるという観測に基づく。これは、ＦＩＲフィルタの係数が、それらの合計が１になるようにスケーリングされる場合、ＦＩＲフィルタが実施され得るということを意味する。ＩＩＲフィルタにおいて、電力制限を達成することについてのいくつかの案は、下に記載され、係数スケーリング、複素数フィルタ部分解、フィルタ・バンク変換、及びポール再配置を含む。

図１は、ＰＳＣフィルタを用いて実施され得る２次ＦＩＲフィルタ１００のブロック・ダイアグラムを示している。ＦＩＲフィルタ１００は、直列接続され、各遅延素子が１クロック・サイクルの遅延を提供する二つの遅延素子１１２及び１１４を含んでいる。遅延素子１１２は、入力サンプルｘ（ｎ）を受信し、遅延サンプルｘ（ｎ−１）を提供する。遅延素子１１４は、遅延サンプルｘ（ｎ−１）を受信し、遅延サンプルｘ（ｎ−２）を提供する。ＦＩＲフィルタ１００は、２次数の二つのＦＩＲタップ１、及び２を含んでいる。（ＦＩＲタップ０の代わりと見なされ得る）乗算器１２０は、遅延素子１１２の入力に接続される。ＦＩＲタップ１の代わりの乗算器１２２は、遅延素子１１２の出力に接続されている。ＦＩＲタップ２の代わりの乗算器１２４は、遅延素子１１４の出力に接続されている。乗算器１２０、１２２、及び１２４は、それぞれのフィルタ係数がｂ_０、ｂ_１、及びｂ_２であるそれらのサンプルを乗算する。加算器（summer）１３０は、三つの乗算器１２０、１２２、及び１２４全ての出力に結合される。加算機１３０は、乗算器１２０、１２２、及び１２４の出力を加算し、出力サンプルｙ（ｎ）を提供する。

ＦＩＲフィルタ１００からの出力サンプルｙ（ｎ）は、以下のように表される。

ｚドメイン（z-domain）における、ＦＩＲフィルタ１００の伝達関数Ｈ_ＦＩＲ（ｚ）は、ｚ^−ｋがｋクロック・サイクルの遅延を示す以下のように表される。

フィルタ係数は、ＦＩＲフィルタについての後述の電力制限を達成するために、明らかにされ得る。

係数ｂ_０、ｂ_１、及びｂ_２が式（３）の電力制限を達成できない場合、係数は、以下の様に概算され得る。

式のセット（４）において、スケーリングは、以下の様に電力制限を達成するスケール係数（scaled coefficient）になる。

ＦＩＲフィルタ係数の任意のセットは、式（５）の電力制限を達成する為にスケーリングされ得る。電力制限はまた、絶対値の合計制限（absolute magnitude sum constraint）と呼ばれ得る。ＦＩＲフィルタは、スケール係数で実施され、式（６）のように表され得るスケール出力サンプル（scaled output sample）ｙ′（ｎ）を生成し得る。

種々のケースにおいて、ｙ′（ｎ）は、ｙ（ｎ）の代わりに用いられ得る。しかしながら、信号レベルが、些細ではない役割（例えば信号飽和を避ける為）を果たす場合、Ｋ_ＦＩＲスケーリング要素は、増加または減少され得る。増幅器のようなアクティブ装置は、Ｋ_ＦＩＲを増加させ得る。スィッチング・パタンは、Ｋ_ＦＩＲを減少するように調整され得る。

図２は、図１の２次ＦＩＲフィルタ１００を実施するＰＳＣフィルタ２００のデザインの概略的なダイアグラムを示している。ＰＳＣフィルタ２００は、入力部２２０、及びＦＩＲフィルタ１００のＦＩＲタップ１及び２、それぞれについての２つのタップ部２３０及び２４０を備えている。ＰＳＣフィルタ２００内において、入力スィッチ２１２は、入力信号Ｖ_ｉｎを受信する一端、及び、加算ノードＡに結合される他端を有している。リセット・スィッチ２１４は、加算ノード及び回路グランドの間に結合される。出力スィッチ２１６は、加算ノードに結合される一端、及び出力信号Ｖ_ｏｕｔを供給する他端を有している。スィッチ２１２，２１４、及び２１６は、ＭＯＳ（metal oxide semiconductor）トランジスタまたは他のタイプのトランジスタ、またはスィッチによって実施され得る。

入力部２２０は、加算ノード及び回路グランド（circuit ground）の間に結合される入力キャパシタ２２４を備えている。タップ部２３０は、二つのキャパシタ２３４ａ及び２３４ｂにそれぞれが直列接続される二つのスィッチ２３２ａ及び２３２ｂを備えている。スィッチ２３２及びキャパシタ２３４の組み合わせは共に、加算ノード及び回路グランドの間に結合される。タップ部２４０は、三つのキャパシタ２４４ａ、２４４ｂ及び２４４ｃにそれぞれが直列接続される三つのスィッチ２４２ａ、２４２ｂ、及び２４２ｃを備えている。全てのスィッチ２４２及びキャパシタ２４４の組み合わせは、加算ノード及び回路グランドの間に結合される。

各部の全てのキャパシタは、同様のキャパシタンス／サイズを有している。そして、それは、フィルタ係数に関連して決定される。ＰＳＣフィルタ２００の三つの部分のキャパシタのキャパシタンスは、以下のように表され得る。

Ｃ_ｉｊは、ＦＩＲタップｉについての部分におけるｊ番目のキャパシタのキャパシタンスであり、Ｋはスケーリング定数である。

式のセット（７）に示されるように、各キャパシタＣ_ｉｊのサイズは、対応するスケール係数ｂ_ｉ′に比例する。Ｋは、スィッチング安定化時間（switching settling time）、キャパシタ・サイズ、電力浪費、ノイズ等の種々の要素に基づいて選択され得る。ネガティブ係数についてのネガティブ・キャパシタは、読み出しフェーズ、及び電荷共有フェーズの間でキャパシタの極性をスィッチングすることによって、得られ得る。

各クロック・サイクルにおいて、スィッチ２１２は、Ｖ_ｉｎ信号で各部分の一つのキャパシタを充電するために短時間（for a brief period of time）で閉じる。各タップ部の充電のために選択されるキャパシタは、下に記載するように、スィッチ２３２及び２４２によって決定される。充電動作のＶｉｎ信号によって保たれる入力キャパシタンスの合計は、以下の様に表される。

ｕ∈｛０、１｝は、タップ部２３０の充電のために選択されるキャパシタのインデックスである。ｖ∈｛０、１、２｝は、タップ部２４０の充電のために選択されるキャパシタのインデックスである。

各タップ部において、キャパシタは、同じキャパシタンスを有している。入力キャパシタンスＣ_ｉｎの合計は、各クロック・サイクルについての定数である。

各クロック・サイクルにおいて、各タップ部の適切なキャパシタは、Ｖ_ｏｕｔ信号を生成する。ＦＩＲタップＬにおいて、Ｌクロック・サイクルよりも前に充電されるキャパシタ及び記憶（storing）ｘ（ｎ―Ｌ）は、それに関連付けられるスィッチを介して用いるために選択される。タップ部２３０及び２４０の二つの選択されたキャパシタ及び入力キャパシタ２２４は、フィルタ係数ｂ０〜ｂ２で乗算を実施し、式（６）の乗算器の出力の加算を実施する電荷共有動作で用いられる。

電荷共有動作は、フィルタ係数で乗算を達成するためにキャパシタ・サイズを用い、乗算器の出力の加算を達成するために電流加算を用いる。ＰＳＣフィルタ２００内の各キャパシタにおいて、そのキャパシタを横切る電圧Ｖ_ｉｊは、キャパシタが充電される時のＶ_ｉｎ信号によって決定される。すなわち、Ｖ_ｉｊ＝Ｖ_ｉｎである。各キャパシタによって記憶される電荷Ｑ_ｉｊは、そのキャパシタを横切る電圧Ｖ_ｉｊ、及びキャパシタのキャパシタンスＣ_ｉｊによって決定される。すなわちＱ_ｉｊ＝Ｖ_ｉｊ・Ｃ_ｉｊである。各クロック・サイクルにおいて、各タップ部から適正なサンプルｘ（ｎ−ｉ）を記憶する一つのキャパシタは選択され、入力キャパシタ２２４と同様に選択された全てのキャパシタからの電荷は共有される。ＦＩＲフィルタについての電荷共有は以下のように表され得る。

ｐ∈｛０、１｝は、タップ部２３０のｘ（ｎ−１）を記憶するキャパシタのインデックスである。ｑ∈｛０、１、２｝は、タップ部２４０のｘ（ｎ−２）を記憶するキャパシタのインデックスである。

各タップ部のキャパシタは、同様のキャパシタンスを有するように、Ｖ_ｏｕｔ信号に依って得られる出力キャパシタンスＣ_ｏｕｔの合計は、各クロック・サイクルについての定数であり、入力キャパシタンスの合計と等しい。すなわち、Ｃ_ｏｕｔ＝Ｃ_ｉｎである。

インデックスｐは、各クロック・サイクルにおいて、タップ部２３０の一つのキャパシタ２３４が充電され、他のキャパシタ２３４が電荷共有に用いられるように、０及び１の間でサイクルする。インデックスｑは、各クロック・サイクルにおいて、タップ部２４０の一つのキャパシタ２４４が充電され、他のキャパシタ２４４が電荷共有に用いられるように、０及び２の間でサイクルする。ＰＳＣフィルタ２００は、六つの異なる（ｐ、ｑ）の組み合わせについての六つの状態（states）を有すると見なされ得る。

図３は、図２のＰＳＣフィルタについての種々の制御信号のタイミング・ダイアグラムを示している。ＰＳＣフィルタ２００内のスィッチの制御信号は、下に記載されるクロック信号が示される。

図３に示されるデザインにおいて、各クロック・サイクルは、読み出し／充電フェーズ、演算／電荷供給フェーズ、書き込み／出力フェーズ、及びリセット／放電フェーズを含んでいる。時刻Ｔ_０から時刻Ｔ_１の読み出しフェーズについて、Ｓ_ｉｎ制御信号は、アサートされ、スィッチ２１２は閉じられ、各タップ部の入力キャパシタＣ_００及び一つのキャパシタは、Ｖ_ｉｎ信号でチャージされる。充電のために選択される各キャパシタについてのＳ_ｉｊ制御信号は、読み出しフェーズの間にアサートされ、時刻Ｔ_２でアサートが停止される。時刻Ｔ３で電荷共有フェーズが開始することについて、電荷共有のために選択される各キャパシタについて、Ｓ_ｉｊ制御信号は、アサートされ、キャパシタＣ_００と同様に部分２３０及び２４０の選択されたキャパシタは、加算ノードを介して電荷共有を実施する。時刻Ｔ_４から時刻Ｔ_５の書き込みフェーズについて、Ｓ_ｏｕｔ制御信号はアサートされ、スィッチ２１６は閉じられ、加算ノードの電圧は、Ｖ_ｏｕｔ信号として供給される。時刻Ｔ_６から時刻Ｔ_７のリセット・フェーズについて、Ｓ_{ｒｅｓｅｔ}制御信号はアサートされ、スィッチ２１４は閉じられ、電荷共有のために用いられるキャパシタはリセット／放電される。これらのキャパシタは、次のクロック・サイクルのＶ_ｉｎで充電され得る。

図４は、ＰＳＣフィルタを実施し得る２次ＩＩＲフィルタ４００のブロック・ダイアグラムを示している。ＩＩＲフィルタ４００において、乗算器４２０は、フィルタ係数ｃ_０で入力サンプルｘ（ｎ）を受信し、スケーリングする。加算機４３０は、乗算器４２０の出力から加算機４３２の出力を減じ、サンプルｙ（ｎ）を出力する。

二つの遅延素子４１２及び４１４は、直列に結合され、各遅延素子は１クロック・サイクルの遅延を提供する。遅延素子４１２は、出力サンプルｙ（ｎ）を受信し、遅延されたサンプルｙ（ｎ−１）を提供する。遅延素子４１４は、遅延されたサンプルｙ（ｎ−１）を受信し、遅延されたサンプルｙ（ｎ−２）を提供する。ＩＩＲフィルタ４００は、２次数のために二つのＩＩＲタップ１及び２を備えている。ＩＩＲタップ１についての乗算器４２２は、遅延素子４１２の出力に結合されている。ＩＩＲタップ２についての乗算器４２４は、遅延素子４１４の出力に結合されている。乗算器４２２及び４２４は、二つのＩＩＲタップとして、フィルタ係数ｃ_１及びｃ_２でそれらのサンプルをそれぞれ乗算する。加算機４３２は、乗算器４２２及び４２４の出力を加算し、その出力を加算機４３０に供給する。

ＩＩＲフィルタ４００からの出力サンプルｙ（ｎ）は、以下の様に表され得る。

ＩＩＲフィルタ４００についての伝達関数（transfer function）Ｈ_ＩＩＲ（ｚ）は、以下の様に表され得る。

図５は、図４の２次ＩＩＲフィルタ４００を実施するＰＳＣフィルタ５００のデザインの概略的なダイアグラムを示している。ＰＳＣフィルタ５００は、それぞれＩＩＲフィルタ４００のＩＩＲタップ１及び２の代わりとなる入力部５２０及び二つのタップ部５３０及び５４０を備えている。ＰＳＣフィルタ５００内において、入力スィッチ５１２は、入力信号Ｖ_ｉｎを受信する一端、及び加算ノードＡに結合される他端を有する。リセット・スィッチ５１４は、加算ノード及び回路グランドの間に結合される。出力スィッチ５１６は、加算ノードに結合される一端、及び出力信号Ｖ_ｏｕｔを供給する他端を備えている。

入力部５２０は、加算ノード及び回路グランドの間に結合されるキャパシタ５２４を含んでいる。タップ部５３０は、キャパシタ５３４と直列に結合されるスィッチ５３２を含み、この組み合わせは、加算ノード及び回路グランドの間に結合される。部分５４０は、二つのキャパシタ５４４ａ及び５４４ｂとそれぞれ直列に結合される二つのスィッチ５４２ａ及び５４２ｂを含んでいる。スィッチ５４２及びキャパシタ５４４の組み合わせの両方は、加算ノード及び回路グランドの間に結合される。タップ部５３０及び５４０のキャパシタ５３４及び５４４は、フィルタリング動作の開始でリセットされ得る。

ＰＳＣフィルタ５００の各部分の全てのキャパシタは、フィルタ係数に対応することによって決定される同様のキャパシタンスを有している。ＰＳＣフィルタ５００の三つの部分のキャパシタのキャパシタンスは、以下の様に与えられる。

式のセット（１２）に示されるように、各キャパシタＣ_ｉｊのサイズは、対応するフィルタ係数ｃ_ｉの大きさに比例する。ネガティブ係数についてのネガティブ・キャパシタは、読み出しフェーズ及び電荷共有フェーズ間のキャパシタの極性をスィッチングすることによって得られ得る。

各クロック・サイクルにおいて、Ｖ_ｉｎ信号で部分５２０の充電キャパシタ５２４を充電するために、スィッチ５１２はすぐに閉じられる。Ｖ_ｉｎ信号によって得られる入力キャパシタンスの合計は、従ってＣ_ｉｎ＝Ｃ_００であり、Ｃ_ｉｎについて追加のキャパシタは不要である。

各クロック・サイクルにおいて、各タップ部の適切なキャパシタは、Ｖ_ｏｕｔ信号を生成するために用いられ得る。ＩＩＲタップＬについて、Ｌクロック・サイクルよりも早く充電されるキャパシタ及び記憶ｙ（ｎ−Ｌ）は、それに関するスィッチを介して用いるために選択される。入力キャパシタ５２４と同様にタップ部５３０及び５４０において、二つの選択されたキャパシタは、フィルタ係数ｃ_０〜ｃ_２で乗算を実施し、式（１０）の乗算器の出力の加算を実施する電荷共有動作において用いられる。ＩＩＲフィルタについての電荷共有は、以下のように表され得る。

ｋ∈｛０、１｝は、タップ部５４０のｙ（ｎ−２）を記憶するキャパシタのインデックスである。

電荷共有を完了した後、キャパシタＣ_００、Ｃ_１０、及びＣ_２ｋを横切る電圧は、ｙ（ｎ）に対応する。キャパシタＣ_１０及びＣ_２ｋは、次に続くクロック・サイクルで用いるために、ｙ（ｎ）を記憶し得る。キャパシタＣ_００は、Ｖ_ｏｕｔ信号について、ｙ（ｎ）を提供し得る。Ｖｏｕｔ信号によって得られる出力キャパシタンスの合計は、Ｃ_ｏｕｔ＝Ｃ_００であり、Ｃ_ｏｕｔについて追加のキャパシタは不要である。

インデックスｋは、タップ部５４０の各キャパシタ５４４が、代替的なクロック・サイクルの電荷共有のために用いられるように、０及び１の間でサイクルすることがある。ＰＳＣフィルタ５００は、二つの考え得るｋの値について、二つの状態を有すると見なされ得る。

図６は、図５のＰＳＣフィルタ５００について、種々の制御信号のタイミング・ダイアグラムを示している。クロック信号ＣＬＫは、タイミング・ダイアグラムの頂点で示される。ＰＳＣフィルタ５００内のスィッチの制御信号は、下のクロック信号で示される。

図６のデザインにおいて、各クロック・サイクルは、読み出しフェーズ、電荷共有フェーズ、書き込みフェーズ、及びリセット・フェーズを含んでいる。時刻Ｔ_０からＴ_１までの読み出しフェーズについて、Ｓ_ｉｎ制御信号は、アサートされ、スィッチ５１２は閉じられ、入力キャパシタＣ_００は、Ｖ_ｉｎ信号で充電される。時刻Ｔ_２からＴ_３までの電荷共有フェーズについて、電荷共有のために選択される各キャパシタについてのＳ_ｉｊ制御信号は、アサートされ、入力キャパシタＣ_００と同様に、選択されたキャパシタは加算ノードを介して電荷共有を実行する。電荷共有フェーズの一端で、各選択されたキャパシタについてのＳ_ｉｊ制御信号は、時刻Ｔ_３でアサートが停止される。この際、キャパシタはｙ（ｎ）を記憶する。時刻Ｔ_４からＴ_５までの書き込みフェーズについて、Ｓ_ｏｕｔ制御信号はアサートされ、スィッチ５１６は閉じられ、キャパシタＣ_００は、ｙ（ｎ）をＶ_ｏｕｔ信号に供給する。時刻Ｔ_６からＴ_７までのリセット・フェーズについて、Ｓ_{ｒｅｓｅｔ}制御信号はアサートされ、スィッチ５１４は閉じられ、キャパシタＣ_００はリセットされる。

２次ＩＩＲフィルタについての係数は、ＩＩＲフィルタについての下記の電力制限を達成するために、明らかにされ得る。

係数ｃ_ｏ、ｃ_１、及びｃ_２が式（１４）の電力制限を満たさない場合、いくつかの案は、電力制限を達成し得る。

ＩＩＲフィルタについての電力制限を達成するために第１の案において、｜ｃ_１｜＋｜ｃ_２｜＜１の場合、スケール係数ｃ_０′は、以下の様に演算され得る。

係数ｃ_０′、ｃ_１、及びｃ_２は、以下の様に、ＩＩＲフィルタについての電力制限を達成する。

ＩＩＲフィルタは、係数ｃ_０′、ｃ_１、及びｃ_２で実施され、以下に示されるように出力サンプルｙ′（ｎ）を生成し得る。

伝達関数は、係数ｃ_０′、ｃ_１、及びｃ_２で以下の様に表され得る。

図７は、電力制限を達成するためにスケーリングする係数と共にＰＳＣフィルタをデザインすることについてのプロセス７００を示している。フィルタ伝達関数についての複数の係数が、得られ得る（ブロック７１２）。複数の係数のうち、少なくとも一つは、ＰＳＣフィルタについて電力制限に基づいてスケーリングされ得る（ブロック７１４）。ＰＳＣフィルタは、フィルタ伝達関数を得るために、スケール係数の少なくとも一つに基づいて実施され得る（ブロック７１６）。

一デザインにおいて、フィルタ伝達関数は、式（３）に示される電力制限を有する２次ＦＩＲフィルタのようなＦＩＲフィルタに関し得る。このデザインにおいて、スケーリング要素（scaling factor）Ｋ_ＦＩＲは、式（４ｄ）に示されるような複数の係数のそれぞれの大きさに基づいて決定され得る。複数の係数のそれぞれは、式（４ａ）〜（４ｃ）に示すような対応するスケール係数を得るために、スケーリング要素に基づいてスケーリングされ得る。

他のデザインにおいて、フィルタ伝達関数は、式（１４）に示される電力制限を有する２次ＩＩＲフィルタのようなＩＩＲフィルタに関し得る。このデザインにおいて、複数の係数の一つは、式（１５）に示されるような、残りの係数（remaining coefficient）のそれぞれの大きさに基づいて決定される新しい係数と交換（replaced）され得る。

ＩＩＲフィルタについての電力制限を達成するために、第２の案において、｜ｃ_１｜＋｜ｃ_２｜≧１の場合、２次ＩＩＲフィルタは、二つの１次ＩＩＲ部に分解（decomposed）され得る。より低い次数のＩＩＲ部は、しばしば（しかし、いつもではない）、電力制限を達成することを許可し得るより少ない係数になる。

２次ＦＩＲ部の分解は、以下のように表され得る。

ｐ＝ｐ_ｒｅ＋ｊｐ_ｉｍは複素係数である。ｃ_１＝−２ｐ_ｒｅ、ｃ_２＝ｐ_ｒｅ ^２＋ｐ_ｉｍ ^２、及び“＊”は、複素共役（complex conjugate）を表している。

式（１９）に示すように、２次ＦＩＲ部の分解は、典型的に、共役係数（conjugated coefficient）ｐ及びｐ＊を有する二つの複素一次（complex first-order）ＦＩＲ部を生成する。

複素係数は、以下の電力制限状態についてテストされ得る。

式（２０）の状態が条件を満たす場合、式（１０）の２次ＩＩＲフィルタは、電力制限を達成する二つの連結（concatenated）複素１次ＩＩＲ部を実施し得る。第１の複素１次ＩＩＲ部からの複素出力サンプルｙ′（ｎ）は、以下のように表され得る。

ｘ（ｎ）＝ｘ_ｒｅ（ｎ）＋ｊｘ_ｉｍ（ｎ）は、複素入力サンプルである。ｙ′（ｎ）＝ｙ_ｒｅ′（ｎ）＋ｊｙ_ｉｍ′（ｎ）は、第１部分からの複素出力サンプルである。ｃ^〜 _０は、以下のように与えられ得るスケール係数である。

第２の複素１次ＩＩＲ部からの複素出力サンプルｙ″（ｎ）は、以下のように表され得る。

ｙ″（ｎ）＝ｙ_ｒｅ″（ｎ）＋ｊｙ_ｉｍ″（ｎ）は、第２部分からの複素出力サンプルである。

式のセット（２１）及び（２３）に示すように、第１及び第２の複素１次ＩＩＲ部は同様の係数を有している。二つの複素１次ＩＩＲ部の唯一の違いは、ｐ_ｉｍによってスケーリングされたサンプルの符号（sign）である。

例えば、２次ＩＩＲフィルタは、係数ｃ_０＝１、ｃ_１＝−０．２５、及びｃ_２＝０．７５を有し得る。｜ｃ_１｜＋｜ｃ_２｜＝１なので、係数をスケーリングすることについての第１案は、適用されない。第２案を用いると、２次ＩＩＲフィルタは、ｐ_ｒｅ＝０．１２５、ｐ_ｉｍ＝０．８５７、そしてｃ^〜 _０＝０．０１８である二つの複素１次ＩＩＲ部に分解され得る。｜ｐ_ｒｅ｜＋｜ｐ_ｉｍ｜＜１なので、二つの複素１次ＩＩＲ部は、電力制限を達成する。

図８は、複素２次ＩＩＲフィルタ８１０、及び８３０を用いて複素入力サンプルのフィルタリングを示す。ＩＩＲフィルタ８１０において、実数入力サンプル（real input sample）ｘ_ｒｅ（ｎ）は、実数出力サンプルｙ_ｒｅ（ｎ）を得るために、式（１０）に示すような実部２次ＩＩＲフィルタ８２０ａでフィルタリングされ得る。虚数入力サンプルｘ_ｉｍ（ｎ）は、虚数出力サンプルｙ_ｉｍ（ｎ）を得るために実部２次ＩＩＲフィルタ８２０ｂによってフィルタリングされ得る。ＩＩＲフィルタ８２０ａ及び８２０ｂは、複素数入力サンプルの実部及び虚部を独立にフィルタリングする。ＩＩＲフィルタ８２０ａ及び８２０ｂは、等しく、同様の係数を有する。しかしながら、ＩＩＲフィルタ８２０ａ及び８２０ｂは、電力制限を満たさず、従って直接実施することができないかもしれない。

ＩＩＲフィルタ８３０について、複素数入力サンプルｘ_ｒｅ（ｎ）及びｘ_ｉｍ（ｎ）は、複素数フィルタリングされたサンプルｙ_ｒｅ′（ｎ）及びｙ_ｉｍ′（ｎ）を得る為に、式のセット（２１）に示すような複素数１次ＩＩＲ部８４０ａでフィルタリングされ得る。複素数フィルタリングされたサンプルは、更に、複素数出力サンプルｙ_ｒｅ″（ｎ）及びｙ_ｉｍ″（ｎ）を得る為に、式のセット（２３）に示すような複素数１次ＩＩＲ部８４０ｂでフィルタリングされ得る。

実部及び虚部について、二つの実部２次ＩＩＲフィルタ８２０ａ及び８２０ｂで構成されるＩＩＲフィルタ８１０は、二つの複素数１次ＩＩＲ部８４０ａ及び８４０ｂで構成されるＩＩＲフィルタ８３０と同等である。ＩＩＲフィルタ８３０からの複素数出力サンプルｙ_ｒｅ″（ｎ）及びｙ_ｉｍ″（ｎ）は、ＩＩＲフィルタ８３０からのフィルタ８１０からの複素数出力サンプルｙ_ｒｅ（ｎ）及びｙ_ｉｍ（ｎ）と同等である。しかしながら、複素数１次ＩＩＲ部８４０ａ部８４０ａ及び８４０ｂは、実施され得るが、実部２次ＩＩＲフィルタ８２０ａ及び８２０ｂは、実施されないことがある。

図９は、実部についてのＩＩＲ部９１０ａ及び虚部についてのＩＩＲ部９１０ｂを含んでいる複素数１次ＩＩＲ部８４０ａのブロック・ダイアグラムを示している。ＩＩＲ部９１０ａ内において、乗算器９２０ａは、フィルタ係数ｃ^〜 _０で実数入力サンプルを受信し、スケーリングする。加算器９３０ａは、加算器９３２ａの出力と乗算器９２０ａの出力を加算し、実数出力サンプルｙ_ｒｅ′（ｎ）を提供する。遅延素子９１２ａは実数出力サンプルｙ_ｒｅ′（ｎ）を受信し、実数遅延サンプルｙ_ｒｅ′（ｎ−１）を提供する。ＩＩＲタップＡについての乗算器９２２ａは、遅延素子９１２ａの出力に結合されている。ＩＩＲタップＢについての乗算器９２４ａはまた、遅延素子９１２ａの出力に結合されている。乗算器９２２ａ及び９２４ａは、ＩＩＲタップＡ及びＢについて、フィルタ係数ｐ_ｒｅ及びｐ_ｉｍでそれぞれ実数遅延サンプルｙ_ｒｅ′（ｎ−１）を乗算する。加算器９３２ａは、ＩＩＲ部９１０ａの乗算器９２２ａの出力からＩＩＲ部９１０ｂの乗算器９２４ｂの出力を減算し、加算器９３０ａにその出力を提供する。

ＩＩＲ部９１０ｂは、ＩＩＲ部９１０ａの全ての要素を含んでいる。ＩＩＲ部９１０ｂの要素は、後述の違いと共に、ＩＩＲ部９１０ａの要素と同等の方法で結合される。ＩＩＲタップＣについての乗算器９２２ｂ及びＩＩＲタップＤについての乗算器９２４ｂは、遅延素子９１２ｂからの実数遅延サンプルｙ_ｉｍ′（ｎ−１）をフィルタ係数ｐ_ｒｅ及びｐ_ｉｍでそれぞれ乗算する。加算器９３２ｂは、ＩＩＲ部９１０ａの乗算器９２４ａの出力と、ＩＩＲ部９１０ｂの乗算器９２２ｂの出力で加算し、その出力を加算器９３０ｂに供給する。

図８の複素数１次ＩＩＲ部８４０ｂは、乗算器９２４ａ及び９２４ｂの出力のサインのスワンプ（swamp）になる違いと共に図８の複素数１次ＩＩＲ部８４０ａと同様の方法で実施され得る。

図１０は、図８及び９の複素数１次ＩＩＲ部８４０ａを実施するＰＳＣフィルタ１０００のデザインの概略的なダイアグラムである。ＰＳＣフィルタ１０００は、実部についてのパス１０１０ａ及び虚部についてのパス１０１０ｂを備えている。パス１０１０ａは、図９のＩＩＲ部８４０ａのＩＩＲタップＡについての入力部１０２０ａ及びタップ部１０３０ａを含んでいる。パス１０１０ｂは、図９のＩＩＲタップＣについての入力部１０２０ｂ及びタップ部１０３０ｂを含んでいる。両方のパス１０１０ａ及び１０１０ｂは、図９のＩＩＲタップＢ及びＤについてのタップ部１０４０を共有する。

パス１０１０ａにおいて、入力スィッチ１０１２ａは、実数入力信号Ｖ_{ｉｎ，ｒｅ}を受信する一端と、加算ノードＡに結合される他端とを有している。リセット・スィッチ１０１４ａは、加算ノードＡ及び回路グランドの間に結合される。出力スィッチ１０１６ａは、加算ノードＡに結合される一端と、実数出力信号Ｖ_{ｏｕｔ，ｒｅ}を提供する他端とを有している。パス１０１６ｂのスィッチ１０１２ｂ、１０１４ｂ、及び１０１６ｂは、パス１０１０ａのスィッチ１０１２ａ、１０１４ａ、及び１０１６ａとそれぞれ同様の方法で結合されている。

入力部１０２０ａは、加算ノードＡ及び回路グランド間に結合されるキャパシタ１０２４ａを含んでいる。タップ部１０３０ａは、キャパシタ１０３４ａと直列に結合されるスィッチ１０３２ａを含んでいる。そして、この組み合わせは、加算ノードＡ及び回路グランドの間に結合される。入力部１０２０ｂ及びタップ部１０３０ｂは、同様の方法で加算ノードＢ及び回路グランドの間に結合される。タップ部１０４０は、加算ノードＡに結合される一端、及びキャパシタ１０４４及び１０５４にそれぞれ接続される他端を有する二つのスィッチ１０４２ａ及び１０５２ａを含んでいる。タップ部１０４０は更に、加算ノードＢに結合される一端、及びキャパシタ１０４４及び１０５４にそれぞれ結合される他端を有する二つのスィッチ１０４２ｂ及び１０５２ｂを含んでいる。キャパシタ１０４４及び１０５４の他端は、回路グランドに結合されている。

ＰＳＣフィルタ１０００のキャパシタのキャパシタンスは以下のように与えられ得る。

ｐ_ｒｅ＝０．１２５、ｐ_ｉｍ＝０．８５７、そしてｃ^〜 _０＝０．０１８という上述の例について、キャパシタンス比は
Ｃ_００：Ｃ_１０；Ｃ_１０：Ｃ_１１；Ｃ_２０：Ｃ_２１＝ｃ^〜 _０：ｃ^〜 _０；ｐ_ｒｅ：ｐ_ｒｅ；ｐ_ｉｍ：ｐ_ｉｍ＝０．０１８：０．０１８；０．１２５：０．１２５；０．８５７：０．８５７
この様に与えられ得る。

各クロック・サイクルにおいて、スィッチ１０１２ａ及び１０１２ｂは、Ｖ_{ｉｎ，ｒｅ}信号で部分１０２０ａのキャパシタ１０２４ａを充電するために、そしてＶ_{ｉｎ，ｉｍ}信号で部分１０２０ｂのキャパシタ１０２４ｂを充電するために、すぐに閉じる。各クロック・サイクルにおいて、部分１０２０ａのキャパシタ１０２４ａ、部分１０３０ｂのキャパシタ１０３４ａ、及び部分１０４０のキャパシタ１０４４または１０５４のどちらか一方は、フィルタ係数ｃ^〜 _０、ｐ_ｒｅ、及びｐ_ｉｍを用いる乗算、及び式（２１ａ）の乗算器出力の加算を実施する電荷共有動作で用いられる。各クロック・サイクルにおいて、部分１０２０ｂのキャパシタ１０２４ｂ、部分１０３０ｂのキャパシタ１０３４ｂ、及び部分１０４０のキャパシタ１０４４または１０５４のどちらか一方は、式（２１ｂ）を実施する電荷共有動作で用いられる。実部及び虚部についての電荷共有は、以下のように表される。

ｋ∈｛０、１｝は、タップ部１０４０のキャパシタ記憶（capacitor storing）ｙ_ｉｍ′（ｎ−１）のインデックスである。／ｋは、タップ部１０４０のキャパシタ記憶ｙ_ｒｅ′（ｎ−１）のインデックスである。

電荷共有の後、加算ノードＡの電圧はｙ_ｒｅ′（ｎ）に関係し、加算ノードＢの電圧はｙ_ｉｍ′（ｎ）に関係する。キャパシタ１０２４ａは、Ｖ_{ｏｕｔ，ｒｅ}信号についてのｙ_ｒｅ′（ｎ）を提供し、キャパシタ１０２４ｂは、Ｖ_{ｏｕｔ，ｉｍ}信号についてのｙ_ｉｍ′（ｎ）を提供する。次のクロック・サイクルで用いるために、キャパシタ１０３４ａはｙ_ｒｅ′（ｎ）を記憶し、キャパシタ１０３４ｂはｙ_ｉｍ′（ｎ）を記憶する。キャパシタ１０４４及び１０５４は、各クロック・サイクルにおいて、ｙ_ｒｅ′（ｎ）及びｙ_ｉｍ′（ｎ）を記憶するために、インタリーブされた方法（interleaved manner）で用いられる。各偶数クロック・サイクルにおいて、キャパシタ１０４４は、加算ノードＡに結合され、電荷共有を実行し、ｙ_ｒｅ′（ｎ）を記憶する。その間、キャパシタ１０５４は、加算ノードＢに結合され、電荷共有を実行し、ｙ_ｉｍ′（ｎ）を記憶する。各奇数クロック・サイクルにおいて、キャパシタ１０４４は、加算ノードＢに結合され、電荷共有を実行し、ｙ_ｉｍ′（ｎ）を記憶する。その間、キャパシタ１０５４は、加算ノードＡに結合され、電荷共有を実行し、ｙ_ｒｅ′（ｎ）を記憶する。従って、キャパシタ１０４４は、代替クロック・サイクルにおいて、加算ノードＡ及びＢに結合され、キャパシタ１０５４は、代替クロック・サイクルにおいて、加算ノードＢ及びＡに結合される。キャパシタ１０４４及び１０５４は、同じサイズであるが、時間においてはインタリーブされる。

図６は、図１０のＰＳＣフィルタ１０００についての種々の制御信号についての用いられ得るタイミング・ダイアグラムを示している。時刻Ｔ_０から時刻Ｔ_１の読み出しフェーズについて、Ｓ_ｉｎ制御信号はアサートされ、スィッチ１０１２ａ及び１０１２ｂは閉じられ、キャパシタＣ_００はＶ_{ｉｎ，ｒｅ}信号で充電され、キャパシタＣ_０１はＶ_{ｉｎ，ｉｍ}信号で充電される。時刻Ｔ_２から時刻Ｔ_３の電荷共有フェーズについて、Ｓ_１０制御信号及びＳ_２０、またはＳ_２２制御信号の一つはアサートされ、キャパシタＣ_００、キャパシタＣ_１０、及びキャパシタＣ_２０またはＣ_２２の一つは加算ノードＡ介して電荷共有を実行する。同時に、Ｓ_１１制御信号及びＳ_２１、またはＳ_２３制御信号の一つはアサートされ、キャパシタＣ_０１、キャパシタＣ_１１、及びキャパシタＣ_２０またはＣ_２２の一つは加算ノードＢ介して電荷共有を実行する。電荷共有フェーズの一端は、各選択キャパシタについてのＳ_ｉｊ制御信号は、時刻Ｔ３でアサートされない。次に、ｙ_ｒｅ′（ｎ）またはｙ_ｉｍ′（ｎ）を記憶するために、そのキャパシタを動作させる。時刻Ｔ_４から時刻Ｔ_５の書き込みフェーズについて、Ｓ_ｏｕｔ制御信号はアサートされ、スィッチ１０１６ａ及び１０１６ｂは閉じられ、キャパシタＣ_００は、Ｖ_{ｏｕｔ，ｒｅ}信号にｙ_ｒｅ′（ｎ）を供給し、そしてキャパシタＣ_０１は、Ｖ_{ｏｕｔ，ｉｍ}信号にｙ_ｉｍ′（ｎ）を供給する。時刻Ｔ_６から時刻Ｔ_７のリセット・フェーズについて、Ｓ_{ｒｅｓｅｔ}制御信号はアサートされ、スィッチ１０１４ａ及び１０１４ｂは閉じられ、キャパシタＣ_００、Ｃ_０１はリセットされる。

図１１は、図１０のＰＳＣフィルタ１０００についてのスィッチング・パタンのタイミング・ダイアグラムを示している。スィッチング・パタンは、式のセット（２５）において、二つの可能なｋの値について、二つのサイクル０及び１を含み、二つのクロック・サイクル毎に繰り返す。各サイクルにおいて、表１は二つのサイクル０及び１を示し、Ｖ_{ｏｕｔ，ｒｅ}及びＶ_{ｏｕｔ，ｉｍ}信号を生成するために、用いられるキャパシタを与える。

サイクル０について、Ｓ_ｉｎ制御信号が読み出しフェーズの間にアサートされる場合、入力キャパシタＣ_００は、Ｖ_{ｉｎ，ｒｅ}信号で充電され、入力キャパシタＣ_０１は、Ｖ_{ｉｎ，ｉｍ}信号で充電される。Ｓ_１０、Ｓ_１１、Ｓ_２０及びＳ_２３制御信号は、電荷共有フェーズの間にアサートされ、キャパシタＣ_１０、Ｃ_１１、及びＣ_２０は、Ｖ_{ｏｕｔ，ｒｅ}信号を生成するために用いられ、キャパシタＣ_０１、Ｃ_１１、及びＣ_２１は、Ｖ_{ｏｕｔ，ｉｍ}信号を生成するために用いられる。電荷共有フェーズの一端において、キャパシタＣ_１０及びＣ_２０は、Ｖ_{ｏｕｔ，ｒｅ}信号を記憶し、キャパシタＣ_１１及びＣ_２１は、Ｖ_{ｏｕｔ，ｉｍ}信号を記憶する。

サイクル１について、読み出しフェーズの間、入力キャパシタＣ_００はＶ_{ｉｎ，ｒｅ}信号で充電され、入力キャパシタＣ_０１はＶ_{ｉｎ，ｉｍ}信号で充電される。Ｓ_１０、Ｓ_１１、Ｓ_２１及びＳ_２３制御信号は、電荷共有フェーズの間にアサートされ、キャパシタＣ_１０、Ｃ_１１、及びＣ_２１は、Ｖ_{ｏｕｔ，ｒｅ}信号を生成するために用いられ、キャパシタＣ_０１、Ｃ_１１、及びＣ_２０は、Ｖ_{ｏｕｔ，ｉｍ}信号を生成するために用いられる。電荷共有フェーズの一端において、キャパシタＣ_１０及びＣ_２１は、Ｖ_{ｏｕｔ，ｒｅ}信号を記憶し、キャパシタＣ_１１及びＣ_２０は、Ｖ_{ｏｕｔ，ｉｍ}信号を記憶する。

ＰＳＣフィルタ１０００について、キャパシタＣ_００、Ｃ_０１は、各クロック・サイクルにおいて、Ｖ_{ｉｎ，ｒｅ}及びＶ_{ｉｎ，ｉｍ}信号で充電され、同じクロック・サイクルにおいて、電荷共有について、また用いられる。キャパシタＣ_００、Ｃ_０１は、各クロック・サイクルにおいて、電荷共有について用いられ、次のクロック・サイクルにおいて用いられるために、ｙ_ｒｅ′（ｎ）及びｙ_ｉｍ′（ｎ）を記憶する。タップ部１０４０について、インデックスｋは、０及び１の間でトグルし、キャパシタＣ_２０、Ｃ_２１は、１クロック・サイクルのノードＡ及びＢ、続くクロック・サイクルのノードＢ及びＡ等での電荷共有について、用いられる。

表２は、各クロック・サイクルのＰＳＣフィルタ１０００の各キャパシタによって実行されるアクションを要約する。

図１２は、図８の複素数１次ＩＩＲ部８４０ａ及び８４０ｂを実施するＰＳＣフィルタ１２００のデザインの概略的なダイアグラムを示す。ＰＳＣ１２００は、複素数１次ＩＩＲ部８４０ａを実施する第１のＰＳＣフィルタ部１２１０ａ、及び複素数１次ＩＩＲ部８４０ｂを実施する第２のＰＳＣフィルタ部１２１０ｂを含んでいる。各ＰＳＣフィルタ部１２１０は、図１０のＰＳＣフィルタ１０００の全ての要素を含む。ＰＳＣフィルタ部１２１０ａ内のタップ部１０４０のキャパシタは、式のセット（２１）及び（２３）の違いに起因して、ＰＳＣフィルタ部１２１０ｂ内のタップ部１０４０のキャパシタと異なる順序で選択される。

図１３は、分解でＰＳＣフィルタをデザインすることについてのプロセス１３００を示している。フィルタ伝達関数は、式（１９）に示されるような複数の複素数１次フィルタ部に分解され得る（ブロック１３１２）。ブロック１３１２の一デザインにおいて、フィルタ伝達関数は、２次ＩＩＲフィルタについてであり、二つの複素数１次ＩＩＲ部に分解され得る。二つの複素数１次ＩＩＲ部について、複素係数（例えばｐ及びｐ＊）は、２次ＩＩＲフィルタについての係数（例えばｃ１及びｃ２）に基づいて決定され得る。二つの複素数１次ＩＩＲ部についての入力係数（例えば、ｃ^〜 _０）は、式（２２）に示すような複素数の係数の実部及び虚部（例えばＰ_ｒｅ及びＰ_ｉｍ）の大きさに基づいて決定される。複数の複素数１次フィルタ部は、フィルタ伝達関数を得るために複数のＰＳＣフィルタ部で実施され得る（ブロック１３１４）。

２次ＩＩＲフィルタを分解することで得られる二つの複素数１次ＩＩＲ部は、電力制限を達成できないかもしれない。分解から得られる複素数ポール（pole）は、以下のように表される。

ｒは、ポールの大きさであり、θはポールのフェーズである。

ポールの実部及び虚部の大きさの合計は、以下のように表され得る。

ＩＩＲフィルタの安定性について、必要及び十分な状態がｒ＜１である場合。電力制限は、｜ｐ_ｒｅ｜＋｜ｐ_ｉｍ｜＜１で達成され得る。用語（｜ｃｏｓθ｜＋｜ｓｉｎθ｜）は、θの値に依存する一つよりも大きいことがある。従って、｜ｐ_ｒｅ｜＋｜ｐ_ｉｍ｜＜１をｒ＜１と同等にするということを可能にする。このような場合、ＩＩＲフィルタは安定であるが、直接的に実施できない
複素数１次ＩＩＲ部が、電力制限を達成しない場合、用いられ得るＩＩＲフィルタについての電力制限を達成することについての第３の案において、複素数１次ＩＩＲ部は、インタリーブされたフィルタ・バンクで実施され得る。式のセット（２１）から、複素数１次ＩＩＲ部８４０１からの複素数フィルタ・サンプル（complex filtered sample）は、以下の様に表され得る。

複素数１次ＩＩＲ部８４０ａからの二つの連続した（consecutive）フィルタされたサンプルは、以下の様に表され得る。

式のセット（２９）は、ＩＩＲ部及びＦＩＲ部に区切られ得る。ＩＩＲ部はまた、帰納部（recursive part）または自己回帰部（autoregressive part）として言及され得る。ＦＩＲ部はまた、非帰納部（non-recursive part）として言及され得る。ＩＩＲ部は、以下のように表され得る。

ｃ^ｖ _０＝１−｜ｒｅａｌ（ｐ^２）｜−｜ｉｍａｇ（ｐ^２）｜及びｘ^ｖ（ｎ）は、ＦＩＲ部の出力である。

ＦＩＲ部は以下のように表され得る。

図１４は、ＦＩＲフィルタ・バンク１４１０及びＩＩＲフィルタ・バンク１４２０で実施される複素数１次ＩＩＲ部１４００のブロック・ダイアグラムを示している。ＦＩＲフィルタ・バンク１４１０は、式のセット（３１）に示されるように、複素数入力サンプルｘ_ｒｅ（ｎ）及びｘ_ｉｍ（ｎ）をフィルタし、複素数フィルタ・サンプルｘ^ｖ _ｒｅ（ｎ）及びｘ^ｖ _ｉｍ（ｎ）を提供する。ＩＩＲフィルタ・バンク１４２０は、式のセット（３０）に示すように、複素数フィルタ・サンプルｘ^ｖ _ｒｅ（ｎ）及びｘ^ｖ _ｉｍ（ｎ）をフィルタし、複素数出力サンプルｙ_ｒｅ′（ｎ）及びｙ_ｉｍ′（ｎ）を供給する。図１４は、ＦＩＲフィルタ・バンク１４１０の後に配置されるＩＩＲフィルタ・バンク１４２０を含むデザインを示す。他のデザインにおいて、ＦＩＲフィルタ・バンク１４１０は、ＩＩＲフィルタ・バンク１４２０の後に配置され得る。ＦＩＲフィルタ・バンク１４１０及びＩＩＲフィルタ・バンク１４２０の順序は、ノイズ、及び他の動機に基づいて選択され得る。

図１５は、図１４のＩＩＲフィルタ・バンク１４２０を実施するＰＳＣフィルタ１５００のデザインの概略的なダイアグラムを示している。ＰＳＣフィルタ１５００は、第１のＩＩＲ部１５１０ａ及び第２のＩＩＲ部１５１０ｂを含んでいる。各ＩＩＲ部１５１０は、図１０のＰＳＣフィルタ１０００の全ての要素を含んでいる。

実数入力信号Ｖ_{ｉｎ，ｒｅ}は、ＩＩＲ部１５１０ａのスィッチ１５１２ａ、及びＩＩＲ部１５１０ｂのスィッチ１５１２ｃの両方に提供され得る。虚数入力信号Ｖ_{ｉｎ，ｉｍ}は、ＩＩＲ部１５１０ａのスィッチ１５１２ｂ、及びＩＩＲ部１５１０ｂのスィッチ１５１２ｄの両方に提供され得る。ＩＩＲ部１５１０ａのスィッチ１５１６ａ及びＩＩＲ部１５１０ｂのスィッチ１５１６ｃは、互いに結合され、実数出力信号Ｖ_{ｏｕｔ，ｒｅ}を提供する。ＩＩＲ部１５１０ａのスィッチ１５１６ｂ及びＩＩＲ部１５１０ｂのスィッチ１５１６ｄは、互いに結合され、虚数出力信号Ｖ_{ｏｕｔ，ｉｍ}を提供する。ＩＩＲ部１５１０ａ及び１５１０ｂ内の他の要素は、図１０について上述したように結合される。

ＩＩＲ部１５１０ａは、各偶数クロック・サイクルで動作し、Ｖ_{ｉｎ，ｒｅ}及びＶ_{ｉｎ，ｉｍ}信号をフィルタリングし、Ｖ_{ｏｕｔ，ｒｅ}及びＶ_{ｏｕｔ，ｉｍ}信号を提供する。ＩＩＲ部１５１０ａは、各奇数クロック・サイクルの間、無効（disabled）にされる。逆に、ＩＩＲ部１５１０ｂは、各奇数クロック・サイクルで動作し、Ｖ_{ｉｎ，ｒｅ}及びＶ_{ｉｎ，ｉｍ}信号をフィルタリングし、Ｖ_{ｏｕｔ，ｒｅ}及びＶ_{ｏｕｔ，ｉｍ}信号を提供する。ＩＩＲ部１５１０ｂは、各偶数クロック・サイクルの間、無効にされる。従って、ＩＩＲ部１５１０ａが１クロック・サイクルで動作し、そしてＩＩＲ部１５１０ｂは、次のクロック・サイクルで動作し、更にＩＩＲ部１５１０ａは、続くクロック・サイクルで動作するので、ＩＩＲ部１５１０ａ及び１５１０ｂは、インタリーブされた方法で動作する。式（３０ａ）に示すように、ＩＩＲ部１５１０ａは、ｘ^ｖ（ｎ）で動作し、ｙ′（ｎ）を提供する。式（３０ｂ）に示すように、ＩＩＲ部１５１０ｂは、ｘ^ｖ（ｎ＋１）で動作し、ｙ′（ｎ＋１）を提供する。

一デザインにおいて、（ＦＩＲフィルタであることがある）図１４のＦＩＲフィルタ・バンク１４１０についてのＰＳＣフィルタは、図１０のＰＳＣフィルタ１０００と同様の方法で実施され得る。しかしながら、ＦＩＲフィルタ・バンク１４１０のＰＳＣフィルタについてのスィッチは、ＩＩＲフィルタの代わりにＦＩＲフィルタを実施するために、動作される。他のデザインにおいて、二つのＦＩＲフィルタ・バンクは、二つの１次複素数ＩＩＲフィルタからマージされ得る。マージされた２次ＦＩＲフィルタは、実数の係数を有し、ノーマルの２次ＰＳＣＦＩＲフィルタとして実施され得る。

二つのＩＩＲ部を含むＩＩＲフィルタ・バンク１４２０のケースについて、式のセット（３０）、及び（３１）は、フィルタ・バンク変換（transformation）を示している。一般的に、フィルタ・バンク変換は、ｐ^２ｍ＝ｐ^Ｍで複素数ポールを得るために、ｍまたはＭ＝２^ｍの任意の値について、実施され得る。ＩＩＲ部は、以下のように実施され得る。

従って、フィルタ・バンクは、Ｍ個のＩＩＲ部を含んでいる。各ＩＩＲ部は、図１５に示すように実施され、１／Ｍのクロック・レートで動作し、Ｍクロック・サイクルおきにイネーブルされ得る。各クロック・サイクルに一つのＩＩＲ部として、Ｍクロック・サイクルにおいて、Ｍ個のＩＩＲ部は連続してイネーブルされ得る。

図１６は、種々のＭの値を含むフィルタ・バンク変換に起因するポール動作（pole movement）のプロット１６１０を示している。ＩＩＲフィルタのポールが、ｒ＜１の大きさを有し、ユニット・サークル１６１２内に位置する場合、ＩＩＲフィルタは安定である。菱形の箱（diamond box）１６１４内に位置する場合、ＩＩＲフィルタのポールは、式（２０）の電力制限を達成する。フィルタ・バンク変換は、ポールをｐからｐ^Ｍに変化させる。プロット１６１０は、ｃ_０＝１、ｃ_１＝−１．５、そしてｃ_２＝０．６８７５を含む例示的なＩＩＲフィルタについてのポール位置を示している。この例において、分解から得られるポールｐは、菱形の箱１６１４の外側に位置し、そのため電力制限を満たさない。Ｍ＝２を含むフィルタ・バンク変換は、菱形の箱１６１４内に位置するポールｐ^２に帰着し、そのため電力制限を満たす。Ｍ＝４及び８を含むフィルタ・バンク変換は、始点（origin）により近く位置するポールｐ^４及びｐ^８に帰着する。この例に示すように、ポールは、一般的により大きい値Ｍのため、始点に向かって移動する。一般的に、ポールからユニット・サークルまでのより長い距離は、より小さい挿入損失（insertion loss）という結果になり得る。そして、それは望ましい。

Ｍ＝２であるフィルタ・バンク変換に起因するポールは、以下のように表され得る。

ＩＩＲ部についての電力制限は、次のように表され得る。

安定したＩＩＲフィルタについて、ｒ＜１なので、ｒ^２＜ｒ及びそれは、より電力制限を達成することができ得る。例として、ｐ＝０．６２５＋ｊ０．６２５のポールである複素数１次ＩＩＲ部は、電力制限を達成しない。しかしながら、ｐ^２＝ｊ０．７８のポールであるフィルタ・バンクは、電力制限を達成する。

式（３５）は、二通りでインタリーブされ、Ｍ＝２であるフィルタ・バンクに関するものである。一般的に、Ｍ通りでインタリーブされたフィルタ・バンクに関する電力制限は。以下のように表され得る。

原理的には、Ｍが十分に大きい限り、電力制限はいつも満たされることができる。しかしながら、より大きいＭはまた、より複雑な（greater complexity）ＩＩＲ部に相当する。

図１７は、フィルタ・バンク変換でＰＳＣフィルタをデザインすることについてのプロセス１７００を示している。フィルタ伝達関数は、ＦＩＲ部及びＩＩＲ部に分解され得る（ブロック１７１２）。一デザインにおいて、フィルタ伝達関数は、複素数１次ＩＩＲフィルタに関するものであり、ＦＩＲ部及びＩＩＲ部に分解され得る。ＩＩＲ部についての複素係数（例えばｐ^Ｍ）は、複素数１次ＩＩＲフィルタについての複素係数（例えばｐ）に基づいて決定され得る。ＩＩＲ部は、複数（Ｍ個）のＩＩＲ部に区切られ、各ＩＩＲ部は１／Ｍクロック・レートで動作し、Ｍ個のＩＩＲ部は、Ｍクロック・サイクルにおいて連続してイネーブルされる（ブロック１７１４）。一デザインにおいて、ＩＩＲ部は、第１及び第２のＩＩＲ部に区切られ、第１のＩＩＲ部は、偶数（even-numbered）クロック・サイクルでイネーブルされ、第２のＩＩＲ部は、奇数（odd-numbered）クロック・サイクルでイネーブルされる。ＦＩＲ及びＩＩＲ部は、フィルタ伝達関数を得るために、ＰＳＣフィルタ部で実施され得る（ブロック１７１６）。

ＩＩＲフィルタの電力制限を達成する第４の方法において、ポール再配置が実行され、ポールは、電力制限を満たすために、より適正な位置へと移動される。式（２２）の右辺の第２部は、以下のように表され得る。

図１８は、式（３７）の関数ｆ（θ）のプロット１８１０を示している。関数ｆ（θ）は、θ＝ｉ・π／２について、１．０の最小値を有する（ｉは整数である）。電力制限｜ｐ_ｒｅ｜＋｜ｐ_ｉｍ｜＜１を達成するために、ｆ（θ）が最小化されることがより望ましい。それは、θまたはＭ・θのどちらか一方がｉ・π／２に近づけることを意味する。ポールは虚軸にあるので、それはθ≒π／２であることが望ましい。Ｍ＝２であるインタリーブされたフィルタ・バンクが用いられる場合、それは、θ≒π／４またはθ≒３π／４であることが望ましい。これは、複数レート・フィルタ・デザインによって達成され得る。

第４の案において、ポール位置は、体系的（systematic）または疑似ランダム（pseudo-random）な方法で変化し得る。それぞれの新しい位置で、ポールは、（ｉ）望ましいフィルタ応答は新しいポール位置で得られることがある、そして（ｉｉ）新しいポール位置によって電力制限が達成されるか否かを決定するために、評価され得る。

図１９は、電力制限を達成するために、２次ＩＩＲフィルタをデザインすることについてのプロセス１９００を示している。２次ＩＩＲフィルタは、適切なシステム要求を達成するために、デザインされ得る。２次ＩＩＲフィルタの係数ｃ_０、ｃ_１、及びｃ_２は、得られ得る（ブロック１９１２）。｜ｃ_１｜＋｜ｃ_２｜＜１かどうかのように、係数がスケーリングされることができるかどうかの決定（determination）が行われる（ブロック１９１４）。ブロック１９１４の答えが“ＹＥＳ”の場合は、係数スケーリングは、式（１５）に示すように、係数ｃ_ｏ′を得る為に実行され得る（ブロック１９２４）。他方では、２次ＩＩＲフィルタが、複素数１次ＩＩＲ部に分解され得る（ブロック１９１６）。｜ｐ_ｒｅ｜＋｜ｐ_ｉｍ｜＜１かどうかのように、１次ＩＩＲ部のポールが電力制限を達成するかどうかの決定が行われる（ブロック１９１８）。ブロック１９１８の答えが“ＹＥＳ”の場合は、係数スケーリングは、式（２２）に示すように、係数ｃ^〜 _ｏを得る為に実行され得る（ブロック１９２４）。

他方で、各複素数１次ＩＩＲ部は、ｍ＝１で開始するフィルタ・バンクによって実施され得る（ブロック１９２０）。｜ｐ^ｖ _ｒｅ｜＋｜ｐ^ｖ _ｉｍ｜＜１かどうかのように、フィルタ・バンクについてのポールが電力制限を達成するかどうかの決定が行われる（ブロック１９２２）。ブロック１９２２の答えが“ＹＥＳ”の場合は、係数スケーリングは、式（３３）に示すように、係数ｃ^ｖ _ｏを得る為に実行され得る（ブロック１９２４）。他方で、最大値がｍと等しいかどうかの決定が行われる（ブロック１９２６）。答えが“ＮＯ”の場合、ｍは増加させられ得る（ブロック１９２８）。そして、プロセスは、ブロック１９２０に戻る。他方で、電力制限を達成するために、ポール再配置が実行され得る（ブロック１９３０）。

明確にするために、上述した多くは、２次ＦＩＲフィルタと、１次及び２次ＩＩＲフィルタとに関するものである。本明細書に記載のＰＳＣフィルタは、任意の順序のＦＩＲフィルタ及びＩＩＲフィルタについて用いられ得る。

本明細書に記載のＰＳＣフィルタは、明確なアドバンテージを提供し得る。まず、ＰＳＣフィルタは、ＰＳＣフィルタ内の増幅器を利用しない。これは、サイズ及び電力消費を抑制し得る。増幅器は、入力／出力バッファリングについて用いられ得る。次に、ＰＳＣフィルタは、正確な周波数応答（accurate frequency response）を提供することができ得る。これは、集積回路（ＩＣ）において、より正確に達成されることができるキャパシタ・レシオによって決定される。そして、ＰＳＣフィルタは、種々のフィルタ応答を得るために、動作の間に構成され得るキャパシタのアレイ（array）を用いるので、高い適応性を有し得る。

本明細書に記載のＰＳＣフィルタは、ワイヤレス通信、コンピューティング、ネットワーキング、家庭用電化製品等の種々のアプリケーションで用いられ得る。ＰＳＣフィルタはまた、ワイヤレス通信デバイス、携帯電話、ブロードキャスト・レシーバ、ＰＤＡ（携帯情報端末）、手持ち式デバイス、ワイヤレス・モデム、ラップトップ・コンピュータ、コードレス電話、Bluetooth（登録商標）デバイス、ワイヤレス・ローカル・ループ（ＷＬＬ）局、家庭用電化デバイス等のような種々のデバイスについて用いられ得る。明確にするために、携帯電話、またはいくつかの他のデバイスであり得るワイヤレス通信デバイスにおけるＰＳＣフィルタの使用は、下に記載する。ＰＳＣフィルタは、望ましい信号をパスし、ジャマー（jammer）及びアウト・オブ・バンド（out-of-band）ノイズ及び干渉を和らげ、及び／またはワイヤレス・デバイスの他の機能を実行するために用いられ得る。

図２０は、本明細書に記載のＰＳＣフィルタが実施され得る、ワイヤレス通信デバイス２０００のデザインのブロック・ダイアグラムを示す。ワイヤレス通信デバイス２０００は、双方向通信をサポートするレシーバ２０２０及びトランスミッタ２０４０を含んでいる。概して、ワイヤレス・デバイス２０００は、任意の数の通信システム、及び周波数バンドについて、任意の数のレシーバ及び任意の数のトランスミッタを含み得る。

受信パス（receive path）において、アンテナ２０１２は、基地局によって送信された無線周波数（ＲＦ：radio frequency）変調信号（modulated signal）を受信し、ＲＦユニット２０１４を通して行われ、レシーバ２０２０に提供される受信ＲＦ信号を提供し得る。ＲＦユニット２０１４は、ＲＦスィッチ及び／または、送信及び受信パスについて、ＲＦ信号を多重化することができるデュプレクサを含む。レシーバ２０２０内において、低ノイズ・トランスコンダクタンス増幅器（ＬＮＴＡ）２０２２は、受信ＲＦ信号（電圧信号であり得る）を増幅し、増幅ＲＦ信号（電流信号であり得る）を提供し得る。パッシブ・サンプラ２０２４は、増幅ＲＦ信号をサンプルし、サンプリング動作を介して周波数ダウンコンバージョンを実行し、アナログ・サンプルを提供する。アナログ・サンプルは、不連続な時刻についてのアナログ値である。フィルタ／デシメータ２０２６は、アナログ・サンプルをフィルタリングし、デシメーションを実行し、より低いサンプル・レートでフィルタ・サンプルを提供する。フィルタ／デシメータ２０２６は、本明細書に記載のＰＳＣフィルタで実施され得る。

フィルタ／デシメータ２０２６からのフィルタ・サンプルは、デジタル・サンプルを得るために、可変利得増幅器（ＶＧＡ）２０２８によって増幅され、フィルタ２０３０によってフィルタリングされ、更に、増幅器（ＡＭＰ）２０３２によって増幅され、更にフィルタ２０３４によってフィルタリングされ、そして、アナログ・デジタル変換器（ＡＤＣ）２０３６によってデジタル化され得る。フィルタ２０３０及び／または２０３４は、本明細書に記載のＰＳＣフィルタによって実施され得る。ＶＧＡ２０２８及び／または増幅器２０３２は、フィルタ２０２６及び２０３０からのアナログ・サンプルを増幅することができるスィッチ・キャパシタ増幅器によって実施され得る。デジタル・プロセッサ２０５０は、デコードされたデータ及びシグナリングを得るために、デジタル・サンプルを処理し得る。制御信号生成器２０３８は、パッシブ・サンプラ２０２４についてサンプリング・クロック、そしてフィルタ２０２６、２０３０、及び２０３４について、制御信号を生成し得る。

送信パスにおいて、トランスミッタ２０４０は、デジタル・プロセッサ２０５０からの出力サンプルを処理し、ＲＦユニット２０１４を通り、アンテナ２０１２を介して送信される出力ＲＦ信号を提供する。簡単のため、トランスミッタ２０４０の詳細は、図２０には示していない。

デジタル・プロセッサ２０５０は、他の機能と同様にデータ送信及び受信についての種々のプロセッシング・ユニットを含み得る。例えば、デジタル・プロセッサ２０５０は、デジタル・シグナル・プロセッサ（ＤＳＰ）、縮小命令セットコンピュータ（reduced instruction set computer）プロセッサ、中央処理ユニット（ＣＰＵ）等を含み得る。コントローラ／プロセッサ２０６０は、ワイヤレス・デバイス２０００の動作を制御し得る。メモリ２０６２は、ワイヤレス・デバイス２０００についてのプログラム・コード及びデータを記憶し得る。データ・プロセッサ２０５０、コントローラ／プロセッサ２０６０、及び／またはメモリ２０６２は、一つまたはそれ以上の特定用途向け集積回路（application specific integrated circuit）及び／または他のＩＣ上で実施され得る。

図２０は、レシーバ２０２０の特定のデザインを示している。一般的に、レシーバ２０２０の信号のコンディショニングは、一つまたはそれ以上のミキサ、増幅器、フィルタ等のステージによって実行され得る。これらの回路ブロックは、図２０に示す構成とは異なってアレンジされ得る。更に、図２０に示されない他の回路ブロックはまた、レシーバの信号を調整するために用いられ得る。図２０の回路ブロックはまた、省略され得る。レシーバ２０２０の全てまたは一部は、一つまたはそれ以上のＲＦＩＣ、ミックス信号ＩＣ等で実施され得る。

アンテナ２０１２からの受信ＲＦ信号は、望ましい信号、及びジャマーの両方を含み得る。ジャマーは、周波数において、望ましい信号に近い望ましくない信号の大きい増幅である。ＡＤＣの飽和を避けるために、ジャマーは、ＡＤＣ２０３６に先立って和らげられる。フィルタ２０２６、２０３０、及び／または２０３４は、ジャマー及び他のアウト・オブ・バンド（out-of-band）ノイズ及び干渉を和らげ、それぞれは、本明細書に記載の任意のＰＳＣフィルタで実施され得る。

本明細書に記載のＰＳＣフィルタは、ＩＣ、アナログＩＣ、ＲＦＩＣ、ミックス信号ＩＣ、ＡＳＩＣ、プリント回路基板（ＰＣＢ）、電子デバイス、等で実施され得る。ＰＳＣフィルタはまた、ＣＭＯＳ（complementary metal oxide semiconductor）、ＮＭＯＳ（N-channel MOS）、ＰＭＯＳ（P-channel MOS）、ＢＪＴ（bipolar junction transistor）、ＢｉＣＭＯＳ（bipolar-CMOS）、ＳｉＧｅ、ＧａＡｓ等のような種々のＩＣプロセス技術で形成され得る。

本明細書に記載のＰＳＣフィルタを実施する装置は、独立デバイス（stand-alone device）である、またはより大きいデバイスの一部であり得る。デバイスは、（ｉ）独立デバイス、（ｉｉ）データ及び／または命令を記憶するためのメモリＩＣを含む一つまたはそれ以上のＩＣのセット、（ｉｉｉ）ＲＦレシーバ（ＲＦＲ）またはＲＦトランスミッタ／レシーバ（ＲＴＲ）のようなＲＦＩＣ、（ｉｖ）基地局モデム（ＭＳＭ）のようなＡＳＩＣ、（ｖ）他のデバイス内に埋め込まれ得るモジュール、（ｖｉ）レシーバ、携帯電話、ワイヤレス・デバイス、ハンドセットまたはモバイル・ユニット、（ｖｉｉ）その他であり得る。

一つまたはそれ以上のデザイン例において、述べた機能は、ハードウェア、ソフトウェア、ファームウェア、またはこれらの任意の組み合わせ内に実装され得る。ソフトウェアに実装された場合、コンピュータ読み取り可能な媒体に、記憶され、または、一つまたはそれ以上の命令またはコードとして送信され得る。コンピュータ読み取り可能な媒体は、一箇所から他の場所へのコンピュータ・プログラムの転送を促進する任意のメディアを含んでいるコンピュータ記憶メディア及び通信メディアを含む。記憶媒体は、コンピュータによってアクセスされることができる任意の入手可能な媒体であり得る。例のため、そして例に限らず、そのようなコンピュータ読み取り可能な媒体は、ＲＡＭ、ＲＯＭ、ＥＥＰＲＯＭ、ＣＤ−ＲＯＭまたは他の光学ディスク記憶、磁気ディスク記憶、または他の磁気記憶デバイス、または、命令またはデータ構造の形態において、望ましいプログラム・コードを運び、記憶することができ、コンピュータによってアクセスされることができる任意の他の媒体を備えることができる。また、任意のつながりは、適切にコンピュータ読み取りメディアと称される。例えば、ソフトウェアが、ウェブサイト、サーバー、または、同軸ケーブル、光ファイバ・ケーブル、ツイスト・ペア、デジタル加入者線（ＤＳＬ）、または赤外線、無線、及びマイクロ波のようなワイヤレス技術を用いる他の遠隔ソース、から送信される場合、同軸ケーブル、光ファイバ・ケーブル、ツイスト・ペア、ＤＳＬ、または赤外線、無線、及びマイクロ波のようなワイヤレス技術は、媒体の定義に含まれる。本明細書に用いたように、ディスク（disk）及びディスク（disc）は、コンパクトディスク（ＣＤ）、レーザーディスク（登録商標）、光学ディスク、デジタル多用途ディスク（ＤＶＤ）、フロッピー（登録商標）ディスク、及びブルーレイ（登録商標）ディスク、を含み、ディスク（disk）は大抵磁気的にデータを再生し、ディスク（disc）は光学的またはレーザーでデータを再生する。上の組み合わせは、また、コンピュータ読み取り可能なメディアの範囲の中に含まれるべきである。

本開示のこれまでの記載は、当業者が本開示を行う、または用いることを可能にするために提供される。本開示の種々の変形は、当業者に直ちに理解され、本明細書で定義された一般的な原理は、本開示のスピリットや範囲から逸脱しない他の変化に適用され得る。従って、本開示は、本明細書に記載の例に限定されることは意図されず、開示された本明細書の原理及び新規性のある特徴に一致する広い範囲は認められる。

本開示のこれまでの記載は、当業者が本開示を行う、または用いることを可能にするために提供される。本開示の種々の変形は、当業者に直ちに理解され、本明細書で定義された一般的な原理は、本開示のスピリットや範囲から逸脱しない他の変化に適用され得る。従って、本開示は、本明細書に記載の例に限定されることは意図されず、開示された本明細書の原理及び新規性のある特徴に一致する広い範囲は認められる。
以下に、本願出願時の特許請求の範囲に記載された発明を付記する。
[１]実数入力信号及び虚数遅延信号を受信し、電荷を記憶及び共有し、そして実数フィルタ信号を提供するように動作するキャパシタの第１のセットと、
虚数入力信号及び実数遅延信号を受信し、電荷を記憶及び共有し、そして虚数フィルタ信号を提供するように動作するキャパシタの第２のセットと、
前記実数及び虚数フィルタ信号を受信し、電荷を記憶及び共有し、そして前記実数及び虚数遅延信号を提供するように動作するキャパシタの第３のセットと、
を備える第１のフィルタ部
を備える装置。
[２]キャパシタの前記第１のセットは、
前記実数入力信号を受信及び記憶し、電荷を共有し、各クロック・サイクルで実数フィルタ信号を提供するように動作する第１のキャパシタと、
電荷を共有し、前記実数フィルタ信号を各クロック・サイクルにおいて記憶するように動作する第２のキャパシタと、
を備える前記[１]の装置。
[３]キャパシタの前記第２のセットは、
前記虚数入力信号を受信及び記憶し、電荷を共有し、各クロック・サイクルにおいて虚数フィルタ信号を提供するように動作する第３のキャパシタと、
電荷を共有し、前記虚数フィルタ信号を各クロック・サイクルにおいて記憶するように動作する第４のキャパシタと
を備える前記[２]の装置。
[４]キャパシタの前記第３のセットは、
各クロック・サイクルにおいて電荷を共有し、各偶数（even-numbered）クロック・サイクルにおいて、前記実数フィルタ信号を記憶し、各奇数（odd-numbered）クロック・サイクルにおいて、前記虚数フィルタ信号を記憶するように動作する第５のキャパシタと、
各クロック・サイクルにおいて電荷を共有し、各偶数クロック・サイクルにおいて、前記虚数フィルタ信号を記憶し、各奇数クロック・サイクルにおいて、前記偶数フィルタ信号を記憶するように動作する第６のキャパシタと
を備える前記[３]の装置。
[５]前記第１、第２、及び第３のセットにおいて、各キャパシタは、充電のために選択された場合、関連する加算ノードからの値を記憶し、電荷共有のために選択された場合、前記関連する加算ノードを介して他のキャパシタで電荷を共有するように動作する
前記[１]の装置。
[６]前記第１のフィルタ部は更に、
キャパシタの前記第１のセットを第１の加算ノードに結合するように動作する第１のスィッチと、
キャパシタの前記第２のセットを第２の加算ノードに結合するように動作する第２のスィッチと、
キャパシタの前記第３のセットを、前記第１の加算ノードに結合するように動作するスィッチの第１のセットと、
キャパシタの前記第３のセットを、前記第２の加算ノードに結合するように動作するスィッチの第２のセットと、
を備える前記[１]の装置。
[７]各スィッチは、
イネーブルである場合に、関連するキャパシタを関連する加算ノードへ結合し、
無効である場合に、前記関連する加算ノードから、前記関連するキャパシタを切り離す
ように動作する
前記[６]の装置。
[８]前記第１のフィルタ部は更に、
イネーブルである場合、前記実数入力信号を前記第１の加算ノードに結合するように動作する第１の入力スィッチと、
イネーブルである場合、前記第１の加算ノードを前記実数フィルタ信号に結合するように動作する第１の出力スィッチと、
イネーブルである場合、前記第１の加算ノードを回路グランドに結合し、前記第１の加算コードに直接結合されたキャパシタをリセットするように動作する第１のリセット・スィッチと
を備える前記[６]の装置。
[９]前記第１のフィルタ部は更に、
イネーブルである場合、前記虚数入力信号を前記第２の加算ノードに結合するように動作する第２の入力スィッチと、
イネーブルである場合、前記第２の加算ノードを前記虚数フィルタ信号に結合するように動作する第２の出力スィッチと、
イネーブルである場合、前記第２の加算ノードを回路グランドに結合し、前記第２の加算コードに直接結合されたキャパシタをリセットするように動作する第２のリセット・スィッチと、
を備える前記[８]の装置。
[１０]前記第１のフィルタ部に結合され、
前記実数フィルタ信号及び虚数遅延出力信号を受信し、電荷を記憶及び共有し、そして実数出力信号を提供するように動作するキャパシタの第４のセットと、
前記虚数フィルタ信号及び実数遅延出力信号を受信し、電荷を記憶及び共有し、そして虚数出力信号を提供するように動作するキャパシタの第５のセットと、
前記実数及び虚数出力信号を受信し、電荷を記憶及び共有し、そして前記実数及び虚数遅延出力信号を提供するように動作するキャパシタの第６のセットと、
を備える第２のフィルタ部
を更に備える前記[１]の装置。
[１１]前記第１及び第２のフィルタ部は、それぞれ複素数１次無限インパルス応答（ＩＩＲ：infinite impulse response）部を実施し、複素数２次ＩＩＲフィルタを共同で実施する
前記[１０]の装置。
[１２]前記装置は集積回路である前記[１]の装置。
[１３]複素数入力信号を受信及びフィルタリングし、複素数フィルタ信号を提供するように動作する第１の複素数１次無限インパルス応答（ＩＩＲ：infinite impulse response）部と、
前記第１の複素数１次ＩＩＲ部に結合され、前記複素数フィルタ信号を受信及びフィルタリングし、複素数出力信号を提供する第２の複素数１次ＩＩＲ部と、
を備える装置。
[１４]前記第１及び第２の複素数１次ＩＩＲ部は、第１及び第２のパッシブ・スィッチ・キャパシタ（ＰＳＣ：passive switched-capacitor）フィルタ部で実施され、各ＰＳＣフィルタ部は、複数のキャパシタ及び複数のスィッチを備えている
前記[１３]の装置。
[１５]前記第１の複素数１次ＩＩＲ部は、第１の複素係数によって定義され、前記第２の複素数１次ＩＩＲ部は、第２の複素係数によって定義され、前記第２の複素係数は、前記第１の複素係数の複素共役である
前記[１３]の装置。
[１６]複素数入力信号を受信及びフィルタリングし、Ｍが１より大きい、Ｍクロック・サイクル毎に複素数出力信号を提供するように動作する第１の複素数フィルタ部と、
前記複素数入力信号を受信及びフィルタリングし、Ｍクロック・サイクル毎に前記複素数出力信号を提供するように動作する第２の複素数フィルタ部と、
を備え、
前記第１及び第２の複素数フィルタ部は、異なるクロック・サイクルでイネーブルされる装置。
[１７]前記第１の複素数フィルタ部は、偶数（even-numbered）クロック・サイクルでイネーブルされ、前記第２の複素数フィルタ部は、奇数（odd-numbered）クロック・サイクルでイネーブルされる
前記[１６]の装置。
[１８]前記第１及び第２の複素数フィルタ部はそれぞれ、
実数入力信号及び虚数遅延出力信号を受信し、電荷を記憶及び共有し、実数出力信号を提供するように動作するキャパシタの第１のセットと、
虚数入力信号及び実数遅延出力信号を受信し、電荷を記憶及び共有し、虚数出力信号を提供するように動作するキャパシタの第２のセットと、
前記実数及び虚数出力信号を受信し、電荷を記憶及び共有し、前記実数及び虚数遅延出力信号を提供するように動作するキャパシタの第３のセットと、
を備え、
前記複素数入力信号は、前記実数及び虚数入力信号を含み、前記複素数出力信号は、前記実数及び虚数出力信号を含む
前記[１６]の装置。
[１９]第１のパッシブ・スィッチ・キャパシタ（ＰＳＣ：passive switched-capacitor）フィルタ部を含み、第１の複素数入力信号を受信及びフィルタリングし、第１の複素数出力信号を提供するように動作する有限インパルス応答（ＦＩＲ：finite impulse response）部と、
第２のＰＳＣフィルタ部を含み、前記ＦＩＲ部に結合され、第２の複素数入力信号を受信及びフィルタリングし、第２の複素数出力信号を提供するように動作する無限インパルス応答（ＩＩＲ：infinite impulse response）部と
を備える装置。
[２０]前記ＩＩＲ部は、前記ＦＩＲ部の後に結合され、前記第２の複素数入力信号は、前記第１の複素数出力信号を含む
前記[１９]の装置。
[２１]前記ＦＩＲ部は、前記ＩＩＲ部の後に結合され、前記第１の複素数入力信号は、前記第２の複素数出力信号を含む
前記[１９]の装置。
[２２]前記ＩＩＲ部は、
異なったクロック・サイクルでイネーブルされ、前記第２の複素数入力信号を受信及びフィルタリングし、前記第２の複素数出力信号を提供するように動作する複数の複素数フィルタ部を含む
前記[１９]の装置。
[２３]前記ＩＩＲ部及び前記ＦＩＲ部は、複素数１次ＩＩＲフィルタを実施する
前記[１９]の装置。
[２４]少なくとも一つのパッシブ・スィッチ・キャパシタ（ＰＳＣ：passive switched-capacitor）フィルタを含み、
各ＰＳＣフィルタは、複素数入力信号を受信及びフィルタリングし、前記ＰＳＣフィルタについての複素数フィルタ信号を提供する少なくとも一つのフィルタ部を含み、
各ＰＳＣフィルタについて、フィルタ部は、
実数入力信号及び虚数遅延信号を受信し、電荷を記憶及び共有し、実数フィルタ信号を提供するように動作するキャパシタの第１のセットと、
虚数入力信号及び実数遅延信号を受信し、電荷を記憶及び共有し、虚数フィルタ信号を提供するように動作するキャパシタの第２のセットと、
前記実数及び虚数フィルタ信号を受信し、電荷を記憶及び共有し、前記実数及び虚数遅延信号を提供するように動作するキャパシタの第３のセットと、
前記少なくとも一つのＰＳＣフィルタについての制御信号を生成するように動作する信号生成器と、
を備えるワイヤレス・デバイス。
[２５]各ＰＳＣフィルタは、前記複素数入力信号についてのアナログ入力サンプルを受信し、前記複素数フィルタ信号についてのアナログ出力サンプルを提供するように動作し、
最後のＰＳＣフィルタからの前記複素数フィルタ信号をデジタル化し、デジタル・サンプルを提供するように動作するアナログ・デジタル変換器（ＡＤＣ：analog-to-digital converter）
を更に備える前記[２４]のワイヤレス・デバイス。
[２６]各ＰＳＣフィルタは、二つの１次無限インパルス応答（ＩＩＲ：infinite impulse response）フィルタ部を含む
前記[２４]のワイヤレス・デバイス。
[２７]各ＰＳＣフィルタは、有限インパルス応答（ＦＩＲ：finite impulse response）フィルタ部及び無限インパルス応答（ＩＩＲ：infinite impulse response）フィルタ部を含む
前記[２４]のワイヤレス・デバイス。
[２８]フィルタ伝達関数（filter transfer function）についての複数の係数を得ることと、
パッシブ・スィッチ・キャパシタ（ＰＳＣ：passive switched-capacitor）についての電力制限（power constraint）に基づいて、少なくとも一つの前記複数の係数をスケーリングすることと、
前記フィルタ伝達関数を得るために、前記少なくとも一つのスケール係数に基づいて、前記ＰＳＣフィルタを実施することと、
を備える方法。
[２９]前記フィルタ伝達関数は、有限インパルス応答（ＦＩＲ：finite impulse response）フィルタに関するものであり、
少なくとも一つの前記複数の係数でスケーリングすることは、
前記複数の係数のそれぞれの大きさに基づいて、スケーリング要素を決定することと、
対応するスケール係数を得るために、前記スケーリング要素に基づいて、前記複数の係数のそれぞれをスケーリングすることと、を含む
前記[２８]の方法。
[３０]前記フィルタ伝達関数は、２次ＦＩＲフィルタについてのものであり、前記電力制限は、ｂ _０ ′、ｂ _１ ′、及びｂ _２ ′が前記２次ＦＩＲフィルタについての三つのスケール係数である、｜ｂ _０ ′｜＋｜ｂ _１ ′｜＋｜ｂ _２ ′｜＝１を含む
前記[２９]の方法。
[３１]前記フィルタ伝達関数は、無限インパルス応答（ＩＩＲ：infinite impulse response）フィルタに関するものであり、
少なくとも一つの前記複数の係数でスケーリングすることは、
前記複数の係数の一つと、各残っている係数（remaining coefficient）の大きさに基づいて決定される新しい係数と交換すること（replacing）を含む
前記[２８]の方法。
[３２]前記フィルタ伝達関数は、２次ＩＩＲフィルタについてのものであり、前記電力制限は、ｃ _０ ′は新しい係数であり、ｃ _１及びｃ _２は前記２次ＩＩＲフィルタについての二つのスケール係数である、｜ｃ _０ ′｜＋｜ｃ _１｜＋｜ｃ _２｜＝１を含む
前記[３１]の方法。
[３３]フィルタ伝達関数（filter transfer function）についての複数の係数を得る手段と、
パッシブ・スィッチ・キャパシタ（ＰＳＣ：passive switched-capacitor）についての電力制限（power constraint）に基づいて、少なくとも一つの前記複数の係数をスケーリングする手段と、
前記フィルタ伝達関数を得るために、前記少なくとも一つのスケール係数に基づいて、前記ＰＳＣフィルタを実施する手段と、
を備える装置。
[３４]前記フィルタ伝達関数は、有限インパルス応答（ＦＩＲ：finite impulse response）フィルタに関するものであり、
少なくとも一つの前記複数の係数でスケーリングする手段は、
前記複数の係数のそれぞれの大きさに基づいて、スケーリング要素を決定する手段と、
対応するスケール係数を得るために、前記スケーリング要素に基づいて、前記複数の係数のそれぞれをスケーリングする手段と、を含む
前記[３３]の装置。
[３５]前記フィルタ伝達関数は、無限インパルス応答（ＩＩＲ：infinite impulse response）フィルタに関するものであり、
少なくとも一つの前記複数の係数でスケーリングする手段は、
前記複数の係数の一つと、各残っている係数の大きさに基づいて決定される新しい係数と交換する手段を含む
前記[３３]の装置。
[３６]コンピュータ読み取り可能な媒体を含むコンピュータ・プログラム製品であって、前記媒体は、
少なくとも一つのコンピュータに、フィルタ伝達関数（filter transfer function）についての複数の係数を取得させるコードと、
前記少なくとも一つのコンピュータに、パッシブ・スィッチ・キャパシタ（ＰＳＣ：passive switched-capacitor）についての電力制限（power constraint）に基づいて、少なくとも一つの前記複数の係数をスケーリングさせるコードと、
前記少なくとも一つのコンピュータに、前記フィルタ伝達関数を得るために、前記少なくとも一つのスケール係数に基づいて、前記ＰＳＣフィルタを実施させるコードと、
を備えるコンピュータ・プログラム製品。
[３７]フィルタ伝達関数（filter transfer function）を、複数の複素数１次フィルタ部に分解することと、
前記フィルタ伝達関数を得るために、パッシブ・スィッチ・キャパシタ（ＰＳＣ：passive switched-capacitor）フィルタ部で、前記複数の複素数１次フィルタ部を実施することと、
を備える方法。
[３８]前記フィルタ伝達関数を分解することは、
２次無限インパルス応答（ＩＩＲ：infinite impulse response）フィルタについての前記フィルタ伝達関数を、二つの複素数１次ＩＩＲ部に分解することを含む
前記[３７]の装置。
[３９]前記フィルタ伝達関数を分解することは、
前記フィルタ伝達関数についての係数に基づいて、前記二つの複素数１次ＩＩＲ部についての複素係数を決定することを更に含む
前記[３８]の方法。
[４０]前記フィルタ伝達関数を分解することは、
前記複素係数の実部及び虚部の大きさに基づいて、前記二つの複素数１次ＩＩＲ部についての入力係数を決定することを更に含む
前記[３９]の方法。
[４１]フィルタ伝達関数（filter transfer function）を、有限インパルス応答（ＦＩＲ：finite impulse response）部及び無限インパルス応答（ＩＩＲ：infinite impulse response）部に分解することと、
前記フィルタ伝達関数を得るために、パッシブ・スィッチ・キャパシタ（ＰＳＣ：passive switched-capacitor）フィルタ部で、ＦＩＲ部及びＩＩＲ部を実施することと
を備える方法。
[４２]前記フィルタ伝達関数を分解することは、
複素数１次ＩＩＲフィルタについての前記フィルタ伝達関数を、前記ＦＩＲ部及び前記ＩＩＲ部に分解することと、
前記複素数１次ＩＩＲフィルタについての複素係数に基づいて、前記ＩＩＲ部についての複素係数を決定することと、
を備える前記[４１]の方法。
[４３]前記ＩＩＲ部についての前記複素係数は、ｐは前記複素数１次ＩＩＲフィルタについて
の前記複素係数であり、Ｍは１よりも大きい整数である、ｐ ^Ｍである前記[４２]の方法。
[４４]前記フィルタ伝達関数を分解することは、
前記ＩＩＲ部を複数（Ｍ個）のＩＩＲ部に区切ることを含み、
各ＩＩＲ部は、１／Ｍクロック・レートで動作し、前記Ｍ個のＩＩＲ部は、Ｍクロック・サイクルで連続してイネーブルされる
前記[４１]の方法。
[４５]前記フィルタ伝達関数を分解することは、
前記ＩＩＲ部を第１及び第２のＩＩＲ部に区切ることを含み、
前記第１のＩＩＲ部は、偶数（even-numbered）クロック・サイクルでイネーブルされ、前記第２のＩＩＲ部は、奇数（odd-numbered）クロック・サイクルでイネーブルされる
前記[４１]の方法。

Claims

実数入力信号及び虚数遅延信号を受信し、電荷を記憶及び共有し、そして実数フィルタ信号を提供するように動作するキャパシタの第１のセットと、
虚数入力信号及び実数遅延信号を受信し、電荷を記憶及び共有し、そして虚数フィルタ信号を提供するように動作するキャパシタの第２のセットと、
前記実数及び虚数フィルタ信号を受信し、電荷を記憶及び共有し、そして前記実数及び虚数遅延信号を提供するように動作するキャパシタの第３のセットと、
を備える第１のフィルタ部
を備える装置。
キャパシタの前記第１のセットは、
前記実数入力信号を受信及び記憶し、電荷を共有し、各クロック・サイクルで実数フィルタ信号を提供するように動作する第１のキャパシタと、
電荷を共有し、前記実数フィルタ信号を各クロック・サイクルにおいて記憶するように動作する第２のキャパシタと、
を備える請求項１の装置。
キャパシタの前記第２のセットは、
前記虚数入力信号を受信及び記憶し、電荷を共有し、各クロック・サイクルにおいて虚数フィルタ信号を提供するように動作する第３のキャパシタと、
電荷を共有し、前記虚数フィルタ信号を各クロック・サイクルにおいて記憶するように動作する第４のキャパシタと
を備える請求項２の装置。
キャパシタの前記第３のセットは、
各クロック・サイクルにおいて電荷を共有し、各偶数（even-numbered）クロック・サイクルにおいて、前記実数フィルタ信号を記憶し、各奇数（odd-numbered）クロック・サイクルにおいて、前記虚数フィルタ信号を記憶するように動作する第５のキャパシタと、
各クロック・サイクルにおいて電荷を共有し、各偶数クロック・サイクルにおいて、前記虚数フィルタ信号を記憶し、各奇数クロック・サイクルにおいて、前記偶数フィルタ信号を記憶するように動作する第６のキャパシタと
を備える請求項３の装置。
前記第１、第２、及び第３のセットにおいて、各キャパシタは、充電のために選択された場合、関連する加算ノードからの値を記憶し、電荷共有のために選択された場合、前記関連する加算ノードを介して他のキャパシタで電荷を共有するように動作する
請求項１の装置。
前記第１のフィルタ部は更に、
キャパシタの前記第１のセットを第１の加算ノードに結合するように動作する第１のスィッチと、
キャパシタの前記第２のセットを第２の加算ノードに結合するように動作する第２のスィッチと、
キャパシタの前記第３のセットを、前記第１の加算ノードに結合するように動作するスィッチの第１のセットと、
キャパシタの前記第３のセットを、前記第２の加算ノードに結合するように動作するスィッチの第２のセットと、
を備える請求項１の装置。
各スィッチは、
イネーブルである場合に、関連するキャパシタを関連する加算ノードへ結合し、
無効である場合に、前記関連する加算ノードから、前記関連するキャパシタを切り離す
ように動作する
請求項６の装置。
前記第１のフィルタ部は更に、
イネーブルである場合、前記実数入力信号を前記第１の加算ノードに結合するように動作する第１の入力スィッチと、
イネーブルである場合、前記第１の加算ノードを前記実数フィルタ信号に結合するように動作する第１の出力スィッチと、
イネーブルである場合、前記第１の加算ノードを回路グランドに結合し、前記第１の加算コードに直接結合されたキャパシタをリセットするように動作する第１のリセット・スィッチと
を備える請求項６の装置。
前記第１のフィルタ部は更に、
イネーブルである場合、前記虚数入力信号を前記第２の加算ノードに結合するように動作する第２の入力スィッチと、
イネーブルである場合、前記第２の加算ノードを前記虚数フィルタ信号に結合するように動作する第２の出力スィッチと、
イネーブルである場合、前記第２の加算ノードを回路グランドに結合し、前記第２の加算コードに直接結合されたキャパシタをリセットするように動作する第２のリセット・スィッチと、
を備える請求項８の装置。
前記第１のフィルタ部に結合され、
前記実数フィルタ信号及び虚数遅延出力信号を受信し、電荷を記憶及び共有し、そして実数出力信号を提供するように動作するキャパシタの第４のセットと、
前記虚数フィルタ信号及び実数遅延出力信号を受信し、電荷を記憶及び共有し、そして虚数出力信号を提供するように動作するキャパシタの第５のセットと、
前記実数及び虚数出力信号を受信し、電荷を記憶及び共有し、そして前記実数及び虚数遅延出力信号を提供するように動作するキャパシタの第６のセットと、
を備える第２のフィルタ部
を更に備える請求項１の装置。
前記第１及び第２のフィルタ部は、それぞれ複素数１次無限インパルス応答（ＩＩＲ：infinite impulse response）部を実施し、複素数２次ＩＩＲフィルタを共同で実施する
請求項１０の装置。
前記装置は集積回路である請求項１の装置。
複素数入力信号を受信及びフィルタリングし、複素数フィルタ信号を提供するように動作する第１の複素数１次無限インパルス応答（ＩＩＲ：infinite impulse response）部と、
前記第１の複素数１次ＩＩＲ部に結合され、前記複素数フィルタ信号を受信及びフィルタリングし、複素数出力信号を提供する第２の複素数１次ＩＩＲ部と、
を備える装置。
前記第１及び第２の複素数１次ＩＩＲ部は、第１及び第２のパッシブ・スィッチ・キャパシタ（ＰＳＣ：passive switched-capacitor）フィルタ部で実施され、各ＰＳＣフィルタ部は、複数のキャパシタ及び複数のスィッチを備えている
請求項１３の装置。
前記第１の複素数１次ＩＩＲ部は、第１の複素係数によって定義され、前記第２の複素数１次ＩＩＲ部は、第２の複素係数によって定義され、前記第２の複素係数は、前記第１の複素係数の複素共役である
請求項１３の装置。
複素数入力信号を受信及びフィルタリングし、Ｍが１より大きい、Ｍクロック・サイクル毎に複素数出力信号を提供するように動作する第１の複素数フィルタ部と、
前記複素数入力信号を受信及びフィルタリングし、Ｍクロック・サイクル毎に前記複素数出力信号を提供するように動作する第２の複素数フィルタ部と、
を備え、
前記第１及び第２の複素数フィルタ部は、異なるクロック・サイクルでイネーブルされる装置。
前記第１の複素数フィルタ部は、偶数（even-numbered）クロック・サイクルでイネーブルされ、前記第２の複素数フィルタ部は、奇数（odd-numbered）クロック・サイクルでイネーブルされる
請求項１６の装置。
前記第１及び第２の複素数フィルタ部はそれぞれ、
実数入力信号及び虚数遅延出力信号を受信し、電荷を記憶及び共有し、実数出力信号を提供するように動作するキャパシタの第１のセットと、
虚数入力信号及び実数遅延出力信号を受信し、電荷を記憶及び共有し、虚数出力信号を提供するように動作するキャパシタの第２のセットと、
前記実数及び虚数出力信号を受信し、電荷を記憶及び共有し、前記実数及び虚数遅延出力信号を提供するように動作するキャパシタの第３のセットと、
を備え、
前記複素数入力信号は、前記実数及び虚数入力信号を含み、前記複素数出力信号は、前記実数及び虚数出力信号を含む
請求項１６の装置。
第１のパッシブ・スィッチ・キャパシタ（ＰＳＣ：passive switched-capacitor）フィルタ部を含み、第１の複素数入力信号を受信及びフィルタリングし、第１の複素数出力信号を提供するように動作する有限インパルス応答（ＦＩＲ：finite impulse response）部と、
第２のＰＳＣフィルタ部を含み、前記ＦＩＲ部に結合され、第２の複素数入力信号を受信及びフィルタリングし、第２の複素数出力信号を提供するように動作する無限インパルス応答（ＩＩＲ：infinite impulse response）部と
を備える装置。
前記ＩＩＲ部は、前記ＦＩＲ部の後に結合され、前記第２の複素数入力信号は、前記第１の複素数出力信号を含む
請求項１９の装置。
前記ＦＩＲ部は、前記ＩＩＲ部の後に結合され、前記第１の複素数入力信号は、前記第２の複素数出力信号を含む
請求項１９の装置。
前記ＩＩＲ部は、
異なったクロック・サイクルでイネーブルされ、前記第２の複素数入力信号を受信及びフィルタリングし、前記第２の複素数出力信号を提供するように動作する複数の複素数フィルタ部を含む
請求項１９の装置。
前記ＩＩＲ部及び前記ＦＩＲ部は、複素数１次ＩＩＲフィルタを実施する
請求項１９の装置。
少なくとも一つのパッシブ・スィッチ・キャパシタ（ＰＳＣ：passive switched-capacitor）フィルタを含み、
各ＰＳＣフィルタは、複素数入力信号を受信及びフィルタリングし、前記ＰＳＣフィルタについての複素数フィルタ信号を提供する少なくとも一つのフィルタ部を含み、
各ＰＳＣフィルタについて、フィルタ部は、
実数入力信号及び虚数遅延信号を受信し、電荷を記憶及び共有し、実数フィルタ信号を提供するように動作するキャパシタの第１のセットと、
虚数入力信号及び実数遅延信号を受信し、電荷を記憶及び共有し、虚数フィルタ信号を提供するように動作するキャパシタの第２のセットと、
前記実数及び虚数フィルタ信号を受信し、電荷を記憶及び共有し、前記実数及び虚数遅延信号を提供するように動作するキャパシタの第３のセットと、
前記少なくとも一つのＰＳＣフィルタについての制御信号を生成するように動作する信号生成器と、
を備えるワイヤレス・デバイス。
各ＰＳＣフィルタは、前記複素数入力信号についてのアナログ入力サンプルを受信し、前記複素数フィルタ信号についてのアナログ出力サンプルを提供するように動作し、
最後のＰＳＣフィルタからの前記複素数フィルタ信号をデジタル化し、デジタル・サンプルを提供するように動作するアナログ・デジタル変換器（ＡＤＣ：analog-to-digital converter）
を更に備える請求項２４のワイヤレス・デバイス。
各ＰＳＣフィルタは、二つの１次無限インパルス応答（ＩＩＲ：infinite impulse response）フィルタ部を含む
請求項２４のワイヤレス・デバイス。
各ＰＳＣフィルタは、有限インパルス応答（ＦＩＲ：finite impulse response）フィルタ部及び無限インパルス応答（ＩＩＲ：infinite impulse response）フィルタ部を含む
請求項２４のワイヤレス・デバイス。
フィルタ伝達関数（filter transfer function）についての複数の係数を得ることと、
パッシブ・スィッチ・キャパシタ（ＰＳＣ：passive switched-capacitor）についての電力制限（power constraint）に基づいて、少なくとも一つの前記複数の係数をスケーリングすることと、
前記フィルタ伝達関数を得るために、前記少なくとも一つのスケール係数に基づいて、前記ＰＳＣフィルタを実施することと、
を備える方法。
前記フィルタ伝達関数は、有限インパルス応答（ＦＩＲ：finite impulse response）フィルタに関するものであり、
少なくとも一つの前記複数の係数でスケーリングすることは、
前記複数の係数のそれぞれの大きさに基づいて、スケーリング要素を決定することと、
対応するスケール係数を得るために、前記スケーリング要素に基づいて、前記複数の係数のそれぞれをスケーリングすることと、を含む
請求項２８の方法。
前記フィルタ伝達関数は、２次ＦＩＲフィルタについてのものであり、前記電力制限は、ｂ_０′、ｂ_１′、及びｂ_２′が前記２次ＦＩＲフィルタについての三つのスケール係数である、｜ｂ_０′｜＋｜ｂ_１′｜＋｜ｂ_２′｜＝１を含む
請求項２９の方法。
前記フィルタ伝達関数は、無限インパルス応答（ＩＩＲ：infinite impulse response）フィルタに関するものであり、
少なくとも一つの前記複数の係数でスケーリングすることは、
前記複数の係数の一つと、各残っている係数（remaining coefficient）の大きさに基づいて決定される新しい係数と交換すること（replacing）を含む
請求項２８の方法。
前記フィルタ伝達関数は、２次ＩＩＲフィルタについてのものであり、前記電力制限は、ｃ_０′は新しい係数であり、ｃ_１及びｃ_２は前記２次ＩＩＲフィルタについての二つのスケール係数である、｜ｃ_０′｜＋｜ｃ_１｜＋｜ｃ_２｜＝１を含む
請求項３１の方法。
フィルタ伝達関数（filter transfer function）についての複数の係数を得る手段と、
パッシブ・スィッチ・キャパシタ（ＰＳＣ：passive switched-capacitor）についての電力制限（power constraint）に基づいて、少なくとも一つの前記複数の係数をスケーリングする手段と、
前記フィルタ伝達関数を得るために、前記少なくとも一つのスケール係数に基づいて、前記ＰＳＣフィルタを実施する手段と、
を備える装置。
前記フィルタ伝達関数は、有限インパルス応答（ＦＩＲ：finite impulse response）フィルタに関するものであり、
少なくとも一つの前記複数の係数でスケーリングする手段は、
前記複数の係数のそれぞれの大きさに基づいて、スケーリング要素を決定する手段と、
対応するスケール係数を得るために、前記スケーリング要素に基づいて、前記複数の係数のそれぞれをスケーリングする手段と、を含む
請求項３３の装置。
前記フィルタ伝達関数は、無限インパルス応答（ＩＩＲ：infinite impulse response）フィルタに関するものであり、
少なくとも一つの前記複数の係数でスケーリングする手段は、
前記複数の係数の一つと、各残っている係数の大きさに基づいて決定される新しい係数と交換する手段を含む
請求項３３の装置。
コンピュータ読み取り可能な媒体を含むコンピュータ・プログラム製品であって、前記媒体は、
少なくとも一つのコンピュータに、フィルタ伝達関数（filter transfer function）についての複数の係数を取得させるコードと、
前記少なくとも一つのコンピュータに、パッシブ・スィッチ・キャパシタ（ＰＳＣ：passive switched-capacitor）についての電力制限（power constraint）に基づいて、少なくとも一つの前記複数の係数をスケーリングさせるコードと、
前記少なくとも一つのコンピュータに、前記フィルタ伝達関数を得るために、前記少なくとも一つのスケール係数に基づいて、前記ＰＳＣフィルタを実施させるコードと、
を備えるコンピュータ・プログラム製品。
フィルタ伝達関数（filter transfer function）を、複数の複素数１次フィルタ部に分解することと、
前記フィルタ伝達関数を得るために、パッシブ・スィッチ・キャパシタ（ＰＳＣ：passive switched-capacitor）フィルタ部で、前記複数の複素数１次フィルタ部を実施することと、
を備える方法。
前記フィルタ伝達関数を分解することは、
２次無限インパルス応答（ＩＩＲ：infinite impulse response）フィルタについての前記フィルタ伝達関数を、二つの複素数１次ＩＩＲ部に分解することを含む
請求項３７の装置。
前記フィルタ伝達関数を分解することは、
前記フィルタ伝達関数についての係数に基づいて、前記二つの複素数１次ＩＩＲ部についての複素係数を決定することを更に含む
請求項３８の方法。
前記フィルタ伝達関数を分解することは、
前記複素係数の実部及び虚部の大きさに基づいて、前記二つの複素数１次ＩＩＲ部についての入力係数を決定することを更に含む
請求項３９の方法。
フィルタ伝達関数（filter transfer function）を、有限インパルス応答（ＦＩＲ：finite impulse response）部及び無限インパルス応答（ＩＩＲ：infinite impulse response）部に分解することと、
前記フィルタ伝達関数を得るために、パッシブ・スィッチ・キャパシタ（ＰＳＣ：passive switched-capacitor）フィルタ部で、ＦＩＲ部及びＩＩＲ部を実施することと
を備える方法。
前記フィルタ伝達関数を分解することは、
複素数１次ＩＩＲフィルタについての前記フィルタ伝達関数を、前記ＦＩＲ部及び前記ＩＩＲ部に分解することと、
前記複素数１次ＩＩＲフィルタについての複素係数に基づいて、前記ＩＩＲ部についての複素係数を決定することと、
を備える請求項４１の方法。
前記ＩＩＲ部についての前記複素係数は、ｐは前記複素数１次ＩＩＲフィルタについて
の前記複素係数であり、Ｍは１よりも大きい整数である、ｐ^Ｍである請求項４２の方法。
前記フィルタ伝達関数を分解することは、
前記ＩＩＲ部を複数（Ｍ個）のＩＩＲ部に区切ることを含み、
各ＩＩＲ部は、１／Ｍクロック・レートで動作し、前記Ｍ個のＩＩＲ部は、Ｍクロック・サイクルで連続してイネーブルされる
請求項４１の方法。
前記フィルタ伝達関数を分解することは、
前記ＩＩＲ部を第１及び第２のＩＩＲ部に区切ることを含み、
前記第１のＩＩＲ部は、偶数（even-numbered）クロック・サイクルでイネーブルされ、前記第２のＩＩＲ部は、奇数（odd-numbered）クロック・サイクルでイネーブルされる
請求項４１の方法。