KR101367872B1

KR101367872B1 - 전력 제한에 따르는 수동 스위칭-커패시터 필터들

Info

Publication number: KR101367872B1
Application number: KR1020137013431A
Authority: KR
Inventors: 쳉즈 판; 조셉 버크
Original assignee: 퀄컴 인코포레이티드
Priority date: 2009-02-05
Filing date: 2010-02-03
Publication date: 2014-02-26
Also published as: JP2015201867A; JP5677986B2; WO2011090490A1; KR20130061197A; JP2015039197A; EP2394362A1; US20100198898A1; US8768997B2; KR20130061196A; US20140082040A1; US20140082038A1; JP2014057317A; KR101334226B1; KR101367874B1; JP2012517205A; JP2015039196A; KR20110122166A; KR20130061198A; CN102308476A; TW201042915A

Abstract

수동 스위칭-커패시터(PSC) 필터들이 본 명세서에 기술된다. 일 설계에서, PSC 필터는 2개의 복소 1차 유한 임펄스 응답(IIR) 섹션들을 이용하여 2차 IIR 필터를 구현한다. 각각의 복소 1차 IIR 섹션은 커패시터들의 3개 세트들을 포함한다. 커패시터들의 제1 세트는 실수의 입력 신호 및 허수의 지연된 신호를 수신하고, 전기 전하들을 저장 및 공유하고, 실수의 필터링된 신호를 제공한다. 커패시터들의 제2 세트는 허수의 입력 신호 및 실수의 지연된 신호를 수신하고, 전기 전하들을 저장 및 공유하고, 허수의 필터링된 신호를 제공한다. 커패시터들의 제3 세트는 실수 및 허수의 필터링된 신호들을 수신하고, 전기 전하들을 저장 및 공유하고, 실수 및 허수의 지연된 신호들을 제공한다. 또다른 설계에서, PSC 필터는 복소 1차 IIR 섹션을 위한 유한 임펄스 응답(FIR) 섹션 및 IIR 섹션을 구현한다. IIR 섹션은 인터리빙 방식으로 동작하는 다수의 복소 필터 섹션들을 포함한다.

Description

전력 제한에 따르는 수동 스위칭-커패시터 필터들{PASSIVE SWITCHED-CAPACITOR FILTERS CONFORMING TO POWER CONSTRAINT}

본 발명은 일반적으로는 전자 기술에 관한 것이고, 더 구체적으로는 필터들에 관한 것이다.

필터들은 일반적으로 원하는 신호 컴포넌트들을 통과시키고, 원치 않는 신호 컴포넌트들을 감쇠시키도록 신호들을 필터링하는데 사용된다. 필터들은 다양한 애플리케이션들, 예를 들어, 통신, 컴퓨팅, 네트워킹, 가전제품 등에 널리 사용된다. 예를 들어, 셀룰러 전화와 같은 무선 통신 디바이스에서, 필터들은 특정 주파수 채널 상에서 원하는 신호를 통과시키고, 대역 외(out-of-band) 원치 않는 신호들 및 잡음들을 감쇠시키기 위해 수신된 신호를 필터링하는데 사용될 수 있다. 많은 애플리케이션들에 대해, 작은 영역을 점유하고 낮은 전력을 소모하는 필터들이 매우 바람직하다.

보다 작은 영역을 점유하고 보다 적은 전력을 소모할 수 있는 수동 스위칭-커패시터(PSC) 필터들이 본 명세서에 설명된다. 일 설계에서, PSC 필터는 2개의 복소 1차 무한 임펄스 응답(IIR) 섹션들을 이용하여 2차 IIR 필터를 구현할 수 있다. 2차 IIR 필터가 전력 제한을 만족하지 못할 수 있는 반면, 각각의 복소 1차 IIR 섹션은 전력 제한을 만족할 수 있다. 2개의 복소 1차 IIR 섹션들에 대한 계수들은 아래에 설명되는 바와 같이 2차 IIR 필터에 대한 계수들에 기초하여 결정될 수 있다. 각각의 복소 1차 IIR 섹션은 다수의 커패시터들 및 다수의 스위치들을 포함하는 PSC 필터 섹션을 이용하여 구현될 수 있다.

또다른 설계에서, PSC 필터는 직렬로 커플링된 하나 이상의 필터 섹션들(예를 들어, 2개의 복소 1차 IIR 섹션들)을 구현할 수 있다. 각각의 복소 필터 섹션은 커패시터들의 제1, 제2 및 제3 세트들을 포함한다. 커패시터들의 제1 세트(예를 들어, 도 10의 커패시터들(1024a 및 1034a))은 실수의 입력 신호 및 허수의 지연된 신호를 수신하고, 전기 전하들을 저장 및 공유하고, 실수의 필터링된 신호를 제공한다. 커패시터들의 제2 세트(예를 들어, 도 10의 커패시터들(1024b 및 1034b))은 허수의 입력 신호 및 실수의 지연된 신호를 수신하고, 전기 전하들을 저장 및 공유하고, 허수의 필터링된 신호를 제공한다. 커패시터들의 제3 세트(예를 들어, 도 10의 커패시터들(1044 및 1054))은 실수 및 허수의 필터링된 신호들을 수신하고, 전기 전하들을 저장 및 공유하고, 실수 및 허수의 지연된 신호들을 제공한다. 각각의 복소 필터 섹션은 스위치들의 제1, 제2, 제3 및 제4 세트들을 더 포함한다. 스위치들의 제1 세트는 커패시터들의 제1 세트를 제1 합산 노드에 커플링시킨다. 스위치들의 제2 세트는 커패시터들의 제2 세트를 제2 합산 노드에 커플링시킨다. 스위치들의 제3 세트는 커패시터들의 제3 세트를 제1 합산 노드에 커플링시킨다. 스위치들의 제4 세트는 커패시터들의 제3 세트를 제2 합산 노드에 커플링시킨다. 각각의 커패시터는 충전을 위해 선택되는 경우 연관된 합산 노드로부터의 값을 저장하고, 전하 공유를 위해 선택되는 경우 연관된 합산 노드를 통해 다른 커패시터들과 전기 전하를 공유한다.

또다른 설계에서, PSC 필터는 복소 1차 IIR 필터에 대한 것일 수 있는 IIR 섹션에 커플링되는 유한 임펄스 응답(FIR) 섹션을 구현할 수 있다. FIR 섹션은 복소 입력 신호를 수신 및 필터링하고, 복소 필터링된 신호를 제공한다. IIR 섹션은 복소 필터링된 신호를 수신 및 필터링하고, 복소 출력 신호를 제공한다. FIR 및 IIR 섹션들은 2개의 PSC 필터 섹션들을 이용하여 구현될 수 있다. 각각의 PSC 필터 섹션은 상이한 클록 사이클들에서 인에이블될 수 있는 복소 필터 섹션들의 뱅크(bank)를 포함한다.

또다른 설계에서, PSC 필터 섹션은 제1 및 제2 복소 필터 섹션들을 포함하며, 전술된 FIR 및 IIR 섹션에 대해 사용될 수 있다. 제1 복소 필터 섹션은 복소 입력 신호를 수신 및 필터링하고, 매 M 클록 사이클들마다 복소 출력 신호를 제공하며, M은 1보다 더 크다. 제2 복소 필터 섹션은 복소 입력 신호를 수신 및 필터링하고, 매 M개 클록 사이클들마다 복소 출력 신호를 제공한다. 제1 및 제2 복소 필터 섹션들은 상이한 클록 사이클들에서 인에이블될 수 있다. 예를 들어, M=2에 대해, 제1 복소 필터 섹션은 짝수번째 클록 사이클들에서 인에이블될 수 있으며, 제2 복소 필터 섹션은 홀수번째 클록 사이클들에서 인에이블될 수 있다.

본 발명의 다양한 양상들 및 특징들이 아래에서 더 상세하게 설명된다.

도 1은 2차 FIR 필터의 블록도를 도시한다.
도 2는 2차 FIR 필터를 구현하는 PSC 필터를 도시한다.
도 3은 도 2의 PSC 필터에 대한 타이밍도를 도시한다.
도 4는 2차 IIR 필터의 블록도를 도시한다.
도 5는 2차 IIR 필터를 구현하는 PSC 필터를 도시한다.
도 6은 도 5의 PSC 필터에 대한 타이밍도를 도시한다.
도 7은 계수 스케일링을 이용하여 PSC 필터를 설계하기 위한 프로세스를 도시한다.
도 8은 복소 2차 IIR 필터들을 이용하는 필터링을 도시한다.
도 9는 복소 1차 IIR 섹션의 블록도를 도시한다.
도 10은 복소 1차 IIR 섹션을 구현하는 PSC 필터를 도시한다.
도 11은 도 10의 PSC 필터에 대한 타이밍도를 도시한다.
도 12는 2개의 복소 1차 IIR 섹션들을 구현하는 PSC 필터를 도시한다.
도 13은 분해를 이용하여 PSC 필터를 설계하기 위한 프로세스를 도시한다.
도 14는 FIR 필터 뱅크 및 IIR 필터 뱅크를 이용하여 구현되는 복소 1차 IIR 섹션을 도시한다.
도 15는 도 14의 IIR 필터 뱅크를 구현하는 PSC 필터를 도시한다.
도 16은 필터 뱅크 변환으로 인한 극점 이동의 플롯을 도시한다.
도 17은 필터 뱅크 변환을 이용하여 PSC 필터를 설계하기 위한 프로세스를 도시한다.
도 18은 전력 제한에 영향을 주는 함수의 플롯을 도시한다.
도 19는 전력 제한을 만족시키도록 IIR 필터를 설계하기 위한 프로세스를 도시한다.
도 20은 무선 통신 디바이스의 블록도를 도시한다.

본 명세서에 설명되는 PSC 필터들은 다양한 타입들의 필터들, 예를 들어, FIR 필터들, IIR 필터들, FIR 및 IIR 섹션들로 구성되는 자동 회귀 이동 평균(auto regressive moving average: ARMA) 필터들 등에 대해 사용될 수 있다. 또한 PSC 필터들은 임의의 차수, 예를 들어, 1차, 2차, 3차 또는 더 높은 차수의 필터를 구현할 수 있다. 다수의 PSC 필터 섹션들은 더 많은 복소 필터들을 형성하기 위해 사용될 수 있다. 명료성을 위해, 2차 FIR 필터 및 1차 및 2차 IIR 필터들에 대해 사용되는 PSC 필터들이 아래에서 상세하게 설명된다.

PSC 필터는, 능동 회로들을 사용하지 않고, 오직 커패시터들 및 스위치들만을 이용하여 구현될 수 있다. 이는 아래에 설명되는 특정 장점들을 제공할 수 있다. 그러나, PSC 필터의 수동적 속성으로 인해, 모든 필터 전달 함수들이 PSC 필터를 이용하여 직접 구현되지 않을 수 있다. PSC 필터는 전력 제한을 만족시키는 필터 전달 함수를 구현할 수 있다. 전력 제한을 만족시키는 다양한 방식들이 아래에 설명되며, PSC 회로에서의 각각의 전하 공유 동작 전후에 전체 전기 전하들이 일정하게 유지되어야 한다는 관측에 기초한다. 이는 FIR 필터가, 자신의 계수들이 스케일링되어 계수들의 합산이 1이 되는 경우 구현가능하다는 것을 내포한다. IIR 필터에 대해, 전력 제한을 만족시키기 위한 몇몇 방식들이 아래에 설명되며, 계수 스케일링, 복소 필터 섹션 분해, 필터 뱅크 변환, 및 극점 재위치지정을 포함할 수 있다.

도 1은 PSC 필터를 이용하여 구현될 수 있는 2차 FIR 필터(100)의 블록도를 도시한다. FIR 필터(100)는 직렬로 커플링되는 2개의 지연 엘리먼트들(112 및114)을 포함하며, 각각의 지연 엘리먼트는 하나의 클록 사이클의 지연을 제공한다. 지연 엘리먼트(112)는 입력 샘플 x(n)을 수신하고 지연된 샘플 x(n-l)을 제공한다. 지연 엘리먼트(114)는 지연된 샘플 x(n-l)을 수신하고 지연된 샘플 x(n-2)을 제공한다. FIR 필터(100)는 2차를 위한 2개의 FIR 탭들(1 및 2)을 포함한다. (FIR 탭 0에 대한 것으로서 간주될 수 있는) 곱셈기(120)는 지연 엘리먼트(112)의 입력에 커플링된다. FIR 탭 1에 대한 곱셈기(122)는 지연 엘리먼트(112)의 출력에 커플링된다. FIR 탭 2에 대한 곱셈기(124)는 지연 엘리먼트(114)의 출력에 커플링된다. 곱셈기들(120, 122 및 124)은 자신들의 샘플들을 각각 필터 계수들

및

와 곱한다. 합산기(130)는 모든 3개의 곱셈기들(120, 122 및 124)의 출력들에 커플링된다. 합산기(130)는 곱셈기들(120, 122 및 124)의 출력들을 합산하여 출력 샘플 y(n)을 제공한다.

FIR 필터(100)로부터의 출력 샘플y(n)은 다음과 같이 표현될 수 있다.

수식 (1)

z-도메인에서 FIR 필터(100)에 대한 전달 함수

는 다음과 같이 표현될 수 있다:

수식 (2)

여기서, z^-k는 k개 클록 사이클들의 지연을 나타낸다.

필터 계수들은 FIR 필터에 대한 후속하는 전력 제한을 만족시키도록 정의될 수 있다:

수식 (3)

계수들

및

이 수식 (3)의 전력 제한을 만족시키지 못하는 경우, 계수들은 다음과 같이 스케일링될 수 있다:

수식 (4a)

수식 (4b)

수식 (4c)

여기서,

는 스케일링 인자이다. 수식 (4d)

수식 세트(4)의 스케일링은 다음과 같은 전력 제한을 만족하는 스케일링된 계수들을 초래한다:

수식 (5)

FIR 필터 계수들의 임의의 세트가 수식(5)의 전력 제한을 만족시키도록 스케일링될 수 있다. 또한, 전력 제한은 절대 크기 합산 제한이라고도 지칭될 수 있다. FIR 필터는 스케일링된 계수들을 이용하여 구현될 수 있으며, 다음과 같이 표현될 수 있는 스케일링된 출력 샘플

을 생성할 수 있다:

수식 (6)

많은 경우들에서,

은

을 대신하여 사용될 수 있다. 그러나, 단일 레벨이 (예를 들어, 신호 포화를 회피하기 위해) 중요한(non-trivial) 역할을 수행하는 경우들에서,

스케일링 인자는 증가하거나 감소할 수 있다. 증폭기들과 같은 능동 디바이스들은

을 증가시키기 위해 사용될 수 있다.

을 감소시키기 위해 스위칭 패턴이 조정될 수 있다.

도 2는 도 1의 2차 FIR 필터(100)를 구현하는 PSC 필터(200)의 설계의 회로도를 도시한다. PSC 필터(200)는 입력 섹션(220) 및 FIR 필터(100)의 필터 탭들(1 및 2) 각각에 대한 2개의 탭 섹션들(230 및 240)을 포함한다. PSC 필터(200) 내에서, 입력 스위치(212)는 입력 신호 V_in을 수신하는 하나의 단부 및 합산 노드 A에 커플링되는 다른 단부를 가진다. 리셋 스위치(214)는 합산 노드와 회로 접지 사이에 커플링된다. 출력 스위치(216)는 합산 노드에 커플링되는 하나의 단부 및 출력 신호 V_out을 제공하는 다른 단부를 가진다. 스위치들(212, 214 및 216)은 금속 산화물 반도체(MOS) 트랜지스터들 또는 다른 타입들의 트랜지스터들 또는 스위치들을 이용하여 구현될 수 있다.

입력 섹션(220)은 합산 노드와 회로 접지 사이에 커플링된 입력 커패시터(224)를 포함한다. 탭 섹션(230)은 2개의 커패시터들(234a 및 234b)와 각각 직렬로 커플링된 2개의 스위치들(232a 및 232b)을 포함한다. 스위치(232)와 커패시터(234)의 직렬 결합들 둘 모두 합산 노드와 회로 접지 사이에 커플링된다. 탭 섹션(240)은 3개의 커패시터들(244a, 244b 및 244c)과 각각 직렬로 커플링된 3개의 스위치들(242a, 242b 및 242c)을 포함한다. 스위치(242) 및 커패시터(244)의 모든 3개의 직렬 결합들은 합산 노드와 회로 접지 사이에 커플링된다.

각각의 섹션 내의 모든 커패시터(들)은 대응하는 필터 계수에 의해 결정되는 동일한 커패시턴스/사이즈를 가진다. PSC 필터(200)의 3개의 섹션들 내의 커패시터들의 커패시턴스들은 다음과 같이 주어질 수 있다.

수식 (7a)

수식 (7b)

수식 (7c)

여기서,

는 FIR 탭 i,내의 j번째 커패시터의 커패시턴스이고, K는 스케일링 상수이다.

수식 세트(7)에 도시된 바와 같이, 각각의 커패시터

의 사이즈는 대응하는 스케일링된 계수

에 비례한다. K는 다양한 인자들, 예를 들어, 스위칭 안정화(settling) 시간, 커패시터 사이즈, 전력 소모, 잡음 등에 기초하여 선택될 수 있다. 음의 계수에 대한 음의 커패시터는 판독 페이즈(phase)와 충전 공유 페이즈 사이에서 커패시터의 극성을 스위칭함으로써 획득될 수 있다.

각각의 클록 사이클에서, 스위치(212)는 V_in 신호를 이용하여 각각의 섹션에서 하나의 커패시터를 충전하기 위해 짧은 시간 기간 동안 폐쇄된다. 아래에 설명되는 바와 같이, 각각의 탭 섹션에서 충전을 위해 선택되는 커패시터는 스위치들(232 및 242)에 의해 결정된다. 충전 동작 동안 V_in 신호에 의해 관측되는 전체 입력 커패시턴스는 다음과 같이 표현될 수 있다:

수식 (8)

여기서,

는 탭 섹션(230)에서 충전을 위해 선택되는 커패시터의 인덱스이고,

는 탭 섹션(240)에서 충전을 위해 선택되는 커패시터의 인덱스이다.

각각의 탭 섹션 내의 커패시터들이 동일한 커패시턴스를 가지므로, 전체 입력 커패시턴스 C_in은 각각의 클록 사이클 동안 일정하다.

각각의 클록 사이클에서, 각각의 탭 섹션 내의 적절한 커패시터가 V_out 신호를 생성하기 위해 사용된다. FIR 탭 L에 대해, L개 클록 사이클들만큼 먼저 충전되고 x(n - L)을 저장하는 커패시터는 연관된 스위치를 통한 사용을 위해 선택된다. 탭 섹션들(230 및 240) 내의 2개의 선택된 커패시터들 및 입력 커패시터(224)는 필터 계수들

내지

와의 곱셈들 및 수식 (6)의 곱셈기 출력들의 합산을 실행하는 전하 공유 동작에서 사용된다.

전하 공유 동작은 필터 계수와의 곱셈을 달성하기 위한 커패시터 사이즈 및 곱셈기 출력들의 합산을 달성하기 위한 전류 합산을 사용한다. PSC 필터(200) 내의 각각의 커패시터에 대해, 해당 커패시터 양단의 전압

은 커패시터가 충전되는 시간에서의 V_in 신호에 의해 결정된다(또는,

). 각각의 커패시터에 의해 저장되는 전기 전하

는 해당 커패시터 양단의 전압

및 커패시터의 커패시턴스

에 의해 결정된다(또는

). 각각의 클록 사이클에서, 각각의 탭 섹션으로부터의 적절한 샘플 x(n - i)을 저장하는 하나의 커패시터가 선택되고, 모든 선택된 커패시터들 및 입력 커패시터(224)로부터의 전하들이 공유된다. FIR 필터에 대해 공유하는 전하는 다음과 같이 표현될 수 있다:

수식 (9)

여기서,

는 탭 섹션(230)에서 x( n - 1)을 저장하는 커패시터의 인덱스이고,

는 탭 섹션(240)에서 x( n - 2)을 저장하는 커패시터의 인덱스이다.

각각의 탭 섹션 내의 커패시터들이 동일한 커패시턴스를 가지므로, V_out 신호에 의해 관측되는 전체 출력 커패시턴스 C_out은 각각의 클록 사이클 동안 일정하고, 전체 입력 커패시턴스와 동일하다(또는,

).

인덱스 p는 0과 1 사이에서 순환할 수 있으므로, 각각의 블록 사이클에서, 탭 섹션(230) 내의 하나의 커패시터(234)가 충전되고 다른 커패시터(234)는 전하 공유를 위해 사용된다. 인덱스 q는 0 내지 2를 순환할 수 있으므로, 각각의 클록 사이클에서, 탭 섹션(240) 내의 하나의 커패시터(244)가 충전되고, 또다른 커패시터(244)는 전하 공유를 위해 사용된다. PSC 필터(200)는 6개의 상이한 (p, q) 결합들에 대해 6개 상태들을 가지는 것으로서 간주될 수 있다.

도 3은 도 2의 PSC 필터(300)에 대한 다양한 제어 신호들의 타이밍도를 도시한다. 클록 신호 CLK는 타이밍도의 최상부에 도시된다. PSC 필터(200) 내의 스위치들에 대한 제어 신호들은 클록 신호 아래에 도시된다.

도 3에 도시된 설계에서, 각각의 클록 사이클은 판독/충전 페이즈, 계산/충전 페이즈, 기록/출력 페이즈, 및 리셋/방전 페이즈를 포함한다. 시간 T₀에서 시간 T₁까지의 판독 페이즈 동안, S_in 제어 신호가 어써트(assert)되고, 스위치(212)가 폐쇄되고, 입력 커패시터 C₀₀ 및 각각의 탭 섹션 내의 하나의 커패시터가 V_in 신호를 이용하여 충전된다. 충전을 위해 선택되는 각각의 커패시터에 대한 S_ij 제어 신호는 판독 페이즈 동안 어써트되고, 시간 T₂에서 디어써트된다. 시간 T₃에서 시작하는 전하 공유 페이즈 동안, 충전을 위해 선택되는 각각의 커패시터에 대한 S_ij 제어 신호가 어써트되고, 섹션들(230 및 240)에서 선택되는 커패시터들 및 커패시터 C₀₀는 합산 노드를 통해 전하 공유를 수행한다. 시간 T₄에서 시간 T₅까지의 기록 페이즈 동안, S_out 제어 신호가 어써트되고, 스위치(216)가 폐쇄되고, 합산 노드에서의 전압이 V_out 신호로서 제공된다. 시간 T₆에서 시간 T₇까지의 기록 페이즈 동안, S_reset 제어 신호가 어써트되고, 스위치(214)가 폐쇄되고, 전하 공유를 위해 사용되는 커패시터들이 리셋/방전된다. 이들 커패시터들은 다음 블록 사이클들에서 V_in 신호를 이용하여 충전될 수 있다.

도 4는 PSC 필터를 이용하여 구현될 수 있는 2차 IIR 필터(400)의 블록도를 도시한다. IIR 필터(400) 내에서, 곱셈기(420)는 입력 샘플 x(n)를 수신하여 필터 계수 c₀를 이용하여 스케일링한다. 합산기(430)는 곱셈기(420)의 출력으로부터 합산기(432)의 출력을 차감하고 출력 샘플 y(n)을 제공한다.

2개의 지연 엘리먼트들(412 및 414)은 직렬로 커플링되고, 각각의 지연 엘리먼트는 하나의 클록 사이클의 지연을 제공한다. 지연 엘리먼트(412)는 출력 샘플 y(n)을 수신하고 지연된 샘플 y(n-1)을 제공한다. 지연 엘리먼트(414)는 지연된 샘플 y(n-1)을 수신하고 지연된 샘플 y(n-2)을 제공한다. IIR 필터(400)는 2차를 위해 2개의 IIR 탭들 1 및 2를 포함한다. IIR 탭 1에 대한 곱셈기(422)는 지연 엘리먼트(412)의 출력에 커플링된다. IIR 탭 2에 대한 곱셈기(424)는 지연 엘리먼트(414)의 출력에 커플링된다. 2개의 IIR 탭들에 대해, 곱셈기들(422 및 424)은 자신들의 샘플들을 각각 필터 계수들(c₁ 및 c₂)과 곱한다. 합산기(432)는 곱셈기들(422 및 424)의 출력들을 합산하여 그 출력을 합산기(430)에 제공한다.

IIR 필터(400)로부터의 출력 샘플 y(n)은 다음과 같이 표현될 수 있다:

수식 (10)

IIR 필터(400)에 대한 전달 함수

는 다음과 같이 표현될 수 있다:

수식 (11)

도 5는 도 4의 2차 IIR 필터(400)를 구현하는 PSC 필터(500)의 설계의 회로도를 도시한다. PSC 필터(500)는 각각 IIR 필터(400)의 입력 섹션(520) 및 IIR 탭들(1 및 2)에 대한 2개의 탭 섹션들(530 및 540)을 포함한다. PSC 필터(500) 내에서, 입력 스위치(512)는 입력 신호 V_in을 수신하는 하나의 단부 및 합산 노드 A에 커플링되는 다른 단부를 가진다. 리셋 스위치(514)는 합산 노드와 회로 접지 사이에 커플링된다. 출력 스위치(516)는 합산 노드에 커플링되는 하나의 단부 및 출력 신호 V_out을 제공하는 다른 단부를 가진다.

입력 섹션(520)은 합산 노드와 회로 접지 사이에 커플링된 커패시터(524)를 포함한다. 탭 섹션(530)은 커패시터(534)와 직렬로 커플링된 스위치(532)를 포함하고, 그 결합은 합산 노드와 회로 접지 사이에 커플링된다. 탭 섹션(540)은 각각 2개의 커패시터들(544a 및 544b)과 커플링되는 2개의 스위치들(542a 및 542b)을 포함한다. 스위치(542)와 커패시터(544)의 직렬 결합들 모두 합산 노드와 회로 접지 사이에 커플링된다. 탭 섹션(530 및 540) 내의 커패시터들(534 및 544)은 필터링 동작의 시작에서 리셋될 수 있다.

PSC 필터(500)의 각각의 섹션 내의 모든 커패시터(들)는 대응하는 필터 계수에 의해 결정되는 동일한 커패시턴스를 가진다. PSC 필터의 3개 섹션들 내의 커패시터들의 커패시턴스는 다음과 같이 주어질 수 있다:

수식 (12a)

수식 (12b)

수식 (12c)

수식 세트 (12)에 보여지는 바와 같이, 각각의 커패시터

의 사이즈는 대응하는 필터 계수 c_i의 크기에 비례한다. 음의 계수에 대한 음의 커패시터는 판독 페이즈와 충전 공유 페이즈 사이에서 커패시터의 극성을 스위칭함으로써 획득될 수 있다.

각각의 클록 사이클에서, 스위치는 V_in 신호를 이용하여 섹션(520) 내의 커패시터(524)를 충전시키기 위한 짧은 시간 기간 동안 폐쇄된다. 따라서, V_in 신호에 의해 관측되는 전체 입력 신호는

이고, C_in에 대해 어떠한 추가의 커패시터들도 필요하지 않다.

각각의 클록 사이클에서, 각각의 탭 섹션 내의 적절한 커패시터가 V_out 신호를 생성하기 위해 사용된다. 각각의 IIR 탭 L에 대해, L개 클록 사이클들만큼 먼저 충전되고 y(n - L)를 저장하는 커패시터가 자신의 연관된 스위치를 통해 사용을 위해 선택된다. 탭 섹션들(530 및 540) 내의 2개의 선택된 커패시터들 및 입력 커패시터(524)는 수식 (10)에서의 필터 계수 c₀ 내지 c₂와의 곱셈들 및 곱셈기 출력들의 합산을 수행하는 전하 공유 동작에서 사용된다. IIR 필터에 대한 전하 공유는 다음과 같이 표현될 수 있다:

수식 (13)

여기서,

는 탭 섹션(540)에서

를 저장하는 커패시터의 인덱스이다.

전하 공유를 완료한 후, 커패시터들 C₀₀, C₁₀ 및 C_2k 양단의 전압은 y(n)에 대응한다. 커패시터들 C₁₀ 및 C_2k는 후속하는 클록 사이클들에서의 사용을 위해 y(n)을 저장할 수 있다. 커패시터 C₀₀는 V_out 신호를 위해 y(n)를 제공할 수 있다. V_out 신호에 의해 관측되는 전체 출력 커패시턴스는 C_out = C₀₀이고, C_out에 대해 어떠한 추가의 커패시터들도 요구되지 않는다.

인덱스 k는 0과 1 사이에 순환할 수 있으며, 따라서, 탭 섹션(540) 내의 각각의 커패시터(544)는 교번하는 클록 사이클에서 전하 공유하기 위해 사용될 수 있다. PSC 필터(500)는 k의 가능한 2개 값에 대해 2개 상태들을 가지는 것으로서 간주될 수 있다.

도 6은 도 5의 PSC 필터(500)에 대한 다양한 제어 신호들의 타이밍도를 도시한다. 클록 신호 CLK는 타이밍도의 최상부에 도시된다. PSC 필터(500) 내의 스위치들에 대한 제어 신호들은 클록 신호 아래에 도시된다.

도 6에 도시된 바와 같이, 각각의 클록 사이클은 판독 페이즈, 전하 공유 페이즈, 기록 페이즈 및 리셋 페이즈를 포함한다. 시간 T₀에서 시간 T₁까지의 판독 페이즈 동안, S_in 제어 신호가 어써트되고, 스위치(512)가 폐쇄되며, 입력 커패시터 C₀₀가 V_in 신호를 이용하여 충전된다. 시간 T₂에서 시간 T₃까지의 시간 공유 페이즈 동안, 전하 공유를 위해 선택된 각각의 커패시터에 대한 S_ij 제어 신호가 어써트되고, 선택된 커패시터들 및 입력 커패시터 C₀₀는 합산 노드를 통해 전하 공유를 수행한다. 전하 공유 페이즈의 단부에서, 각각의 선택된 커패시터에 대한 S_ij 제어 신호가 시간 T₃에서 디어써트되는데, 이때 이는 커패시터로 하여금 y(n)을 저장하게 한다. 시간 T₄에서 시간 T₅까지의 기록 페이즈 동안, S_out 제어 신호가 어써트되고, 스위치(516)가 폐쇄되며, 커패시터 C₀₀는 V_out 신호에 y(n)을 제공한다. 시간 T₆에서 시간 T₇까지의 리셋 페이즈 동안 S_reset 제어 신호가 어써트되고, 스위치(514)가 폐쇄되며, 커패시터 C₀₀는 리셋된다.

2차 IIR 필터에 대한 계수들은 IIR 필터에 대한 다음 전력 제한을 만족시키도록 정의될 수 있다:

수식 (14)

계수들 c₀, c₁ 및 c₂가 수식 (14)의 전력 제한을 만족시키지 못하는 경우, 몇몇 방식들이 전력 제한을 만족시키기 위해 사용될 수 있다.

IIR 필터에 대한 전력 제한을 만족시키기 위한 제1 방식에서,

인 경우, 스케일링된 계수

는 다음과 같이 계산될 수 있다:

수식 (15)

계수

및

는 다음과 같은 IIR 필터에 대한 전력 제한을 만족시킨다:

수식 (16)

IIR 필터는 계수

및

를 이용하여 구현될 수 있고, 다음과 같이 표현될 수 있는 출력 샘플

을 생성할 수 있다:

수식 (17)

계수

및

를 가지는 전달 함수는 다음과 같이 표현될 수 있다:

수식 (18)

도 7은 전력 제한을 만족시키도록 계수 스케일링을 이용하여 PSC 필터를 설계하기 위한 프로세스(700)를 도시한다. 필터 전달 함수를 위한 다수의 계수들이 획득될 수 있다(블록 712). 다수의 계수들 중 적어도 하나는 PSC 필터에 대한 전력 제한에 기초하여 스케일링될 수 있다(블록 714). 이후, PSC 필터는 필터 전달 함수를 획득하기 위해 적어도 하나의 스케일링된 계수에 기초하여 구현될 수 있다(블록 716).

일 설계에서, 필터 전달 함수는 FIR 필터, 예를 들어, 수식 (3)에 보여진 전력 제한을 가지는 2차 FIR 필터에 대한 것일 수 있다. 이러한 설계에서, 스케일링 인자

는, 예를 들어, 수식 (4d)에서 보여진 바와 같이, 다수의 계수들 각각의 크기에 기초하여 결정될 수 있다. 이후, 다수의 계수들 각각은, 예를 들어, 수식들 (4a) 내지 (4c)에 보여진 바와 같이, 대응하는 스케일링된 계수를 획득하기 위해 스케일링 인자에 기초하여 스케일링될 수 있다.

또다른 설계에서, 필터 전달 함수는 IIR 필터, 예를 들어, 수식 (14)에 보여진 전력 제한을 가지는 2차 IIR 필터에 대한 것일 수 있다. 이러한 설계에서, 다수의 계수들 중 하나는, 예를 들어, 수식 (15)에 보여진 바와 같이, 각각의 나머지 계수의 크기에 기초하여 결정되는 새로운 계수로 대체될 수 있다.

IIR 필터에 대한 전력 제한을 만족시키기 위한 제2 방식에서,

인 경우, 2차 IIR 필터는 2개의 1차 IIR 섹션들로 분해될 수 있다. 하위-차수의 IIR 섹션들은 종종 (그러나 항상은 아닌) 전력 제한이 만족되게 하는 더 작은 계수들을 초래한다.

2차 FIR 섹션의 분해는 다음과 같이 표현될 수 있다:

수식 (19)

여기서,

는 복소 계수이고,

이고, "*"는 켤레 복소수를 나타낸다.

수식 (19)에 보여지는 바와 같이, 2차 FIR 섹션의 분해는 통상적으로 켤레 계수 p 및 p*를 가지는 1차 FIR 섹션들을 생성한다.

복소 계수는 후속하는 전력 제한 조건에 대해 테스트될 수 있다:

수식 (20)

수식 (20)의 조건이 만족되는 경우, 수식 (10)의 2차 IIR 필터는 2개의 연접된 복소 1차 IIR 섹션들을 이용하여 구현될 수 있으며, 이들 모두는 전력 제한을 만족한다. 제1 복소 1차 IIR 섹션으로부터의 복소 출력 샘플

은 다음과 같이 표현될 수 있다:

수식 (21a)

수식 (21b)

여기서,

는 복소 입력 샘플이고,

는 제1 섹션으로부터의 복소 출력 샘플이고,

는 다음과 같이 주어질 수 있는 스케일링된 계수이다:

수식(22)

제2 복소 1차 IIR 섹션으로부터의 복소 출력 샘플

은 다음과 같이 표현될 수 있다:

수식 (23a)

수식 (23b)

여기서,

는 제2 섹션으로부터의 복소 출력 샘플이다.

수식 세트들 (21) 및 (23)에 보여지는 바와 같이, 제1 및 제2 복소 1차 IIR 섹션들은 동일한 계수들을 가진다. 2개의 복소 1차 IIR 섹션들의 유일한 차이점은

에 의해 스케일링되는 샘플들의 부호이다.

일 예로서, 2차 IIR 필터는 계수들

,

및

를 가질 수 있다.

이므로, 계수들을 스케일링하기 위한 제1 방식이 적용되지 않을 것이다. 제2 방식을 사용하여, 2차 IIR 필터는

및

을 가지는 2개의 복소 1차 IIR 섹션들로 분해될 수 있다.

이므로, 2개의 복소 1차 IIR 섹션들은 전력 제한을 만족한다.

도 8은 복소 2차 IIR 필터들(810 및 830)을 이용한 복소 입력 샘플들의 필터링을 도시한다. IIR 필터(810)에 대해, 실수의 입력 샘플들

은, 실수의 출력 샘플들

을 획득하기 위해, 예를 들어, 수식 (10)에 보여진 바와 같이, 실수의 2차 IIR 필터(820a)를 이용하여 필터링된다. 허수의 입력 샘플들

은 허수의 출력 샘플들

을 획득하기 위해 실수의 2차 IIR 필터(820b)를 이용하여 필터링될 수 있다. IIR 필터들(820a 및 820b)은 복소 입력 샘플들의 실수 및 허수 부분들을 독립적으로 필터링한다. IIR 필터들(820a 및 820b)은 동일하며, 동일한 계수들을 가진다. 그러나, IIR 필터들(820a 및 820b)이 전력 제한을 만족하지 않을 수 있으므로, 직접 구현가능하지 않을 수 있다.

IIR 필터(830)에 대해, 복소 입력 샘플들

및

은, 복소 필터링된 샘플들

및

을 획득하기 위해, 수식 세트(21)에 보여지는 바와 같이, 복소 1차 IIR 섹션(840a)을 이용하여 필터링될 수 있다. 복소 필터링된 샘플들은, 복소 출력 샘플들

및

을 획득하기 위해, 예를 들어, 수식 세트(23)에 보여지는 바와 같이, 복소 1차 IIR 섹션(840b)을 이용하여 추가적으로 필터링될 수 있다.

실수 및 허수 부분들에 대한 2개의 2차 IIR 필터들(820a 및 820b)로 구성된 IIR 필터(810)는 2개의 1차 IIR 섹션들(840a 및 840b)로 구성된 IIR 필터(830)와 등가이다. IIR 필터(830)로부터의 복소 출력 샘플들

및

은 IIR 필터(810)로부터의 복소 출력 샘플들

및

와 등가이다. 그러나, 복소 1차 IIR 섹션들(840a 및 840b)은 구현가능할 수 있는 반면, 실수의 2차 IIR 필터들(820a 및 820b)은 구현가능하지 않을 수 있다.

도 9는 실수 부분에 대한 IIR 섹션(910a) 및 허수 부분에 대한 IIR 섹션(910b)을 포함하는 복소 1차 IIR 섹션(840a)의 블록도를 도시한다. IIR 섹션(910a) 내에서, 곱셈기(920a)는 실수의 입력 샘플

을 수신하여 필터 계수

를 이용하여 스케일링한다. 합산기(930a)는 합산기(920a)의 출력을 합산기(932a)의 출력과 합산하고, 실수의 출력 샘플

을 제공한다. 지연 엘리먼트(912a)는 실수의 출력 샘플

을 수신하고, 실수의 지연된 샘플

을 제공한다. IIR 탭 A에 대한 곱셈기(922a)는 지연 엘리먼트(912a)의 출력에 커플링된다. 또한, IIR 탭 B에 대한 곱셈기(924a)가 지연 엘리먼트(912a)의 출력에 커플링된다. 곱셈기들(922a 및 924a)은, 각각 IIR 탭들(A 및 B)에 대해, 실수의 지연된 샘플

을 각각 필터 계수

및

와 곱한다. 합산기(932a)는 IIR 섹션(910a) 내의 곱셈기(922a)의 출력으로부터 IIR 섹션(910b) 내의 곱셈기(924b)의 출력을 차감하고, 그 출력을 합산기(930a)에 제공한다.

IIR 섹션(910b)은 IIR 섹션(910a) 내의 엘리먼트들 모두를 포함한다. IIR 섹션(910b) 내의 엘리먼트들은 후속하는 차이점들을 가지고 IIR 섹션(910a) 내의 엘리먼트들과 동일한 방식으로 커플링된다. IIR 탭 C에 대한 곱셈기(922b) 및 IIR 탭 D에 대한 곱셈기(924b)는 지연 엘리먼트(912b)로부터의 허수의 지연된 샘플

을 각각 필터 계수들

및

과 곱한다. 합산기(932b)는 IIR 섹션(910a) 내의 곱셈기(924a)의 출력을 IIR 섹션(910b) 내의 곱셈기(922b)의 출력과 합산하고, 그 출력을 합산기(930b)에 제공한다.

도 8의 복소 1차 IIR 섹션(840b)은 도 8의 복소 1차 IIR 섹션(840a)과 유사한 방식으로 구현될 수 있으며, 그 차이점은 곱셈기들(924a 및 924b)의 출력들의 부호에서의 스왐프(swamp)이다.

도 10은 도8 및 9의 복소 1차 IIR 섹션(840a)을 구현하는 PSC 필터(1000)의 설계의 회로도를 도시한다. PSC 필터(1000)는 실수 부분에 대한 경로(1010a) 및 허수 부분에 대한 경로(1010b)를 포함한다. 경로(1010a)는 도 9의 IIR 섹션(840a)의 IIR 탭 A에 대한 입력 섹션(1020a) 및 탭 섹션(1030a)을 포함한다. 경로(1010b)는 도 9의 IIR 탭 C에 대한 입력 섹션(1020b) 및 탭 섹션(1030b)을 포함한다. 경로들(1010a 및 1010b) 모두는 도 9의 IIR 탭들 B 및 D에 대한 탭 섹션(1040)을 공유한다.

경로(1010a) 내에서, 입력 스위치(1012a)는 실수의 입력 신호

를 수신하는 하나의 단부 및 합산 노드 A에 커플링된 다른 단부를 가진다. 리셋 스위치(1014a)는 합산 노드 A와 회로 접지 사이에 커플링된다. 출력 스위치(1016a)는 합산 노드 A에 커플링되는 하나의 단부 및 실수의 출력 신호

를 제공하는 다른 단부를 가진다. 경로(1010b) 내의 스위치들(1012b, 1014b 및 1016b)은 각각, 경로(1010a) 내의 스위치들(1012a, 1014a 및 1016a)과 유사한 방식으로 커플링된다.

입력 섹션(1020a)은 합산 노드 A와 회로 접지 사이에 커플링되는 커패시터(1024a)를 포함한다. 탭 섹션(1030a)은 커패시터(1034a)와 직렬로 커플링되는 스위치(1032a)를 포함하고, 그 결합은 합산 노드 A와 회로 접지 사이에 커플링된다. 입력 섹션(1020b) 및 탭 섹션(1030b)은 합산 노드 B와 회로 접지 사이에서 유사한 방식으로 커플링된다. 탭 섹션(1040)은 합산 노드 A에 커플링되는 하나의 단부 및 커패시터들(1044 및 1054)에 각각 커플링되는 다른 단부를 가지는 2개의 스위치들(1042a 및 1052a)을 포함한다. 탭 섹션(1040)은 합산 노드 B에 커플링되는 하나의 단부 및 커패시터들(1044 및 1054)에 각각 커플링되는 다른 단부를 가지는 2개의 스위치들(1042b 및 1052b)을 더 포함한다. 커패시터들(1044 및 1054)의 다른 단부들은 회로 접지에 커플링된다.

PSC 필터(1000) 내의 커패시터들의 커패시턴스들은 다음과 같이 주어질 수 있다:

수식 (24a)

수식 (24b)

및

을 가지는 위의 예에 대해, 커패시턴스 비들은 다음과 같이 주어질 수 있다:

각각의 클록 사이클들에서, 스위치들(1012a 및 1012b)은

신호를 이용하여 섹션(1020a) 내의 커패시터(1024a)를 충전하고

신호를 이용하여 섹션(1020b) 내의 커패시터(1024b)를 충전하기 위해 짧은 시간 기간 동안 폐쇄된다. 각각의 클록 사이클에서, 섹션(1020a) 내의 커패시터(1024a), 섹션(1030a) 내의 커패시터(1034a), 및 섹션(1040) 내의 커패시터들(1044 또는 1054) 중 어느 하나가 수식 (21a)에서의 필터 계수들

및

와의 곱셈 및 곱셈기 출력들의 합산을 구현하는 전하 공유 동작에서 사용된다. 각각의 클록 사이클에서, 섹션(1020b) 내의 커패시터(1024b), 섹션(1030b) 내의 커패시터(1034b), 및 섹션(1040) 내의 커패시터들(1054 또는 1044) 중 어느 하나가 수식(21b)를 구현하는 전하 공유 동작에서 사용된다. 실수 및 허수 부분들에 대한 전하 공유는 다음과 같이 표현될 수 있다:

수식 (25a)

수식 (25b)

여기서,

는 탭 섹션(1040)에서

를 저장하는 커패시터의 인덱스이고,

는 탭 섹션(1040)에서

를 저장하는 커패시터의인덱스이다.

전하 공유를 완료한 후, 합산 노드 A 상의 전압은

에 대응하고, 합산 노드 B 상의 전압은

에 대응한다. 커패시터(1024a)는

신호에 대해

을 제공할 수 있고, 커패시터(1024b)는

신호에 대해

를 제공할 수 있다. 다음 클록 사이클에서의 사용을 위해, 커패시터(1034a)는

을 저장하고, 커패시터(1034b)는

을 저장할 수 있다. 커패시터(1044 및 1054)는 각각의 클록 사이클에서

및

를 저장하기 위해 인터리빙된 방식으로 사용된다. 각각의 짝수번째 클록 사이클에서, 커패시터(1044)는 합산 노드 A에 커플링되고, 전하 공유를 수행하며,

를 저장할 수 있는 반면, 커패시터(1054)는 합산 노드 B에 커플링되고, 전하 공유를 수행하며,

를 저장할 수 있다. 각각의 홀수번째 클록 사이클에서, 커패시터(1044)는 합산 노드 B에 커플링되고, 전하 공유를 수행하며,

를 저장할 수 있는 반면, 커패시터(1054)는 합산 노드 A에 커플링되고, 전하 공유를 수행하며,

를 저장할 수 있다. 따라서, 커패시터(1044)는 교번하는 클록 사이클들에서 합산 노드들 A 및 B에 커플링될 수 있고, 커패시터(1054)는 교번하는 클록 사이클들에서 합산 노드들 B 및 A에 커플링될 수 있다. 커패시터들(1044 및 1054)은 동일한 사이즈를 가지지만, 시간상으로 인터리빙된다.

도 6은 도 10의 PSC 필터(1000)에 대한 다양한 제어 신호들에 대해 사용될 수 있는 타이밍도를 도시한다. 시간 T₀에서 T₁까지의 판독 페이즈 동안, S_in 제어 신호가 어써트되고, 스위치들(1012a 및 1012b)이 폐쇄되고, 커패시터 C₀₀는

신호를 이용하여 충전되며, 커패시터 C₀₁는

신호를 이용하여 충전된다. 시간 T₂에서 T₃까지의 전하 공유 페이즈 동안, S₁₀ 제어 신호, 및 S₂₀ 또는 S₂₂ 제어 신호 중 어느 하나가 어써트되며, 커패시터 C₀₀, 커패시터 C₁₀ 및 커패시터 C₂₀ 또는 C₂₂ 중 어느 하나는 합산 노드 A를 통해 전하 공유를 수행한다. 동시에, S₁₁ 제어 신호 및 S₂₁ 또는 S₂₃ 제어 신호 중 어느 하나가 어써트되고, 커패시터 C₀₁, 커패시터 C₁₁ 및 커패시터 C₂₀ 또는 C₂₂ 중 어느 하나는 합산 노드 B를 통해 전하 공유를 수행한다. 전하 공유 페이즈의 단부에서, 각각의 선택된 커패시터에 대한 S_ij 제어 신호가 시간 T₃에서 디어써트되는데, 이는 이후 해당 커패시터로 하여금

또는

를 저장하게 한다. 시간 T₄에서 T₅까지의 기록 페이즈 동안, S_out 제어 신호가 어써트되고, 스위치들(1016a 및 1016b)이 폐쇄되며, 커패시터 C₀₀는

신호에

를 제공하고, 커패시터 C₀₁은

신호에

을 제공한다. T₆에서 T₇까지의 리셋 페이즈 동안, S_reset 제어 신호가 어써트되고, 스위치들(1014a 및 1014b)이 폐쇄되며, 커패시터들 C₀₀ 및 C₀₁이 리셋된다.

도 11은 도 10의 PSC 필터(1000)에 대한 스위칭 패턴의 타이밍도를 도시한다. 스위칭 패턴은 수식 세트(25)에서 k의 2개의 가능한 값들에 대해 2개의 사이클들(0 및 1)을 포함하고, 매 2개 클록 사이클들마다 반복한다. 표 1은 2개의 사이클들(0 및 1)을 도시하며, 각각의 사이클에 대해,

및

신호들을 생성하기 위해 사용되는 커패시터들을 제공한다.

사이클 k	를 생성하기 위해 사용되는 커패시터들	를 생성하기 위해 사용되는 커패시터들
0	및	및
1	및	및

사이클 0에 대해, S_in 제어 신호가 판독 페이즈 동안 어써트되는 경우, 입력 커패시터 C₀₀는

신호를 이용하여 충전되고, 커패시터 C₀₁은

신호를 이용하여 충전된다. S₁₀, S₁₁, S₂₀ 및 S₂₃ 제어 신호들이 전하 공유 페이즈 동안 어써트되고, 커패시터들 C₀₀, C₁₀ 및 C₂₀이

신호를 생성하기 위해 사용되며, 커패시터들 C₀₁, C₁₁ 및 C₂₁이

신호를 생성하기 위해 사용된다. 커패시터들 C₁₀ 및 C₂₀은 전하 공유 페이즈의 단부에서

신호를 저장하고, 커패시터들 C₁₁ 및 C₂₁은 전하 공유 페이즈의 단부에서

신호를 저장한다.

사이클 1에 대해, 판독 페이즈 동안, 입력 커패시터 C₀₀은

신호를 이용하여 충전되고, 커패시터 C₀₁은

신호를 이용하여 충전된다. S₁₀, S₁₁, S₂₁ 및 S₂₂ 제어 신호들은 전하 공유 페이즈동안 어써트되고, 커패시터 C₀₀, C₁₀ 및 C₂₁은

신호를 생성하기 위해 사용되고, 커패시터 C₀₁, C₁₁ 및 C₂₀은

신호를 생성하기 위해 사용된다. 커패시터 C₁₀ 및 C₂₁은

신호를 저장하고, 커패시터 C₁₁ 및 C₂₀은 전하 공유 페이즈의 단부에서

신호를 저장한다.

PSC 필터(1000)에 대해, 커패시터들 C₀₀ 및 C₀₁은 각각의 클록 사이클에서

및

신호들을 이용하여 충전된다. 커패시터들 C₁₀ 및 C₁₁은 각각의 클록 사이클에서 전하 충전을 위해 사용되며, 다음 클록 사이클에서 사용하기 위해

및

를 저장한다. 탭 섹션(1040)에 대해, 인덱스 k는 0과 1사이에서 토글링하며, 커패시터 C₂₀ 및 C₂₁은 하나의 클록 사이클에서는 노드들 A 및 B에서, 후속하는 클록 사이클에서는 노드들 B 및 A에서 등의 식으로 전하 공유를 위해 사용된다.

표 2는 각각의 클록에서 PSC 필터(1000) 내의 각각의 커패시터에 의해 수행되는 동작을 요약한다.

도 12는 도 8의 복소 1차 IIR 섹션들(840a 및 840b)을 구현하는 PSC 필터(1200)의 설계의 회로도를 도시한다. PSC 필터(1200)는 복소 1차 IIR 섹션(840a)을 구현하는 제1 PSC 필터 섹션(1210a) 및 복소 1차 IIR 섹션(840b)을 구현하는 제2 PSC 필터 섹션(1210b)을 포함한다. 각각의 PSC 필터 섹션(1210)은 도 10의 PSC 필터(1000) 내의 모든 엘리먼트들을 포함한다. PSC 필터 섹션(1210a) 내의 탭 섹션(1040)의 커패시터들은 수식 세트들(21) 및 (23) 사이의 차이점으로 인해 PSC 필터 섹션(1210b) 내의 탭 섹션(1040)의 커패시터들과는 상이한 순서로 선택된다.

도 13은 분해를 이용하여 PSC 필터를 설계하기 위한 프로세스(1300)를 도시한다. 필터 전달 함수는, 예를 들어, 수식 (19)에 보여진 바와 같이, 다수의 복소 1차 필터 섹션들로 분해될 수 있다(블록 1312). 블록 1312의 일 설계에서, 필터 전달 함수는 2차 IIR 필터에 대한 것이며, 2개의 복소 1차 IIR 섹션들로 분해될 수 있다. 복소 계수들(예를 들어,

및

) 은 2차 IIR 필터에 대한 계수들(예를 들어, c₁ 및 c₂)에 기초하여 결정될 수 있다. 2개의 복소 1차 IIR 섹션들에 대한 입력 계수(예를 들어,

)는, 수식 (22)에 보여진 바와 같이, 복소 계수들의 실수 및 허수 부분들(예를 들어,

및

)의 크기에 기초하여 결정될 수 있다. 다수의 복소 1차 필터 섹션들은 필터 전달 함수를 획득하기 위해 다수의 PSC 필터를 이용하여 구현될 수 있다(블록 1314).

2차 IIR 필터를 분해함으로써 획득되는 2개의 복소 1차 IIR 섹션들은 전력 제한을 만족하지 않을 수 있다. 분해에 의해 획득되는 복소 극점은 다음과 같이 표현될 수 있다:

수식 (26)

여기서 r은 극점의 크기이고,

는 극점의 위상이다.

극점의 실수 및 허수 부분의 크기의 합은 다음과 같이 표현될 수 있다:

수식 (27)

IIR 필터의 안정성에 대한 필요충분 조건은

이다. 전력 제한은

에 의해 만족될 수 있다. 항목

은

의 값에 따라 1보다 더 클 수 있다. 따라서, 심지어

인

를 가지는 것이 가능하며, 어느 경우든 IIR 필터는 안정적이지만, 직접 구현가능하지는 않다.

복소 1차 IIR 섹션이 전력 제한을 만족하지 못하는 경우 사용될 수 있는 IIR 필터에 대한 전력 제한을 만족시키기 위한 제3 방식에 있어서, 복소 1차 IIR 섹션은 인터리빙된 필터 뱅크를 이용하여 구현될 수 있다. 수식 세트(21)로부터, 복소 1차 IIR 섹션(840a)으로부터의 복소 필터링된 샘플들은 다음과 같이 표현될 수 있다:

수식 (28)

복소 1차 IIR 섹션(840a)으로부터의 2개의 연속적인 필터링된 샘플들은 다음과 같이 표현될 수 있다:

수식 (29a)

수식 (29b)

수식 세트(29)는 IIR 부분 및 FIR 부분으로 분할될 수 있다. 또한, IIR 부분은 회귀 부분 또는 자동 회귀 부분이라고 지칭될 수도 있다. 또한, FIR 부분은 비-회귀 부분으로서 지칭될 수도 있다. IIR 부분은 다음과 같이 표현될 수 있다:

수식 (30a)

수식 (30b)

여기서,

이고,

는 FIR 부분의 출력이다.

FIR 부분은 다음과 같이 표현될 수 있다:

수식 (31a)

수식 (31b)

도 14는 FIR 필터 뱅크(1410) 및 IIR 필터 뱅크(1420)를 이용하여 구현되는 복소 1차 IIR 섹션(1400)의 블록도를 도시한다. FIR 필터 뱅크(1410)는 수식 (31)에 보여지는 바와 같이 복소 입력 샘플들

및

을 필터링하고, 복소 필터링된 샘플들

및

를 제공할 수 있다. IIR 필터 뱅크(1420)는 수식 (30)에 보여지는 바와 같이 복소 필터링된 샘플들

및

을 필터링하고 복소 출력 샘플들

및

을 제공할 수 있다. 도 14는 FIR 필터 뱅크(1410) 다음에 배치되는 IIR 필터 뱅크(1420)를 가지는 설계를 도시한다. 또다른 설계에서, FIR 필터 뱅크(1410)는 IIR 필터 뱅크(1420) 다음에 배치될 수 있다. FIR 필터 뱅크(1410)와 IIR 필터 뱅크(1420)의 순서는 잡음 및 다른 고려사항들에 기초하여 선택될 수 있다.

도 15는 도 14의 IIR 필터 뱅크(1420)를 구현하는 PSC 필터(1500)의 설계의 회로도를 도시한다. PSC 필터(1500)는 제1 IIR 섹션(1510a) 및 제2 IIR 섹션(1510b)을 포함한다. 각각의 IIR 섹션(1510)은 도 10의 PSC 필터(1000)의 모든 엘리먼트들을 포함한다.

실수의 입력 신호

는 IIR 섹션(1510a) 내의 스위치(1512a) 및 IIR 섹션(1510b) 내의 스위치(1512c) 모두에 제공된다. 허수의 입력 신호

는 IIR 섹션(1510a) 내의 스위치(1512b) 및 IIR 섹션(1510b) 내의 스위치(1512d) 모두에 제공된다. IIR 섹션(1510a) 내의 스위치(1516a) 및 IIR 섹션(1510b) 내의 스위치(1516c)는 함께 커플링되어 실수의 출력 신호

를 제공한다. IIR 섹션(1510a) 내의 스위치(1516b) 및 IIR 섹션(1510b) 내의 스위치(1516d)는 함께 커플링되어 허수의 출력 신호

를 제공한다. IIR 섹션들(1510a 및 1510b) 내의 다른 엘리먼트들은 도 10에 대해 전술된 바와 같이 커플링된다.

IIR 섹션(1510a)은 각각의 짝수번째 클록 사이클에서 동작하고,

및

신호들을 필터링하고,

및

신호들을 제공한다. IIR 섹션(1510a)은 각각의 홀수번째 클록 사이클들 동안 디스에이블된다. 반대로, IIR 섹션(1510b)은 각각의 홀수번째 클록 사이클에서 동작하고,

및

신호들을 필터링하고,

및

신호들을 제공한다. IIR 섹션(1510b)은 각각의 짝수번째 클록 사이클들 동안 디스에이블된다. 따라서, IIR 섹션들(1510a 및 1510b)은, IIR 섹션(1510a)이 하나의 클록 사이클들에서 동작하고, 이후 IIR 섹션(1510b)이 다음 클록 사이들에서 동작하고, 이후 IIR 섹션(1510a)이 후속하는 클록 사이클에서 동작하는 등의 인터리빙된 방식으로 동작한다. IIR 섹션(1510a)은, 수식 (30a)에서 보여지는 바와 같이,

상에서 동작하고

를 제공한다. IIR 섹션(1510b)은, 수식 (30b)에서 보여지는 바와 같이,

상에서 동작하고

를 제공한다.

일 설계에서, (FIR 필터일 수 있는) 도 14의 FIR 필터 뱅크(1410)에 대한 PSC 필터는 도 10의 PSC 필터(1000)와 유사한 방식으로 구현될 수 있다. 그러나, FIR 필터 뱅크(1410)에 대한 PSC 필터에 대한 스위치들은 IIR 필터 대신 FIR 필터를 구현하도록 동작된다. 일 설계에서, 2개의 FIR 필터 뱅크들은 2개의 1차 복소 IIR 필터들로부터 병합될 수 있다. 병합된 2차 FIR 필터는 실수의 계수들을 가지며, 일반적인 2차 PSC FIR 필터로서 구현될 수 있다.

수식 세트들 (30) 및 (31)은 IIR 필터 뱅크(1420)가 2개의 IIR 섹션들을 포함하는 경우에 대해 필터 뱅크 변환을 보여준다. 일반적으로, 필터 뱅크 변환은

에서 복소 극점을 획득하기 위해, m 또는

의 임의의 값에 대해 수행될 수 있다. IIR 부분은 다음과 같이 표현될 수 있다:

에 대해,

수식 (32)

여기서,

이다. 수식 (33)

따라서, 필터 뱅크는 M개의 IIR 섹션들을 포함할 수 있다. 각각의 IIR 섹션은 도 15에 도시된 바와 같이 구현될 수 있고, 클록 레이트의 1/M에서 동작할 수 있고, 매 M개 클록 사이클들마다 인에이블될 수 있다. M개의 IIR 섹션들은 M개 클록 사이클들에서 순차적으로 인에이블될 수 있으며, 하나의 IIR 섹션이 각각의 클록 사이클 내에 있다.

도 16은 M의 상이한 값을 이용하는 필터 뱅크 변환으로 인한 극점 이동의 플롯(1610)을 도시한다. IIR 필터는, 그 극점이

의 크기를 가지고 단위 원(1612) 내에 위치되는 경우, 안정하다. IIR 필터의 극점은, 다이아몬드 박스(1614) 내에 위치되는 경우, 수식 (20)의 전력 제한을 만족시킨다. 필터 뱅크 변환은 p에서 p^M으로 극점을 변경시킨다. 플롯(1610)은

및

를 가지는 예시적인 IIR 필터에 대한 극점 위치를 도시한다. 이 예에서, 분해로부터 획득되는 극점 p는 다이아몬드 박스(1614) 외부에 위치되고, 따라서, 전력 제한을 만족하지 않는다. M = 2인 필터 뱅크 변환은 극점 p²가 다이아몬드 박스(1614) 내에 위치되는 결과를 초래하며, 따라서 전력 제한을 만족한다. M = 4 및 8인 필터 뱅크 변환은 극점들 p⁴ 및 p⁸이 원점에 보다 더 가깝게 위치되는 결과를 초래한다. 이 예에서 보여지는 바와 같이, 극점은 일반적으로 M 값이 더 클수록 원점을 향해 이동한다. 일반적으로, 극점에서 단위 원까지의 더 먼 거리는 더 적은 삽입 손실을 초래할 수 있으며, 이는 바람직하다.

M = 2인 필터 뱅크 변환으로 인한 극점은 다음과 같이 표현될 수 있다:

수식 (34)

IIR 부분에 대한 전력 제한은 이제 다음과 같이 표현될 수 있다:

수식 (35)

안정한 IIR 필터에 대해

이므로,

이며, 이는 전력 제한을 만족시킬 가능성이 더 클 수 있다. 일 예로서,

의 극점을 가지는 복소 1차 IIR 섹션은 전력 제한을 만족하지 않는다. 그러나,

인 필터 뱅크는 전력 제한을 만족한다.

수식 (35)은 M = 2인 양방향 인터리빙된 필터 뱅크에 대한 것이다. 일반적으로, M-방향 인터리빙된 필터 뱅크에 대한 전력 제한은 다음과 같이 표현될 수 있다:

수식 (36)

이론상으로, M이 충분히 큰 경우, 전력 제한은 항상 만족될 수 있다. 그러나, 더 큰 M은 또한 IIR 부분에 대한 큰 복잡도에 대응한다.

도 17은 필터 뱅크 변환을 이용하여 PSC 필터를 설계하기 위한 프로세스(1700)를 도시한다. 필터 전달 함수는 FIR 부분 및 IIR 부분으로 분해될 수 있다(블록 1712). 일 설계에서, 필터 전달 함수는 복소 1차 IIR 필터에 대한 것이며, FIR 부분 및 IIR 부분으로 분해될 수 있다. IIR 부분에 대한 복소 계수(예를 들어,

)는 복소 1차 IIR 필터에 대한 복소 계수(예를 들어,

)에 기초하여 결정될 수 있다. IIR 부분은 다수(M)의 IIR 섹션들로 분할될 수 있고, 각각의 IIR 섹션은 1/M 클록 레이트에서 동작하고, M개의 IIR 섹션들은 M개의 클록 사이클들에서 순차적으로 인에이블된다(블록 1714). 일 설계에서, IIR 부분은 제1 및 제2 IIR 섹션들로 분할될 수 있는데, 제1 IIR 섹션은 짝수번째 클록 사이클들에서 인에이블되고, 제2 IIR 섹션은 홀수번째 클록 사이클들에서 인에이블된다. FIR 및 IIR 부분들은 필터 전달 함수를 획득하기 위해 PSC 필터 섹션들을 이용하여 구현될 수 있다(블록 1716).

IIR 필터에 대한 전력 제한을 만족시키기 위한 제4 방식에서, 극점 재위치지정이 수행될 수 있고, 극점은 전력 제한을 만족시키기 위해 보다 더 적절한 위치로 이동할 수 있다. 수식 (22)의 우변의 제2 부분은 다음과 같이 표현될 수 있다:

수식 (37)

도 18은 수식 (37)의 함수

의 플롯(1810)을 도시한다. 함수

는

에 대해 1.0의 최소값을 가지며, i는 정수이다. 전력 제한

을 만족시키기 위해,

를 최소화하는 것이 더 나은데, 이는

또는

를

에 가깝게 하는 것을 의미한다.

를 가져서, 극점들이 허수 축에 있는 것이 바람직할 수 있다. M = 2인 인터리빙된 필터 뱅크가 사용되는 경우,

또는

를 가지는 것이 바람직할 수 있다. 이는 멀티-레이트 필터 설계에 의해 달성될 수 있다.

제4 방식에 대해, 극점 위치는 체계적(systematic) 또는 의사 랜덤 방식으로 달라질 수 있다. 각각의 새로운 위치에서의 극점은, (i) 새로운 극점 위치를 이용하여 원하는 필터 응답이 획득될 수 있는지의 여부, 및 (ii) 새로운 극점 위치를 이용하여 전력 제한이 만족되는지의 여부를 결정하기 위해, 평가될 수 있다.

도 19는 전력 제한을 만족하는 2차 IIR 필터를 설계하기 위한 프로세스(1900)를 도시한다. 2차 IIR 필터는 적용가능한 시스템 요건들을 만족시키도록 설계될 수 있다. 2차 IIR 필터의 계수들

및

이 획득될 수 있다(블록 1912). 계수들이 스케일링 가능한지의 여부, 예를 들어,

인지의 여부에 대한 결정이 이루어진다(블록 1914). 블록(1914)에 대한 답이 '예'인 경우, 수식 (15)에 보여지는 바와 같이 계수

을 획득하기 위해 계수 스케일링이 수행될 수 있다(블록 1924). 그렇지 않은 경우, 2차 IIR 필터는 복소 1차 IIR 섹션들로 분해될 수 있다(블록 1916). 1차 IIR 섹션들의 극점이 전력 제한을 만족시키는지의 여부, 예를 들어,

인지의 여부에 대한 결정이 이루어진다(블록 1918). 블록(1918)에 대한 답이 '예'인 경우, 수식 (22)에 보여지는 바와 같이 계수

를 획득하기 위해 계수 스케일링이 수행될 수 있다(블록 1924).

그렇지 않은 경우, 각각의 복소 1차 IIR 섹션은 m = 1로 시작하는 필터 뱅크를 이용하여 구현될 수 있다(블록 1920). 필터 뱅크에 대한 극점이 전력 제한을 만족하는지의 여부, 예를 들어,

인지의 여부에 대한 결정이 이루어진다(블록 1922). 블록 1922에 대한 답이 '예'인 경우, 수식 (33)에 보여지는 바와 같이 계수

를 획득하기 위해 계수 스케일링이 수행될 수 있다(블록 1924). 그렇지 않은 경우, m이 최대 값과 같은지의 여부에 대한 결정이 이루어진다(블록 1926). 그 답이 '아니오'인 경우, m은 증분될 수 있고(블록 1928), 프로세스는 이후 블록(1920)으로 리턴할 수 있다. 그렇지 않은 경우, 전력 제한을 만족시키기 위해 극점 재위치지정이 수행될 수 있다(블록 1930).

명료성을 위해, 전술된 설명의 많은 부분은 2차 FIR 필터 및 1차 및 2차 IIR 필터들에 대한 것이다. 본 명세서에 설명된 PSC 필터들은 임의의 순서의 FIR 필터들 및 IIR 필터들에 대해 사용될 수 있다.

본 명세서에 설명된 PSC 필터들은 특정 장점들을 제공할 수 있다. 먼저, PSC 필터들은 PSC 필터들 내에서 증폭기들을 이용하지 않는데, 이는 사이즈 및 전력 소모를 감소시킬 수 있다. 증폭기들은 입력/출력 버퍼링을 위해 사용될 수 있다. 두번째로, PSC 필터들은, 집적 회로(IC)에서 보다 정확하게 달성될 수 있는 커패시터 비들에 의해 결정될 수 있는, 정확한 주파수 응답을 제공할 수 있다. 세번째로, PSC 필터들은, 예를 들어, 상이한 필터 응답들을 획득하기 위해, 동작 동안 구성될 수 있는 커패시터들의 어레이를 사용할 수 있으므로, 높은 적응성을 가질 수 있다.

본 명세서에서 설명된 PSC 필터들은 다양한 애플리케이션들, 예를 들어, 무선 통신, 컴퓨팅, 네트워킹, 가전 제품 등에 대해 사용될 수 있다. 또한, PSC 필터들은 다양한 디바이스들, 예를 들어, 무선 통신 디바이스들, 셀룰러 전화들, 브로드캐스트 수신기들, 개인 디지털 정보 단말(PDA)들, 핸드헬드 디바이스들, 무선 모뎀들, 랩톱 컴퓨터들, 코드리스 전화들, 블루투스 디바이스들, 무선 로컬 루프(WLL) 스테이션들, 가전 디바이스들 등에 대해 사용될 수 있다. 명료성을 위해, 셀룰러 전화 또는 일부 다른 디바이스일 수 있는 무선 통신 디바이스에서 PSC 필터들의 사용이 아래에 설명된다. PSC 필터들은, 재머(jammer)들 및 대역 외 잡음 및 간섭을 감쇠시키기 위해, 그리고/또는 무선 디바이스에서 다른 기능들을 수행하기 위해, 원하는 신호를 통과시키도록 사용될 수 있다.

도 20은 본 명세서에서 설명되는 PSC 필터가 구현될 수 있는 무선 통신 디바이스(2000)의 설계의 블록도를 도시한다. 무선 디바이스(2000)는 양방향 통신을 지원하는 수신기(2020) 및 송신기(2040)를 포함한다. 일반적으로, 무선 디바이스(2000)는 임의의 개수의 통신 시스템들 및 주파수 대역들에 대해 임의의 개수의 수신기들 및 임의의 개수의 송신기들을 포함할 수 있다.

수신 경로에서, 안테나(2012)는 기지국들에 의해 전송되는 무선 주파수(RF) 변조 신호들을 수신하고, 수신된 RF 신호를 제공할 수 있는데, 상기 수신된 RF 신호는 RF 유닛(2014)을 통해 라우팅되고, 수신기(2020)에 제공될 수 있다. RF 유닛(2014)은 송신 및 수신 경로들에 대한 RF 신호들을 멀티플렉싱할 수 있는 듀플렉서 및/또는 RF 스위치를 포함할 수 있다. 수신기(2020) 내에서, 저잡음 트랜스컨덕턴스 증폭기(LNTA)(2022)는 (전압 신호일 수 있는) 수신된 RF 신호를 증폭시키고, (전류 신호일 수 있는) 증폭된 RF 신호를 제공할 수 있다. 수동 샘플러(2024)는 증폭된 RF 신호를 샘플링하고, 샘플링 동작을 통해 주파수 하향변환을 수행하고, 아날로그 샘플들을 제공할 수 있다. 아날로그 샘플은 이산 시간 인스턴트에 대한 아날로그 값이다. 필터/데시메이터(2026)는 아날로그 샘플들을 필터링하고, 데시메이션을 수행하고, 더 낮은 샘플 레이트로 필터링된 샘플들을 제공할 수 있다. 필터/데시메이터(2026)는 본 명세서에서 설명되는 PSC 필터들을 이용하여 구현될 수 있다.

필터/데시메이터(2026)로부터 필터링된 샘플들이, 가변 이득 증폭기(VGA)(2028)에 의해 증폭되고, 필터(2030)에 의해 필터링되고, 증폭기(AMP)(2032)에 의해 추가적으로 증폭되고, 필터(2034)에 의해 추가적으로 필터링되고, 아날로그-대-디지털 컨버터(ADC)(2036)에 의해 디지털화되어, 디지털 샘플들을 획득할 수 있다. 필터(2030 및/또는 2034)는 본 명세서에서 설명되는 PSC 필터들을 이용하여 구현될 수 있다. VGA(2028) 및/또는 증폭기(2032)는 필터들(2026 및 2030)로부터의 아날로그 샘플들을 증폭할 수 있는 스위칭-커패시터 증폭기들을 이용하여 구현될 수 있다. 디지털 프로세서(2050)는 디코딩된 데이터 및 시그널링을 획득하기 위해 디지털 샘플들을 프로세싱할 수 있다. 제어 신호 생성기(2038)는 수동 샘플러(2024)에 대한 샘플링 클록 및 필터들(2026, 2030 및 2034)에 대한 제어 신호들을 생성할 수 있다.

전송 경로에서, 송신기(2040)는 디지털 프로세서(2050)로부터의 출력 샘플들을 프로세싱하고, 출력 RF 신호를 제공할 수 있는데, 상기 출력 RF 신호는 RF 유닛(2014)을 통해 라우팅되고 안테나(2012)를 통해 전송될 수 있다. 간결성을 위해, 송신기(2040)의 상세 항목은 도 20에 도시되지 않는다.

디지털 프로세서(2050)는 데이터 전송 및 수신 뿐만 아니라 다른 기능들을 위한 다양한 프로세싱 유닛들을 포함할 수 있다. 예를 들어, 디지털 프로세서(2050)는 디지털 신호 프로세서(DSP), RISC(reduced instruction set computer) 프로세서, 중앙 처리 장치(CPU) 등을 포함할 수 있다. 제어기/프로세서(2060)는 무선 디바이스(2000)에서의 동작을 제어할 수 있다. 메모리(2062)는 무선 디바이스(2000)에 대한 프로그램 코드들 및 데이터를 저장할 수 있다. 데이터 프로세서(2050), 제어기/프로세서(2060) 및/또는 메모리(2062)는 하나 이상의 주문형 집적 회로(ASIC)들 및/또는 다른 IC들 상에서 구현될 수 있다.

도 20은 수신기(2020)의 특정 설계를 도시한다. 일반적으로, 수신기(2020) 내의 신호들의 조정(conditioning)은 믹서, 증폭기, 필터 등의 하나 이상의 스테이지들에 의해 수행될 수 있다. 이들 회로 블록들은 도 20에 도시된 구성과는 상이하게 배열될 수 있다. 또한, 도 20에 도시되지 않은 다른 회로 블록들이 또한 수신기에서 신호들을 조정하기 위해 사용될 수도 있다. 또한, 도 20 내의 일부 블록들이 생략될 수 있다. 수신기(2020)의 일부 또는 전부가 하나 이상의 RF IC들(RFIC들), 믹스된 신호 IC들 등 상에서 구현될 수 있다.

안테나(2012)로부터 수신된 RF 신호는 원하는 신호 및 재머들 모두를 포함할 수 있다. 재머는 원하는 신호에 대해 주파수 상으로 가까운 큰 진폭의 원치 않는 신호이다. 재머들은 ADC의 포화를 회피하기 위해 ADC(2036) 앞에서 감쇠될 수 있다. 필터들(2026, 2030 및/또는 2034)은 재머들 및 다른 대역 외 잡음 및 간섭을 감쇠시킬 수 있으며, 각각이 본 명세서에 설명된 PSC 필터들 중 임의의 필터로 구현될 수 있다.

본 명세서에서 설명된 PSC 필터들은 IC, 아날로그 IC, RFIC, 믹스된 신호 IC, ASIC, 인쇄 회로 기판(PCB), 전자 디바이스 등 상에서 구현될 수 있다. 또한, PSC 필터들은 다양한 IC 프로세스 기법들, 예를 들어, 상보적 금속 산화물 반도체(CMOS), N-채널 MOS(NMOS), P-채널 MOS(PMOS), 바이폴라 접합 트랜지스터(BJT), 바이폴라-CMOS(BiCMOS), 실리콘 게르마늄(SiGe), 갈륨 비소 (GaAs)등으로 제조될 수 있다.

본 명세서에서 설명되는 PSC 필터들을 구현하는 장치는 독립형 디바이스일 수 있거나 또는 더 큰 디바이스의 일부분일 수 있다. 디바이스는 (i) 독립형 IC, (ii) 데이터 및/또는 명령들을 저장하기 위한 메모리 IC들을 포함할 수 있는 하나 이상의 IC들의 세트, (iii) RF 수신기(RFR) 또는 RF 송신기/수신기(RTR)와 같은 RFIC, (iv) 이동국 모뎀(MSM)과 같은 ASIC, (v) 다른 디바이스들 내에 내장될 수 있는 모듈, (vi) 수신기, 셀룰러 전화, 무선 디바이스, 핸드셋 또는 모바일 유닛, (vii) 기타 디바이스일 수 있다.

하나 이상의 예시적인 설계들에서, 설명된 기능들은 하드웨어, 소프트웨어, 펌웨어, 또는 이들의 결합에서 구현될 수 있다. 소프트웨어에서 구현되는 경우, 기능들은 컴퓨터-판독가능 매체 상에 하나 이상의 명령들 또는 코드로서 저장되거나 또는 전송될 수 있다. 컴퓨터-판독가능 매체는 한 장소에서 다른 장소로의 컴퓨터 프로그램의 이전을 용이하게 하는 임의의 매체를 포함하는 통신 매체 및 컴퓨터 저장 매체 모두를 포함한다. 저장 매체는 컴퓨터에 의해 액세스될 수 있는 임의의 사용가능한 매체일 수 있다. 제한이 아닌 예로서, 이러한 컴퓨터-판독가능 매체는 RAM, ROM, EEPROM, CD-ROM 또는 다른 광학 디스크 저장소, 자기 디스크 저장소 또는 다른 자기 저장 디바이스들, 또는 명령들 또는 데이터 구조들의 형태로 원하는 프로그램 코드를 전달 또는 저장하는데 사용될 수 있고 컴퓨터에 의해 액세스될 수 있는 임의의 다른 매체를 포함할 수 있다. 또한, 임의의 접속수단이 컴퓨터-판독가능 매체라고 적절히 지칭된다. 예를 들어, 소프트웨어가 웹사이트, 서버, 또는 다른 원격 소스로부터 동축 케이블, 광섬유 케이블, 연선, 디지털 가입자 라인(DSL), 또는 적외선 라디오, 및 마이크로웨이브와 같은 무선 기술들을 통해 전송되는 경우, 이러한 동축 케이블, 광섬유 케이블, 연선, DSL, 또는 적외선 라디오, 및 마이크로웨이브와 같은 무선 기술들이 이러한 매체의 정의 내에 포함될 수 있다. 여기서 사용되는 disk 및 disc은 컴팩트 disc(CD), 레이저 disc , 광 disc, DVD, 플로피 disk, 및 블루-레이 disc를 포함하며, 여기서 disk는 데이터를 자기적으로 재생하지만, disc은 레이저를 통해 광학적으로 데이터를 재생한다. 상기 조합들 역시 컴퓨터-판독가능 매체의 범위 내에 포함되어야 한다.

본 발명의 이전 설명은 당업자로 하여금 본 발명을 제작 또는 사용할 수 있도록 제공된다. 본 개시내용에 대한 다양한 수정들이 당업자에게 자명할 것이며, 여기서 정의되는 포괄 원리들은 본 개시내용의 사상 및 범위로부터 벗어남이 없이 다른 변형예들에 적용될 수 있다. 따라서, 본 개시내용은 여기서 설명되는 예들에 제한되도록 의도되는 것이 아니라 여기서 개시되는 원리들 및 신규한 특징들에 일치하는 최광의의 범위에 따라야 한다.

Claims

필터링을 위한 방법으로서,
다수의 복소(complex) 1차 필터 섹션들로 필터 전달 함수를 분해하는 단계; 및
상기 필터 전달 함수를 획득하기 위해 다수의 수동 스위칭-커패시터(PSC) 필터 섹션들을 이용하여 상기 다수의 복소 1차 필터 섹션들을 구현하는 단계를 포함하고,
상기 필터 전달 함수를 분해하는 단계는, 2차 무한 임펄스 응답(IIR) 필터에 대한 상기 필터 전달 함수를 2개의 복소 1차 IIR 섹션들로 분해하는 단계를 포함하는, 필터링을 위한 방법.
삭제
제1항에 있어서,
상기 필터 전달 함수를 분해하는 단계는, 상기 필터 전달 함수에 대한 계수들에 기초하여 상기 2개의 복소 1차 IIR 섹션들에 대한 복소 계수들을 결정하는 단계를 더 포함하는, 필터링을 위한 방법.
제3항에 있어서,
상기 필터 전달 함수를 분해하는 단계는, 상기 복소 계수들의 실수 및 허수 부분들의 크기에 기초하여 상기 2개의 복소 1차 IIR 섹션들에 대한 입력 계수를 결정하는 단계를 더 포함하는, 필터링을 위한 방법.
필터링을 위한 방법으로서,
유한 임펄스 응답(FIR) 부분 및 무한 임펄스 응답(IIR) 부분으로 필터 전달 함수를 분해하는 단계; 및
상기 필터 전달 함수를 획득하기 위해 수동 스위칭-커패시터(PSC) 필터 섹션들을 이용하여 상기 FIR 부분 및 상기 IIR 부분을 구현하는 단계
를 포함하는, 필터링을 위한 방법.
제5항에 있어서,
상기 필터 전달 함수를 분해하는 단계는,
복소 1차 IIR 필터에 대한 상기 필터 전달 함수를 상기 FIR 부분 및 상기 IIR 부분으로 분해하는 단계, 및
상기 복소 1차 IIR 필터에 대한 복소 계수에 기초하여 상기 IIR 부분에 대한 복소 계수를 결정하는 단계
를 더 포함하는, 필터링을 위한 방법.
제6항에 있어서,
상기 IIR 부분에 대한 상기 복소 계수는
이고,
는 상기 복소 1차 IIR 필터에 대한 복소 계수이고, M은 1보다 더 큰 정수인, 필터링을 위한 방법.
제5항에 있어서,
상기 필터 전달 함수를 분해하는 단계는, 상기 IIR 부분을 다수(M)의 IIR 섹션들로 분할(partition)하는 단계를 포함하고, 각각의 IIR 섹션은 1/M 클록 레이트에서 동작하고, M개의 IIR 섹션들은 M 개의 클록 사이클들에서 순차적으로 인에이블되는, 필터링을 위한 방법.
제5항에 있어서,
상기 필터 전달 함수를 분해하는 단계는 상기 IIR 부분을 제1 및 제2 IIR 섹션들로 분할하는 단계를 포함하고, 상기 제1 IIR 섹션은 짝수번째 클록 사이클들에서 인에이블되고, 상기 제2 IIR 섹션은 홀수번째 클록 사이클들에서 인에이블되는, 필터링을 위한 방법.