JP3992287B2 - 複素バンドパスフィルタ、複素バンドパスδσａｄ変調器、ａｄ変換回路及びデジタル無線受信機 - Google Patents

Description

本発明は、例えばデジタル無線受信機で用いられる複素バンドパスフィルタとそれを用いた複素バンドパスΔΣＡＤ変調器、上記複素バンドパスΔΣＡＤ変調器を用いたＡＤ変換回路、及び上記ＡＤ変換回路を用いたデジタル無線受信機に関する。

携帯電話機や無線ＬＡＮ等の無線通信システムの高周波受信回路において、低中間周波数（Ｌｏｗ−ＩＦ）受信機アーキテクチャ（例えば、非特許文献１参照。）は有力な方式の１つであるが、この方式で２つの「１入力１出力ΔΣＡＤ変調器」を使用すると、信号成分のみならずイメージ成分もＡＤ変換を行うため非効率である。一方、複素バンドパスΔΣＡＤ変調器は信号成分のみのＡＤ変換を行うため、より低消費電力でＡＤ変換器が実現でき、このアプリケーションに適している（例えば、非特許文献２−４参照。）。

また、ΔΣＡＤ変調器の内部ＡＤ変換器／ＤＡ変換器をマルチビットで構成すれば、内部オペアンプの性能要求が緩和され、低次のループフィルタで高い信号対雑音比（ＳＮＲ）が実現でき、さらなる低消費電力化が可能なため、先に複素バンドパス変調器用のデータ重み付け平均化アルゴリズム（以下、ＤＷＡ（Data-Weighted Averaging）アルゴリズムという。）を開発した（例えば、非特許文献６，７，８参照。）。ここで、ＤＷＡアルゴリズムを回路実現するための論理回路をＤＷＡ論理回路という。

特開平５−２７５９７２号公報。 特開平１１−０１７５４９号公報。 特開２０００−２４４３２３号公報。 特開２００２−１００９９２号公報。 Ｊ． Ｃｒｏｌｓ， ｅｔ ａｌ．， "Ｌｏｗ−ＩＦ Ｔｏｐｏｌｏｇｉｅｓ ｆｏｒ Ｈｉｇｈ−Ｐｅｒｆｏｒｍａｎｃｅ Ａｎａｌｏｇ Ｆｒｏｎｔ Ｅｎｄｓ ｏｆ Ｆｕｌｌｙ Ｉｎｔｅｇｒａｔｅｄ Ｒｅｃｅｉｖｅｒｓ"， ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｃｉｒｃｕｉｔｓ ａｎｄ Ｓｙｓｔｅｍｓ ＩＩ， Ｖｏｌ．４５， Ｎｏ．３， ｐｐ．２６９−２８２， Ｍａｒｃｈ １９９８． Ｆ． Ｍｕｎｏｚ， ｅｔ ａｌ．， "Ａ ４．７ｍＷ ８９．５ｄＢ ＤＲ ＣＴ Ｃｏｍｐｌｅｘ ΔΣ ＡＤＣ ｗｉｔｈ Ｂｕｉｌｔ−ｉｎ ＬＰＦ"， ＩＳＳＣＣ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ， Ｖｏｌ．４７， ｐｐ．５００−５０１， Ｆｅｂｒｕａｒｙ ２００４． Ｎ． Ｙａｇｈｉｎｉ， ｅｔ ａｌ．， "Ａ ４３ｍＷ ＣＴ Ｃｏｍｐｌｅｘ ΔΣ ＡＤＣ ｗｉｔｈ ２３ＭＨｚ ｏｆ Ｓｉｇｎａｌ Ｂａｎｄ ｗｉｄｔｈ ａｎｄ ６８．８ ＳＮＤＲ"， ＩＳＳＣＣ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ， Ｖｏｌ．４７， ｐｐ．５０２−５０３， Ｆｅｂｒｕａｒｙ ２００４． Ｓ． Ａ． Ｊａｎｔｚｉ， ｅｔ ａｌ．， "Ｑｕａｄｒａｔｕｒｅ ｂａｎｄｐａｓｓ ΣΔ ｍｏｄｕｌａｔｏｒ ｆｏｒ ｄｉｇｉｔａｌ ｒａｄｉｏ"， ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ， Ｖｏｌ．３２， ｐｐ．１９３５−１９４９， Ｄｅｃｅｍｂｅｒ １９９７． 早川晃ほか，"離散時間マルチビット複素バンドパスΣΔＡＤ変調器の設計"，電子情報通信学会研究技術報告，電子情報通信学会集積回路研究会，大阪，２００４年７月１３日。 Ｈ． Ｓａｎ， ｅｔ ａｌ， "Ａｎ Ｅｌｅｍｅｎｔ Ｒｏｔａｔｉｏｎ Ａｌｇｏｒｉｔｈｍ ｆｏｒ Ｍｕｌｔｉ−ｂｉｔ ＤＡＣ Ｎｏｎｌｉｎｅａｒｉｔｉｅｓ ｉｎ Ｃｏｍｐｌｅｘ Ｂａｎｄｐａｓｓ Ｄｅｌｔａ−ｓｉｇｍａ ＡＤ Ｍｏｄｕｌａｔｏｒｓ"， ＩＥＥＥ １７ｔｈ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｃｏｎｆｅｒｅｎｃｅ ｏｎ ＶＬＳＩ Ｄｅｓｉｇｎ， ｐｐ．１５１−１５６， Ｍｕｍｂａｉ， Ｉｎｄｉａ， Ｊａｎｕａｒｙ ２００４． Ｈ． Ｓａｎ， ｅｔ ａｌ．， "Ａ Ｎｏｉｓｅ−ｓｈａｐｉｎｇ Ａｌｇｏｒｉｔｈｍ ｏｆ Ｍｕｌｔｉ−ｂｉｔ ＤＡＣ Ｎｏｎｌｉｎｅａｒｉｔｉｅｓ ｉｎ Ｃｏｍｐｌｅｘ Ｂａｎｄｐａｓｓ ΔΣ ＡＤ Ｍｏｄｕｌａｔｏｒｓ"， ＩＥＩＣＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｆｕｎｄａｍｅｎｔａｌｓ， Ｖｏｌ． Ｅ８７−Ａ， Ｎｏ．４， ｐｐ．７９２−８００， Ａｐｒｉｌ ２００４． 和田宏樹ほか，"マルチビット複素バンドパスΔΣＡＤ変調器１次ＤＷＡアルゴリズムの実現回路の検討"，電気学会研究会資料，電気学会電子回路研究会，ＥＣＴ−０４−４７，ｐｐ．１−６，函館，２００４年６月２５日。 Ｌ． Ｌｏｎｇｏ， ｅｔ ａｌ．， "Ａ １５ｂ ３０ｋＨｚ Ｂａｎｄｐａｓｓ Ｓｉｇｍａ−Ｄｅｌｔａ Ｍｏｄｕｌａｔｏｒ"， ＩＳＳＣＣ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ， ｐｐ．２２６−２２７， Ｆｅｂｒｕａｒｙ １９９３． Ｒ． Ｓｃｈｒｅｉｅｒ， "Ｑｕａｄｒａｔｕｒｅ Ｍｉｓｍａｔｃｈ−ｓｈａｐｉｎｇ"， Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ ＩＳＣＡＳ， Ｖｏｌ．４， ｐｐ．６７５−６７８， Ｍａｙ ２００２． Ｊ． Ｒｉｃｈｅｓ， ｅｔ ａｌ．， "Ｍｉｓｍａｔｃｈ Ｃａｎｃｅｌｌａｔｉｏｎ ｉｎ Ｑｕａｄｒａｔｕｒｅ Ｂａｎｄｐａｓｓ ΔΣ Ｍｏｄｕｌａｔｏｒｓ Ｕｓｉｎｇ ａｎ Ｅｒｒｏｒ Ｓｈａｐｉｎｇ Ｔｅｃｈｎｉｑｕｅ"， ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｃｉｒｃｕｉｔｓ ａｎｄ Ｓｙｓｔｅｍｓ ＩＩ， Ｖｏｌ．４９， ｐｐ．７３−８５， Ｆｅｂｒｕａｒｙ ２００２． Ｌ． Ｂｒｅｅｍｓ， ｅｔ ａｌ．， "Ａ Ｑｕａｄｒａｔｕｒｅ Ｄａｔａ−ｄｅｐｅｎｄｅｎｔ ＤＥＭ Ａｌｇｏｒｉｔｈｍ ｔｏ Ｉｍｐｒｏｖｅ Ｉｍａｇｅ Ｒｅｊｅｃｔｉｏｎ ｏｆ ａ Ｃｏｍｐｌｅｘ ΔΣ Ｍｏｄｕｌａｔｏｒ"， ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ， Ｖｏｌ．３６， ｐｐ．１８７９−１８８６， Ｄｅｃｅｍｂｅｒ ２００１． Ｒ． Ｍａｕｒｉｎｏ， ｅｔ ａｌ．， "Ｍｕｌｔｉｂｉｔ Ｑｕａｄｒａｔｕｒｅ Ｓｉｇｍａ−Ｄｅｌｔａ Ｍｏｄｕｌａｔｏｒ ｗｉｔｈ ＤＥＭ Ｓｃｈｅｍｅ"， Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ ＩＳＣＡＳ， Ｖｏｌ．１， ｐｐ．１１３６−１１３９， Ｍａｙ ２００４． Ｋ． Ｗ． Ｍａｒｔｉｎ， ｅｔ ａｌ．， "Ｃｏｍｐｌｅｘ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｉｎｇ ｉｓ Ｎｏｔ Ｃｏｍｐｌｅｘ"， ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｃｉｒｃｕｉｔｓ ａｎｄ Ｓｙｓｔｅｍｓ Ｉ， Ｖｏｌ．５１， ｐｐ．１８２３−１８３６， Ｓｅｐｔｅｍｂｅｒ ２００４．

まず、複素バンドパスΔΣＡＤ変調器において用いられる、第１の従来例に係る１次複素バンドパスフィルタと、第２の従来例に係る２次複素バンドパスフィルタの構成及び問題点について以下に説明する。

図１９は、第１の従来例に係る１次複素バンドパスフィルタの構成を示す回路図である。図１９において、１次複素バンドパスフィルタは、２個の加算器ＳＵ１，ＳＵ２と、１クロック信号分の時間だけ入力信号を遅延して出力する２個の遅延回路ＤＥ１，ＤＥ２とを備えて構成され、入力されるＩ信号Ｉｉｎ及びＱ信号Ｑｉｎに対して、所定のフィルタ処理を実行して次式で表されるＩ信号Ｉｏｕｔ及びＱ信号Ｑｏｕｔを出力する。なお、当該明細書において、数式がイメージ入力された墨付き括弧の数番号と、数式が文字入力された大括弧の数式番号とを混在して用いており、また、当該明細書での一連の数式番号として「式（１）」の形式を用いて数式番号を式の最後部に付与して用いることとする。

［数１］
Ｉｏｕｔ（ｎ）＝Ｉｉｎ（ｎ−１）−Ｑｏｕｔ（ｎ−１） （１）
［数２］
Ｑｏｕｔ（ｎ）＝Ｑｉｎ（ｎ−１）＋Ｉｏｕｔ（ｎ−１） （２）

ここで、ｎは処理時間タイミングを示すパラメータである。以上のように構成された第１の従来例に係る１次複素バンドパスフィルタでは、加算器ＳＵ１と遅延回路ＤＥ１とからなるＩ回路部と、加算器ＳＵ２と遅延回路ＤＥ２とからなるＱ回路部との間の素子パラメータのミスマッチにより、出力信号Ｉｏｕｔ，Ｑｏｕｔの精度が劣化するという問題点があった。また、図１９から明らかなように、Ｉ回路部とＱ回路部との間で交差する信号線があるために、当該複素バンドパスフィルタを集積回路上でレイアウト設計したときに配線が複雑となり、チップ面積の増大につながるという問題点があった。

図２０は、第２の従来例に係る、１ビット２次複素バンドパスフィルタを含む複素バンドパスΔΣＡＤ変調器の構成を示す回路図である。図２０の複素バンドパスΔΣＡＤ変調器は、Ｉ回路部と、Ｑ回路部とから構成される。ここで、Ｉ回路部は、
（１）それぞれ増幅器である乗算器ＡＰ１，ＡＰ１１，ＡＰ２１，ＡＰ３１（各シンボル内の数字は、増幅係数を示し、以下同様である。）と、
（２）加算器ＳＵ１，ＳＵ１１と、
（３）１クロック信号分の時間だけ入力信号を遅延して出力する遅延回路ＤＥ１，ＤＥ１１と、
（４）ＡＤ変換器ＡＤＣＩと、
（５）ＤＡ変換器ＤＡＣ１，ＤＡＣ３と
を備えて構成される。また、Ｑ回路部は、
（１）それぞれ増幅器である乗算器ＡＰ２，ＡＰ１２，ＡＰ２２，ＡＰ３２と、
（２）加算器ＳＵ２，ＳＵ１２と、
（３）１クロック信号分の時間だけ入力信号を遅延して出力する遅延回路ＤＥ２，ＤＥ１２と、
（４）ＡＤ変換器ＡＤＣＱと、
（５）ＤＡ変換器ＤＡＣ２，ＤＡＣ４と
を備えて構成される。

以上のように構成された第２の従来例に係る複素バンドパスΔΣＡＤ変調器では、Ｉ回路部と、Ｑ回路部との間の素子パラメータのミスマッチにより、変調器の出力信号Ｉｏｕｔ，Ｑｏｕｔの精度が劣化し、信号対雑音比（ＳＮＲ）が低下するという問題点があった。また、図２０から明らかなように、Ｉ回路部とＱ回路部との間で交差する信号線があるために、当該複素バンドパスフィルタを集積回路上でレイアウト設計したときに配線が複雑となり、チップ面積の増大につながるという問題点があった。

図２１は、第３の従来例に係る、マルチビット２次複素バンドパスフィルタを含む複素バンドパスΔΣＡＤ変調器の構成を示す回路図である。これは、本発明者らが先に検討した従来技術に係る２次複素バンドパスΔΣＡＤ変調器であり、例えば、非特許文献５において開示されている。図２１において、例えば、ａ１＝１／３，ｂ１＝−２／３，ａ２＝３／２，ｂ２＝２に設定される。当該２次複素バンドパスΔΣＡＤ変調器は、２次複素フィルタと、２つの３ビットＡＤ変換器ＡＤＣ１，ＡＤＣ２と、４つの３ビットＤＡ変換器ＤＡＣ１，ＤＡＣ２，ＤＡＣ３，ＤＡＣ４によって構成される。

そのマルチビットＤＡ変換器ＤＡＣ１，ＤＡＣ２，ＤＡＣ３，ＤＡＣ４の非線形性の影響を抑えるため、本発明者らが開発したＤＷＡアルゴリズムを適用し、４つのＤＡ変換器ＤＡＣ１，ＤＡＣ２，ＤＡＣ３，ＤＡＣ４によるフィードバック経路に３つのマルチプレクサＭＵ１−１０１，ＭＵ１−１０２，ＭＵ１−１０３と、ＤＷＡ論理回路ＤＷＡ１，ＤＷＡ２とを加えて構成した（例えば、非特許文献６−８参照。）。ここで、マルチプレクサＭＵ１−１０１，ＭＵ１−１０２，ＭＵ１−１０３の詳細構成は図３のマルチプレクサＭＵ１と同様であり、ＤＷＡ論理回路ＤＷＡ１，ＤＷＡ２の詳細構成をそれぞれ図８及び図９に図示して詳細後述する。

図２１の複素バンドパスΔΣＡＤ変調器の入出力信号の関係式は次式のようになる。

また、図２１の複素バンドパスΔΣＡＤ変調器の内部信号の関係式は次式のようになる。

［数３］
Ｉ_１（ｎ＋１）
＝ａ_１・Ｉ_ｉｎ（ｎ＋１）＋ｂ_１・ＤＡＣ１（ｎ＋１）−Ｑ_１（ｎ） （４）
［数４］
Ｑ_１（ｎ＋１）
＝ａ_１・Ｑ_ｉｎ（ｎ＋１）＋ｂ_１・ＤＡＣ２（ｎ＋１）＋Ｉ_１（ｎ） （５）
［数５］
Ｉ_２（ｎ＋１）
＝ａ_２・Ｉ_１（ｎ）＋ｂ_２・ＤＡＣ３（ｎ＋１）−Ｑ２（ｎ） （６）
［数６］
Ｑ_２（ｎ＋１）
＝ａ_２・Ｑ_２（ｎ）＋ｂ_２・ＤＡＣ４（ｎ＋１）＋Ｉ_２（ｎ） （７）

ここで、ＤＡ変換器ＤＡＣ１とＤＡ変換器ＤＡＣ４とはＡＤ変換器ＡＤＣＩからの出力信号のフィードバック回路であり、ＤＡ変換器ＤＡＣ２とＤＡ変換器ＤＡＣ３とはＡＤ変換器ＡＤＣＱからの出力信号のフィードバック回路である。

図２１に示す複素バンドパスΔΣＡＤ変調器の構成をチップで実現するに際して以下の２つの問題点（以下、２つの問題点という。）が発生していた。

（１）レイアウトの複雑さ：図２１に示すように、複素バンドパスΔΣＡＤ変調器の回路では、内部の複素バンドパスフィルタＣＢＦ１，ＣＢＦ２、並びにＩ回路部とＱ回路部の４チャンネルＤＡ変換器によるフィードバック回路において、Ｉ信号とＱ信号の信号線は交差する箇所が多い。その結果、ＩＣチップのレイアウト上で配線長が長くなり、ドライブ回路で電力消費が増え、またチップ面積も大きくなってしまう。

（２）Ｉ回路部とＱ回路部の素子パラメータのミスマッチ：図２１の複素バンドパスΔΣＡＤ変調器の回路をチップに実現するに際し、前進（フォワード）経路の上段のＩ回路部と下段のＱ回路部で、素子パラメータの製造上のバラツキによりアナログ回路特性のミスマッチが生じる。これによりイメージ帯域の量子化ノイズが信号帯域に回り込み、変調器全体の精度（具体的には、信号対雑音比ＳＮＲ））を劣化させてしまう（後述する付録１参照）。Ｉ回路部とＱ回路部との間での素子パラメータのミスマッチの影響を軽減する方式はいくつか提案されているが（例えば、非特許文献１０−１３参照。）、本発明者らの構成には必ずしも有用ではなく、直接的に適用できない。

本発明の目的は以上の問題点を解決し、複素バンドパスフィルタやそれを用いた複素バンドパスΔΣＡＤ変調器などにおいて、Ｉ信号とＱ信号の信号線が交差することを防止し、かつＩ回路部とＱ回路部の素子パラメータのミスマッチによる精度の低下を防止することができる複素バンドパスフィルタ、複素バンドパスΔΣＡＤ変調器、ＡＤ変換回路及びデジタル無線受信機を提供することにある。

第１の発明に係る複素バンドパスフィルタは、入力される互いに直交する第１と第２の信号からなる複素信号を、少なくとも１次の複素帯域ろ波処理を第１と第２の回路部とにより実行することにより、互いに直交する第３と第４の信号からなる複素信号を出力する複素バンドパスフィルタにおいて、
上記第１の回路部は、
上記第１の信号を第１のマルチプレクサ手段からの出力信号と加算して加算結果の信号を出力する第１の加算手段と、
上記第１の加算手段からの加算結果の信号を所定の時間期間だけ遅延して出力する第１の遅延手段と、
上記第１の遅延手段からの出力信号の符号を変更して出力する第１のインバータ手段と、
互いに異なり交互に発生される第１と第２の時間期間のうち第１の時間期間のとき、上記第１のインバータ手段からの出力信号を選択して上記第１の加算手段に出力する一方、上記第２の時間期間のとき、上記第１の遅延手段からの出力信号を上記第１の加算手段に出力する第１のマルチプレクサ手段と、
上記第２の回路部は、
上記第２の信号を第２のマルチプレクサ手段からの出力信号と加算して加算結果の信号を出力する第２の加算手段と、
上記第２の加算手段からの加算結果の信号を所定の時間期間だけ遅延して出力する第２の遅延手段と、
上記第２の遅延手段からの出力信号の符号を変更して出力する第２のインバータ手段と、
上記第１の時間期間のとき、上記第２の遅延手段からの出力信号を上記第２の加算手段に出力する一方、上記第２の時間期間のとき、上記第２のインバータ手段からの出力信号を選択して上記第２の加算手段に出力する第２のマルチプレクサ手段とを備え、
上記複素バンドパスフィルタは、
上記第１の時間期間のとき、上記第１の信号を上記第１の加算手段に出力しかつ上記第２の信号を第２の加算手段に出力する一方、上記第２の時間期間のとき、上記第１の信号を上記第２の加算手段に出力しかつ上記第２の信号を第１の加算手段に出力する第３のマルチプレクサ手段と、
上記第１の時間期間のとき、上記第１の遅延手段からの出力信号を上記第３の信号として出力しかつ上記第２の遅延手段からの出力信号を第４の信号として出力する一方、上記第２の時間期間のとき、上記第１の遅延手段からの出力信号を上記第４の信号として出力しかつ上記第２の遅延手段からの出力信号を第３の信号として出力する第４のマルチプレクサ手段とを備えたことを特徴とする。

上記複素バンドパスフィルタにおいて、上記複素バンドパスフィルタはオペアンプを備えたスイッチドキャパシタ回路により構成され、
上記複素バンドパスフィルタは、出力信号電圧を決定するためのオペアンプの帰還回路のキャパシタと、上記第１の遅延手段又は上記第２の遅延手段から上記第１の加算手段又は上記第２の加算手段への帰還信号回路のキャパシタとを、上記第１の時間期間と上記第２の時間期間に応じて交互に入れ替えるように切り換える第５のマルチプレクサ手段をさらに備えたことを特徴とする。

第２の発明に係る複素バンドパスΔΣＡＤ変調器は、
上記複素バンドパスフィルタと、
上記第４のマルチプレクサ手段の前段に設けられ、上記第１の遅延手段からの出力信号と、上記第２の遅延手段からの出力信号とを、互いに直交する第３と第４のデジタル信号からなる複素デジタル信号にそれぞれＡＤ変換する第１と第２のＡＤ変換手段と、
上記第１のＡＤ変換手段からの第３のデジタル信号をアナログ信号にＤＡ変換して上記第１の加算手段に出力する第１のＤＡ変換手段と、
上記第２のＡＤ変換手段からの第４のデジタル信号をアナログ信号にＤＡ変換して上記第２の加算手段に出力する第２のＤＡ変換手段とをさらに備えたことを特徴とする。

第３の発明に係る複素バンドパスΔΣＡＤ変調器は、
上記複素バンドパスΔΣＡＤ変調器において、
上記第１のＡＤ変換手段と上記第１のＤＡ変換手段との間に設けられ、上記第１のＡＤ変換手段からの第３のデジタル信号に対してハイパスエレメントローテーション法を用いて、上記第１のＤＡ変換手段の前段に設けられる複素デジタルフィルタと、上記第１のＤＡ変換手段の後段に設けられる複素アナログフィルタとを実現することにより、上記第１のＤＡ変換手段の非線形性を実質的にノイズシェープする第１の論理回路手段と、
上記第２のＡＤ変換手段と上記第２のＤＡ変換手段との間に設けられ、上記第２のＡＤ変換手段からの第４のデジタル信号に対してローパスエレメントローテーション法を用いて、上記第２のＤＡ変換手段の前段に設けられる複素デジタルフィルタと、上記第２のＤＡ変換手段の後段に設けられる複素アナログフィルタとを実現することにより、上記第２のＤＡ変換手段の非線形性を実質的にノイズシェープする第２の論理回路手段とをさらに備え、
マルチビットの複素バンドパスΔΣＡＤ変調処理を実行することを特徴とする。

上記複素バンドパスΔΣＡＤ変調器において、上記第１と第２の論理回路手段はそれぞれ、入力されるデジタル信号に対して所定の演算を実行する演算回路と、上記入力されるデジタル信号を上記演算回路により演算されたシフト量だけシフトするバレルシフタとを備えたことを特徴とする。

第４の発明に係るＡＤ変換回路は、
上記複素バンドパスΔΣＡＤ変調器と、
上記複素バンドパスΔΣＡＤ変調器から出力されるデジタル信号に対して所定のデシメーション処理を実行することによりデジタル複素バンドパスフィルタリングを行うデシメーション回路とを備えたことを特徴とする。

第５の発明に係るデジタル無線受信機は、
アナログ無線信号を受信してデジタル信号を出力するデジタル無線受信機において、
上記ＡＤ変換回路を備えたことを特徴とする。

従って、本発明に係る複素バンドパスフィルタ、複素バンドパスΔΣＡＤ変調器、ＡＤ変換回路及びデジタル無線受信機によれば、互いに直交する２つの信号の信号線が交差することを防止し、かつ上記２つの信号をそれぞれ処理する２つの処理回路部の素子パラメータのミスマッチによる精度の低下を防止することができる。

以下、本発明に係る実施形態について図面を参照して説明する。なお、以下の各実施形態において、同様の構成要素については同一の符号を付している。

第１の実施形態．
図１は本発明の第１の実施形態に係る１次複素バンドパスフィルタの構成を示す回路図である。第１の実施形態に係る１次複素バンドパスフィルタは、図１９の第１の従来例に係る１次複素バンドパスフィルタに比較して、上記２つの問題点を解決するために、４つのマルチプレクサＭＵ１−１，ＭＵ１−２，ＭＵ２−１，ＭＵ２−２と、２つのインバータＩＮ１，ＩＮ２とをさらに備えて構成したことを特徴とする。

図２は図１の１次複素バンドパスフィルタにおいて用いるクロック信号ＣＬＫと選択信号ＳＥＬとの時間的な関係を示すタイミングチャートである。図２において、本実施形態において用いるクロック信号ＣＬＫの立ち上がり時に、選択信号ＳＥＬのハイレベルとローレベルを選択的に切り換えて選択信号ＳＥＬを発生させる。ここで、選択信号ＳＥＬがハイレベルであるときフェーズＡの時間期間であり、選択信号ＳＥＬがローレベルであるときフェーズＢの時間期間である。これら２つの時間期間は互いに異なり交互に発生される。なお、これらクロック信号ＣＬＫ及び選択信号ＳＥＬは所定の信号発生器（図示せず。）により発生される。

図３は図１の１次複素バンドパスフィルタにおいて用いるマルチプレクサＭＵ１−１，ＭＵ１−２の詳細構成を示す回路図である。ここで、マルチプレクサＭＵ１−１，ＭＵ１−２及び後述するＭＵ１−Ｘ（Ｘは任意の数字である。）は互いに同様の構成を有し、以下、総称して、ＭＵ１の符号を付す。図３において、マルチプレクサＭＵ１は、２つのスイッチＳＷ１，ＳＷ２を備えて構成される。スイッチＳＷ１，ＳＷ２はそれぞれ、選択信号ＳＥＬに基づいて連動して切り換えられ、フェーズＡの時間期間のときに接点ａ１，ａ２側に切り換えられる一方、フェーズＢの時間期間のときに接点ｂ１，ｂ２に切り換えられる。以上のように構成されたマルチプレクサＭＵ１において、フェーズＡの時間期間のとき、端子Ｔ１に入力される信号はスイッチＳＷ１の共通端子ｃ１及び接点ａ１を介して端子Ｔ３に出力され、端子Ｔ２に入力される信号はスイッチＳＷ２の共通端子ｃ２及び接点ａ２を介して端子Ｔ４に出力される。一方、フェーズＢの時間期間のとき、端子Ｔ１に入力される信号はスイッチＳＷ１の共通端子ｃ１及び接点ｂ１を介して端子Ｔ４に出力され、端子Ｔ２に入力される信号はスイッチＳＷ２の共通端子ｃ２及び接点ｂ２を介して端子Ｔ４に出力される。なお、マルチプレクサＭＵ１は可逆回路であり、信号の方向が上述の説明とは逆であっても動作できる。

図４は図１の１次複素バンドパスフィルタにおいて用いるマルチプレクサＭＵ２の詳細構成を示す回路図である。ここで、マルチプレクサＭＵ２−１，ＭＵ２−２及び後述するＭＵ２−Ｘ（Ｘは任意の数字である。）は互いに同様の構成を有し、以下、総称して、ＭＵ２の符号を付す。図４において、マルチプレクサＭＵ２はスイッチＳＷ３を備えて構成される。スイッチＳＷ３は、選択信号ＳＥＬに基づいて切り換えられ、フェーズＡの時間期間のときに接点ａ側に切り換えられる一方、フェーズＢの時間期間のときに接点ｂに切り換えられる。以上のように構成されたマルチプレクサＭＵ２において、フェーズＡの時間期間のとき、端子Ｔ１１に入力される信号はスイッチＳＷ３の接点ａ及び共通端子ｃを介して端子Ｔ１３に出力される。一方、フェーズＢの時間期間のとき、端子Ｔ１２に入力される信号はスイッチＳＷ３の接点ｂ及び共通端子ｃを介して端子Ｔ１３に出力される。なお、マルチプレクサＭＵ２は可逆回路であり、信号の方向が上述の説明とは逆であっても動作できる。

図１において、本実施形態に係る１次複素バンドパスフィルタは、図１の上部部分の回路に係るＩ回路部１０１と、図１の下部部分の回路に係るＱ回路部１０２とを備えて構成される。入力されるアナログ信号であるＩ信号ＩｉｎはマルチプレクサＭＵ１−１の接点ｃ１に入力され、入力されるアナログ信号であるＱ信号ＱｉｎはマルチプレクサＭＵ１−１の接点ｃ２に入力される。そして、マルチプレクサＭＵ１−１の接点ａ１からの信号は加算器ＳＵ１に出力され、マルチプレクサＭＵ１−１の接点ａ２からの信号は加算器ＳＵ２に出力される。加算器ＳＵ１は、マルチプレクサＭＵ１−１からの信号と、マルチプレクサＭＵ２−１からの信号とを加算し、加算結果の信号を遅延回路ＤＥ１を介してマルチプレクサＭＵ１−２の接点ｃ１及びマルチプレクサＭＵ２−１の接点ｂに出力するとともに、インバータＩＮ１を介してマルチプレクサＭＵ２−１の接点ａに出力する。さらに、マルチプレクサＭＵ２−１からの信号は加算器ＳＵ１に出力する。

加算器ＳＵ２は、マルチプレクサＭＵ１−１からの信号と、マルチプレクサＭＵ２−２からの信号とを加算し、加算結果の信号を遅延回路ＤＥ２を介してマルチプレクサＭＵ１−２の接点ｃ２及びマルチプレクサＭＵ２−２の接点ａに出力するとともに、インバータＩＮ２を介してマルチプレクサＭＵ２−２の接点ｂに出力する。さらに、マルチプレクサＭＵ２−２からの信号は加算器ＳＵ２に出力する。なお、遅延回路ＤＥ１，ＤＥ２は入力される信号をクロック信号ＣＬＫの周期分の時間だけ遅延させて出力する。マルチプレクサＭＵ１−２はその接点ａ１からフィルタ処理後のＩ信号Ｉｏｕｔを出力し、その接点ａ２からフィルタ処理後のＱ信号Ｑｏｕｔを出力する。

以上のように構成された１次複素バンドパスフィルタにおいて、４つのマルチプレクサＭＵ１−１，ＭＵ１−２，ＭＵ２−１，ＭＵ２−２を、選択信号ＳＥＬに基づいてフェーズＡの時間期間とフェーズＢの時間期間とで交互に切り換えることにより、マルチプレクサＭＵ１−１，ＭＵ１−２により挟設された回路部分において、Ｉ回路部１０１の処理と、Ｑ回路部１０２の処理とを交互に切り換え、しかも加算器ＳＵ１，ＳＵ２に入力される信号の符号を反転することにより、図１９の第１の従来例に係る１次複素バンドパスフィルタの処理と同様の処理を実行できる。

本実施形態に係る１次複素バンドパスフィルタは、図１から明らかなように、互いに直交する２つの信号の信号線が交差することを防止し、かつ、詳細後述するように、上記２つの信号をそれぞれ処理する２つの処理回路部の素子パラメータのミスマッチによる精度の低下を防止することができる。

以上の第１の実施形態においては、アナログ信号を処理する複素バンドパスフィルタについて説明しているが、本発明はこれに限らず、デジタル信号を処理する複素バンドパスフィルタであってもよく、これについては、複素バンドパスフィルタ単独で動作する場合、以下の実施形態においても同様である。

第２の実施形態．
図５は本発明の第２の実施形態に係る、複素バンドパスΔΣＡＤ変調器７及びデシメーション回路８からなるＡＤ変換回路２０を備えたデジタル無線受信機の構成を示すブロック図である。

図５において、アンテナ１により受信された無線信号は高周波フロントエンド回路２により低雑音高周波増幅などの処理が実行された後２分配され、２分配された２つの無線信号がそれぞれ混合器３ａ，３ｂに入力される。一方、局部発振器４は所定の局部発振周波数を有する局部発振信号を発生して混合器３ａに出力するとともに、π／２移相器５を介して混合器３ｂに出力する。混合器３ａは入力される２つの信号を混合して、混合後のＩ信号をバンドパスフィルタである複素アンチエイリアスフィルタ及び中間周波増幅器６を通過させてアナログ中間周波Ｉ信号を取り出し、複素バンドパスΔΣＡＤ変調器７に出力する。また、混合器３ｂは入力される２つの信号を混合して、混合後のＱ信号（混合後のＩ信号とは直交する。）をバンドパスフィルタである複素アンチエイリアスフィルタ及び中間周波増幅器６を通過させてアナログ中間周波Ｑ信号を取り出し、複素バンドパスΔΣＡＤ変調器７に出力する。

さらに、複素バンドパスΔΣＡＤ変調器７は、アナログ中間周波Ｉ信号とアナログ中間周波Ｑ信号とからなるアナログ中間周波信号を、複素バンドパスΔΣＡＤ変調器を用いて、デジタル中間周波Ｉ信号とデジタル中間周波Ｑ信号とからなるデジタル中間周波信号にＡＤ変換し、デシメーションーション回路８に出力する。デシメーション回路８は入力されるデジタル中間周波信号に対して所定のデシメーション処理を実行することにより複素バンドパスフィルタリングを行った後、処理後のデジタル信号を信号処理用デジタルシグナルプロセッサ（ＤＳＰ）９に出力する。デシメーション回路８は、デジタルフィルタ回路で構成され、例えば３ビットで２０Ｍｂｐｓのビットレートを有する低ビット高速レートのデジタル信号を、例えば１２ビットで１ｋｂｐｓのビットレートを有する高ビット低速レートのデジタル信号に信号変換して出力する。ここで、複素バンドパスΔΣＡＤ変調器７と、デシメーション回路８とによりＡＤ変換回路２０を構成する。さらに、信号処理用デジタルシグナルプロセッサ９は、入力されるデジタル信号に対してクロック再生や復調などの処理が行われ、復調後のデータ信号を得る。

図６は図５の１ビット複素バンドパスΔΣＡＤ変調器７の構成を示す回路図である。以下、図６を参照して、１ビット複素バンドパスΔΣＡＤ変調器７について説明する。

図６において、アナログ信号であるＩ信号Ｉｉｎは乗算係数ａ１を有する乗算器ＡＰ１を介してマルチプレクサＭＵ１−１の接点ｃ１に入力され、アナログ信号であるＱ信号Ｑｉｎは乗算係数ａ１を有する乗算器ＡＰ２を介してマルチプレクサＭＵ１−１の接点ｃ２に入力される。マルチプレクサＭＵ１−１の接点ａ１から出力される信号は加算器ＳＵ１に入力される。ここで、加算器ＳＵ１と遅延回路ＤＥ１とインバータＩＮ１とマルチプレクサＭＵ２−１とから構成される１次複素バンドパスフィルタの回路は図１と同様である。遅延回路ＤＥ１からの出力信号は乗算係数ａ２を有する乗算器ＡＰ１１を介して加算器ＳＵ１１に出力される。また、マルチプレクサＭＵ１−１の接点ａ２から出力される信号は加算器ＳＵ２に入力される。ここで、加算器ＳＵ２と遅延回路ＤＥ２とインバータＩＮ２とマルチプレクサＭＵ２−２とから構成される１次複素バンドパスフィルタの回路は図１と同様である。遅延回路ＤＥ２からの出力信号は乗算係数ａ２を有する乗算器ＡＰ１２を介して加算器ＳＵ１２に出力される。

次いで、加算器ＳＵ１１と遅延回路ＤＥ１１とインバータＩＮ１１とマルチプレクサＭＵ２−１１とから構成される２段目の１次複素バンドパスフィルタの回路は、その前段の１段目の１次複素バンドパスフィルタの構成と、インバータＩＮ１１がマルチプレクサＭＵ２−１１の接点ｂに接続されていることを除いて同様に構成される。遅延回路ＤＥ１１からの出力信号はＡＤ変換器ＡＤＣＩによりＡＤ変換された後、マルチプレクサＭＵ１−２の接点ｃ１、ＤＡ変換器ＤＡＣ１及びマルチプレクサＭＵ２−２１の接点ａに出力されるとともに、インバータＩＮ２１を介してマルチプレクサＭＵ２−２１の接点ｂに出力される。２段目の１次複素バンドパスフィルタの回路のフィードバック回路は、インバータＩＮ２１と、マルチプレクサＭＵ２−２１と、ＤＡ変換器ＤＡＣ３と、乗算係数ｂ２を有する乗算器ＡＰ３１とを備えて構成される。マルチプレクサＭＵ２−２１の接点ｃからの出力信号はＤＡ変換器ＤＡＣ３によりＤＡ変換された後、乗算器ＡＰ３１を介して加算器ＳＵ１１に出力される。また、１段目の１次複素バンドパスフィルタの回路のフィードバック回路において、ＤＡ変換器ＤＡＣ１からの出力信号は、乗算係数ｂ１を有する乗算器ＡＰ２１を介して加算器ＳＵ１に出力される。

さらに、加算器ＳＵ１２と遅延回路ＤＥ１２とインバータＩＮ１２とマルチプレクサＭＵ２−１２とから構成される２段目の１次複素バンドパスフィルタの回路は、その前段の１段目の１次複素バンドパスフィルタの構成と、インバータＩＮ１２がマルチプレクサＭＵ２−１２の接点ａに接続されていることを除いて同様に構成される。遅延回路ＤＥ１２からの出力信号はＡＤ変換器ＡＤＣＱによりＡＤ変換された後、マルチプレクサＭＵ１−２の接点ｃ２、ＤＡ変換器ＤＡＣ２及びマルチプレクサＭＵ２−２２の接点ａに出力されるとともに、インバータＩＮ２２を介してマルチプレクサＭＵ２−２２の接点ａに出力される。２段目の１次複素バンドパスフィルタの回路のフィードバック回路は、インバータＩＮ２２と、マルチプレクサＭＵ２−２２と、ＤＡ変換器ＤＡＣ４と、乗算係数ｂ２を有する乗算器ＡＰ３２とを備えて構成される。マルチプレクサＭＵ２−２２の接点ｃからの出力信号はＤＡ変換器ＤＡＣ４によりＤＡ変換された後、乗算器ＡＰ３２を介して加算器ＳＵ１２に出力される。また、１段目の１次複素バンドパスフィルタの回路のフィードバック回路において、ＤＡ変換器ＤＡＣ２からの出力信号は、乗算係数ｂ１を有する乗算器ＡＰ２２を介して加算器ＳＵ２に出力される。

なお、マルチプレクサＭＵ１−１，ＭＵ１−２の動作は図１のそれらと同様である。また、マルチプレクサＭＵ２−１，ＭＵ２−２，ＭＵ２−１１，ＭＵ２−１２，ＭＵ２−２１，ＭＵ２２は図１のＭＵ２−１，ＭＵ２−２と同様に動作する。

以上のように構成された図６の複素バンドパスΔΣＡＤ変調器において、理想的な場合、この構成が図２０と等価な複素バンドパスΔΣＡＤ変調器であることを以下に示す。

時刻ｎ＝２ｋ−１のときに、アナログ信号であるＩ信号Ｉｉｎが上半部のＩ回路部に入力され、アナログ信号であるＱ信号Ｑｉｎが下半部のＱ回路部に入力される。また、デジタル出力信号Ｉｏｕｔが上半部のＩ回路部のＡＤ変換器ＡＤＣＩから出力され、Ｑｏｕｔが下半部のＱ回路部のＡＤ変換器ＡＤＣＱから出力される。当該変調器内部の信号の関係式は次式のようになる。

［数７］
Ｎ_１（２ｋ）
＝ａ_１・Ｉ_ｉｎ（２ｋ）＋ｂ_１・ＤＡＣ１（２ｋ）−Ｎ_１（２ｋ−１） （８）
［数８］
Ｍ_１（２ｋ）
＝ａ_１・Ｑ_ｉｎ（２ｋ）＋ｂ_１・ＤＡＣ２（２ｋ）＋Ｍ_１（２ｋ−１） （９）
［数９］
Ｎ_２（２ｋ）
＝ａ_２・Ｎ_１（２ｋ−１）＋ｂ_２・ＤＡＣ２（２ｋ）＋Ｎ_２（２ｋ−１） （１０）
［数１０］
Ｍ_２（２ｋ）
＝ａ_２・Ｍ_１（２ｋ−１）＋ｂ_２・ＤＡＣ４（２ｋ）−Ｍ_２（２ｋ−１） （１１）

ここで、次式のような関係を与える。

［数１１］
Ｎ_１（２ｋ−１）＝Ｑ_１（２ｋ−１） （１２）
［数１２］
Ｍ_１（２ｋ−１）＝Ｉ_１（２ｋ−１） （１３）
［数１３］
Ｎ_２（２ｋ−１）＝Ｉ_２（２ｋ−１） （１４）
［数１４］
Ｍ_２（２ｋ−１）＝Ｑ_２（２ｋ−１） （１５）

ここで、ＤＡ変換器ＤＡＣ１とＤＡ変換器ＤＡＣ３とは、ＡＤ変換器ＡＤＣ１（Ｉ信号）からの出力信号を処理するフィードバック回路であり、ＤＡ変換器ＤＡＣ２とＤＡ変換器ＤＡＣ３はＡＤ変換器ＡＤＣ２（Ｑ信号）からの出力信号を処理するフィードバック回路である。従って、式（８）と式（４）、式（９）と式（５）、式（１０）と式（６）、式（１１）と（７）が一致する。

また、時刻ｎ＝２ｋのとき、アナログ信号であるＩ信号Ｉｉｎが下半部のＱ回路部に入力され、アナログ信号であるＱ信号Ｑｉｎが上半部のＩ回路部に入力される。このとき、デジタル出力信号Ｉｏｕｔが下半部のＡＤ変換器ＡＤＣ２から出力され、デジタル出力信号Ｑｏｕｔが上半部のＡＤ変換器ＡＤＣ１から出力される。当該変調器の内部信号の関係式は次式のようになる。

［数１５］
Ｎ_１（２ｋ＋１）
＝ａ_１・Ｑ_ｉｎ（２ｋ＋１）＋ｂ_１・ＤＡＣ１（２ｋ＋１）−Ｎ_１（２ｋ） （１６）
［数１６］
Ｍ_１（２ｋ＋１）
＝ａ_１・Ｉ_ｉｎ（２ｋ＋１）＋ｂ_１・ＤＡＣ２（２ｋ＋１）＋Ｍ_１（２ｋ） （１７）
［数１７］
Ｎ_２（２ｋ＋１）
＝ａ_２・Ｎ_１（ｎ）＋ｂ_２・ＤＡＣ３（２ｋ＋１）＋Ｎ２（２ｋ） （１８）
［数１８］
Ｍ_２（２ｋ＋１）
＝ａ_２・Ｍ_１（２ｋ）＋ｂ_２・ＤＡＣ４（２ｋ＋１）−Ｍ_２（２ｋ） （１９）

ここで、次式のような関係を与える。

［数１９］
Ｎ_１（２ｋ）＝Ｉ_１（２ｋ） （２０）
［数２０］
Ｍ_１（２ｋ）＝Ｑ_１（２ｋ） （２１）
［数２１］
Ｎ_２（２ｋ）＝Ｑ_２（２ｋ） （２２）
［数２２］
Ｍ_２（２ｋ）＝Ｉ_２（２ｋ） （２３）

また、ＤＡ変換器ＤＡＣ１とＤＡ変換器ＤＡＣ３は、ＡＤ変換器ＡＤＣ１（Ｑ信号）からの出力信号を処理するフィードバック回路であり、ＤＡ変換器ＤＡＣ２とＤＡ変換器ＤＡＣ３は、ＡＤ変換器ＡＤＣ２（Ｉ信号）からの出力信号を処理するフィードバック回路である。従って、式（１７）と式（４）、式（１６）と式（５）、式（１８）と式（６）、式（１９）と式（７）が一致する。以上により、図６の構成が図２０の回路と等価であることが示された。

また、図６に示されているように、図２０における各複素デジタルフィルタにおける信号線の交差部分と、ＤＡ変換器ＤＡＣ３，ＤＡＣ４へのフィードバック回路の信号線の交差部分がなくなり、Ｉ信号経路と、Ｑ信号の経路は完全に分離した構成となっている。従って、当該変調器のレイアウトの際に配線距離が短くなりチップ面積も小さくなる。なお、この回路実現の注意点は以下のようになる。

（１）マルチプレクサＭＵ１−１，ＭＵ１−２，ＭＵ２−１，ＭＵ２−２，ＭＵ２−１１，ＭＵ２−１２，ＭＵ２−２１，ＭＵ２−２２はそれぞれＭＯＳＦＥＴを用いたスイッチで容易に実現できる。
（２）複素デジタルフィルタの内部及びフィードバック回路のＤＡ変換器ＤＡＣ１，ＤＡＣ２，ＤＡＣ３，ＤＡＣ４では、複素信号処理上での信号の極性を保つため、マルチプレクサＭＵ２−２１，Ｕ２−２２を用いてクロック信号ＣＬＫの１周期毎に１倍の乗算と−１倍の乗算との交互の動作を行う。その実際の回路実現では、差動信号の２つ出力端子を１クロック毎にチョッピングすればよい。

第３の実施形態．
図７は本発明の第３の実施形態に係る、マルチビット複素バンドパスΔΣＡＤ変調器７Ａの構成を示す回路図である。第３の実施形態に係るマルチビット複素バンドパスΔΣＡＤ変調器は、図６の第２の実施形態に比較して、ＡＤ変換器ＡＤＣＩの直後の後段であってＤＡ変換器ＤＡＣ１の前段にＤＷＡ論理回路ＤＷＡ１を設け、ＡＤ変換器ＡＤＣＱの直後の後段であってＤＡ変換器ＤＡＣ２の前段にＤＷＡ論理回路ＤＷＡ２を設けることにより、マルチビット複素バンドパスΔΣＡＤ変調器を構成したことを特徴としている。

図８は図７のＤＷＡ論理回路ＤＷＡ１の構成を示すブロック図であり、図９は図７のＤＷＡ論理回路ＤＷＡ２の構成を示すブロック図である。また、図１０は図８のＤＷＡ論理回路ＤＷＡ１及び図９のＤＷＡ論理回路ＤＷＡ２に供給される、サンプリングクロックであるクロック信号ＣＬＫ，ＣＬＫ１を示すタイミングチャートである。図１０に示すように、クロック信号ＣＬＫ１の周期は、クロック信号ＣＬＫの周期の半分であり、互いに同期している。

図８において、ＤＷＡ論理回路ＤＷＡ１は、エンコーダＥＮ１と、演算回路ＣＬ１と、バレルシフタＢＳ１と、レジスタ回路である３個のフリップフロップＦＦ０−ＦＦ２とを備えて構成される。ＡＤ変換器ＡＤＣ１から入力される８ビットのサーモメータコードのデジタル出力信号は、エンコーダＥＮ１及びバレルシフタＢＳ１に入力される。エンコーダＥＮ１は、８ビットのサーモメータコードの入力信号Ｔ０−Ｔ７を４ビットのバイナリ信号に変換して演算回路ＣＬ１のＤ入力端子Ｄ０−Ｄ３に出力する。ここで、エンコーダＥＮ１において、入力信号（Ｔ７，Ｔ６，Ｔ５，Ｔ４，Ｔ３，Ｔ２，Ｔ１，Ｔ０）＝（０，０，０，０，０，１，１，１）のとき、出力信号（Ｄ３，Ｄ２，Ｄ１，Ｄ０）＝（０，０，１，１）であり、また、入力信号（Ｔ７，Ｔ６，Ｔ５，Ｔ４，Ｔ３，Ｔ２，Ｔ１，Ｔ０）＝（０，０，１，１，１，１，１，１）のとき、出力信号（Ｄ３，Ｄ２，Ｄ１，Ｄ０）＝（０，１，１，０）となるように変換される。なお、１はハイレベル信号であり、０はローレベル信号である。

演算回路ＣＬ１は、各４ビットの３入力の２進の加減算（Ｓ＋Ｄ−Ａ）を行う回路であり、すなわち、Ｄ入力端子に入力されるデータ信号と、Ｓ入力端子に入力されるデータ信号とを加算し、その加算結果からＡ入力端子に入力されるデータ信号を減算して、その演算結果をＯ出力端子から出力し、当該演算回路ＣＬ１はキャリーセーブアダー等で効率的に実現できる。クロック信号ＣＬＫ１が演算回路ＣＬ１のＡ入力端子の各ビットＡ０−Ａ３に入力され、ここで、クロック信号ＣＬＫ１は、図１０に示すように、サンプリングクロック信号であるクロック信号ＣＬＫの立ち上がり毎に、０と１が反転するクロック信号である。すなわち、演算回路ＣＬ１のＡ入力端子の各ビットＡ０−Ａ３には、クロック信号ＣＬＫの立ち上がり毎に、最小値の０００と、最大値の１１１とが交互に入力される。さらに、演算回路ＣＬ１のＯ出力端子Ｏ０−Ｏ２からの３ビットの出力信号は一旦一時的にフリップフロップＦＦ０−ＦＦ２に保持記憶された後、演算回路ＣＬ１のＳ入力端子Ｓ０−Ｓ２に帰還されるとともに、バレルシフタＢＳ１のＩ入力端子（シフト量指示端子）Ｉ０−Ｉ２に出力される。なお、演算回路ＣＬ１のＳ入力端子の最上位ビットＳ３は接地されて０の信号が入力されている。

バレルシフタＢＳ１は、リング形状を有する８ビットの回転型の左シフト回路で、そのシフト量はＩ入力端子の下位３ビットＩ２，Ｉ１，Ｉ０で指定される。すなわち、バレルシフタＢＳ１は、入力信号を、指定されたシフト量で左周りにシフトするように回転させた後、シフト後の８ビットの出力信号をＤＡ変換器ＤＡ１１に出力する。なお、Ｉ入力端子の最上位ビットＩ３は所定のハイレベル電圧が印加されて１に固定されている。バレルシフタＢＳ１は、例えば、入力信号（Ｔ７，Ｔ６，Ｔ５，Ｔ４，Ｔ３，Ｔ２，Ｔ１，Ｔ０）＝（０，０，０，０，０，０，１，１）でシフト量信号（Ｉ２，Ｉ１，Ｉ０）＝（０，１，１）のとき、出力信号（Ｏ７，Ｏ６，Ｏ５，Ｏ４，Ｏ３，Ｏ２，Ｏ１，Ｏ０）＝（０，０，０，１，１，０，０，０）であり、また、入力信号（Ｔ７，Ｔ６，Ｔ５，Ｔ４，Ｔ３，Ｔ２，Ｔ１，Ｔ０）＝（０，０，０，１，１，１，１，１）でシフト量データ（Ｉ２，Ｉ１，Ｉ０）＝（１，０，１）のとき、出力信号（Ｏ７，Ｏ６，Ｏ５，Ｏ４，Ｏ３，Ｏ２，Ｏ１，Ｏ０）＝（１，１，１，０，０，０，１，１）となる。

図９のＤＷＡ論理回路ＤＷＡ２は、図８のＤＷＡ論理回路ＤＷＡ１と同様に、エンコーダＥＮ２と、演算回路ＣＬ２と、バレルシフタＢＳ２と、レジスタ回路である３個のフリップフロップＦＦ１０−ＦＦ１２とを備えて構成される。ＤＷＡ論理回路ＤＷＡ２は、ＤＷＡ論理回路ＤＷＡ１と比較して以下の点が異なる。

（Ａ）ＡＤ変換器ＡＤＣ２から入力される８ビットのサーモメータコードのデジタル出力信号がエンコーダＥＮ２及びバレルシフタＢＳ２に入力されるが、バレルシフタＢＳ２からの出力信号はＤＡ変換器ＤＡ１２に出力される。
（Ｂ）演算回路ＣＬ２は、各４ビットの３入力の２進の加減算（Ａ−（Ｓ＋Ｄ））を行う回路であり、すなわち、Ａ入力端子に入力されるデータ信号から、Ｓ入力端子に入力されるデータ信号及びＤ入力端子に入力されるデータ信号の和を減算して、その演算結果をＯ出力端子から出力する。ここで、Ａ入力端子の最下位ビットＡ０にはクロック信号ＣＬＫ１が入力される一方、それよりも上位のビットＡ１−Ａ３は接地されて０のデータ信号が入力される。
（Ｃ）バレルシフタＢＳ２は、リング形状を有する８ビットの回転型の左シフト及び右シフト回路であり、Ｉ入力端子の最上位ビットＩ３が１のときは左シフトを行い、０のときは右シフトを行う。そのシフト量はＩ入力端子の下位３ビットＩ０−Ｉ２で指定される。なお、Ｉ入力端子の最上位ビットＩ３には、クロック信号ＣＬＫ１が入力され、サンプリングクロック信号の立ち上がり毎に左シフトと右シフトが選択的に切り替わるように制御される。

以上のように構成されたＤＷＡ論理回路ＤＷＡ１，ＤＷＡ２の動作の詳細は例えば非特許文献８において開示されており公知である。ここで、ＤＷＡ論理回路ＤＷＡ１は、ＡＤ変換器ＡＤＣＩからのデジタル信号に対して公知のハイパスエレメントローテーション法を用いて、ＤＡ変換器ＤＡＣ１の前段に設けられる複素デジタルフィルタと、ＤＡ変換器ＤＡＣ１の後段に設けられる複素アナログフィルタとを実現することにより、ＤＡ変換器ＤＡＣ１の非線形性を実質的にノイズシェープする。また、ＤＷＡ論理回路ＤＷＡ２は、ＡＤ変換器ＡＤＣＱからのデジタル信号に対して公知のローパスエレメントローテーション法を用いて、ＤＡ変換器ＤＡＣ２の前段に設けられる複素デジタルフィルタと、ＤＡ変換器ＤＡＣ２の後段に設けられる複素アナログフィルタとを実現することにより、ＤＡ変換器ＤＡＣ２の非線形性を実質的にノイズシェープする。これにより、図７の複素バンドパスΔΣＡＤ変調器は、マルチビットの複素バンドパスΔΣＡＤ変調処理を実行することができる。

以上のように構成された、図７の複素バンドパスΔΣＡＤ変調器によれば、図６と同様に、図７から明らかなように、互いに直交する２つの信号の信号線が交差することを防止し、かつ、詳細後述するように、上記２つの信号をそれぞれ処理する２つの処理回路部の素子パラメータのミスマッチによる精度の低下を防止することができる。

第３の実施形態の変形例．
当該変形例では、Ｉ回路部とＱ回路部との間でのパラメータのミスマッチによる信号対雑音比（ＳＮＲ）の劣化の軽減方法について以下に説明する。図７の回路構成では、例えば、デジタル信号Ｎ_１（ｎ）に対して次式を満たしている。

［数２３］
ｎ＝２ｋ−１のとき
Ｎ_１（２ｋ−１）＝Ｑ_１（２ｋ−１） （２４）

［数２４］
ｎ＝２ｋのとき
Ｎ_１（２ｋ）＝Ｉ_１（２ｋ） （２５）

また、ＡＤ変換器ＡＤＣ１はｎ＝２ｋ−１のとき出力信号Ｉｏｕｔを出力し、ｎ＝２ｋのとき出力信号Ｑｏｕｔを出力する。各ＤＡ変換器ＤＡＣ１−ＤＡＣ４もサンプル時刻毎にＩ回路部用、Ｑ回路部用と切り替わる。このような動作により、当該変調器内のＩ回路部とＱ回路部（各対応回路間）のパラメータのミスマッチによる信号対雑音比（ＳＮＲ）の劣化への影響が軽減される。このブロックレベルでの構成及び動作に加えて、回路レベルでもダイナミックマッチングによりミスマッチの影響を軽減する。ここで、遅延回路ＤＥ１，ＤＥ２を非特許文献９に示されたスイッチドキャパシタ（ＳＣ）回路で実現する方式を用いた複素バンドバスフィルタの回路構成を図１１（Ｉ回路部）及び図１２（Ｑ回路部）で示す。すなわち、図１１は図７の複素バンドパスフィルタ１００Ａをスイッチドキャパシタ回路で表現したときの回路図であり、図１２は図７の複素バンドパスフィルタ１００Ｂをスイッチドキャパシタ回路で表現したときの回路図である。

図１１の基準電圧発生部１００ａにおいて、８ビットのデータＤＩ０−ＤＩ７に応じてそれぞれのビットで、スイッチＳ３ａがオンとなる一方、スイッチＳ３ｂがオフとなる。Ｖ_ｒｅｆｐはｐチャンネルの基準電圧であり、Ｖ_ｒｅｆｍは中間電位の基準電位である。図１１のスイッチドキャパシタ回路では、Ｉ信号電圧Ｖ_ｉｎＩが入力され、Ｉ信号電圧Ｖ_ｏｕｔＩが出力される。また、Ｃ_ＤＩ０−Ｃ_ＤＩ７は合成用キャパシタであり、Ｓ１，Ｓ２は互いにオン・オフが互いに異なるように動作するスイッチドキャパシタ動作用のスイッチである。Ｃ_ｉｎＩは入力されるＩ信号用のカップリングキャパシタであり、Ｃ_ＣＰＩはフィードバック回路のキャパシタである。Ｃ_ｃＩはオペアンプＯＰＡ１の帰還回路のキャパシタであり、Ｃ_ｏｕｔＩは出力信号電圧を決定するためのキャパシタである。以下の式では、各キャパシタの符号を容量値として用いる。

また、図１２の基準電圧発生部１００ｂにおいて、８ビットのデータＤＱ０−ＤＱ７に応じてそれぞれのビットで、スイッチＳ３ａがオンとなる一方、スイッチＳ３ｂがオフとなる。Ｖ_ｒｅｆｐはｐチャンネルの基準電圧であり、Ｖ_ｒｅｆｍ中間電位の基準電位である。図１１のスイッチドキャパシタ回路では、Ｑ信号電圧Ｖ_ＱｎＱが入力され、Ｑ信号電圧Ｖ_ｏｕｔＱが出力される。また、Ｃ_ＤＱ０−Ｃ_ＤＱ７は合成用キャパシタであり、Ｓ１，Ｓ２は互いにオン・オフが互いに異なるように動作するスイッチドキャパシタ動作用のスイッチである。Ｃ_ＱｎＱは入力されるＱ信号用のカップリングキャパシタであり、Ｃ_ＣＰＱはフィードバック回路のキャパシタである。Ｃ_ｃＱはオペアンプＯＰＡ１の帰還回路のキャパシタであり、Ｃ_ｏｕｔＱは出力信号電圧を決定するためのキャパシタである。以下の式では、各キャパシタの符号を容量値として用いる。

ところで、Ｉ回路部とＱ回路部との間で素子パラメータのミスマッチがない理想変調器では、図７において次式が成立する。

［数２５］
Ｃ_ｉｎＩ／Ｃ_ｏｕｔＩ＝Ｃ_ｉｎＱ／Ｃ_ｏｕｔＱ（＝ａ_１） （２６）

［数２６］
Ｃ_ＣＰＩ／Ｃ_ＣＰＱ＝Ｃ_ｏｕｔＩ／Ｃ_ｏｕｔＱ （２８）

実際は製造上の素子パラメータのバラツキで容量の比が上式を満たさないので、それが変調器のＩ回路部とＱ回路部との間の素子パラメータのミスマッチとなり、変調器全体の精度を劣化させて、具体的には、信号対雑音比（ＳＮＲ）を劣化させてしまう。そこで、Ｉ回路部とＱ回路部との間の素子パラメータのミスマッチ（特に、キャパシタの容量のバラツキ）による信号対雑音比（ＳＮＲ）の劣化を軽減するために、第３の実施形態に係る図７の変調器構成の１段目の複素デジタルフィルタ１００Ａに対して次のような動作をさせる（図１３参照。）。図１３は図７の１段目の複素バンドパスフィルタ１００Ａ，１００Ｂにおける容量ミスマッチの影響を軽減するための２つの複素バンドパスフィルタの等価回路を示す回路図であり、図１３において、Ｚ５１，Ｚ５２，Ｚ６１，Ｚ６２，Ｚ７１，Ｚ７２，Ｚ８１，Ｚ８２，Ｚ９１，Ｚ９２，Ｚ１０１，Ｚ１０２はスイッチドキャパシタ回路における容量をクロック信号ＣＬＫ毎に切り換えるための容量性インピーダンス回路である。

（１）乗算器ＡＰ１のキャパシタＣ_ｉｎＩと、乗算器ＡＰ２のキャパシタＣ_ｉｎＱはそれぞれ、Ｉ回路部とＱ回路部に固定する。Ｉ信号Ｉｉｎ及びＱ信号Ｑｉｎをそれぞれ各キャパシタＣ_ｉｎＩ、Ｃ_ｉｎＱを介して入力した後、マルチプレクサＭＵ１−１により交互的に、Ｉ回路部とＱ回路部に伝達する。シミュレーション結果により、キャパシタＣ_ｉｎＩとキャパシタＣ_ｉｎＱのミスマッチの影響が小さいためである。
（２）キャパシタＣ_ｏｕｔＩとキャパシタＣ_ＣＰＩを、それらを挟設するマルチプレクサＭＵ２−５１，ＭＵ２−５２によりクロック信号ＣＬＫに基づいて交互に入れ替える。また、キャパシタＣ_ｏｕｔＱとキャパシタＣ_ＣＰＱをそれらを挟設するマルチプレクサＭＵ２−６１，ＭＵ２−６２によりクロック信号ＣＬＫに基づいて交互に入れ替える。これはキャパシタＣ_ＣＰＩとキャパシタＣ_ＣＰＱの容量ミスマッチ及びキャパシタＣ_ＯＵＴＩとキャパシタＣ_ＯＵＴＱの容量ミスマッチの影響軽減のためである。

なお、図１１又は図１２のスイッチドキャパシタ回路では、出力信号電圧を決定するためのオペアンプの帰還回路のキャパシタＣｏｕｔＩ又はＣｏｕｔＱと、遅延回路ＤＥ１又はＤＥ２から加算器ＳＵ１又はＳＵ２への帰還信号回路のキャパシタＣ_ＣＰＩ又はＣ_ＣＰＱとをクロック信号ＣＬＫに基づいて交互に入れ替えることは、図１３の等価回路では、Ｉ回路部又はＱ回路部において３箇所でインピーダンス回路を切り換えることに対応する。

このように構成して動作させることにより、さらに回路部間の素子パラメータのミスマッチの影響が軽減できる。なお、２段目フィルタのＩ回路部とＱ回路部との間の素子パラメータのミスマッチの影響は小さいので、上記は１段目の複素デジタルフィルタだけに用いる。

なお、第３の実施形態の変形例の要旨については、第２の実施形態等に適用してもよい。

本発明者らは、上述の第３の実施形態に係る回路の有効性を確認するために、下記の３通りの場合について、公知のＭＡＴＬＡＢツールを用いてシミュレーションを行った。
（状態１）Ｉ回路部とＱ回路部の間で素子パラメータのミスマッチがないときの理想変調器の場合（図１５及び図１６において「理想状態」と示す。）。
（状態２）変調器内部にＩ回路部とＱ回路部の間での容量パラメータのミスマッチと、内部３ビットのＤＡ変換器に非線形がある場合（図１５及び図１６において「ＩＱ回路部間の容量ミスマッチ有り」と示す。）。
（状態３）変調器内部のミスマッチは上記（状態２）と同じ条件であるが、第３の実施形態に係る変調器の回路構成を用いる場合。

図１５は実施例１に係る３つの場合における、複素バンドパスΔΣＡＤ変調器のオーバーサンプリングレート（ＯＳＲ）に対する信号対雑音比ＳＮＲを示すグラフであり、図１８は実施例２におけるＩ，Ｑ回路部間のミスマッチを有する容量パラメータを示すテーブルである。図１５から明らかなように、理想的な変調器回路では、信号対雑音比（ＳＮＲ）はオーバーサンプリングレート（ＯＳＲ）の増加に伴い増加する。Ｉ回路部とＱ回路部の間で容量のミスマッチがある場合（図１７）、従来技術の回路では、オーバーサンプリングレート（ＯＳＲ）を増加しても信号対雑音比（ＳＮＲ）が飽和してしまう。一方、本実施形態に係る回路構成では信号対雑音比（ＳＮＲ）が大きくなり、Ｉ回路部とＱ回路部との間での容量のミスマッチの影響が軽減されていることがわかる。

図１６は実施例２に係る３つの場合における、複素バンドパスΔΣＡＤ変調器のオーバーサンプリングレート（ＯＳＲ）に対する信号対雑音比ＳＮＲを示すグラフであり、図１７は実施例１におけるＩ，Ｑ回路部間のミスマッチを有する容量パラメータを示すテーブルである。同様に、実施例２において、ＤＡ変換器は理想的で変調器内複素デジタルフィルタのＩ回路部とＱ回路部との間での容量ミスマッチだけがある場合（図１８）の結果を図１６に示している。図１６から明らかなように、実施例１よりも信号対雑音比（ＳＮＲ）は改善され、特に、本実施形態に係る回路構成では、大幅に信号対雑音比（ＳＮＲ）が改善されていることがわかる。

以上説明したように、本実施形態によれば、携帯電話機、無線ＬＡＮ、ブルーツース（Ｂｌｕｅｔｏｏｔｈ）用の低ＩＦ受信機への応用のための離散時間複素バンドパスΔΣＡＤ変調器の新しい回路構成によれば、従来技術に比較して、アナログのマルチプレクサ回路を追加することで、複素バンドパスフィルタ内のＩ回路部とＱ回路部の間の素子パラメータのミスマッチによる信号対雑音比（ＳＮＲ）の劣化を軽減できる。また、複素変調器のＩ回路部とＱ回路部との間の信号線の交差部分を無くすることができて完全に分離し、回路構成やレイアウト設計がきわめて容易になる。

＜付録１＞
付録１では、複素バンドパスΔΣＡＤ変調器での、Ｉ回路部とＱ回路部の間での素子パラメータのミスマッチによる精度劣化について以下に説明する。

図１４は複素バンドパスΔΣＡＤ変調器におけるＩ，Ｑ回路部間の素子パラメータのミスマッチαによる精度劣化を示すための複素バンドパスΔΣＡＤ変調器のブロック図である。図１４において、複素バンドパスΔΣＡＤ変調器は、２つの加算器ＳＵ１，ＳＵ２と、それぞれ増幅器である２つの乗算器ＡＰ５１，ＡＰ５２と、伝達関数Ｈ（ｚ）を有する複素フィルタＣＦ１と、２つのＡＤ変換器ＡＤＣＩ，ＡＤＣＱと、２つのＤＡ変換器ＤＡＣＩ，ＤＡＣＱとを備えて構成される。ここで、乗算器ＡＰ５１は乗算係数１＋αを有し、乗算器ＡＰ５２は乗算係数１−αを有する。公知の複素信号処理の考え方（例えば、非特許文献１４参照。）を用いてＩ回路部とＱ回路部の間の素子パラメータのミスマッチより、信号対雑音比（ＳＮＲ）が劣化する理由を以下に考察する。図１４で、素子パラメータのミスマッチがない場合（α＝０）は次式の関係式が得られる。

一方、素子パラメータのミスマッチがある場合（α≠０）は次式のようになる。

このとき、イメージ帯域の量子化ノイズ（Ｅｉ−ｊＥｑ）が信号帯域内に回り込んで、信号対雑音比（ＳＮＲ）を劣化させてしまうことがわかる。上式からその伝達関数は次式で表される。

以上詳述したように、本発明に係る複素バンドパスフィルタ、複素バンドパスΔΣＡＤ変調器、ＡＤ変換回路及びデジタル無線受信機によれば、互いに直交する２つの信号の信号線が交差することを防止し、かつ上記２つの信号をそれぞれ処理する２つの処理回路部の素子パラメータのミスマッチによる精度の低下を防止することができる。

本発明の第１の実施形態に係る１次複素バンドパスフィルタの構成を示す回路図である。 図１の１次複素バンドパスフィルタにおいて用いるクロック信号ＣＬＫと選択信号ＳＥＬとの時間的な関係を示すタイミングチャートである。 図１の１次複素バンドパスフィルタにおいて用いるマルチプレクサＭＵ１の詳細構成を示す回路図である。 図１の１次複素バンドパスフィルタにおいて用いるマルチプレクサＭＵ２の詳細構成を示す回路図である。 本発明の第２の実施形態に係る、複素バンドパスΔΣＡＤ変調器７及びデシメーション回路８からなるＡＤ変換回路２０を備えたデジタル無線受信機の構成を示すブロック図である。 図５の１ビット複素バンドパスΔΣＡＤ変調器７の構成を示す回路図である。 本発明の第３の実施形態に係る、マルチビット複素バンドパスΔΣＡＤ変調器７Ａの構成を示す回路図である。 図７のＤＷＡ論理回路ＤＷＡ１の構成を示す回路図である。 図７のＤＷＡ論理回路ＤＷＡ２の構成を示す回路図である。 図７の２つのＤＷＡ論理回路ＤＷＡ１，ＤＷＡ２において用いる２つのクロック信号ＣＬＫ，ＣＬＫ１の時間的な関係を示すタイミングチャートである。 図７の複素バンドパスフィルタ１００Ａをスイッチドキャパシタ回路で表現したときの回路図である。 図７の複素バンドパスフィルタ１００Ｂをスイッチドキャパシタ回路で表現したときの回路図である。 図７の１段目の複素バンドパスフィルタ１００Ａ，１００Ｂにおける容量ミスマッチの影響を軽減するための２つの複素バンドパスフィルタの等価回路を示す回路図である。 複素バンドパスΔΣＡＤ変調器におけるＩ，Ｑ回路部間の素子パラメータのミスマッチαによる精度劣化を示すための複素バンドパスΔΣＡＤ変調器のブロック図である。 実施例１に係る３つの場合における、複素バンドパスΔΣＡＤ変調器のオーバーサンプリングレート（ＯＳＲ）に対する信号対雑音比ＳＮＲを示すグラフである。 実施例２に係る３つの場合における、複素バンドパスΔΣＡＤ変調器のオーバーサンプリングレート（ＯＳＲ）に対する信号対雑音比ＳＮＲを示すグラフである。 実施例１におけるＩ，Ｑ回路部間のミスマッチを有する容量パラメータを示すテーブルである。 実施例２におけるＩ，Ｑ回路部間のミスマッチを有する容量パラメータを示すテーブルである。 第１の従来例に係る１次複素バンドパスフィルタの構成を示す回路図である。 第２の従来例に係る、１ビット２次複素バンドパスフィルタを含む複素バンドパスΔΣＡＤ変調器の構成を示す回路図である。 第３の従来例に係る、マルチビット２次複素バンドパスフィルタを含む複素バンドパスΔΣＡＤ変調器の構成を示す回路図である。

符号の説明

７，７Ａ…複素バンドパスΔΣＡＤ変調器、
１００Ａ，１００Ｂ…複素バンドパスフィルタ、
１０１…Ｉ回路部、
１０２…Ｑ回路部、
ＡＤＣＩ，ＡＤＣＱ…ＡＤ変換器、
ＡＰ１，ＡＰ２，ＡＰ１１，ＡＰ１２，ＡＰ２１，ＡＰ２２，ＡＰ３１，ＡＰ３２，ＡＰ５１，ＡＰ５２…乗算器、
ＢＳ１，ＢＳ２…バレルシフタ、
Ｃ_ＤＩ７，Ｃ_ＤＩ０，Ｃ_ｉｎＩ，Ｃ_ＣＰＩ，Ｃ_ｏｕｔＩ，Ｃ_ｃＩ，Ｃ_ＤＱ７，Ｃ_ＤＱ０，Ｃ_ＱｎＱ，Ｃ_ＣＰＱ，Ｃ_ｏｕｔＱ，Ｃ_ｃＱ…キャパシタ、
ＣＦ１…複素フィルタ、
ＣＬ１，ＣＬ２…演算回路、
ＤＡＣ１，ＤＡＣ２，ＤＡＣ３，ＤＡＣ４，ＤＡＣＩ，ＤＡＣＱ…ＤＡ変換器、
ＤＥ１，ＤＥ２，ＤＥ１１，ＤＥ１２…遅延回路、
ＤＷＡ１．ＤＷＡ２…ＤＷＡ論理回路、
ＥＮ１，ＥＮ２…エンコーダ、
ＦＦ０，ＦＦ１，ＦＦ２…フリップフロップ、
ＩＮ１，ＩＶ２，ＩＮ１１，ＩＮ１２，ＩＮ２１，ＩＮ２２…インバータ、
ＭＵ１，ＭＵ２，ＭＵ１−１，ＭＵ１−２，ＭＵ２−１，ＭＵ２−２，ＭＵ２−１１，ＭＵ２−１２，ＭＵ２−５１，ＭＵ２−５２，ＭＵ２−６１，ＭＵ２−６２，ＭＵ２−７１，ＭＵ２−７２，ＭＵ２−８１，ＭＵ２−８２，ＭＵ２−９１，ＭＵ２−１０１…マルチプレクサ、
ＯＰＡ１，ＯＰＡ２…オペアンプ、
ＳＵ１，ＳＵ２，ＳＵ５１，ＳＵ５２…加算器、
Ｓ１，Ｓ２，Ｓ３ａ，Ｓ３ｂ，ＳＷ１，ＳＷ２，ＳＷ３…スイッチ、
Ｚ５１，Ｚ５２，Ｚ６１，Ｚ６２，Ｚ７１，Ｚ７２，Ｚ８１，Ｚ８２，Ｚ９１，Ｚ９２，Ｚ１０１，Ｚ１０２…インピーダンス回路。

Claims (7)

1. 入力される互いに直交する第１と第２の信号からなる複素信号を、少なくとも１次の複素帯域ろ波処理を第１と第２の回路部とにより実行することにより、互いに直交する第３と第４の信号からなる複素信号を出力する複素バンドパスフィルタにおいて、
   上記第１の回路部は、
   上記第１の信号を第１のマルチプレクサ手段からの出力信号と加算して加算結果の信号を出力する第１の加算手段と、
   上記第１の加算手段からの加算結果の信号を所定の時間期間だけ遅延して出力する第１の遅延手段と、
   上記第１の遅延手段からの出力信号の符号を変更して出力する第１のインバータ手段と、
   互いに異なり交互に発生される第１と第２の時間期間のうち第１の時間期間のとき、上記第１のインバータ手段からの出力信号を選択して上記第１の加算手段に出力する一方、上記第２の時間期間のとき、上記第１の遅延手段からの出力信号を上記第１の加算手段に出力する第１のマルチプレクサ手段と、
   上記第２の回路部は、
   上記第２の信号を第２のマルチプレクサ手段からの出力信号と加算して加算結果の信号を出力する第２の加算手段と、
   上記第２の加算手段からの加算結果の信号を所定の時間期間だけ遅延して出力する第２の遅延手段と、
   上記第２の遅延手段からの出力信号の符号を変更して出力する第２のインバータ手段と、
   上記第１の時間期間のとき、上記第２の遅延手段からの出力信号を上記第２の加算手段に出力する一方、上記第２の時間期間のとき、上記第２のインバータ手段からの出力信号を選択して上記第２の加算手段に出力する第２のマルチプレクサ手段とを備え、
   上記複素バンドパスフィルタは、
   上記第１の時間期間のとき、上記第１の信号を上記第１の加算手段に出力しかつ上記第２の信号を第２の加算手段に出力する一方、上記第２の時間期間のとき、上記第１の信号を上記第２の加算手段に出力しかつ上記第２の信号を第１の加算手段に出力する第３のマルチプレクサ手段と、
   上記第１の時間期間のとき、上記第１の遅延手段からの出力信号を上記第３の信号として出力しかつ上記第２の遅延手段からの出力信号を第４の信号として出力する一方、上記第２の時間期間のとき、上記第１の遅延手段からの出力信号を上記第４の信号として出力しかつ上記第２の遅延手段からの出力信号を第３の信号として出力する第４のマルチプレクサ手段とを備えたことを特徴とする複素バンドパスフィルタ。
2. 請求項１記載の複素バンドパスフィルタにおいて、
   上記複素バンドパスフィルタはオペアンプを備えたスイッチドキャパシタ回路により構成され、
   上記複素バンドパスフィルタは、出力信号電圧を決定するためのオペアンプの帰還回路のキャパシタと、上記第１の遅延手段又は上記第２の遅延手段から上記第１の加算手段又は上記第２の加算手段への帰還信号回路のキャパシタとを、上記第１の時間期間と上記第２の時間期間に応じて交互に入れ替えるように切り換える第５のマルチプレクサ手段をさらに備えたことを特徴とする複素バンドパスフィルタ。
3. 請求項１又は２記載の複素バンドパスフィルタと、
   上記第４のマルチプレクサ手段の前段に設けられ、上記第１の遅延手段からの出力信号と、上記第２の遅延手段からの出力信号とを、互いに直交する第３と第４のデジタル信号からなる複素デジタル信号にそれぞれＡＤ変換する第１と第２のＡＤ変換手段と、
   上記第１のＡＤ変換手段からの第３のデジタル信号をアナログ信号にＤＡ変換して上記第１の加算手段に出力する第１のＤＡ変換手段と、
   上記第２のＡＤ変換手段からの第４のデジタル信号をアナログ信号にＤＡ変換して上記第２の加算手段に出力する第２のＤＡ変換手段とをさらに備えたことを特徴とする複素バンドパスΔΣＡＤ変調器。
4. 請求項３記載の複素バンドパスΔΣＡＤ変調器において、
   上記第１のＡＤ変換手段と上記第１のＤＡ変換手段との間に設けられ、上記第１のＡＤ変換手段からの第３のデジタル信号に対してハイパスエレメントローテーション法を用いて、上記第１のＤＡ変換手段の前段に設けられる複素デジタルフィルタと、上記第１のＤＡ変換手段の後段に設けられる複素アナログフィルタとを実現することにより、上記第１のＤＡ変換手段の非線形性を実質的にノイズシェープする第１の論理回路手段と、
   上記第２のＡＤ変換手段と上記第２のＤＡ変換手段との間に設けられ、上記第２のＡＤ変換手段からの第４のデジタル信号に対してローパスエレメントローテーション法を用いて、上記第２のＤＡ変換手段の前段に設けられる複素デジタルフィルタと、上記第２のＤＡ変換手段の後段に設けられる複素アナログフィルタとを実現することにより、上記第２のＤＡ変換手段の非線形性を実質的にノイズシェープする第２の論理回路手段とをさらに備え、
   マルチビットの複素バンドパスΔΣＡＤ変調処理を実行することを特徴とする複素バンドパスΔΣＡＤ変調器。
5. 上記第１と第２の論理回路手段はそれぞれ、入力されるデジタル信号に対して所定の演算を実行する演算回路と、上記入力されるデジタル信号を上記演算回路により演算されたシフト量だけシフトするバレルシフタとを備えたことを特徴とする請求項４記載の複素バンドパスΔΣＡＤ変調器。
6. 請求項１乃至５のうちのいずれか１つに記載の複素バンドパスΔΣＡＤ変調器と、
   上記複素バンドパスΔΣＡＤ変調器から出力されるデジタル信号に対して所定のデシメーション処理を実行することによりデジタル複素バンドパスフィルタリングを行うデシメーション回路とを備えたことを特徴とするＡＤ変換回路。
7. アナログ無線信号を受信してデジタル信号を出力するデジタル無線受信機において、
   請求項６記載のＡＤ変換回路を備えたことを特徴とするデジタル無線受信機。
   

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