JPH07106974A - Ｄａ変換器 - Google Patents
Ｄａ変換器Info
- Publication number
- JPH07106974A JPH07106974A JP10222593A JP10222593A JPH07106974A JP H07106974 A JPH07106974 A JP H07106974A JP 10222593 A JP10222593 A JP 10222593A JP 10222593 A JP10222593 A JP 10222593A JP H07106974 A JPH07106974 A JP H07106974A
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- JP
- Japan
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- noise
- signal
- analog filter
- filter
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Abstract
(57)【要約】
【目的】 簡易な構成にも拘らずノイズ成分を十分に減
衰させ、かつ、消費電力の増加を抑えたＤＡ変換器を提
供する。 【構成】 ノイズシェーパ２０とアナログフィルタ３０
との間に、カスケード接続した遅延手段４０および加算
手段４２を挿入してある。かかる構成によれば、ノイズ
シェーパ２０の出力端からアナログフィルタ３０の出力
端へ至る回路の伝達関数においてゼロ点を持たせること
ができるので、オーバーサンプリング周波数ｆS の１／
２の周波数ｆN にてノイズ成分をゼロにすることが可能
となる。
衰させ、かつ、消費電力の増加を抑えたＤＡ変換器を提
供する。 【構成】 ノイズシェーパ２０とアナログフィルタ３０
との間に、カスケード接続した遅延手段４０および加算
手段４２を挿入してある。かかる構成によれば、ノイズ
シェーパ２０の出力端からアナログフィルタ３０の出力
端へ至る回路の伝達関数においてゼロ点を持たせること
ができるので、オーバーサンプリング周波数ｆS の１／
２の周波数ｆN にてノイズ成分をゼロにすることが可能
となる。
Description
【０００１】
【産業上の利用分野】本発明は、ＭＯＳ ＬＳＩなどを
用いて形成するのに好適なＤＡ変換器に関するものであ
る。
用いて形成するのに好適なＤＡ変換器に関するものであ
る。
【０００２】
【従来の技術】従来から知られているＤＡ変換器のひと
つとして、図７に示すようなＤＡ変換器が知られてい
る。本図に示すＤＡ変換器は、第１のデジタルコードを
入力して補間を行うことにより、オーバサンプリングさ
れた第２のデジタルコードを出力するデジタルフィルタ
１０と、第２のデジタルコードを入力してノイズ成分を
高域に移すためのノイズシェーピングを施し、第３のデ
ジタルコードを出力するデジタル式ノイズシェーパ２０
（例えば、デジタルΔΣモジュレータを用いる）と、第
３のデジタルコード（もしくは、これをＤＡ変換したア
ナログ信号）を入力するアナログフィルタ３０から成っ
ている。
つとして、図７に示すようなＤＡ変換器が知られてい
る。本図に示すＤＡ変換器は、第１のデジタルコードを
入力して補間を行うことにより、オーバサンプリングさ
れた第２のデジタルコードを出力するデジタルフィルタ
１０と、第２のデジタルコードを入力してノイズ成分を
高域に移すためのノイズシェーピングを施し、第３のデ
ジタルコードを出力するデジタル式ノイズシェーパ２０
（例えば、デジタルΔΣモジュレータを用いる）と、第
３のデジタルコード（もしくは、これをＤＡ変換したア
ナログ信号）を入力するアナログフィルタ３０から成っ
ている。
【０００３】
【発明が解決しようとする課題】上述した従来のＤＡ変
換器では、ノイズシェーパ２０の作用によりノイズ成分
が高域に押しやられるため、本来の信号成分とノイズ成
分の強度分布は図２の（Ａ）に示すようになっている。
すなわち、ノイズシェーパ２０から出力された第３のデ
ジタルコードは図２の（Ａ）に示すようなスペクトル分
布を有しており、この信号をアナログフィルタ３０に入
力すると、図２の（Ｂ）に破線で示すアナログフィルタ
の伝達特性により、ノイズ成分が抑圧されることにな
る。
換器では、ノイズシェーパ２０の作用によりノイズ成分
が高域に押しやられるため、本来の信号成分とノイズ成
分の強度分布は図２の（Ａ）に示すようになっている。
すなわち、ノイズシェーパ２０から出力された第３のデ
ジタルコードは図２の（Ａ）に示すようなスペクトル分
布を有しており、この信号をアナログフィルタ３０に入
力すると、図２の（Ｂ）に破線で示すアナログフィルタ
の伝達特性により、ノイズ成分が抑圧されることにな
る。
【０００４】ここで、ノイズ成分を十分に抑圧するため
には、換言すればノイズ成分のみを十分減衰させるため
には、アナログフィルタに含まれている演算増幅器の個
数を増して次数を高める必要がある。
には、換言すればノイズ成分のみを十分減衰させるため
には、アナログフィルタに含まれている演算増幅器の個
数を増して次数を高める必要がある。
【０００５】しかしながら、演算増幅器の数を増すとい
うことは、製造コストの上昇を招来するのみならず、消
費電力の増加を伴うという欠点がある。
うことは、製造コストの上昇を招来するのみならず、消
費電力の増加を伴うという欠点がある。
【０００６】そこで本発明の目的は上述の点に鑑み、簡
易な構成にも拘らずノイズ成分を十分に減衰させ、か
つ、消費電力の増加をも抑えたＤＡ変換器を提供するこ
とにある。
易な構成にも拘らずノイズ成分を十分に減衰させ、か
つ、消費電力の増加をも抑えたＤＡ変換器を提供するこ
とにある。
【０００７】
【課題を解決するための手段】かかる目的を達成するた
めに、本発明は第１のデジタル信号を入力して補間処理
を施すことによりオーバーサンプリングされた第２のデ
ジタル信号を出力するデジタルフィルタと、前記第２の
デジタル信号を入力してノイズシェーピングされた第３
のデジタル信号を出力するノイズシェーパと、前記ノイ
ズシェーパの後段に接続されたアナログフィルタとを備
えたＤＡ変換器において、前記ノイズシェーパから出力
された第３のデジタル信号を入力し、前記オーバーサン
プリングの周期に同期して遅延させる遅延手段と、前記
遅延手段への入力信号および該遅延手段からの出力信号
を加算する加算手段とを具備し、前記加算手段の出力を
前記アナログフィルタに供給するものである。
めに、本発明は第１のデジタル信号を入力して補間処理
を施すことによりオーバーサンプリングされた第２のデ
ジタル信号を出力するデジタルフィルタと、前記第２の
デジタル信号を入力してノイズシェーピングされた第３
のデジタル信号を出力するノイズシェーパと、前記ノイ
ズシェーパの後段に接続されたアナログフィルタとを備
えたＤＡ変換器において、前記ノイズシェーパから出力
された第３のデジタル信号を入力し、前記オーバーサン
プリングの周期に同期して遅延させる遅延手段と、前記
遅延手段への入力信号および該遅延手段からの出力信号
を加算する加算手段とを具備し、前記加算手段の出力を
前記アナログフィルタに供給するものである。
【０００８】ここで上記遅延手段としては、例えば１ビ
ットのラッチ回路として作用するＤ型フリップフロップ
のほか、シフトレジスタ、デジタルデータを記憶して所
定クロックの後に読み出すＲＡＭ等を用いることができ
る。
ットのラッチ回路として作用するＤ型フリップフロップ
のほか、シフトレジスタ、デジタルデータを記憶して所
定クロックの後に読み出すＲＡＭ等を用いることができ
る。
【０００９】また、上記加算手段においては２以上の信
号を加算してアナログフィルタに供給するが、その一例
として、スイッチトキャパシタで構成されるアナログフ
ィルタの入力側容量を適宜切り換えることにより加算処
理を行うことができる。
号を加算してアナログフィルタに供給するが、その一例
として、スイッチトキャパシタで構成されるアナログフ
ィルタの入力側容量を適宜切り換えることにより加算処
理を行うことができる。
【００１０】なお、ノイズシェーパから出力される第３
のデジタル信号は、１ビットのみならず複数ビットの信
号としてもよい。
のデジタル信号は、１ビットのみならず複数ビットの信
号としてもよい。
【００１１】
【作用】本発明では、ノイズシェーパとアナログフィル
タとの間に、カスケード接続した遅延手段および加算手
段を挿入してある。かかる構成によれば、ノイズシェー
パの出力端からアナログフィルタの出力端へ至る回路の
伝達関数においてゼロ点を持たせることができるので、
図２の（Ｃ）に示すように、オーバーサンプリング周波
数ｆS の１／２の周波数ｆN にてノイズ成分をゼロにす
ることが可能となる。
タとの間に、カスケード接続した遅延手段および加算手
段を挿入してある。かかる構成によれば、ノイズシェー
パの出力端からアナログフィルタの出力端へ至る回路の
伝達関数においてゼロ点を持たせることができるので、
図２の（Ｃ）に示すように、オーバーサンプリング周波
数ｆS の１／２の周波数ｆN にてノイズ成分をゼロにす
ることが可能となる。
【００１２】すなわち、上記伝達関数を表す入力制限関
数Ｈ（ωＴ）
数Ｈ（ωＴ）
【００１３】
【数１】
【００１４】において、ωＴ＝（１＋ｍ）πのときゼロ
点となる。ここで、ωは入力信号の角周波数、Ｔはオー
バーサンプリングされたときの周期、ｍは整数である。
点となる。ここで、ωは入力信号の角周波数、Ｔはオー
バーサンプリングされたときの周期、ｍは整数である。
【００１５】
【実施例】以下、本発明の実施例を詳細に説明する。
【００１６】実施例１ 図１は、本発明の第１の実施例による１ビット型のＤＡ
変換器を示す。本図において、デジタルフィルタ１０，
ノイズシェーパ２０およびアナログフィルタ３０は従来
技術として図７に示した各部と同じものである。すなわ
ち、本発明の第１の実施例では、ノイズシェーパ２０か
ら出力される１ビットの信号（第３のデジタルコード）
に対して１クロックぶんの遅延を施すＤ型フリップフロ
ップ４０と、遅延前の信号と遅延後の信号の加算を行う
加算器４２をアナログフィルタ３０の前段に縦続接続し
てある。
変換器を示す。本図において、デジタルフィルタ１０，
ノイズシェーパ２０およびアナログフィルタ３０は従来
技術として図７に示した各部と同じものである。すなわ
ち、本発明の第１の実施例では、ノイズシェーパ２０か
ら出力される１ビットの信号（第３のデジタルコード）
に対して１クロックぶんの遅延を施すＤ型フリップフロ
ップ４０と、遅延前の信号と遅延後の信号の加算を行う
加算器４２をアナログフィルタ３０の前段に縦続接続し
てある。
【００１７】このような回路を挿入すると、アナログフ
ィルタ３０の伝達関数は入力制限関数Ｈ（ωＴ）として
上記（１）式および図２（Ｃ）に示したとおり、オーバ
ーサンプリング周波数ｆS の１／２の周波数ｆN におい
てゼロ点を持つＳＩＮＣ関数状の入力制限効果を持つこ
とになる。
ィルタ３０の伝達関数は入力制限関数Ｈ（ωＴ）として
上記（１）式および図２（Ｃ）に示したとおり、オーバ
ーサンプリング周波数ｆS の１／２の周波数ｆN におい
てゼロ点を持つＳＩＮＣ関数状の入力制限効果を持つこ
とになる。
【００１８】すなわち上記（１）式の右辺第１項はｅの
指数関数であるための絶対値は１となり、また同式の右
辺第２項はコサイン関数であるため（ωＴ）／２＝（ｎ
＋１／２）・πのときその絶対値はゼロとなる（ここ
で、ｎ＝０，１，２…）。
指数関数であるための絶対値は１となり、また同式の右
辺第２項はコサイン関数であるため（ωＴ）／２＝（ｎ
＋１／２）・πのときその絶対値はゼロとなる（ここ
で、ｎ＝０，１，２…）。
【００１９】従って、
【００２０】
【数２】 ｆ0 ＝（ｎ＋１／２）・ｆS …(2) の周波数ｆ0 にてゼロ点が生じる。図２の（Ｃ）に示し
たｆN は、上記（２）式においてｎ＝０としたときのｆ
0 ＝ｆS ／２＝ｆN である。
たｆN は、上記（２）式においてｎ＝０としたときのｆ
0 ＝ｆS ／２＝ｆN である。
【００２１】図３は、図１に示した加算器４２およびア
ナログフィルタ３０の詳細な回路図である。本図に示し
た２つの入力（入力１および入力２）は、Ｄ型フリップ
フロップ４０によって遅延される前の１ビットデータお
よび遅延された後の１ビットデータである。また、図中
の容量Ｃ1 〜Ｃ4 は等しい値を有している。さらに、丸
印で囲まれた数字１，２はそれぞれ２相のノンオーバー
ラップクロックでＯＮ／ＯＦＦされるスイッチである。
ナログフィルタ３０の詳細な回路図である。本図に示し
た２つの入力（入力１および入力２）は、Ｄ型フリップ
フロップ４０によって遅延される前の１ビットデータお
よび遅延された後の１ビットデータである。また、図中
の容量Ｃ1 〜Ｃ4 は等しい値を有している。さらに、丸
印で囲まれた数字１，２はそれぞれ２相のノンオーバー
ラップクロックでＯＮ／ＯＦＦされるスイッチである。
【００２２】また、入力１は切り換えスイッチＳＷ１お
よびＳＷ２を制御し、入力２は切り換えスイッチＳＷ３
およびＳＷ４を制御している。すなわち、入力１が論理
「１」のときはＳＷ１がＯＮ、同入力１が論理「０」の
ときはＳＷ２がＯＮとなる。他方、入力２が論理「１」
のときはＳＷ３がＯＮ、同入力２が論理「０」のときは
ＳＷ４がＯＮとなる。
よびＳＷ２を制御し、入力２は切り換えスイッチＳＷ３
およびＳＷ４を制御している。すなわち、入力１が論理
「１」のときはＳＷ１がＯＮ、同入力１が論理「０」の
ときはＳＷ２がＯＮとなる。他方、入力２が論理「１」
のときはＳＷ３がＯＮ、同入力２が論理「０」のときは
ＳＷ４がＯＮとなる。
【００２３】従って、入力１および入力２が論理「１」
のときは、基準電位によって容量Ｃ1 およびＣ3 に充電
された電荷が加算入力される。これとは逆に、入力１お
よび入力２が論理「０」のときは、基準電位によって容
量Ｃ2 およびＣ4 に充電された電荷が減算入力される。
のときは、基準電位によって容量Ｃ1 およびＣ3 に充電
された電荷が加算入力される。これとは逆に、入力１お
よび入力２が論理「０」のときは、基準電位によって容
量Ｃ2 およびＣ4 に充電された電荷が減算入力される。
【００２４】かくして、演算増幅器ＯＰおよび容量Ｃ
5 ，Ｃ6 と共に、１次のローパスフィルタが構成され
る。
5 ，Ｃ6 と共に、１次のローパスフィルタが構成され
る。
【００２５】なお、図３に示したスイッチトキャパシタ
回路に第３のデジタルコードとして無入力時のアイドル
パターン「１」「０」「１」「０」…が与えられた場合
には、上述した入力１および入力２によりローパスフィ
ルタへの入力が相殺されることから、全くノイズのない
アナログ出力が得られる。
回路に第３のデジタルコードとして無入力時のアイドル
パターン「１」「０」「１」「０」…が与えられた場合
には、上述した入力１および入力２によりローパスフィ
ルタへの入力が相殺されることから、全くノイズのない
アナログ出力が得られる。
【００２６】実施例２ 上述した第１の実施例では、ノイズシェーパ２０から出
力される１ビットデータを１クロックぶんだけ遅延させ
る構成としたが、図４に示す如くＮ個のＤ型フリップフ
ロップ５０−１〜５０−Ｎを縦続接続してシフトレジス
タ（デジタルフィルタ１０の出力タイミングに同期させ
る）と同様の遅延特性を持たせることにより、より大き
な入力制限効果を持たせることができる。このことによ
り、図２の（Ｃ）に示したノイズ減衰効果を、より顕著
なものとすることができる。
力される１ビットデータを１クロックぶんだけ遅延させ
る構成としたが、図４に示す如くＮ個のＤ型フリップフ
ロップ５０−１〜５０−Ｎを縦続接続してシフトレジス
タ（デジタルフィルタ１０の出力タイミングに同期させ
る）と同様の遅延特性を持たせることにより、より大き
な入力制限効果を持たせることができる。このことによ
り、図２の（Ｃ）に示したノイズ減衰効果を、より顕著
なものとすることができる。
【００２７】なお、図４に示した加算器５２およびアナ
ログフィルタ３０については、図３に示したスイッチト
キャパシタ回路に限定されるものではない。
ログフィルタ３０については、図３に示したスイッチト
キャパシタ回路に限定されるものではない。
【００２８】実施例３ 図５は、第３の実施例を示す。本実施例は第１の実施例
（図１参照）と異なり、Ｄ型フリップフロップ６０を用
いて遅延する前と、遅延した後のデータをそれぞれ異な
ったゲインの増幅器６２，６４で増幅することにより、
アナログスイッチ３０に入力する信号に重み付けを行っ
ている。
（図１参照）と異なり、Ｄ型フリップフロップ６０を用
いて遅延する前と、遅延した後のデータをそれぞれ異な
ったゲインの増幅器６２，６４で増幅することにより、
アナログスイッチ３０に入力する信号に重み付けを行っ
ている。
【００２９】なお、図３に示した容量Ｃ1 〜Ｃ4 の値を
変化させることにより、図５と同様の機能を果たすこと
も可能である。
変化させることにより、図５と同様の機能を果たすこと
も可能である。
【００３０】実施例４ 上述した実施例１〜実施例３においては、ノイズシェー
パ２０から１ビットのデジタル信号が出力される場合に
ついて説明してきたが、図６に示す如く、Ｎビットの信
号についても同様に、１クロックぶんの遅延を与えるこ
とにより、アナログフィルタに上記入力制限効果を持た
せることが可能となる。
パ２０から１ビットのデジタル信号が出力される場合に
ついて説明してきたが、図６に示す如く、Ｎビットの信
号についても同様に、１クロックぶんの遅延を与えるこ
とにより、アナログフィルタに上記入力制限効果を持た
せることが可能となる。
【００３１】また、図６においては１個の遅延回路７０
を示してあるが、図４に示す如く多段縦続とすることも
可能である。
を示してあるが、図４に示す如く多段縦続とすることも
可能である。
【００３２】
【発明の効果】以上説明したとおり本発明によれば、ノ
イズシェーピングしたオーバーサンプルデータをアナロ
グ化する際に、遅延手段を用いることにより、異なった
時刻のデータを同時に入力する構成としてあるので、ア
ナログフィルタにＳＩＮＣ関数状の入力制限効果を持た
せ、これにより、アナログフィルタの次数を増やすこと
なくノイズ除去効果を格段に高めることができる。
イズシェーピングしたオーバーサンプルデータをアナロ
グ化する際に、遅延手段を用いることにより、異なった
時刻のデータを同時に入力する構成としてあるので、ア
ナログフィルタにＳＩＮＣ関数状の入力制限効果を持た
せ、これにより、アナログフィルタの次数を増やすこと
なくノイズ除去効果を格段に高めることができる。
【図１】本発明の第１の実施例を示すブロック図であ
る。
る。
【図２】従来技術と本実施例との差異を示した線図であ
る。
る。
【図３】スイッチトキャパシタを用いたアナログフィル
タの一例を示す図である。
タの一例を示す図である。
【図４】本発明の第２の実施例を示すブロック図であ
る。
る。
【図５】本発明の第３の実施例を示すブロック図であ
る。
る。
【図６】本発明の第４の実施例を示すブロック図であ
る。
る。
【図７】従来から知られているＤＡ変換器を示すブロッ
ク図である。
ク図である。
１０ デジタルフィルタ ２０ ノイズシェーパ ３０ アナログフィルタ ４０ Ｄ型フリップフロップ（１ビット遅延） ４２ 加算器 ｆS オーバーサンプリング周波数（ｆN ＝ｆS ／２）
Claims (1)
- 【請求項１】 第１のデジタル信号を入力して補間処理
を施すことによりオーバーサンプリングされた第２のデ
ジタル信号を出力するデジタルフィルタと、前記第２の
デジタル信号を入力してノイズシェーピングされた第３
のデジタル信号を出力するノイズシェーパと、前記ノイ
ズシェーパの後段に接続されたアナログフィルタとを備
えたＤＡ変換器において、 前記ノイズシェーパから出力された第３のデジタル信号
を入力し、前記オーバーサンプリングの周期に同期して
遅延させる遅延手段と、 前記遅延手段への入力信号および該遅延手段からの出力
信号を加算する加算手段とを具備し、 前記加算手段の出力を前記アナログフィルタに供給する
ことを特徴とするＤＡ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10222593A JPH07106974A (ja) | 1993-04-28 | 1993-04-28 | Ｄａ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10222593A JPH07106974A (ja) | 1993-04-28 | 1993-04-28 | Ｄａ変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07106974A true JPH07106974A (ja) | 1995-04-21 |
Family
ID=14321721
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10222593A Pending JPH07106974A (ja) | 1993-04-28 | 1993-04-28 | Ｄａ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07106974A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5610606A (en) * | 1993-07-21 | 1997-03-11 | Kabushiki Kaisha Toshiba | 1-bit D/A conversion circuit |
| JP2008245066A (ja) * | 2007-03-28 | 2008-10-09 | New Japan Radio Co Ltd | Ｄａ変換システム |
| JP2011166304A (ja) * | 2010-02-05 | 2011-08-25 | Asahi Kasei Electronics Co Ltd | ディジタルアナログ変換器 |
| WO2016017056A1 (ja) * | 2014-07-29 | 2016-02-04 | ソニー株式会社 | 信号処理装置および信号処理方法 |
| KR101863863B1 (ko) * | 2018-02-02 | 2018-06-01 | 주식회사 경동 | 무기계 융복합 콜로이드를 이용한 기능성 원단의 제조 방법 |
-
1993
- 1993-04-28 JP JP10222593A patent/JPH07106974A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5610606A (en) * | 1993-07-21 | 1997-03-11 | Kabushiki Kaisha Toshiba | 1-bit D/A conversion circuit |
| JP2008245066A (ja) * | 2007-03-28 | 2008-10-09 | New Japan Radio Co Ltd | Ｄａ変換システム |
| JP2011166304A (ja) * | 2010-02-05 | 2011-08-25 | Asahi Kasei Electronics Co Ltd | ディジタルアナログ変換器 |
| WO2016017056A1 (ja) * | 2014-07-29 | 2016-02-04 | ソニー株式会社 | 信号処理装置および信号処理方法 |
| KR101863863B1 (ko) * | 2018-02-02 | 2018-06-01 | 주식회사 경동 | 무기계 융복합 콜로이드를 이용한 기능성 원단의 제조 방법 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20010907 |