JP3036045B2 - Ｄ／ａ変換装置 - Google Patents
Ｄ／ａ変換装置Info
- Publication number
- JP3036045B2 JP3036045B2 JP2285810A JP28581090A JP3036045B2 JP 3036045 B2 JP3036045 B2 JP 3036045B2 JP 2285810 A JP2285810 A JP 2285810A JP 28581090 A JP28581090 A JP 28581090A JP 3036045 B2 JP3036045 B2 JP 3036045B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- analog
- noise shaping
- signal
- noise
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、D/A変換装置に関し、特に、例えばノイズ
シェーピング処理された信号をアナログ化して出力する
D/A変換装置に関する。
シェーピング処理された信号をアナログ化して出力する
D/A変換装置に関する。
本発明は、入力信号をノイズシェーピング処理した後
にアナログ化して出力するD/A変換装置において、ノイ
ズシェーピング回路の動作周期の奇数倍の遅延時間を有
する遅延回路と、ノイズシェーピング処理された信号を
アナログ化して出力するアナログ化回路とを有し、この
アナログ化回路からのアナログ化出力と、遅延回路によ
り遅延されたアナログ化信号とを加算して出力すること
により、可聴帯域外のノイズレベルを低減して後段のア
ナログLPFの負担を軽減し、量子化ノイズを低減するも
のである。
にアナログ化して出力するD/A変換装置において、ノイ
ズシェーピング回路の動作周期の奇数倍の遅延時間を有
する遅延回路と、ノイズシェーピング処理された信号を
アナログ化して出力するアナログ化回路とを有し、この
アナログ化回路からのアナログ化出力と、遅延回路によ
り遅延されたアナログ化信号とを加算して出力すること
により、可聴帯域外のノイズレベルを低減して後段のア
ナログLPFの負担を軽減し、量子化ノイズを低減するも
のである。
近年において、オーディオ機器等で用いられる高精度
のD/A変換方式として、オーバーサンプリング型１ビッ
トD/A変換方式が注目されている。この方式のD/A変換装
置の基本構成を第８図に示す。
のD/A変換方式として、オーバーサンプリング型１ビッ
トD/A変換方式が注目されている。この方式のD/A変換装
置の基本構成を第８図に示す。
この第８図において、入力端子101に供給されたデジ
タル信号は、オーバーサンプリング処理を行うデジタル
フィルタ102にて適当な倍率の周波数でオーバーサンプ
リングされた後、ノイズシェーピング回路103に送られ
ている。このノイズシェーピング回路103では、入力デ
ジタル信号を数ビット（現状では１〜５ビット）程度に
再量子化する際のノイズ（量子化誤差）をフィードバッ
クすることで、ノイズを可聴帯域外の高域側にシフトし
て低域側が抑圧されたノイズスペクトル分布を得てい
る。ノイズシェーピング回路103から出力された数ビッ
トのデータは、PWM回路等を用いた１ビットD/A変換器10
4で１ビット波形に変換され、出力端子105から取り出さ
れる。出力端子105からの出力信号は、ローパスフィル
タ（LPF）106に送られてサンプリング周波数成分が除去
されて連続的なアナログ波形信号となって出力端子107
から取り出されるようになっている。
タル信号は、オーバーサンプリング処理を行うデジタル
フィルタ102にて適当な倍率の周波数でオーバーサンプ
リングされた後、ノイズシェーピング回路103に送られ
ている。このノイズシェーピング回路103では、入力デ
ジタル信号を数ビット（現状では１〜５ビット）程度に
再量子化する際のノイズ（量子化誤差）をフィードバッ
クすることで、ノイズを可聴帯域外の高域側にシフトし
て低域側が抑圧されたノイズスペクトル分布を得てい
る。ノイズシェーピング回路103から出力された数ビッ
トのデータは、PWM回路等を用いた１ビットD/A変換器10
4で１ビット波形に変換され、出力端子105から取り出さ
れる。出力端子105からの出力信号は、ローパスフィル
タ（LPF）106に送られてサンプリング周波数成分が除去
されて連続的なアナログ波形信号となって出力端子107
から取り出されるようになっている。
ところで、このような１ビットD/A変換方式におい
て、ノイズシェーピング回路103でのノイズシェーピン
グ演算を行っているために、可聴帯域外での量子化ノイ
ズが増加し、LPF106の負担が増加するという欠点があ
る。
て、ノイズシェーピング回路103でのノイズシェーピン
グ演算を行っているために、可聴帯域外での量子化ノイ
ズが増加し、LPF106の負担が増加するという欠点があ
る。
すなわち、一般に１次のノイズシェーピング処理を行
った場合のノイズ特性N0（ｆ）は、 N0（ｆ）＝2Nsin（ｆπ/FNS） … であり、そのスペクトルは第９図に示すようになる。上
記式中のＮはノイズシェーピングを行わない場合のノ
イズレベル、FNSはノイズシェーピングの動作周波数で
ある。例えば、入力デジタル信号のサンプリング周波数
をfsとし、デジタルフィルタ102でｎ倍のオーバーサン
プリングが施されるものとすれば、動作周波数FNSはnfs
となる。通常サンプリング周波数fsは可聴帯域周波数の
２倍以上に設定されるから、動作周波数FNSは可聴帯域
周波数の2n倍以上となる。ここで、上記式及び第９図
から明らかなように、周波数が高くなるほどノイズは増
加し、動作周波数FNSの1/2の周波数でピークとなる。こ
のピークとなる周波数FNS/2は可聴帯域のｎ倍以上であ
り、LPF106によって除去されるものであるが、ピークレ
ベルが高いとLPF106で大きな減衰が必要とされ、高次の
アナログLPFが必要となる。このため、回路規模が増加
し、コストアップを招くことにもなる。このときのノイ
ズ増加量は、ノイズシェーピングを行わない場合と比べ
て3dBである。
った場合のノイズ特性N0（ｆ）は、 N0（ｆ）＝2Nsin（ｆπ/FNS） … であり、そのスペクトルは第９図に示すようになる。上
記式中のＮはノイズシェーピングを行わない場合のノ
イズレベル、FNSはノイズシェーピングの動作周波数で
ある。例えば、入力デジタル信号のサンプリング周波数
をfsとし、デジタルフィルタ102でｎ倍のオーバーサン
プリングが施されるものとすれば、動作周波数FNSはnfs
となる。通常サンプリング周波数fsは可聴帯域周波数の
２倍以上に設定されるから、動作周波数FNSは可聴帯域
周波数の2n倍以上となる。ここで、上記式及び第９図
から明らかなように、周波数が高くなるほどノイズは増
加し、動作周波数FNSの1/2の周波数でピークとなる。こ
のピークとなる周波数FNS/2は可聴帯域のｎ倍以上であ
り、LPF106によって除去されるものであるが、ピークレ
ベルが高いとLPF106で大きな減衰が必要とされ、高次の
アナログLPFが必要となる。このため、回路規模が増加
し、コストアップを招くことにもなる。このときのノイ
ズ増加量は、ノイズシェーピングを行わない場合と比べ
て3dBである。
なお、１ビットD/A変換器104の代わりに、２ビット以
上の多ビット相当波形に変換するD/A変換器を用いる場
合でも、ノイズシェーピングにより同様の問題が生ず
る。また、多ビットD/A変換を行う場合には、微分非直
線歪み、グリッチ等の問題を解決する必要がある。
上の多ビット相当波形に変換するD/A変換器を用いる場
合でも、ノイズシェーピングにより同様の問題が生ず
る。また、多ビットD/A変換を行う場合には、微分非直
線歪み、グリッチ等の問題を解決する必要がある。
本発明はこのような点に鑑みてなされたものであり、
ノイズシェーピングを施すことによる可聴帯域外のノイ
ズレベルの大幅な増加を抑え、アナログLPFの負担を軽
減して、比較的簡素で安価なLPFでも有効に高域減衰を
行って出力アナログ信号のノイズの低減が行えるような
D/A変換装置の提供を目的とする。
ノイズシェーピングを施すことによる可聴帯域外のノイ
ズレベルの大幅な増加を抑え、アナログLPFの負担を軽
減して、比較的簡素で安価なLPFでも有効に高域減衰を
行って出力アナログ信号のノイズの低減が行えるような
D/A変換装置の提供を目的とする。
本発明に係るD/A変換装置は、入力されたデジタル信
号に対してノイズシェーピング処理を施すノイズシェー
ピング回路と、上記ノイズシェーピング回路の動作周期
の奇数倍の遅延時間を有する遅延回路と、上記ノイズシ
ェーピング回路からのデジタル出力信号をアナログ信号
に変換するアナログ化回路と、上記アナログ化回路から
のアナログ出力を上記遅延回路に入力し、上記遅延回路
にて遅延されたアナログ信号と上記アナログ化回路から
のアナログ出力とを加算する加算器とを有してなること
により、上述の課題を解決する。
号に対してノイズシェーピング処理を施すノイズシェー
ピング回路と、上記ノイズシェーピング回路の動作周期
の奇数倍の遅延時間を有する遅延回路と、上記ノイズシ
ェーピング回路からのデジタル出力信号をアナログ信号
に変換するアナログ化回路と、上記アナログ化回路から
のアナログ出力を上記遅延回路に入力し、上記遅延回路
にて遅延されたアナログ信号と上記アナログ化回路から
のアナログ出力とを加算する加算器とを有してなること
により、上述の課題を解決する。
また、本発明に係るD/A変換装置は、入力されたデジ
タル信号に対してノイズシェーピング処理を施すノイズ
シェーピング回路と、上記ノイズシェーピング回路の動
作周期の奇数倍の遅延時間を有する遅延回路と、上記ノ
イズシェーピング回路からのデジタル出力信号を上記遅
延回路に入力し、上記遅延回路にて遅延されたデジタル
信号をアナログ信号に変換する第１のアナログ化回路
と、上記ノイズシェーピング回路からのデジタル出力信
号をアナログ信号に変換する第２のアナログ化回路と、
上記第１のアナログ化回路からのアナログ出力と、上記
第２のアナログ化回路からのアナログ出力とを加算する
加算器とを有してなることにより、上述の課題を解決す
る。
タル信号に対してノイズシェーピング処理を施すノイズ
シェーピング回路と、上記ノイズシェーピング回路の動
作周期の奇数倍の遅延時間を有する遅延回路と、上記ノ
イズシェーピング回路からのデジタル出力信号を上記遅
延回路に入力し、上記遅延回路にて遅延されたデジタル
信号をアナログ信号に変換する第１のアナログ化回路
と、上記ノイズシェーピング回路からのデジタル出力信
号をアナログ信号に変換する第２のアナログ化回路と、
上記第１のアナログ化回路からのアナログ出力と、上記
第２のアナログ化回路からのアナログ出力とを加算する
加算器とを有してなることにより、上述の課題を解決す
る。
遅延出力との加算を行うことで、ノイズシェーピング
後のノイズスペクトルのピーク部分のレベルを低下させ
るような特性が得られ、総合ノイズ特性のノイズレベル
を低下させてアナログLPFの負担を軽減することができ
る。
後のノイズスペクトルのピーク部分のレベルを低下させ
るような特性が得られ、総合ノイズ特性のノイズレベル
を低下させてアナログLPFの負担を軽減することができ
る。
第１図は本発明に係るD/A変換装置の第１の実施例を
示すブロック回路図である。
示すブロック回路図である。
この第１図に示すD/A変換装置において、入力端子11
に供給されたサンプリング周波数fsのデジタル信号は、
オーバーサンプリング処理を行うデジタルフィルタ12に
て例えばn1倍の周波数n1fsでオーバーサンプリング処理
される。例えば８倍オーバーサンプリング処理を行うこ
とにより8fsのサンプリング周波数のデジタル信号が得
られるが、D/A変換装置としてIC化する場合等に、先に
８倍オーバーサンプリング処理が施された周波数8fsの
デジタル信号をICに送って、IC内のデジタルフィルタで
さらにn2倍（例えばn2＝８）オーバーサンプリング処理
することで、nfs（ｎ＝n1×n2、この場合はｎ＝64）の
サンプリング周波数のデジタル信号を得るようにしても
よい。このオーバーサンプリング処理が施されたデジタ
ルフィルタ12からの出力信号は、ノイズシェーピング回
路13に送られてノイズシェーピング処理が施される。こ
のノイズシェーピング回路13では、入力デジタル信号を
数ビット（例えば１〜５ビット）程度に再量子化しこの
再量子化の際のノイズ（量子化誤差）をフィードバック
することで、前記第９図に示したように、ノイズを可聴
帯域外の高域側にシフトして低域側の可聴帯域のノイズ
レベルを低減するようにしている。このノイズシェーピ
ング回路13の動作周波数FNSは上記オーバーサンプリン
グ後のサンプリング周波数nfsとなっている。ノイズシ
ェーピング回路13から出力された数ビットのデータは、
PWM回路等を用いた１ビットD/A変換器14で１ビット波形
に変換される。この１ビットD/A変換器14からの出力信
号は、遅延回路15及び加算器16にそれぞれ送られてお
り、遅延回路15からの出力信号が加算器16に送られてい
る。遅延回路15は、上記ノイズシェーピング回路13の動
作周期（1/FNS）の奇数倍（例えば１倍）の遅延時間τ
（例えばτ＝1/FNS）を有している。従ってD/A変換器14
からの出力信号は、遅延回路15により時間τだけ遅延さ
れて加算器16に送られ、この加算器16においてD/A変換
器14からの出力信号と加算される。加算器16からの加算
出力信号は、1/2減衰器17で1/2倍され、出力端子18を介
して取り出される。
に供給されたサンプリング周波数fsのデジタル信号は、
オーバーサンプリング処理を行うデジタルフィルタ12に
て例えばn1倍の周波数n1fsでオーバーサンプリング処理
される。例えば８倍オーバーサンプリング処理を行うこ
とにより8fsのサンプリング周波数のデジタル信号が得
られるが、D/A変換装置としてIC化する場合等に、先に
８倍オーバーサンプリング処理が施された周波数8fsの
デジタル信号をICに送って、IC内のデジタルフィルタで
さらにn2倍（例えばn2＝８）オーバーサンプリング処理
することで、nfs（ｎ＝n1×n2、この場合はｎ＝64）の
サンプリング周波数のデジタル信号を得るようにしても
よい。このオーバーサンプリング処理が施されたデジタ
ルフィルタ12からの出力信号は、ノイズシェーピング回
路13に送られてノイズシェーピング処理が施される。こ
のノイズシェーピング回路13では、入力デジタル信号を
数ビット（例えば１〜５ビット）程度に再量子化しこの
再量子化の際のノイズ（量子化誤差）をフィードバック
することで、前記第９図に示したように、ノイズを可聴
帯域外の高域側にシフトして低域側の可聴帯域のノイズ
レベルを低減するようにしている。このノイズシェーピ
ング回路13の動作周波数FNSは上記オーバーサンプリン
グ後のサンプリング周波数nfsとなっている。ノイズシ
ェーピング回路13から出力された数ビットのデータは、
PWM回路等を用いた１ビットD/A変換器14で１ビット波形
に変換される。この１ビットD/A変換器14からの出力信
号は、遅延回路15及び加算器16にそれぞれ送られてお
り、遅延回路15からの出力信号が加算器16に送られてい
る。遅延回路15は、上記ノイズシェーピング回路13の動
作周期（1/FNS）の奇数倍（例えば１倍）の遅延時間τ
（例えばτ＝1/FNS）を有している。従ってD/A変換器14
からの出力信号は、遅延回路15により時間τだけ遅延さ
れて加算器16に送られ、この加算器16においてD/A変換
器14からの出力信号と加算される。加算器16からの加算
出力信号は、1/2減衰器17で1/2倍され、出力端子18を介
して取り出される。
なお、出力端子18からの出力信号は、アナログのロー
パスフィルタ（LPF）19に送られて可聴周波数帯域が取
り出されると共にサンプリング周波数成分が除去され、
連続的なアナログ波形信号となって出力端子20から取り
出されるようになっている。
パスフィルタ（LPF）19に送られて可聴周波数帯域が取
り出されると共にサンプリング周波数成分が除去され、
連続的なアナログ波形信号となって出力端子20から取り
出されるようになっている。
このような構成において、１ビットD/A変換器14より
も後段側の遅延回路15、加算器16及び減衰器17から成る
部分の伝達特性H1（ｆ）は、上記遅延時間τ＝1/FNSと
して、 H1（ｆ）＝cos（ｆπ/FNS） … となり、第２図に示すように周波数FNS/2の位置でディ
ップが生じている。従って、前記式及び第９図におい
て説明したノイズシェーピング回路13でのノイズ特性
と、上記式及び第２図に示す伝達特性とを総合した総
合ノイズ特性N1（ｆ）は、 N1（ｆ）＝H1（ｆ）・N0（ｆ） ＝Nsin（2fπ/FNS） … となり、第３図に示すようなスペクトルが得られる。こ
の第３図から明らかなように、ノイズレベルが大きく減
少するため、後段のアナログLPF20の負担が軽くなっ
て、比較的低次のLPFで済むため、コストダウンが図れ
るようになる。この場合のノイズの改善量は6dBであ
る。また、可聴帯域外の高周波数成分が抑制されること
から、不要輻射が低減されるという効果もある。
も後段側の遅延回路15、加算器16及び減衰器17から成る
部分の伝達特性H1（ｆ）は、上記遅延時間τ＝1/FNSと
して、 H1（ｆ）＝cos（ｆπ/FNS） … となり、第２図に示すように周波数FNS/2の位置でディ
ップが生じている。従って、前記式及び第９図におい
て説明したノイズシェーピング回路13でのノイズ特性
と、上記式及び第２図に示す伝達特性とを総合した総
合ノイズ特性N1（ｆ）は、 N1（ｆ）＝H1（ｆ）・N0（ｆ） ＝Nsin（2fπ/FNS） … となり、第３図に示すようなスペクトルが得られる。こ
の第３図から明らかなように、ノイズレベルが大きく減
少するため、後段のアナログLPF20の負担が軽くなっ
て、比較的低次のLPFで済むため、コストダウンが図れ
るようになる。この場合のノイズの改善量は6dBであ
る。また、可聴帯域外の高周波数成分が抑制されること
から、不要輻射が低減されるという効果もある。
なお、上記１ビットD/A変換器14の具体例としては、
パルス幅変調（PWM）回路やスイッチドキャパシタ回路
等が挙げられる。
パルス幅変調（PWM）回路やスイッチドキャパシタ回路
等が挙げられる。
次に第４図は、本発明の第２の実施例として、２個の
１ビットD/A変換器（具体的にはPWM回路21、22）を用い
た例を示している。すなわち、ノイズシェーピング回路
13からの出力信号を、一方のPWM回路21に送ると共に、
遅延時間τの遅延回路23を介して他方のPWM回路22に送
っており、これらの各PWM回路21、22からの出力を、加
算器16で加算している。他の構成は上述した第１図に示
す第１の実施例と同様であるため、対応する部分に同じ
指示符号を付して説明を省略する。なお、遅延回路23の
位置とPWM回路22の位置とを入れ換えてもよく、また、
各PWM回路21、22の代わりに、いわゆるスイッチドキャ
パシタ回路を用いるようにしてもよい。
１ビットD/A変換器（具体的にはPWM回路21、22）を用い
た例を示している。すなわち、ノイズシェーピング回路
13からの出力信号を、一方のPWM回路21に送ると共に、
遅延時間τの遅延回路23を介して他方のPWM回路22に送
っており、これらの各PWM回路21、22からの出力を、加
算器16で加算している。他の構成は上述した第１図に示
す第１の実施例と同様であるため、対応する部分に同じ
指示符号を付して説明を省略する。なお、遅延回路23の
位置とPWM回路22の位置とを入れ換えてもよく、また、
各PWM回路21、22の代わりに、いわゆるスイッチドキャ
パシタ回路を用いるようにしてもよい。
この第２の実施例は、上記第１の実施例と全く同じ総
合ノイズ特性を有し、同様の効果が得られる。回路構成
上では、１ビットD/A変換器（PWM回路等）が上記第１の
実施例では１個で済むのに対して第２の実施例では２個
必要となるが、遅延回路23の動作クロック周波数がFNS
でよい。第１の実施例では、遅延回路15の動作クロック
は、PWM回路等の１ビットD/A変換器14の動作クロック
（変調クロック、あるいはマスタークロック）とする必
要がある。これは、第２の実施例の遅延回路23の位置と
PWM回路22の位置とを入れ換えた場合も同様である。
合ノイズ特性を有し、同様の効果が得られる。回路構成
上では、１ビットD/A変換器（PWM回路等）が上記第１の
実施例では１個で済むのに対して第２の実施例では２個
必要となるが、遅延回路23の動作クロック周波数がFNS
でよい。第１の実施例では、遅延回路15の動作クロック
は、PWM回路等の１ビットD/A変換器14の動作クロック
（変調クロック、あるいはマスタークロック）とする必
要がある。これは、第２の実施例の遅延回路23の位置と
PWM回路22の位置とを入れ換えた場合も同様である。
以上の実施例においては、１次のノイズシェーピング
を行う場合の例について説明したが、ノイズシェーピン
グの次数が２以上であっても、ノイズのピークの周波数
位置はFNS/2であるから、同様の改善効果が得られる。
また、遅延回路23の遅延時間τは、一般に上記ノイズシ
ェーピング回路13の動作周期の奇数倍、すなわち、 τ＝（2n＋１）/FNS … ただし、ｎ＝0,1,2,… とすることができ、伝達特性のディップは同様にFNS/2
のところにできる。
を行う場合の例について説明したが、ノイズシェーピン
グの次数が２以上であっても、ノイズのピークの周波数
位置はFNS/2であるから、同様の改善効果が得られる。
また、遅延回路23の遅延時間τは、一般に上記ノイズシ
ェーピング回路13の動作周期の奇数倍、すなわち、 τ＝（2n＋１）/FNS … ただし、ｎ＝0,1,2,… とすることができ、伝達特性のディップは同様にFNS/2
のところにできる。
次に、第４図のPWM部をもう一組用いて遅延時間２τ
の遅延回路と組み合わせることにより、第５図に示すよ
うな第３の実施例を得ることができる。
の遅延回路と組み合わせることにより、第５図に示すよ
うな第３の実施例を得ることができる。
この第５図に示す本発明の第３の実施例においては、
上述した第４図のPWM回路21、22、遅延回路23及び加算
器16から成る回路部を２組（回路部31及び32）用い、ノ
イズシェーピング回路13からの出力信号を、一方の回路
部31に送ると共に、遅延時間２τの遅延回路33を介して
他方の回路部32に送っており、これらの各回路部31、32
からの出力を、加算器34で加算している。加算器34から
の加算出力信号は、1/4減衰器35で1/4倍され、出力端子
36を介して取り出される。
上述した第４図のPWM回路21、22、遅延回路23及び加算
器16から成る回路部を２組（回路部31及び32）用い、ノ
イズシェーピング回路13からの出力信号を、一方の回路
部31に送ると共に、遅延時間２τの遅延回路33を介して
他方の回路部32に送っており、これらの各回路部31、32
からの出力を、加算器34で加算している。加算器34から
の加算出力信号は、1/4減衰器35で1/4倍され、出力端子
36を介して取り出される。
また、出力端子36からの出力信号は、アナログのロー
パスフィルタ（LPF）37に送られて可聴周波数帯域が取
り出されると共にサンプリング周波数成分が除去され、
連続的なアナログ波形信号となって出力端子38から取り
出されるようになっている。
パスフィルタ（LPF）37に送られて可聴周波数帯域が取
り出されると共にサンプリング周波数成分が除去され、
連続的なアナログ波形信号となって出力端子38から取り
出されるようになっている。
このような第２の実施例の構成における回路部31、3
2、遅延素子33、加算回路34及び減衰器35より成る部分
の伝達特性H2（ｆ）は、 H2（ｆ）＝cos（2fπ/FNS）・H1（ｆ） ＝cos（2fπ/FNS）・cos（ｆπ/FNS） … となる。この周波数を第６図に示しており、周波数FNS/
4,FNS/2,3FNS/4の各位置にディップが生じている。従っ
て、前記式及び第９図において説明したノイズシェー
ピング回路13でのノイズ特性と、上記式及び第６図に
示す伝達特性とを総合した総合ノイズ特性N2（ｆ）は、 N2（ｆ）＝H2（ｆ）・N0（ｆ） ＝Nsin（4fπ/FNS）/2… となり、第７図に示すようなスペクトルが得られる。こ
の第３の実施例の場合には、ノイズレベルがさらに6dB
減少しており、後段のアナログLPF37の負担がさらに軽
くなって、より低次のLPFで済むため、さらにコストダ
ウンが図れるようになる。
2、遅延素子33、加算回路34及び減衰器35より成る部分
の伝達特性H2（ｆ）は、 H2（ｆ）＝cos（2fπ/FNS）・H1（ｆ） ＝cos（2fπ/FNS）・cos（ｆπ/FNS） … となる。この周波数を第６図に示しており、周波数FNS/
4,FNS/2,3FNS/4の各位置にディップが生じている。従っ
て、前記式及び第９図において説明したノイズシェー
ピング回路13でのノイズ特性と、上記式及び第６図に
示す伝達特性とを総合した総合ノイズ特性N2（ｆ）は、 N2（ｆ）＝H2（ｆ）・N0（ｆ） ＝Nsin（4fπ/FNS）/2… となり、第７図に示すようなスペクトルが得られる。こ
の第３の実施例の場合には、ノイズレベルがさらに6dB
減少しており、後段のアナログLPF37の負担がさらに軽
くなって、より低次のLPFで済むため、さらにコストダ
ウンが図れるようになる。
なお、本発明は上記実施例のみに限定されるものでは
なく、例えば上記第１の実施例の構成を多段化して、第
５図に示す第３の実施例と同様の特性を得るようにした
り、さらに遅延段数を増大してノイズ減衰特性の向上を
図るようにしてもよい。また、上記PWM回路等の１ビッ
トD/A変換器の代わりに、いわゆるマルチビット方式のD
/A変換器を用いるようにしてもよい。
なく、例えば上記第１の実施例の構成を多段化して、第
５図に示す第３の実施例と同様の特性を得るようにした
り、さらに遅延段数を増大してノイズ減衰特性の向上を
図るようにしてもよい。また、上記PWM回路等の１ビッ
トD/A変換器の代わりに、いわゆるマルチビット方式のD
/A変換器を用いるようにしてもよい。
以上説明したことからも明らかなように、本発明に係
るD/A変換装置によれば、ノイズシェーピング処理され
た信号をアナログ化して出力する際に、ノイズシェーピ
ング回路の動作周期の奇数倍の時間だけ遅延させた信号
と遅延前の信号とを加算することにより、ノイズシェー
ピングにより増強された可聴帯域外のノイズを抑制し、
後段のアナログLPF（ローパスフィルタ）への負担を軽
減して、回路構成の簡略化やコストダウンを実現するこ
とができる。また、可聴帯域外の高周波数成分が抑制さ
れることから、不要輻射が低減される。
るD/A変換装置によれば、ノイズシェーピング処理され
た信号をアナログ化して出力する際に、ノイズシェーピ
ング回路の動作周期の奇数倍の時間だけ遅延させた信号
と遅延前の信号とを加算することにより、ノイズシェー
ピングにより増強された可聴帯域外のノイズを抑制し、
後段のアナログLPF（ローパスフィルタ）への負担を軽
減して、回路構成の簡略化やコストダウンを実現するこ
とができる。また、可聴帯域外の高周波数成分が抑制さ
れることから、不要輻射が低減される。
第１図は本発明に係るD/A変換装置の第１の実施例を示
すブロック回路図、第２図は第１図中の要部の伝達特性
を示す周波数特性図、第３図は第２図の伝達特性とノイ
ズシェーピング特性との合成特性を示す周波数特性図、
第４図は本発明の第２の実施例を示すブロック回路図、
第５図は本発明の第３の実施例を示すブロック回路図、
第６図は第５図中の要部の伝達特性を示す周波数特性
図、第７図は第６図の伝達特性とノイズシェーピング特
性との合成特性を示す周波数特性図、第８図は従来のD/
A変換装置を示すブロック回路図、第９図はノイズシェ
ーピング特性を示す周波数特性図である。 11……入力端子 12……デジタルフィルタ 13……ノイズシェーピング回路 14……１ビットD/A変換器 15、23、33……遅延回路 16、34……加算器 17……1/2減衰器 18、36……（１ビットアナログ）出力端子 19、37……アナログLPF 20、38……アナログ出力端子 21、22……PWM回路 35……1/4減衰器
すブロック回路図、第２図は第１図中の要部の伝達特性
を示す周波数特性図、第３図は第２図の伝達特性とノイ
ズシェーピング特性との合成特性を示す周波数特性図、
第４図は本発明の第２の実施例を示すブロック回路図、
第５図は本発明の第３の実施例を示すブロック回路図、
第６図は第５図中の要部の伝達特性を示す周波数特性
図、第７図は第６図の伝達特性とノイズシェーピング特
性との合成特性を示す周波数特性図、第８図は従来のD/
A変換装置を示すブロック回路図、第９図はノイズシェ
ーピング特性を示す周波数特性図である。 11……入力端子 12……デジタルフィルタ 13……ノイズシェーピング回路 14……１ビットD/A変換器 15、23、33……遅延回路 16、34……加算器 17……1/2減衰器 18、36……（１ビットアナログ）出力端子 19、37……アナログLPF 20、38……アナログ出力端子 21、22……PWM回路 35……1/4減衰器
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭55−73124（ＪＰ，Ａ) 特開 昭58−1318（ＪＰ，Ａ) 特開 昭63−274218（ＪＰ，Ａ) 特開 平２−270421（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03M 3/02
Claims (2)
- 【請求項１】入力されたデジタル信号に対してノイズシ
ェーピング処理を施すノイズシェーピング回路と、 上記ノイズシェーピング回路の動作周期の奇数倍の遅延
時間を有する遅延回路と、 上記ノイズシェーピング回路からのデジタル出力信号を
アナログ信号に変換するアナログ化回路と、 上記アナログ化回路からのアナログ出力を上記遅延回路
に入力し、上記遅延回路にて遅延されたアナログ信号と
上記アナログ化回路からのアナログ出力とを加算する加
算器と を有してなるD/A変換装置。 - 【請求項２】入力されたデジタル信号に対してノイズシ
ェーピング処理を施すノイズシェーピング回路と、 上記ノイズシェーピング回路の動作周期の奇数倍の遅延
時間を有する遅延回路と、 上記ノイズシェーピング回路からのデジタル出力信号を
上記遅延回路に入力し、上記遅延回路にて遅延されたデ
ジタル信号をアナログ信号に変換する第１のアナログ化
回路と、 上記ノイズシェーピング回路からのデジタル出力信号を
アナログ信号に変換する第２のアナログ化回路と、 上記第１のアナログ化回路からのアナログ出力と、上記
第２のアナログ化回路からのアナログ出力とを加算する
加算器と を有してなるD/A変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2285810A JP3036045B2 (ja) | 1990-10-25 | 1990-10-25 | Ｄ／ａ変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2285810A JP3036045B2 (ja) | 1990-10-25 | 1990-10-25 | Ｄ／ａ変換装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04160822A JPH04160822A (ja) | 1992-06-04 |
| JP3036045B2 true JP3036045B2 (ja) | 2000-04-24 |
Family
ID=17696382
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2285810A Expired - Fee Related JP3036045B2 (ja) | 1990-10-25 | 1990-10-25 | Ｄ／ａ変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3036045B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3457517B2 (ja) * | 1997-09-12 | 2003-10-20 | 松下電器産業株式会社 | Ｄ／ａ変換装置 |
| US6727832B1 (en) * | 2002-11-27 | 2004-04-27 | Cirrus Logic, Inc. | Data converters with digitally filtered pulse width modulation output stages and methods and systems using the same |
| WO2016017056A1 (ja) * | 2014-07-29 | 2016-02-04 | ソニー株式会社 | 信号処理装置および信号処理方法 |
-
1990
- 1990-10-25 JP JP2285810A patent/JP3036045B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04160822A (ja) | 1992-06-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4890503B2 (ja) | デルタシグマ変調器 | |
| US7295140B2 (en) | Oversampling analog-to-digital converter and method with reduced chopping residue noise | |
| JP3112605B2 (ja) | Ｄ／ａ変換回路 | |
| US7557744B2 (en) | PWM driver and class D amplifier using same | |
| JP2006518133A (ja) | ベースバンド雑音変調および雑音フィルタを伴う信号処理システム | |
| JP3130105B2 (ja) | Ｄ／ａ変換器用シグマ・デルタ変調器 | |
| EP1449304B1 (en) | Sigma-delta modulation | |
| JPH06244679A (ja) | ディジタルフィルタ回路 | |
| JP2002076898A (ja) | ノイズシェーパ | |
| JP3036045B2 (ja) | Ｄ／ａ変換装置 | |
| JP3232865B2 (ja) | デジタル／アナログ信号変換装置 | |
| JP2005505980A (ja) | サンプルレート変換のための装置及び方法 | |
| JP3040546B2 (ja) | ノイズシェーピングａ−ｄ変換器 | |
| JP3420134B2 (ja) | Ｄ／ａ変換システムとｄ／ａ変換方法 | |
| JPH07106974A (ja) | Ｄａ変換器 | |
| JP3438018B2 (ja) | Ａ／ｄ変換装置及びｄ／ａ変換装置 | |
| JP3145860B2 (ja) | Ｄａ変換器 | |
| JP3428412B2 (ja) | デルタシグマａ／ｄコンバータ | |
| JP3074748B2 (ja) | アナログ−デジタル変換装置 | |
| JP3350801B2 (ja) | オーバーサンプリング型ｄ／ａ変換装置 | |
| JP3127477B2 (ja) | ノイズシェーピング回路 | |
| Finck | High performance stereo bit-stream DAC with digital filter | |
| JP3416477B2 (ja) | デルタ・シグマ型ｄ／ａ変換器 | |
| JP2000232361A (ja) | Ｄ／ａコンバータ | |
| JPH04150416A (ja) | ディジタル・アナログ変換器 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |