JPH04160822A - Ｄ／ａ変換装置 - Google Patents
Ｄ／ａ変換装置Info
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- JPH04160822A JPH04160822A JP28581090A JP28581090A JPH04160822A JP H04160822 A JPH04160822 A JP H04160822A JP 28581090 A JP28581090 A JP 28581090A JP 28581090 A JP28581090 A JP 28581090A JP H04160822 A JPH04160822 A JP H04160822A
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- 238000007493 shaping process Methods 0.000 claims abstract description 41
- 230000003111 delayed effect Effects 0.000 claims abstract description 11
- 238000006243 chemical reaction Methods 0.000 claims description 8
- 238000010586 diagram Methods 0.000 description 9
- 238000005070 sampling Methods 0.000 description 8
- 238000000034 method Methods 0.000 description 6
- 238000001228 spectrum Methods 0.000 description 5
- 238000013139 quantization Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 2
- 230000005855 radiation Effects 0.000 description 2
- 108700004914 Ac-Nal(1)-Cpa(2)-Pal(3,6)-Arg(5)-Ala(10)- LHRH Proteins 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
Landscapes
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、Ｄ／Ａ変換装置に関し、特に、例えばノイズ
シェーピング処理された信号をアナログ化して出力する
Ｄ／Ａ変換装置に関する。
シェーピング処理された信号をアナログ化して出力する
Ｄ／Ａ変換装置に関する。
本発明は、入力信号をノイズシェーピング処理した後に
アナログ化して出力するＤ／Ａ変換装置において、ノイ
ズシェーピング回路の動作周期の奇数倍の遅延時間を有
する遅延回路と、ノイズシェーピング処理された信号を
アナログ化して出力するアナログ化回路とを有し、この
アナログ化回路からのアナログ化出力と、遅延回路によ
り遅延されたアナログ化信号とを加算して出力すること
により、可聴帯域外のノイズレベルを低減して後段のア
ナログＬＰＦの負担を軽減し、量子化ノイズを低減する
ものである。
アナログ化して出力するＤ／Ａ変換装置において、ノイ
ズシェーピング回路の動作周期の奇数倍の遅延時間を有
する遅延回路と、ノイズシェーピング処理された信号を
アナログ化して出力するアナログ化回路とを有し、この
アナログ化回路からのアナログ化出力と、遅延回路によ
り遅延されたアナログ化信号とを加算して出力すること
により、可聴帯域外のノイズレベルを低減して後段のア
ナログＬＰＦの負担を軽減し、量子化ノイズを低減する
ものである。
近年において、オーディオ機器等で用いられる高精度の
Ｄ／Ａ変換方式として、オーバーサンプリング型１ビツ
トＤ／Ａ変換方式が注目されている。この方式のＤ／Ａ
変換装置の基本構成を第８因に示す。
Ｄ／Ａ変換方式として、オーバーサンプリング型１ビツ
トＤ／Ａ変換方式が注目されている。この方式のＤ／Ａ
変換装置の基本構成を第８因に示す。
この第８図において、入力端子１０１に供給されたデジ
タル信号は、オーバーサンプリング処理を行うデジタル
フィルタ１０２にて適当な倍率の周波数でオーバーサン
プリングされた後、ノイズシェーピング回路１０３に送
られている。このノイズシェーピング回路１０３では、
入力デジタル信号を数ビット（現状では１〜５ビツト）
程度に再量子化する際のノイズ（量子化誤差）をフィー
ドバックすることで、ノイズを可聴帯域外の高域側にシ
フトして低域側が抑圧されたノイズスペクトル分布を得
ている。ノイズシェーピング回路１０３から出力された
数ビットのデータは、ＰＷＭ回路等を用いた１ビツトＤ
／Ａ変換器１０４で１ビツト波形に変換され、出力端子
１０５から取り出される。出力端子１０５からの出力信
号は、ローパスフィルタ（ＬＰＦ）１０６に送られてサ
ンプリング眉波数成分が除去されて連続的なアナログ波
形信号となって出力端子１０７から取り出されるように
なっている。
タル信号は、オーバーサンプリング処理を行うデジタル
フィルタ１０２にて適当な倍率の周波数でオーバーサン
プリングされた後、ノイズシェーピング回路１０３に送
られている。このノイズシェーピング回路１０３では、
入力デジタル信号を数ビット（現状では１〜５ビツト）
程度に再量子化する際のノイズ（量子化誤差）をフィー
ドバックすることで、ノイズを可聴帯域外の高域側にシ
フトして低域側が抑圧されたノイズスペクトル分布を得
ている。ノイズシェーピング回路１０３から出力された
数ビットのデータは、ＰＷＭ回路等を用いた１ビツトＤ
／Ａ変換器１０４で１ビツト波形に変換され、出力端子
１０５から取り出される。出力端子１０５からの出力信
号は、ローパスフィルタ（ＬＰＦ）１０６に送られてサ
ンプリング眉波数成分が除去されて連続的なアナログ波
形信号となって出力端子１０７から取り出されるように
なっている。
〔発明が解決しようとする課題〕
ところで、このような１ビットＤ／Ａ変換方式において
、ノイズシェーピング回路１０３でのノイズシェーピン
グ演算を行っているために、可聴帯域外での量子化ノイ
ズが増加し、ＬＰＦ Ｉ Ｏ６の負担が増加するという
欠点かある。
、ノイズシェーピング回路１０３でのノイズシェーピン
グ演算を行っているために、可聴帯域外での量子化ノイ
ズが増加し、ＬＰＦ Ｉ Ｏ６の負担が増加するという
欠点かある。
すなわち、一般に１次のノイズシェーピング処理を行っ
た場合のノイズ特性Ｎ、（ｆ）は、Ｎｏ（ｆ）＝ ２
Ｎ５ｊｎ（ｆ ｙｒ／ Ｆ ｗｓ）”・■であり、その
スペクトルは第９図に示すようになる。上記０式中のＮ
はノイズシェーピングを行わない場合のノイズレベル、
Ｆ Ｔ１１１はノイズシェーピングの動作周波数である
。例えば、入力デジタル信号のサンプリング周波数をｆ
、とじ、デジタルフィルタ１０２でｎ倍のオーバーサン
プリングが施されるものとすれば、動作周波数Ｆ。はｎ
ｆ。
た場合のノイズ特性Ｎ、（ｆ）は、Ｎｏ（ｆ）＝ ２
Ｎ５ｊｎ（ｆ ｙｒ／ Ｆ ｗｓ）”・■であり、その
スペクトルは第９図に示すようになる。上記０式中のＮ
はノイズシェーピングを行わない場合のノイズレベル、
Ｆ Ｔ１１１はノイズシェーピングの動作周波数である
。例えば、入力デジタル信号のサンプリング周波数をｆ
、とじ、デジタルフィルタ１０２でｎ倍のオーバーサン
プリングが施されるものとすれば、動作周波数Ｆ。はｎ
ｆ。
となる。通常サンプリング周波数ｆ、は可聴帯域周波数
の２倍以上に設定されるから、動作周波数ＦＮ８は可聴
帯域周波数の２ｎ倍以上となる。ここで、上記０式及び
第９図から明らかなように、周波数が高くなるほどノイ
ズは増加し、動作周波数Ｆ□の１／２の周波数でピーク
となる。このピークとなる周波数Ｆ□／２は可聴帯域の
ｎ倍以上であり、ＬＰＦ １０６によって除去されるも
のであるが、ピークレベルが高いとＬＰＦ Ｉ Ｏ６で
大きな減衰が必要とされ、高次のアナログＬＰＦが必要
となる。このため、回路規模が増加し、コストアップを
招くことにもなる。このときのノイズ増加量は、ノイズ
シェーピングを行わない場合と比べて３ｄＢである。
の２倍以上に設定されるから、動作周波数ＦＮ８は可聴
帯域周波数の２ｎ倍以上となる。ここで、上記０式及び
第９図から明らかなように、周波数が高くなるほどノイ
ズは増加し、動作周波数Ｆ□の１／２の周波数でピーク
となる。このピークとなる周波数Ｆ□／２は可聴帯域の
ｎ倍以上であり、ＬＰＦ １０６によって除去されるも
のであるが、ピークレベルが高いとＬＰＦ Ｉ Ｏ６で
大きな減衰が必要とされ、高次のアナログＬＰＦが必要
となる。このため、回路規模が増加し、コストアップを
招くことにもなる。このときのノイズ増加量は、ノイズ
シェーピングを行わない場合と比べて３ｄＢである。
なお、１ビツトＤ／Ａ変換器１０４の代わりに、２ビッ
ト以上の多ビツト相当波形に変換するＤ／Ａ変換器を用
いる場合でも、ノイズシェーピングにより同様の問題が
生ずる。また、多ビットＤ／Ａ変換を行う場合には、微
分非直線歪み、グリッチ等の問題を解決する必要がある
。
ト以上の多ビツト相当波形に変換するＤ／Ａ変換器を用
いる場合でも、ノイズシェーピングにより同様の問題が
生ずる。また、多ビットＤ／Ａ変換を行う場合には、微
分非直線歪み、グリッチ等の問題を解決する必要がある
。
本発明はこのような点に鑑みてなされたものであり、ノ
イズシェーピングを施すことによる可聴帯域外のノイズ
レベルの大幅な増加を抑え、アナログＬＰＦの負担を軽
減して、比較的簡素で安価なＬＰＦでも有効に高域減衰
を行って出力アナログ信号のノイズの低減が行えるよう
なり／Ａ変換装置の提供を目的とする。
イズシェーピングを施すことによる可聴帯域外のノイズ
レベルの大幅な増加を抑え、アナログＬＰＦの負担を軽
減して、比較的簡素で安価なＬＰＦでも有効に高域減衰
を行って出力アナログ信号のノイズの低減が行えるよう
なり／Ａ変換装置の提供を目的とする。
本発明に係るＤ／Ａ変換装置は、入力信号に対してノイ
ズシェーピング処理を施すノイズシェーピング回路と、
このノイズシェーピング回路の動作周期の奇数倍の遅延
時間を有する遅延回路と、上記ノイズシェーピング処理
された信号をアナログ化して出力するアナログ化回路と
、このアナログ化回路からのアナログ化出力と、上記遅
延回路により遅延されたアナログ化信号とを加算する加
算器とを有して成ることにより、上述の課題を解決する
。
ズシェーピング処理を施すノイズシェーピング回路と、
このノイズシェーピング回路の動作周期の奇数倍の遅延
時間を有する遅延回路と、上記ノイズシェーピング処理
された信号をアナログ化して出力するアナログ化回路と
、このアナログ化回路からのアナログ化出力と、上記遅
延回路により遅延されたアナログ化信号とを加算する加
算器とを有して成ることにより、上述の課題を解決する
。
〔作 用〕
遅延出力との加算を行うことで、ノイズシェーピング後
のノイズスペクトルのピーク部分のレベルを低下させる
ような特性か得られ、総合ノイズ特性のノイズレベルを
低下させてアナログＬＰＦの負担を軽減することかでき
る。
のノイズスペクトルのピーク部分のレベルを低下させる
ような特性か得られ、総合ノイズ特性のノイズレベルを
低下させてアナログＬＰＦの負担を軽減することかでき
る。
第１図は本発明に係るＤ／Ａ変換装置の第１の実施例を
示すブロック回路図である。
示すブロック回路図である。
この第１図に示すＤ／Ａ変換装置において、入力端子１
１に供給されたサンプリング周波数ｆ。
１に供給されたサンプリング周波数ｆ。
のデジタル信号は、オーバーサンプリング処理を行うデ
ジタルフィルタ１２にて例えばｎ３倍の周波数ｎ＋Ｌで
オーバーサンプリング処理される。
ジタルフィルタ１２にて例えばｎ３倍の周波数ｎ＋Ｌで
オーバーサンプリング処理される。
例えば８倍オーバーサンプリング処理を行うことにより
８ｆ、のサンプリング周波数のデジタル信号が得られる
が、Ｄ／Ａ変換装置としてＩＣ化する場合等に、先に８
倍オーバーサンプリング処理が施された周波数８ｆ、の
デジタル信号をＩＣに送って、ＩＣ内のデジタルフィル
タでさらにｎ。
８ｆ、のサンプリング周波数のデジタル信号が得られる
が、Ｄ／Ａ変換装置としてＩＣ化する場合等に、先に８
倍オーバーサンプリング処理が施された周波数８ｆ、の
デジタル信号をＩＣに送って、ＩＣ内のデジタルフィル
タでさらにｎ。
倍（例えばｎ＊＝８）オーバーサンプリング処理するこ
とて、ｎ ｆ 、 （ｒｋ＝ｒｌ＋Ｘｎｔ 、この場合
はｎ＝６４）のサンプリング周波数のデジタル信号を得
るようにしてもよい。このオーバーサンプリング処理が
施されたデジタルフィルタ１２からの出力信号は、ノイ
ズシェーピング回路１３に送られてノイズシェーピング
処理が施される。このノイズシェーピング回路１３では
、入力デジタル信号を数ビット（例えば１〜５ビツト）
程度に再量子化しこの再量子化の際のノイズ（量子化誤
差）をフィードバックすることで、前記第９図に示した
ように、ノイズを可聴帯域外の高域側にシフトして低域
側の可聴帯域のノイズレベルを低減するようにしている
。このノイズシェーピング回路１３の動作周波数ＦＴｌ
ｌは上記オーバーサンプリング後のサンプリング周波数
ｎｆ、となっている。ノイズシェーピング回路１３から
出力された数ビットのデータは、ＰＷＭ回路等を用いた
１ビツトＤ／Ａ変換器１４で１ビツト波形に変換される
。この１ビツトＤ／Ａ変換器１４からの出力信号は、遅
延回路１５及び加算器１６にそれぞれ送られており、遅
延回路１５からの出力信号が加算器１６に送られている
。遅延回路１５は、上記ノイズシェーピング回路１３の
動作周期（ｔ／Ｆ、ｓ）の奇数倍（例えば１倍）の遅延
時間τ（例えばて＝ｌ／ Ｆ ｓｓ）を有している。従
ってＤ／Ａ変換器１４からの出力信号は、遅延回路１５
により時間τだけ遅延されて加算器１６に送られ、この
加算器１６においてＤ／Ａ変換器１４からの出力信号と
加算される。加算器１６からの加算出力信号は、ｌ／２
減衰器１７で１／２倍され、出力端子１Ｂを介して取り
出される。
とて、ｎ ｆ 、 （ｒｋ＝ｒｌ＋Ｘｎｔ 、この場合
はｎ＝６４）のサンプリング周波数のデジタル信号を得
るようにしてもよい。このオーバーサンプリング処理が
施されたデジタルフィルタ１２からの出力信号は、ノイ
ズシェーピング回路１３に送られてノイズシェーピング
処理が施される。このノイズシェーピング回路１３では
、入力デジタル信号を数ビット（例えば１〜５ビツト）
程度に再量子化しこの再量子化の際のノイズ（量子化誤
差）をフィードバックすることで、前記第９図に示した
ように、ノイズを可聴帯域外の高域側にシフトして低域
側の可聴帯域のノイズレベルを低減するようにしている
。このノイズシェーピング回路１３の動作周波数ＦＴｌ
ｌは上記オーバーサンプリング後のサンプリング周波数
ｎｆ、となっている。ノイズシェーピング回路１３から
出力された数ビットのデータは、ＰＷＭ回路等を用いた
１ビツトＤ／Ａ変換器１４で１ビツト波形に変換される
。この１ビツトＤ／Ａ変換器１４からの出力信号は、遅
延回路１５及び加算器１６にそれぞれ送られており、遅
延回路１５からの出力信号が加算器１６に送られている
。遅延回路１５は、上記ノイズシェーピング回路１３の
動作周期（ｔ／Ｆ、ｓ）の奇数倍（例えば１倍）の遅延
時間τ（例えばて＝ｌ／ Ｆ ｓｓ）を有している。従
ってＤ／Ａ変換器１４からの出力信号は、遅延回路１５
により時間τだけ遅延されて加算器１６に送られ、この
加算器１６においてＤ／Ａ変換器１４からの出力信号と
加算される。加算器１６からの加算出力信号は、ｌ／２
減衰器１７で１／２倍され、出力端子１Ｂを介して取り
出される。
なお、出力端子１８からの出力信号は、アナログのロー
パスフィルタ（ＬＰＦ）１９に送られて可聴周波数帯域
が取り出されると共にサンプリング周波数成分が除去さ
れ、連続的なアナログ波形信号となって出力端子２０か
ら取り出されるようになっている。
パスフィルタ（ＬＰＦ）１９に送られて可聴周波数帯域
が取り出されると共にサンプリング周波数成分が除去さ
れ、連続的なアナログ波形信号となって出力端子２０か
ら取り出されるようになっている。
このような構成において、１ビツトＤ／Ａ変換器１４よ
りも後段側の遅延回路１５、加算器１６及び減衰器１７
から成る部分の伝達特性Ｈ＋（Ｄは、上記遅延時間τ＝
ｉ／Ｆ、、とじて、 Ｈ＋（ｆ）＝ｃｏｓ（ｆπ／Ｆ、、） ・・・■
となり、第２図に示すように周波数Ｆ、ｓ／２の位置で
デイツプが生じている。従って、前記０式及び第９図に
おいて説明したノイズシェーピング回路１３でのノイズ
特性と、上記■式及び第２図に示す伝達特性とを総合し
た総合ノイズ特性Ｎ＋（ｆ）は、 Ｎ 、（ｆ）＝ Ｈ１（ｆ）・Ｎｏ（ｆ）＝Ｎｓｉｎ（
２ｆπ／ＦＮｓ） ｍ■となり、第３図に示すような
スペクトルが得られる。この第３図から明らかなように
、ノイズレベルが大きく減少するため、後段のアナログ
ＬＰＦ２０の負担が軽くなって、比較的低次のＬＰＦで
済むため、コストダウンが図れるようになる。この場合
のノイズの改善量は６ｄＢである。また、可聴帯域外の
高周波数成分が抑制されることから、不要輻射が低減さ
れるという効果もある。
りも後段側の遅延回路１５、加算器１６及び減衰器１７
から成る部分の伝達特性Ｈ＋（Ｄは、上記遅延時間τ＝
ｉ／Ｆ、、とじて、 Ｈ＋（ｆ）＝ｃｏｓ（ｆπ／Ｆ、、） ・・・■
となり、第２図に示すように周波数Ｆ、ｓ／２の位置で
デイツプが生じている。従って、前記０式及び第９図に
おいて説明したノイズシェーピング回路１３でのノイズ
特性と、上記■式及び第２図に示す伝達特性とを総合し
た総合ノイズ特性Ｎ＋（ｆ）は、 Ｎ 、（ｆ）＝ Ｈ１（ｆ）・Ｎｏ（ｆ）＝Ｎｓｉｎ（
２ｆπ／ＦＮｓ） ｍ■となり、第３図に示すような
スペクトルが得られる。この第３図から明らかなように
、ノイズレベルが大きく減少するため、後段のアナログ
ＬＰＦ２０の負担が軽くなって、比較的低次のＬＰＦで
済むため、コストダウンが図れるようになる。この場合
のノイズの改善量は６ｄＢである。また、可聴帯域外の
高周波数成分が抑制されることから、不要輻射が低減さ
れるという効果もある。
なお、上記１ビツトＤ／Ａ変換器１４の具体例としては
、パルス幅変調（ＰＷＭ）回路やスイッチドキャパシタ
回路等が挙げられる。
、パルス幅変調（ＰＷＭ）回路やスイッチドキャパシタ
回路等が挙げられる。
次に第４図は、本発明の第２の実施例として。
２個の１ビツトＤ／Ａ変換器（具体的にはＰＷＭ回路２
Ｉ、２２）を用いた例を示している。すなわち、ノイズ
シェーピング回路１３からの出力信号を、一方のＰＷＭ
回路２１に送ると共に、遅延時間τの遅延回路２３を介
して他方のＰＷＭ回路２２に送っており、これらの各Ｐ
ＷＭ回路２Ｌ２２からの出力を、加算器１６で加算して
いる。
Ｉ、２２）を用いた例を示している。すなわち、ノイズ
シェーピング回路１３からの出力信号を、一方のＰＷＭ
回路２１に送ると共に、遅延時間τの遅延回路２３を介
して他方のＰＷＭ回路２２に送っており、これらの各Ｐ
ＷＭ回路２Ｌ２２からの出力を、加算器１６で加算して
いる。
他の構成は上述した第１図に示す第１の実施例と同様で
あるため、対応する部分に同じ指示符号を付して説明を
省略する。なお、遅延回路２３の位置とＰＷＭ回路２２
の位置とを入れ換えてもよく、また、各ＰＷＭ回路２１
．２２の代わりに、いわゆるスイッチドキャパシタ回路
を用いるようにしてもよい。
あるため、対応する部分に同じ指示符号を付して説明を
省略する。なお、遅延回路２３の位置とＰＷＭ回路２２
の位置とを入れ換えてもよく、また、各ＰＷＭ回路２１
．２２の代わりに、いわゆるスイッチドキャパシタ回路
を用いるようにしてもよい。
この第２の実施例は、上記第１の実施例と全く同じ総合
ノイズ特性を有し、同様の効果が得られる。回路構成上
では、■ビットＤ／Ａ変換器（ＰＷＭ回路等）が上記第
１の実施例では１個で済むのに対して第２の実施例ては
２個必要となるか、遅延回路２３の動作クロック周波数
かＦ Ｈａでよい。
ノイズ特性を有し、同様の効果が得られる。回路構成上
では、■ビットＤ／Ａ変換器（ＰＷＭ回路等）が上記第
１の実施例では１個で済むのに対して第２の実施例ては
２個必要となるか、遅延回路２３の動作クロック周波数
かＦ Ｈａでよい。
第１の実施例では、遅延回路１５の動作クロックは、Ｐ
ＷＭ回路等の１ビツトＤ／Ａ変換器１４の動作クロック
（変調クロック、あるいはマスタークロック）とする必
要がある。これは、第２の実施例の遅延回路２３の位置
とＰＷＭ回路２２の位置とを入れ換えた場合も同様であ
る。
ＷＭ回路等の１ビツトＤ／Ａ変換器１４の動作クロック
（変調クロック、あるいはマスタークロック）とする必
要がある。これは、第２の実施例の遅延回路２３の位置
とＰＷＭ回路２２の位置とを入れ換えた場合も同様であ
る。
以上の実施例においては、１次のノイズシェーピングを
行う場合の例について説明したが、ノイズシェーピング
の次数が２以上であっても、ノイズのピークの周波数位
置はＦ０／２であるから、同様の改善効果が得られる。
行う場合の例について説明したが、ノイズシェーピング
の次数が２以上であっても、ノイズのピークの周波数位
置はＦ０／２であるから、同様の改善効果が得られる。
また、遅延回路２３の遅延時間τは、一般に上記ノイズ
シェーピング回路１３の動作周期の奇数倍、すなわち、
τ＝ （２ｎ＋１）／ＦＮ＊ ・・・■ただし
、ｎ＝ｏ、１，２．・・・ とすることができ、伝達特性のデイツプは同様にＦ□／
２のところにできる。
シェーピング回路１３の動作周期の奇数倍、すなわち、
τ＝ （２ｎ＋１）／ＦＮ＊ ・・・■ただし
、ｎ＝ｏ、１，２．・・・ とすることができ、伝達特性のデイツプは同様にＦ□／
２のところにできる。
次に、第４図のＰＷＭ部をもう一組用いて遅延時間２τ
の遅延回路と組み合わせることにより、第５図に示すよ
うな第３の実施例を得ることかてきる。
の遅延回路と組み合わせることにより、第５図に示すよ
うな第３の実施例を得ることかてきる。
この第５図に示す本発明の第３の実施例においては、上
述した第４図のＰＷＭ回路２１．２２、遅延回路２３及
び加算器１６から成る回路部を２組（回路部３１及び３
２）用い、ノイズシェーピング回路１３からの出力信号
を、一方の回路部３１に送ると共に、遅延時間２τの遅
延回路３３を介して他方の回路部３２に送っており、こ
れらの各回路部３１．３２からの出力を、加算器３４で
加算している。加算器３４からの加算出力信号は、１／
４減衰器３５で１／４倍され、出力端子３６を介して取
り出される。
述した第４図のＰＷＭ回路２１．２２、遅延回路２３及
び加算器１６から成る回路部を２組（回路部３１及び３
２）用い、ノイズシェーピング回路１３からの出力信号
を、一方の回路部３１に送ると共に、遅延時間２τの遅
延回路３３を介して他方の回路部３２に送っており、こ
れらの各回路部３１．３２からの出力を、加算器３４で
加算している。加算器３４からの加算出力信号は、１／
４減衰器３５で１／４倍され、出力端子３６を介して取
り出される。
また、出力端子３６からの出力信号は、アナログのロー
パスフィルタ（ＬＰＦ）３７に送られて可聴周波数帯域
が取り出されると共にサンプリング周波数成分が除去さ
れ、連続的なアナログ波形信号となって出力端子３８か
ら取り出されるようになっている。
パスフィルタ（ＬＰＦ）３７に送られて可聴周波数帯域
が取り出されると共にサンプリング周波数成分が除去さ
れ、連続的なアナログ波形信号となって出力端子３８か
ら取り出されるようになっている。
このような第２の実施例の構成における回路部３１．３
２、遅延素子３３、加算回路３４及び減衰器３５より成
る部分の伝達特性Ｈ，（ｆ）は、Ｈ！（ｆ）”Ｃ０５（
２ｆπ／Ｆ、、）・Ｈ，（ｆ）＝ ｃｏｓ（２ｆ ｙｒ
／ＦＮＳ） ・ｃｏｓ（ｆ ｙｒ ／ＦＮａ）・・・
■ となる。この周波数を第６図に示しており、周波数Ｆ、
、／４． Ｆｓ、／２．３Ｆ、ａ／４の各位置にデイツ
プが生じている。従って、前記０式及び第９図において
説明したノイズシェーピング回路１３でのノイズ特性と
、上記０式及び第６図に示す伝達特性とを総合した総合
ノイズ特性Ｎ ！（ｆ）は、Ｎ！（ｆ）＝Ｈｔ（ｆ）・
Ｎ、（ｆ） ＝Ｎｓｉｎ（４ｆπ／Ｆａｇ）／ ２ ”・■とな
り、第７図に示すようなスペクトルが得られる。この第
３の実施例の場合には、ノイズレベルがさらに６ｄＢ減
少しており、後段のアナログＬＰＦ３７の負担がさらに
軽くなって、より低次のＬＰＦで済むため、さらにコス
トダウンが図れるようになる。
２、遅延素子３３、加算回路３４及び減衰器３５より成
る部分の伝達特性Ｈ，（ｆ）は、Ｈ！（ｆ）”Ｃ０５（
２ｆπ／Ｆ、、）・Ｈ，（ｆ）＝ ｃｏｓ（２ｆ ｙｒ
／ＦＮＳ） ・ｃｏｓ（ｆ ｙｒ ／ＦＮａ）・・・
■ となる。この周波数を第６図に示しており、周波数Ｆ、
、／４． Ｆｓ、／２．３Ｆ、ａ／４の各位置にデイツ
プが生じている。従って、前記０式及び第９図において
説明したノイズシェーピング回路１３でのノイズ特性と
、上記０式及び第６図に示す伝達特性とを総合した総合
ノイズ特性Ｎ ！（ｆ）は、Ｎ！（ｆ）＝Ｈｔ（ｆ）・
Ｎ、（ｆ） ＝Ｎｓｉｎ（４ｆπ／Ｆａｇ）／ ２ ”・■とな
り、第７図に示すようなスペクトルが得られる。この第
３の実施例の場合には、ノイズレベルがさらに６ｄＢ減
少しており、後段のアナログＬＰＦ３７の負担がさらに
軽くなって、より低次のＬＰＦで済むため、さらにコス
トダウンが図れるようになる。
なお、本発明は上記実施例のみに限定されるものではな
く、例えば上記第１の実施例の構成を多段化して、第５
図に示す第３の実施例と同様の特性を得るようにしたり
、さらに遅延段数を増大してノイズ減衰特性の向上を図
るようにしてもよい。
く、例えば上記第１の実施例の構成を多段化して、第５
図に示す第３の実施例と同様の特性を得るようにしたり
、さらに遅延段数を増大してノイズ減衰特性の向上を図
るようにしてもよい。
また、上記ＰＷＭ回路等の１ビツトＤ／Ａ変換器の代わ
りに、いわゆるマルチビット方式のＤ／Ａ変換器を用い
るようにしてもよい。
りに、いわゆるマルチビット方式のＤ／Ａ変換器を用い
るようにしてもよい。
以上説明したことからも明らかなように、本発明に係る
Ｄ／Ａ変換装置によれば、ノイズシェーピング処理され
た信号をアナログ化して出力する際に、ノイズシェーピ
ング回路の動作周期の奇数倍の時間だけ遅延させた信号
と遅延前の信号とを加算することにより、ノイズシェー
ピングにより増強された可聴帯域外のノイズを抑制し、
後段のアナログＬＰＦ （ローパスフィルタ）への負担
を軽減して、回路構成の簡略化やコストダウンを実現す
ることができる。また、可聴帯域外の高周波数成分か抑
制されることから、不要輻射か低減される。
Ｄ／Ａ変換装置によれば、ノイズシェーピング処理され
た信号をアナログ化して出力する際に、ノイズシェーピ
ング回路の動作周期の奇数倍の時間だけ遅延させた信号
と遅延前の信号とを加算することにより、ノイズシェー
ピングにより増強された可聴帯域外のノイズを抑制し、
後段のアナログＬＰＦ （ローパスフィルタ）への負担
を軽減して、回路構成の簡略化やコストダウンを実現す
ることができる。また、可聴帯域外の高周波数成分か抑
制されることから、不要輻射か低減される。
第１図は本発明に係るＤ／Ａ変換装置の第１の実施例を
示すブロック回路図、第２図は第１図中の要部の伝達特
性を示す周波数特性図、第３図は第２図の伝達特性とノ
イズシェーピング特性との合成特性を示す周波数特性図
、第４図は本発明の第２の実施例を示すブロック回路図
、第５図は本発明の第３の実施例を示すブロック回路図
、第６図は第５図中の要部の伝達特性を示す周波数特性
図、第７図は第６図の伝達特性とノイズシェーピング特
性との合成特性を示す周波数特性図、第８図は従来のＤ
／Ａ変換装置を示すブロック回路図、第９図はノイズシ
ェーピング特性を示す周波数特性図である。 １１・・・・・・入力端子 １２・・・・・・デジタルフィルタ １３・・・・・・ノイズシェーピング回路１４・・・・
・弓ビットＤ／Ａ変換器 １５．２３．３３・・・・・・遅延回路１６．３４・・
・・・・加算器 １７・・・・・弓／２減衰器 １８．３６・・・・・・（１ビツトアナログ）出力端子
１９．３７・・・・・・アナログＬ Ｐ Ｆ’２０．３
８・・・・・・アナログ出力端子２１．２２・・・・・
・ＰＷＭ回路 ３５・・・・・・１／４減衰器
示すブロック回路図、第２図は第１図中の要部の伝達特
性を示す周波数特性図、第３図は第２図の伝達特性とノ
イズシェーピング特性との合成特性を示す周波数特性図
、第４図は本発明の第２の実施例を示すブロック回路図
、第５図は本発明の第３の実施例を示すブロック回路図
、第６図は第５図中の要部の伝達特性を示す周波数特性
図、第７図は第６図の伝達特性とノイズシェーピング特
性との合成特性を示す周波数特性図、第８図は従来のＤ
／Ａ変換装置を示すブロック回路図、第９図はノイズシ
ェーピング特性を示す周波数特性図である。 １１・・・・・・入力端子 １２・・・・・・デジタルフィルタ １３・・・・・・ノイズシェーピング回路１４・・・・
・弓ビットＤ／Ａ変換器 １５．２３．３３・・・・・・遅延回路１６．３４・・
・・・・加算器 １７・・・・・弓／２減衰器 １８．３６・・・・・・（１ビツトアナログ）出力端子
１９．３７・・・・・・アナログＬ Ｐ Ｆ’２０．３
８・・・・・・アナログ出力端子２１．２２・・・・・
・ＰＷＭ回路 ３５・・・・・・１／４減衰器
Claims (1)
- 【特許請求の範囲】 入力信号に対してノイズシェーピング処理を施すノイズ
シェーピング回路と、 このノイズシェーピング回路の動作周期の奇数倍の遅延
時間を有する遅延回路と、 上記ノイズシェーピング処理された信号をアナログ化し
て出力するアナログ化回路と、 このアナログ化回路からのアナログ化出力と、上記遅延
回路により遅延されたアナログ化信号とを加算する加算
器と を有して成るＤ／Ａ変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2285810A JP3036045B2 (ja) | 1990-10-25 | 1990-10-25 | Ｄ／ａ変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2285810A JP3036045B2 (ja) | 1990-10-25 | 1990-10-25 | Ｄ／ａ変換装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04160822A true JPH04160822A (ja) | 1992-06-04 |
| JP3036045B2 JP3036045B2 (ja) | 2000-04-24 |
Family
ID=17696382
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2285810A Expired - Fee Related JP3036045B2 (ja) | 1990-10-25 | 1990-10-25 | Ｄ／ａ変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3036045B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1188181A (ja) * | 1997-09-12 | 1999-03-30 | Matsushita Electric Ind Co Ltd | Ｄ／ａ変換装置 |
| JP2008136203A (ja) * | 2002-11-27 | 2008-06-12 | Cirrus Logic Inc | デジタルフィルタ処理されたパルス幅変調 |
| WO2016017056A1 (ja) * | 2014-07-29 | 2016-02-04 | ソニー株式会社 | 信号処理装置および信号処理方法 |
-
1990
- 1990-10-25 JP JP2285810A patent/JP3036045B2/ja not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1188181A (ja) * | 1997-09-12 | 1999-03-30 | Matsushita Electric Ind Co Ltd | Ｄ／ａ変換装置 |
| JP2008136203A (ja) * | 2002-11-27 | 2008-06-12 | Cirrus Logic Inc | デジタルフィルタ処理されたパルス幅変調 |
| JP2008136202A (ja) * | 2002-11-27 | 2008-06-12 | Cirrus Logic Inc | デジタルフィルタ処理されたパルス幅変調 |
| WO2016017056A1 (ja) * | 2014-07-29 | 2016-02-04 | ソニー株式会社 | 信号処理装置および信号処理方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3036045B2 (ja) | 2000-04-24 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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