JP2003198374A - Δςモジュレータ、ａ／ｄコンバータおよびｄ／ａコンバータ - Google Patents

Δςモジュレータ、ａ／ｄコンバータおよびｄ／ａコンバータ

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Abstract

(57)【要約】 【課題】 信号伝達関数の周波数特性を一定に保持する
ことが可能なフィードフォワード構成のΔΣモジュレー
タを得ること。 【解決手段】 本発明のΔΣモジュレータは、入力信号
を減衰するアッテネータブロック１（および９）と、前
記減衰後の信号に対して１サンプル周期の遅延を与える
遅延素子８と、前記遅延後の信号から１サンプル周期の
遅延を与えられて帰還した量子化後の信号を減算する加
算器２と、前記減算結果に対して積分を行うｎ（２以上
の整数）段構成の積分器３，４と、前記各積分器出力と
前記減衰後の信号とを加算する加算器５と、前記加算結
果を量子化し、当該量子化結果を出力信号とし、同時
に、当該出力信号を帰還させる量子化器６と、を備える
構成とする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、オーディオ帯域の
Ａ／ＤコンバータおよびＤ／Ａコンバータとして広く用
いられているオーバーサンプリングΔΣモジュレータに
関するものであり、特に、信号伝達関数の周波数特性を
改善可能なフィードフォワード構成のΔΣモジュレータ
に関するものである。
【０００２】
【従来の技術】以下、従来のΔΣモジュレータについて
説明する。現在、オーディオ帯域のＡ／Ｄコンバータお
よびＤ／Ａコンバータとしては、オーバーサンプリング
ΔΣ変換方式が広く用いられている。図１３は、オーバ
ーサンプリングΔΣ変換方式が採用された従来のフィー
ドフォワード構成のΔΣモジュレータの構成を示す図で
ある。図１３において、１０１はアッテネータブロック
（ｂ）であり、１０２，１０５は加算器（Ａｄｄ）であ
り、１０３，１０４は積分器（Ｉｎｔ）であり、１０６
は量子化器（Ｑ）であり、１０７は遅延素子（ｚ-1）で
ある。
【０００３】なお、ΔΣモジュレータには、過振幅の入
力を防ぐために、入力部にアッテネータブロック１０１
を設ける。具体的にいうと、ΔΣモジュレータでは、高
次になるにつれて積分器の段数が増え、最終段での振幅
が大きくなるため、発振を防ぐ上でアッテネータブロッ
クが必要不可欠となる。
【０００４】ここで、上記従来のΔΣモジュレータの動
作について説明する。フィードフォワード方式では、加
算器１０２が、アッテネータブロック１０１出力の入力
信号から、１サンプル周期だけ遅延を与えられた量子化
後の信号を減算し、２段構成の積分器がその減算結果に
対して積分を行い、加算器１０５が２段構成の各積分器
出力を加算し、量子化器１０６が当該加算結果を量子化
する。そして、当該量子化結果（入力信号成分＋量子化
雑音）を、遅延素子１０７を介してΔΣモジュレータの
入力に帰還させる。
【０００５】上記従来のΔΣモジュレータでは、このよ
うな帰還ループにより、量子化雑音を次数に応じて変調
することによって、すなわち、量子化雑音の周波数分布
を高域に集中させ、低い周波数領域における雑音の影響
を小さくすることによって（図１４参照）、ＳＮＲ（Si
gnal to Noise Ratio）特性を向上させる。
【０００６】
【発明が解決しようとする課題】しかしながら、上記、
従来のΔΣモジュレータにおいては、下記の（１）式に
示すように、信号伝達関数（ＳＴＦ：Signal Transfer
Function）における量子化雑音の周波数特性が傾きを持
つこととなり、高域でピーキングや減衰を起こす場合が
ある。
【０００７】
【数１】
【０００８】なお、（１）式では、ｂＸ＋ｂ（１−
ｚ-1）Ｘの部分が上記周波数特性を表す。
【０００９】したがって、従来のΔΣモジュレータで
は、たとえば、信号帯域が周波数の高い領域に及ぶ場
合、信号帯域内の周波数特性を補正するために、前後に
補正用のフィルタが必要になる、という問題があった。
【００１０】本発明は、上記に鑑みてなされたものであ
って、簡単な回路ブロックを挿入することにより、信号
伝達関数の周波数特性を一定に保持することが可能なフ
ィードフォワード構成のΔΣモジュレータを得ることを
目的とする。
【００１１】
【課題を解決するための手段】上述した課題を解決し、
目的を達成するために、本発明にかかるΔΣモジュレー
タにあっては、入力信号を減衰する減衰手段と、前記減
衰後の信号に対して１サンプル周期の遅延を与える遅延
手段と、前記遅延後の信号から、１サンプル周期の遅延
を与えられて帰還した量子化後の信号を減算する減算手
段と、前記減算結果に対して積分を行うｎ（２以上の整
数）段構成の積分手段と、前記各積分手段出力と前記減
衰後の信号とを加算する加算手段と、前記加算結果を量
子化し、当該量子化結果を出力信号とし、同時に、当該
出力信号を帰還させる量子化手段と、を備えることを特
徴とする。
【００１２】つぎの発明にかかるΔΣモジュレータにあ
っては、前記減衰手段、遅延手段、減算手段、積分手
段、加算手段、量子化手段、で構成される第１ステージ
のモジュレータに、前ステージにおける量子化誤差を入
力信号とするｍ（整数）個のモジュレータをカスケード
接続し、各ステージの量子化結果に対して所定の補正処
理を施し、当該補正後の全信号の加算結果を出力信号と
することを特徴とする。
【００１３】つぎの発明にかかるΔΣモジュレータにあ
っては、前記量子化手段を多ビット化することを特徴と
する。
【００１４】つぎの発明にかかるＡ／Ｄコンバータにあ
っては、入力信号を減衰する減衰手段と、前記減衰後の
信号に対して１サンプル周期の遅延を与える遅延手段
と、前記遅延後の信号から、１サンプル周期の遅延を与
えられて帰還した量子化後の信号を減算する減算手段
と、前記減算結果に対して積分を行うｎ（２以上の整
数）段構成の積分手段と、前記各積分手段出力と前記減
衰後の信号とを加算する加算手段と、前記加算結果を量
子化し、当該量子化結果を出力信号とし、同時に、当該
出力信号を帰還させる量子化手段と、を有するΔΣモジ
ュレータを備えることを特徴とする。
【００１５】つぎの発明にかかるＡ／Ｄコンバータにあ
っては、前記減衰手段、遅延手段、減算手段、積分手
段、加算手段、量子化手段、で構成される第１ステージ
のモジュレータに、前ステージにおける量子化誤差を入
力信号とするｍ（整数）個のモジュレータをカスケード
接続し、各ステージの量子化結果に対して所定の補正処
理を施し、当該補正後の全信号の加算結果を出力信号と
するΔΣモジュレータ、を備えることを特徴とする。
【００１６】つぎの発明にかかるＤ／Ａコンバータにあ
っては、入力信号を減衰する減衰手段と、前記減衰後の
信号に対して１サンプル周期の遅延を与える遅延手段
と、前記遅延後の信号から、１サンプル周期の遅延を与
えられて帰還した量子化後の信号を減算する減算手段
と、前記減算結果に対して積分を行うｎ（２以上の整
数）段構成の積分手段と、前記各積分手段出力と前記減
衰後の信号とを加算する加算手段と、前記加算結果を量
子化し、当該量子化結果を出力信号とし、同時に、当該
出力信号を帰還させる量子化手段と、を有するΔΣモジ
ュレータを備えることを特徴とする。
【００１７】つぎの発明にかかるＤ／Ａコンバータにあ
っては、前記減衰手段、遅延手段、減算手段、積分手
段、加算手段、量子化手段、で構成される第１ステージ
のモジュレータに、前ステージにおける量子化誤差を入
力信号とするｍ（整数）個のモジュレータをカスケード
接続し、各ステージの量子化結果に対して所定の補正処
理を施し、当該補正後の全信号の加算結果を出力信号と
するΔΣモジュレータ、を備えることを特徴とする。
【００１８】
【発明の実施の形態】以下に、本発明にかかるΔΣモジ
ュレータ，Ａ／ＤコンバータおよびＤ／Ａコンバータの
実施の形態を図面に基づいて詳細に説明する。なお、こ
の実施の形態によりこの発明が限定されるものではな
い。
【００１９】実施の形態１．図１は、本発明にかかるΔ
Σモジュレータの実施の形態１の構成を示す図である。
ここでは、オーバーサンプリングΔΣ変換方式を採用す
るフィードフォワード構成のΔΣモジュレータについて
説明する。図１において、１はアッテネータブロック
（ｂ（１））であり、２，５は加算器であり、３は積分
器（Ｉｎｔ（１））であり、４は積分器（Ｉｎｔ
（２））であり、６は量子化器であり、７，８は遅延素
子（ｚ-1）であり、９はアッテネータブロック１と同じ
値を持つアッテネータブロック（ｂ（２））である。
【００２０】なお、ΔΣモジュレータには、過振幅の入
力を防ぐために、入力部にアッテネータブロック１を設
ける。具体的にいうと、ΔΣモジュレータでは、高次に
なるにつれて積分器の段数が増え、最終段での振幅が大
きくなるため、発振を防ぐ上でアッテネータブロックが
必要不可欠となる。
【００２１】ここで、上記実施の形態１のΔΣモジュレ
ータの動作について説明する。本実施の形態のΔΣモジ
ュレータでは、入力信号Ｘをアッテネータブロック１に
て減衰し、加算器２が、減衰後の信号ｂＸに対して１サ
ンプル周期だけ遅延を与えた信号（遅延素子８出力：ｂ
ｚ-1Ｘ）から、１サンプル周期だけ遅延を与えられた量
子化後の信号（遅延素子７出力：ｚ-1Ｙ）を減算し、２
段構成の積分器が、その減算結果に対して積分を行う。
加算器５では、２段構成の各積分器出力と、入力信号Ｘ
をアッテネータブロック９にて減衰した信号ｂＸと、を
加算し、量子化器６では、当該加算結果を量子化する。
そして、当該量子化結果を出力信号Ｙとして出力する。
同時に、当該量子化結果Ｙを、遅延素子７を介して加算
器２の入力に帰還させる。
【００２２】具体的にいうと、実施の形態１におけるΔ
Σモジュレータの出力信号Ｙは、図１に従って、以下の
（２）式のように表すことができる。ただし、ｑは量子
化誤差を表す。
【００２３】
【数２】
【００２４】このように、上記実施の形態１のΔΣモジ
ュレータでは、上記帰還ループにより、量子化雑音を次
数に応じて変調することによって、すなわち、量子化雑
音の周波数分布を高域に集中させ、かつ低い周波数領域
における雑音の影響を小さくすることによって、ＳＮＲ
（Signal to Noise Ratio）特性を向上させる。
【００２５】また、簡単な回路ブロックの挿入により、
すなわち、加算器２に遅延素子８を介した信号ｂｚ-1Ｘ
を入力し、加算器５にアッテネータブロック９にて減衰
した信号ｂＸを入力することにより、信号伝達関数の周
波数特性を一定に保持する（（２）式参照）。これによ
り、本実施の形態においては、高域におけるピーキング
や減衰を防止することができる。
【００２６】なお、本実施の形態においては、同じ値を
持つ２つのアッテネータブロックを備える構成とした
が、これに限らず、図２に示すように、加算器５にアッ
テネータブロック１にて減衰した信号ｂＸを入力するこ
ととしてもよい。これにより、上記と同様の効果が得ら
れるとともに、さらに、回路規模を削減することができ
る。
【００２７】実施の形態２．図３は、本発明にかかるΔ
Σモジュレータの実施の形態２の構成を示す図である。
図３において、３−１，３−２，…，３−ｎは積分器
（Ｉｎｔ（１），Ｉｎｔ（２），…，Ｉｎｔ（ｎ））で
ある。なお、前述の実施の形態１と同様の構成について
は、同一の符号を付してその説明を省略する。また、前
述した実施の形態１の図１と同様に、２つのアッテネー
タブロックを備える構成としてもよい。
【００２８】ここで、本実施の形態のΔΣモジュレータ
の動作を説明する前に、従来の高次（ｎ次）のΔΣモジ
ュレータの一例について説明する。図４は、従来のｎ次
のΔΣモジュレータの構成を示す図である。従来のｎ次
のΔΣモジュレータでは、加算器２が、減衰後の信号ｂ
Ｘから、１サンプル周期だけ遅延を与えられた量子化後
の信号（遅延素子７出力：ｚ-1Ｙ）を減算し、ｎ段構成
の積分器が、その減算結果に対して積分を行う。そし
て、加算器５では、ｎ段構成の各積分器出力を加算す
る。
【００２９】具体的にいうと、図４のΔΣモジュレータ
の出力信号Ｙは、以下の（３）式のように表すことがで
きる。
【００３０】
【数３】
【００３１】このように、図４に示すΔΣモジュレータ
は、従来技術において説明した図１３の積分器を単にｎ
段構成にし、さらに高い周波数領域に量子化雑音を集中
させることにより、高精度化を図っていた。しかしなが
ら、このようなΔΣモジュレータは、量子化雑音の周波
数特性が傾きを持つこととなり、高域でピーキングや減
衰を起こす場合がある問題に加えて、さらに、量子化雑
音の周波数特性が複雑化する、という問題も発生する。
【００３２】そこで、本実施の形態においては、ΔΣモ
ジュレータの高精度化の一例として、図３に示すよう
に、積分器をｎ次構成とし、さらに、加算器２に減衰後
の信号ｂＸに対して１サンプル周期だけ遅延を与えた信
号ｂｚ-1Ｘを入力し、加算器５に減衰後の信号ｂＸを入
力する。
【００３３】すなわち、本実施の形態のΔΣモジュレー
タでは、加算器２が、減衰後の信号ｂＸに対して１サン
プル周期だけ遅延を与えた信号（遅延素子８出力：ｂｚ
-1Ｘ）から、１サンプル周期だけ遅延を与えられた量子
化後の信号（遅延素子７出力：ｚ-1Ｙ）を減算し、ｎ段
構成の積分器が、その減算結果に対して積分を行う。そ
して、加算器５では、ｎ段構成の各積分器出力と、入力
信号Ｘをアッテネータブロック１にて減衰した信号ｂＸ
と、を加算する。
【００３４】したがって、実施の形態２におけるΔΣモ
ジュレータの出力信号Ｙは、図３に従って、以下の
（４）式のように表すことができる。
【００３５】
【数４】
【００３６】このように、上記実施の形態２のΔΣモジ
ュレータでは、量子化雑音の周波数分布を実施の形態１
よりもさらに高域に集中させ、かつ低い周波数領域にお
ける雑音の影響を小さくすることによって、さらにＳＮ
Ｒ（Signal to Noise Ratio）特性を向上させる。
【００３７】また、簡単な回路ブロックの挿入により、
すなわち、加算器２に遅延素子８を介した信号ｂｚ-1Ｘ
を入力し、加算器５にアッテネータブロック１にて減衰
した信号ｂＸを入力することにより、信号伝達関数の周
波数特性を一定に保持する（（４）式参照）。これによ
り、ΔΣモジュレータの高精度化を実現できる。
【００３８】実施の形態３．図５は、本発明にかかるΔ
Σモジュレータの実施の形態３の構成を示す図である。
図５において、１０，１２は加算器であり、１１は補正
ロジック部である。なお、前述の実施の形態１および２
と同様の構成については、同一の符号を付してその説明
を省略する。
【００３９】ここで、本実施の形態のΔΣモジュレータ
の動作を説明する前に、従来のカスケード接続のΔΣモ
ジュレータの一例について説明する。図６は、従来のカ
スケード接続のΔΣモジュレータの構成を示す図であ
る。従来のカスケード接続のΔΣモジュレータでは、ま
ず、第１ステージにて信号Ｙ（１）を出力する。ここで
は、加算器２が、減衰後の信号ｂＸから、１サンプル周
期だけ遅延を与えられた量子化後の信号ｚ-1Ｙ（１）を
減算し、２段構成の積分器が、その減算結果に対して積
分を行う。そして、加算器５では、２段構成の各積分器
出力を加算し、量子化器６では、当該加算結果を量子化
する（量子化結果：Ｙ（１））。同時に、当該量子化結
果Ｙ（１）を、遅延素子７を介して加算器２の入力に帰
還させる。
【００４０】具体的にいうと、図６に示す第１ステージ
の出力信号Ｙ（１）は、以下の（５）式のように表すこ
とができる。
【００４１】
【数５】
【００４２】つぎに、第２ステージにて信号Ｙ（２）を
出力する。ここでは、第１ステージ出力の量子化誤差ｑ
（１）を入力とし（量子化器６の入出力の差）、加算器
２が、量子化誤差を減衰した信号ｃｑ（１）から、１サ
ンプル周期だけ遅延を与えられた量子化後の信号ｚ-1Ｙ
（２）を減算し、２段構成の積分器が、その減算結果に
対して積分を行う。そして、加算器５では、２段構成の
各積分器出力を加算し、量子化器６では、当該加算結果
を量子化する（量子化結果：Ｙ（２））。同時に、当該
量子化結果Ｙ（２）を、遅延素子７を介して加算器２の
入力に帰還させる。
【００４３】具体的にいうと、図６に示す第２ステージ
の出力信号Ｙ（２）は、以下の（６）式のように表すこ
とができる。
【００４４】
【数６】
【００４５】補正ロジック部１１では、（７）式に示す
補正処理を行い、信号Ｙ（３）を出力する。
【００４６】
【数７】
【００４７】最後に、加算器１２では、（８）式に示す
ように信号Ｙ（１）と信号Ｙ（３）を加算し、信号Ｙを
出力する。
【００４８】
【数８】
【００４９】このように、図６に示すΔΣモジュレータ
は、従来技術において説明した図１３の積分器を単にカ
スケード接続し、これにより高い周波数領域に量子化雑
音を集中させることにより、高精度化を図っていた。し
かしながら、このようなΔΣモジュレータは、量子化雑
音の周波数特性が傾きを持つだけでなく、さらに、低次
のノイズシェーピング項を有するため、十分な精度が得
られない、という問題が発生する。（８）式では（１−
ｚ-1）3ｑの部分が上記ノイズシェーピング項を表す。
【００５０】そこで、本実施の形態においては、ΔΣモ
ジュレータの高精度化の一例として、図５（ａ）に示す
ように、第１ステージにおいて、加算器５に入力信号Ｘ
を減衰した信号ｂＸを入力し、加算器２に減衰後の信号
ｂＸに対して１サンプル周期だけ遅延を与えた信号ｂｚ
-1Ｘを入力する。また、第２ステージにおいて、加算器
５に第１ステージの量子化誤差ｑ（１）を減衰した信号
ｃｑ（１）を入力し、加算器２に減衰後の信号ｃｑ
（１）に対して１サンプル周期だけ遅延を与えた信号ｃ
ｚ-1ｑ（１）を入力する。このとき、第１ステージと第
２ステージには、同一次数かつ同一ビット数のモジュレ
ータを用いる。
【００５１】本実施の形態のカスケード接続のΔΣモジ
ュレータでは、まず、図５（ａ）に示す第１ステージに
て信号Ｙ（１）を出力する。ここでは、加算器２が、減
衰後の信号ｂＸに対して１サンプル周期だけ遅延を与え
た信号ｂｚ-1Ｘから、１サンプル周期だけ遅延を与えら
れた量子化後の信号ｚ-1Ｙを減算し、２段構成の積分器
が、その減算結果に対して積分を行う。そして、加算器
５では、２段構成の各積分器出力と、入力信号Ｘをアッ
テネータブロック９にて減衰した信号と、を加算し、量
子化器６では、当該加算結果を量子化する（量子化結
果：Ｙ（１））。同時に、当該量子化結果Ｙ（１）を、
遅延素子７を介して加算器２の入力に帰還させる。
【００５２】具体的にいうと、図５（ａ）に示す第１ス
テージの出力信号Ｙ（１）は、以下の（９）式のように
表すことができる。
【００５３】
【数９】
【００５４】つぎに、図５（ａ）における第２ステージ
にて信号Ｙ（２）を出力する。ここでは、第１ステージ
出力の量子化誤差ｑ（１）を入力とし（量子化器６の入
出力の差）、加算器２が、量子化誤差を減衰した信号ｃ
ｑ（１）に対して１サンプル周期だけ遅延を与えた信号
ｃｚ-1ｑ（１）から、１サンプル周期だけ遅延を与えら
れた量子化後の信号ｚ-1Ｙ（２）を減算し、２段構成の
積分器が、その減算結果に対して積分を行う。そして、
加算器５では、２段構成の各積分器出力と、量子化誤差
をアッテネータブロック９にて減衰した信号と、を加算
し、量子化器６では、当該加算結果を量子化する（量子
化結果：Ｙ（２））。同時に、当該量子化結果Ｙ（２）
を、遅延素子７を介して加算器２の入力に帰還させる。
【００５５】具体的にいうと、図５（ａ）に示す第２ス
テージの出力信号Ｙ（２）は、以下の（１０）式のよう
に表すことができる。
【００５６】
【数１０】
【００５７】補正ロジック部１１では、（１１）式に示
す補正処理を行い、信号Ｙ（３）を出力する。
【００５８】
【数１１】
【００５９】最後に、加算器１２では、（１２）式に示
すように信号Ｙ（１）と信号Ｙ（３）を加算し、信号Ｙ
を出力する。
【００６０】
【数１２】
【００６１】このように、上記実施の形態３のΔΣモジ
ュレータでは、量子化雑音の周波数分布を実施の形態１
よりもさらに高域に集中させ、かつ低い周波数領域にお
ける雑音の影響を小さくすることによって、さらにＳＮ
Ｒ（Signal to Noise Ratio）特性を向上させる。
【００６２】また、簡単な回路ブロックの挿入により、
すなわち、第１ステージにおいて、加算器５に入力信号
Ｘを減衰した信号ｂＸを入力し、加算器２に減衰後の信
号ｂＸに対して１サンプル周期だけ遅延を与えた信号ｂ
ｚ-1Ｘを入力し、第２ステージにおいて、加算器５に第
１ステージの量子化誤差ｑ（１）を減衰した信号ｃｑ
（１）を入力し、加算器２に減衰後の信号ｃｑ（１）に
対して１サンプル周期だけ遅延を与えた信号ｃｚ-1ｑ
（１）を入力することにより、信号伝達関数の周波数特
性を一定に保持するとともに、低次のノイズシェーピン
グ項を除去する。これにより、ΔΣモジュレータの高精
度化を実現できる。
【００６３】なお、実施の形態３の構成については、上
記図５（ａ）に限らず、たとえば、図５（ｂ）のように
補正ロジック部（１１ａ）を変更しても上記と同様の効
果が得られる。この場合、出力信号Ｙは、（１３）式の
ように表すことができる。
【００６４】
【数１３】
【００６５】また、図５においては、各ステージにおい
て、同じ値を持つ２つのアッテネータブロックを備える
構成としたが、これに限らず、図７に示すように、加算
器５にアッテネータブロック１にて減衰した信号ｂＸを
入力することとしてもよい。すなわち、各ステージにお
いて、１つのアッテネータブロックを共有する構成とし
てもよい。これにより、上記と同様の効果が得られると
ともに、さらに、回路規模を削減することができる。
【００６６】また、図５および図７においては、第１ス
テージと第２ステージの量子化器のビット数を同一とし
たが、これに限らず、図８のように、第２ステージの量
子化器６ａのビット数を、第１ステージの量子化器６の
ビット数よりも多く設定することとしてもよい。これに
より、さらにΔΣモジュレータの精度を向上させること
ができる。この場合、出力信号Ｙは、（１４）式のよう
に表すことができる。
【００６７】
【数１４】
【００６８】また、図５、図７および図８においては、
各ステージの次数を同一としたが、これに限らず、図９
のように、第２ステージの次数を、第１のステージの次
数よりも高くすることとしてもよい。これにより、さら
にΔΣモジュレータの精度を向上させることができる。
この場合、出力信号Ｙは、（１５）式のように表すこと
ができる。
【００６９】
【数１５】
【００７０】実施の形態４．図１０は、本発明にかかる
ΔΣモジュレータの実施の形態４の構成を示す図であ
る。図１０において、１３，１５は加算器であり、１４
は補正ロジック部である。なお、前述の実施の形態１，
２および３と同様の構成については、同一の符号を付し
てその説明を省略する。ここでは、前述の実施の形態３
と異なる動作についてのみ説明する。
【００７１】ここで、上記実施の形態４のΔΣモジュレ
ータの動作について説明する。本実施の形態では、ΔΣ
モジュレータのさらなる高精度化の一例として、３つ以
上のステージを有するΔΣモジュレータについて説明す
る。なお、ここでは、説明の便宜上、３つのステージを
有するΔΣモジュレータを用いる。具体的にいうと、図
１０（ａ）に示すように、第１ステージにおいて、加算
器５に入力信号Ｘを減衰した信号ｂＸを入力し、加算器
２に減衰後の信号ｂＸに対して１サンプル周期だけ遅延
を与えた信号ｂｚ-1Ｘを入力する。また、第２ステージ
において、加算器５に第１ステージの量子化誤差ｑ
（１）を減衰した信号ｃｑ（１）を入力し、加算器２に
減衰後の信号ｃｑ（１）に対して１サンプル周期だけ遅
延を与えた信号ｃｚ-1ｑ（１）を入力する。また、第３
ステージにおいて、加算器５に第１ステージの量子化誤
差ｑ（２）を減衰した信号ｄｑ（２）を入力し、加算器
２に減衰後の信号ｄｑ（２）に対して１サンプル周期だ
け遅延を与えた信号ｄｚ-1ｑ（２）を入力する。このと
き、第１ステージと第２ステージと第３ステージには、
同一次数かつ同一ビット数のモジュレータを用いる。
【００７２】本実施の形態のカスケード接続のΔΣモジ
ュレータでは、第１ステージ，第２ステージの後、図１
０（ａ）における第３ステージにて信号Ｙ（３）を出力
する。ここでは、第２ステージ出力の量子化誤差ｑ
（２）を入力とし、加算器２が、量子化誤差を減衰した
信号ｄｑ（２）に対して１サンプル周期だけ遅延を与え
た信号ｄｚ-1ｑ（２）から、１サンプル周期だけ遅延を
与えられた量子化後の信号ｚ-1Ｙ（３）を減算し、２段
構成の積分器が、その減算結果に対して積分を行う。そ
して、加算器５では、２段構成の各積分器出力と、量子
化誤差ｑ（３）をアッテネータブロック１にて減衰した
信号と、を加算し、量子化器６では、当該加算結果を量
子化する（量子化結果：Ｙ（３））。同時に、当該量子
化結果Ｙ（３）を、遅延素子７を介して加算器２の入力
に帰還させる。
【００７３】具体的にいうと、図１０（ａ）に示す第３
ステージの出力信号Ｙ（３）は、以下の（１６）式のよ
うに表すことができる。
【００７４】
【数１６】
【００７５】補正ロジック部１４では、（１７）式に示
す補正処理を行い、信号Ｙ（４）を出力する。
【００７６】
【数１７】
【００７７】加算器１５では、（１８）式に示すように
信号Ｙ（２）と信号Ｙ（４）を加算し、信号Ｙ（５）を
出力する。
【００７８】
【数１８】
【００７９】補正ロジック部１１では、（１９）式に示
す補正処理を行い、信号Ｙ（６）を出力する。
【００８０】
【数１９】
【００８１】最後に、加算器１２では、（２０）式に示
すように信号Ｙ（１）と信号Ｙ（６）を加算し、信号Ｙ
を出力する。
【００８２】
【数２０】
【００８３】このように、上記実施の形態４のΔΣモジ
ュレータでは、量子化雑音の周波数分布を実施の形態１
よりもさらに高域に集中させ、かつ低い周波数領域にお
ける雑音の影響を小さくすることによって、さらにＳＮ
Ｒ（Signal to Noise Ratio）特性を向上させる。
【００８４】また、簡単な回路ブロックの挿入により、
すなわち、第１ステージにおいて、加算器５に入力信号
Ｘを減衰した信号ｂＸを入力し、加算器２に減衰後の信
号ｂＸに対して１サンプル周期だけ遅延を与えた信号ｂ
ｚ-1Ｘを入力し、第２ステージにおいて、加算器５に第
１ステージの量子化誤差ｑ（１）を減衰した信号ｃｑ
（１）を入力し、加算器２に減衰後の信号ｃｑ（１）に
対して１サンプル周期だけ遅延を与えた信号ｃｚ-1ｑ
（１）を入力し、第３ステージにおいて、加算器５に第
２ステージの量子化誤差ｑ（２）を減衰した信号ｄｑ
（２）を入力し、加算器２に減衰後の信号ｄｑ（２）に
対して１サンプル周期だけ遅延を与えた信号ｄｚ-1ｑ
（２）を入力することにより、さらなる高精度化を実現
できる。
【００８５】なお、実施の形態４の構成については、上
記図１０（ａ）に限らず、たとえば、図１０（ｂ）のよ
うに補正ロジック部（１１ａおよび１４ａ）を変更して
も上記と同様の効果が得られる。この場合、出力信号Ｙ
は、（２１）式のように表すことができる。
【００８６】
【数２１】
【００８７】実施の形態５．図１１は、実施の形態１〜
４のΔΣモジュレータを用いたアナログ／ディジタル
（Ａ／Ｄ）コンバータの構成を示す図であり、２１は実
施の形態１〜４のΔΣモジュレータであり、２２はデシ
メーションフィルタである。
【００８８】このように、実施の形態１〜４のΔΣモジ
ュレータを用いることにより、信号伝達関数の周波数特
性を一定に保持することが可能なＡ／Ｄコンバータを提
供することができる。
【００８９】実施の形態６．図１２は、実施の形態１〜
４のΔΣモジュレータを用いたディジタル／アナログ
（Ｄ／Ａ）コンバータの構成を示す図であり、３１はイ
ンターポレーションフィルタであり、３２は内部ＤＡＣ
（Ｄ／Ａコンバータ）であり、３３はアナログローパス
フィルタである。
【００９０】このように、実施の形態１〜４のΔΣモジ
ュレータを用いることにより、信号伝達関数の周波数特
性を一定に保持することが可能なＤ／Ａコンバータを提
供することができる。
【００９１】
【発明の効果】以上、説明したとおり、本発明によれ
ば、減算手段に、減衰後の入力信号に対して１サンプル
周期の遅延を与えた信号と、１サンプル周期の遅延を与
えられて帰還した量子化後の信号と、を入力し、さら
に、加算手段に、各積分手段出力と減衰後の入力信号と
を入力する構成とした。これにより、信号伝達関数の周
波数特性を一定に保持することができるため、高域にお
けるピーキングや減衰を防止することができる、という
効果を奏する。
【００９２】つぎの発明によれば、第１ステージにおい
ては、減算手段に、減衰後の入力信号に対して１サンプ
ル周期の遅延を与えた信号と、１サンプル周期の遅延を
与えられて帰還した量子化後の信号と、を入力し、さら
に、加算手段に、各積分手段出力と減衰後の入力信号と
を入力する構成とした。また、その他の第ｎステージに
おいては、減算手段に、減衰後の前ステージの量子化誤
差に対して１サンプル周期の遅延を与えた信号と、１サ
ンプル周期の遅延を与えられて帰還した量子化後の信号
と、を入力し、さらに、加算手段に、各積分手段出力と
減衰後の前ステージの量子化誤差とを入力する構成とし
た。これにより、信号伝達関数の周波数特性を一定に保
持するとともに、低次のノイズシェーピング項を除去す
ることができるため、さらなる高精度化を実現できる、
という効果を奏する。
【００９３】つぎの発明によれば、たとえば、第２ステ
ージの量子化手段のビット数を第１ステージの量子化手
段のビット数よりも多く設定する。これにより、さらに
ΔΣモジュレータの精度を向上させることができる、と
いう効果を奏する。
【００９４】つぎの発明によれば、信号伝達関数の周波
数特性を一定に保持することが可能なＡ／Ｄコンバータ
を得ることができる、という効果を奏する。
【００９５】つぎの発明によれば、信号伝達関数の周波
数特性を一定に保持するとともに、低次のノイズシェー
ピング項を除去することが可能なＡ／Ｄコンバータを得
ることができる、という効果を奏する。
【００９６】つぎの発明によれば、信号伝達関数の周波
数特性を一定に保持することが可能なＤ／Ａコンバータ
を得ることができる、という効果を奏する。
【００９７】つぎの発明によれば、信号伝達関数の周波
数特性を一定に保持するとともに、低次のノイズシェー
ピング項を除去することが可能なＤ／Ａコンバータを得
ることができる、という効果を奏する。
【図面の簡単な説明】
【図１】 本発明にかかるΔΣモジュレータの実施の形
態１の構成を示す図である。
【図２】 本発明にかかるΔΣモジュレータの実施の形
態１の構成を示す図である。
【図３】 本発明にかかるΔΣモジュレータの実施の形
態２の構成を示す図である。
【図４】 従来のｎ次のΔΣモジュレータの構成を示す
図である。
【図５】 本発明にかかるΔΣモジュレータの実施の形
態３の構成を示す図である。
【図６】 従来のカスケード接続のΔΣモジュレータの
構成を示す図である。
【図７】 本発明にかかるΔΣモジュレータの実施の形
態３の構成を示す図である。
【図８】 本発明にかかるΔΣモジュレータの実施の形
態３の構成を示す図である。
【図９】 本発明にかかるΔΣモジュレータの実施の形
態３の構成を示す図である。
【図１０】 本発明にかかるΔΣモジュレータの実施の
形態４の構成を示す図である。
【図１１】 本発明のΔΣモジュレータを用いたアナロ
グ／ディジタル（Ａ／Ｄ）コンバータの構成を示す図で
ある。
【図１２】 本発明のΔΣモジュレータを用いたディジ
タル／アナログ（Ｄ／Ａ）コンバータの構成を示す図で
ある。
【図１３】 従来のΔΣモジュレータの構成を示す図で
ある。
【図１４】 量子化雑音のモジュレーションの概念を示
す図である。
【符号の説明】
１，９ アッテネータブロック、２，５，１０，１２，
１３，１５ 加算器、３，３−１，３−２，３−ｎ，４
積分器、６，６ａ 量子化器、７，８ 遅延素子、１
１，１１ａ，１４，１４ａ 補正ロジック部、２１ Δ
Σモジュレータ、２２ デシメーションフィルタ、３１
インターポレーションフィルタ、３２内部ＤＡＣ（Ｄ
／Ａコンバータ）、３３ アナログローパスフィルタ。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 森本 康夫 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 Ｆターム(参考） 5J022 AA01 AB01 BA02 CA07 CD05 CE04 CF03 5J064 AA04 BA03 BB04 BB07 BC06 BC07 BC08 BC10 BC12 BC16 BC25 BD03

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 オーバーサンプリングΔΣ変換方式が採
    用されたΔΣモジュレータにおいて、 入力信号を減衰する減衰手段と、 前記減衰後の信号に対して１サンプル周期の遅延を与え
    る遅延手段と、 前記遅延後の信号から、１サンプル周期の遅延を与えら
    れて帰還した量子化後の信号を減算する減算手段と、 前記減算結果に対して積分を行うｎ（２以上の整数）段
    構成の積分手段と、 前記各積分手段出力と前記減衰後の信号とを加算する加
    算手段と、 前記加算結果を量子化し、当該量子化結果を出力信号と
    し、同時に、当該出力信号を帰還させる量子化手段と、 を備えることを特徴とするΔΣモジュレータ。
  2. 【請求項２】 前記減衰手段、遅延手段、減算手段、積
    分手段、加算手段、量子化手段、で構成される第１ステ
    ージのモジュレータに、前ステージにおける量子化誤差
    を入力信号とするｍ（整数）個のモジュレータをカスケ
    ード接続し、 各ステージの量子化結果に対して所定の補正処理を施
    し、 当該補正後の全信号の加算結果を出力信号とすることを
    特徴とする請求項１に記載のΔΣモジュレータ。
  3. 【請求項３】 前記量子化手段を多ビット化することを
    特徴とする請求項１または２に記載のΔΣモジュレー
    タ。
  4. 【請求項４】 入力信号を減衰する減衰手段と、 前記減衰後の信号に対して１サンプル周期の遅延を与え
    る遅延手段と、 前記遅延後の信号から、１サンプル周期の遅延を与えら
    れて帰還した量子化後の信号を減算する減算手段と、 前記減算結果に対して積分を行うｎ（２以上の整数）段
    構成の積分手段と、 前記各積分手段出力と前記減衰後の信号とを加算する加
    算手段と、 前記加算結果を量子化し、当該量子化結果を出力信号と
    し、同時に、当該出力信号を帰還させる量子化手段と、 を有するΔΣモジュレータを備えることを特徴とするＡ
    ／Ｄコンバータ。
  5. 【請求項５】 前記減衰手段、遅延手段、減算手段、積
    分手段、加算手段、量子化手段、で構成される第１ステ
    ージのモジュレータに、前ステージにおける量子化誤差
    を入力信号とするｍ（整数）個のモジュレータをカスケ
    ード接続し、各ステージの量子化結果に対して所定の補
    正処理を施し、当該補正後の全信号の加算結果を出力信
    号とするΔΣモジュレータ、 を備えることを特徴とする請求項４に記載のＡ／Ｄコン
    バータ。
  6. 【請求項６】 入力信号を減衰する減衰手段と、 前記減衰後の信号に対して１サンプル周期の遅延を与え
    る遅延手段と、 前記遅延後の信号から、１サンプル周期の遅延を与えら
    れて帰還した量子化後の信号を減算する減算手段と、 前記減算結果に対して積分を行うｎ（２以上の整数）段
    構成の積分手段と、 前記各積分手段出力と前記減衰後の信号とを加算する加
    算手段と、 前記加算結果を量子化し、当該量子化結果を出力信号と
    し、同時に、当該出力信号を帰還させる量子化手段と、 を有するΔΣモジュレータを備えることを特徴とするＤ
    ／Ａコンバータ。
  7. 【請求項７】 前記減衰手段、遅延手段、減算手段、積
    分手段、加算手段、量子化手段、で構成される第１ステ
    ージのモジュレータに、前ステージにおける量子化誤差
    を入力信号とするｍ（整数）個のモジュレータをカスケ
    ード接続し、各ステージの量子化結果に対して所定の補
    正処理を施し、当該補正後の全信号の加算結果を出力信
    号とするΔΣモジュレータ、 を備えることを特徴とする請求項６に記載のＤ／Ａコン
    バータ。
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