JP2001345704A - デルタシグマモジュレータおよびａｄコンバータ - Google Patents
デルタシグマモジュレータおよびａｄコンバータInfo
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- JP2001345704A JP2001345704A JP2000164683A JP2000164683A JP2001345704A JP 2001345704 A JP2001345704 A JP 2001345704A JP 2000164683 A JP2000164683 A JP 2000164683A JP 2000164683 A JP2000164683 A JP 2000164683A JP 2001345704 A JP2001345704 A JP 2001345704A
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- H03—ELECTRONIC CIRCUITRY
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- H03M3/00—Conversion of analogue values to or from differential modulation
- H03M3/30—Delta-sigma modulation
- H03M3/458—Analogue/digital converters using delta-sigma modulation as an intermediate step
- H03M3/46—Analogue/digital converters using delta-sigma modulation as an intermediate step using a combination of at least one delta-sigma modulator in series with at least one analogue/digital converter of a different type
Abstract
(57)【要約】
【課題】 従来のΣΔモジュレータでは、フィードバッ
クループ内において１ビット量子化器２９を用いつつ
も、それを多ビット化した場合と同等の量子化誤差の削
減効果を得られるように構成した場合、回路規模の増大
などが問題であった。 【解決手段】 フィードフォワードループにおいて、多
ビット量子化器１１とともに、上記量子化誤差を演算す
るための第二減算器１０を用いたものである。
クループ内において１ビット量子化器２９を用いつつ
も、それを多ビット化した場合と同等の量子化誤差の削
減効果を得られるように構成した場合、回路規模の増大
などが問題であった。 【解決手段】 フィードフォワードループにおいて、多
ビット量子化器１１とともに、上記量子化誤差を演算す
るための第二減算器１０を用いたものである。
Description
【０００１】
【発明の属する技術分野】この発明は１ビット量子化器
を用いたデルタシグマモジュレータ（以下、ΔΣモジュ
レータと略記する）およびアナログ信号をデジタル信号
に変換するＡＤコンバータに係り、特に、上記１ビット
量子化器を含むフィードバックループにおいて入力アナ
ログ信号を量子化しつつも、マルチビット量子化器を含
むフィードバックループを用いて当該量子化を行った場
合の理論値と同等の低い量子化ノイズを得ることができ
るΔΣモジュレータおよびＡＤコンバータの改良に関す
るものである。
を用いたデルタシグマモジュレータ（以下、ΔΣモジュ
レータと略記する）およびアナログ信号をデジタル信号
に変換するＡＤコンバータに係り、特に、上記１ビット
量子化器を含むフィードバックループにおいて入力アナ
ログ信号を量子化しつつも、マルチビット量子化器を含
むフィードバックループを用いて当該量子化を行った場
合の理論値と同等の低い量子化ノイズを得ることができ
るΔΣモジュレータおよびＡＤコンバータの改良に関す
るものである。
【０００２】
【従来の技術】従来、この種のΔΣモジュレータは特開
平４−２２９７２２号公報や特開平１１−３０８１１０
号公報に開示されている。図６は従来のΔΣモジュレー
タの構成を示すブロック図である。図において、２４は
入力端子、２５は初段減算器、２６は初段積分器、２７
は最終段減算器、２８は最終段積分器、２９は１ビット
量子化器、３０は出力端子、３１は１ビットＤＡ変換
器、３２は遅延素子である。
平４−２２９７２２号公報や特開平１１−３０８１１０
号公報に開示されている。図６は従来のΔΣモジュレー
タの構成を示すブロック図である。図において、２４は
入力端子、２５は初段減算器、２６は初段積分器、２７
は最終段減算器、２８は最終段積分器、２９は１ビット
量子化器、３０は出力端子、３１は１ビットＤＡ変換
器、３２は遅延素子である。
【０００３】次に動作について説明する。入力端子２４
に入力アナログ信号が入力されると、当該入力アナログ
信号は、初段減算器２５、初段積分器２６、最終段減算
器２７、最終段積分器２８を通って１ビット量子化器２
９に入力される。このとき、当該入力アナログ信号が入
力される前において入力端子２４に何も入力されていな
い場合には、初段減算器２５は入力された入力アナログ
信号をそのまま出力し、最終段減算器２７は初段積分器
２６から入力された入力アナログ信号の１次積分値をそ
のまま出力する。従って、最終段積分器２８からは入力
アナログ信号の２次積分値が出力されることになる。１
ビット量子化器２９は、それに入力されたアナログ信号
と所定の閾値とを比較し、当該閾値以上である場合には
１ビットデジタル値「１」を出力し、当該閾値よりも低
い場合には１ビットデジタル値「０」を出力する。
に入力アナログ信号が入力されると、当該入力アナログ
信号は、初段減算器２５、初段積分器２６、最終段減算
器２７、最終段積分器２８を通って１ビット量子化器２
９に入力される。このとき、当該入力アナログ信号が入
力される前において入力端子２４に何も入力されていな
い場合には、初段減算器２５は入力された入力アナログ
信号をそのまま出力し、最終段減算器２７は初段積分器
２６から入力された入力アナログ信号の１次積分値をそ
のまま出力する。従って、最終段積分器２８からは入力
アナログ信号の２次積分値が出力されることになる。１
ビット量子化器２９は、それに入力されたアナログ信号
と所定の閾値とを比較し、当該閾値以上である場合には
１ビットデジタル値「１」を出力し、当該閾値よりも低
い場合には１ビットデジタル値「０」を出力する。
【０００４】１ビットＤＡ変換器３１はこの１ビット量
子化器２９から出力された１ビットデジタル値に応じ
て、当該デジタル値が「１」である場合には上記閾値レ
ベルの量子化アナログ信号を出力し、当該デジタル値が
「０」である場合には上記閾値レベルの量子化アナログ
信号を出力する。また、遅延素子３２はこの量子化アナ
ログ信号をこの１ビット量子化器２９の１サンプル時間
だけ遅延させ、初段減算器２５および最終段減算器２７
はそれぞれの入力からこの量子化アナログ信号を減算し
た値を出力することになる。
子化器２９から出力された１ビットデジタル値に応じ
て、当該デジタル値が「１」である場合には上記閾値レ
ベルの量子化アナログ信号を出力し、当該デジタル値が
「０」である場合には上記閾値レベルの量子化アナログ
信号を出力する。また、遅延素子３２はこの量子化アナ
ログ信号をこの１ビット量子化器２９の１サンプル時間
だけ遅延させ、初段減算器２５および最終段減算器２７
はそれぞれの入力からこの量子化アナログ信号を減算し
た値を出力することになる。
【０００５】そして、このようなΔΣモジュレータで
は、１ビット量子化器２９が入力アナログ信号を量子化
し、これをデジタル信号値として出力しているので、１
ビット量子化器２９における閾値レベルと入力アナログ
信号とのレベル差などに応じた量子化誤差が必ず発生す
る。
は、１ビット量子化器２９が入力アナログ信号を量子化
し、これをデジタル信号値として出力しているので、１
ビット量子化器２９における閾値レベルと入力アナログ
信号とのレベル差などに応じた量子化誤差が必ず発生す
る。
【０００６】そこで、図７に示すように１ビット量子化
器２９を多ビット量子化器３３に置き換えることで量子
化誤差を理論的には減少させることができることが知ら
れている。図において、３３は多ビット量子化器、３４
は多ビットＤＡ変換器である。しかしながら、このよう
に量子化器自体を多ビット化した場合、１ビットＤＡ変
換器３１も多ビットＤＡ変換器３４に置き換える必要が
あり、この多ビットＤＡ変換器３４における単位要素回
路ばらつき（Ｅｍ＿ｄａｃ）が発生し、現実的には理論
値ほどには量子化誤差を減少させることができない。
器２９を多ビット量子化器３３に置き換えることで量子
化誤差を理論的には減少させることができることが知ら
れている。図において、３３は多ビット量子化器、３４
は多ビットＤＡ変換器である。しかしながら、このよう
に量子化器自体を多ビット化した場合、１ビットＤＡ変
換器３１も多ビットＤＡ変換器３４に置き換える必要が
あり、この多ビットＤＡ変換器３４における単位要素回
路ばらつき（Ｅｍ＿ｄａｃ）が発生し、現実的には理論
値ほどには量子化誤差を減少させることができない。
【０００７】図８は量子化器自体を多ビット化した場合
の理論値と同等の量子化誤差削減効果を備える従来のΔ
Σモジュレータの構成を示すブロック図である。図にお
いて、３５は多ビット量子化器、３６は微分器、３７は
微分積分器、３８は加算器である。
の理論値と同等の量子化誤差削減効果を備える従来のΔ
Σモジュレータの構成を示すブロック図である。図にお
いて、３５は多ビット量子化器、３６は微分器、３７は
微分積分器、３８は加算器である。
【０００８】そして、多ビット量子化器３５は１ビット
ＤＡ変換器３１の量子化アナログ信号を量子化し、微分
器３６はこの多ビット量子化器３５の出力を２次微分す
る。また、微分積分器３７は量子化デジタル信号に対し
て所定の微分積分処理を行い、加算器３８はこの微分積
分器３７の出力に微分器３６の出力を加算して出力端子
３０からデジタル信号を出力する。
ＤＡ変換器３１の量子化アナログ信号を量子化し、微分
器３６はこの多ビット量子化器３５の出力を２次微分す
る。また、微分積分器３７は量子化デジタル信号に対し
て所定の微分積分処理を行い、加算器３８はこの微分積
分器３７の出力に微分器３６の出力を加算して出力端子
３０からデジタル信号を出力する。
【０００９】
【発明が解決しようとする課題】従来のΔΣモジュレー
タでは、確かに、フィードバックループにおいて１ビッ
ト量子化器２９を用いるとともに、量子化アナログ信号
を更に多ビット量子化器３５で量子化し、これを上記１
ビット量子化器２９から出力される量子化デジタル信号
に加算しているので、確かに、マルチビット量子化器を
含むフィードバックループを用いて当該量子化を行った
場合の理論値と同等の低い量子化ノイズを得ることがで
きる。
タでは、確かに、フィードバックループにおいて１ビッ
ト量子化器２９を用いるとともに、量子化アナログ信号
を更に多ビット量子化器３５で量子化し、これを上記１
ビット量子化器２９から出力される量子化デジタル信号
に加算しているので、確かに、マルチビット量子化器を
含むフィードバックループを用いて当該量子化を行った
場合の理論値と同等の低い量子化ノイズを得ることがで
きる。
【００１０】しかしながら、この加算処理のために、１
ビット量子化器２９と加算器３８との間および多ビット
量子化器３５と加算器３８との間に微分積分回路３７や
微分器３６などの各種の回路を追加配設する必要があ
り、これによって回路規模は増加してしまうなどの課題
があった。
ビット量子化器２９と加算器３８との間および多ビット
量子化器３５と加算器３８との間に微分積分回路３７や
微分器３６などの各種の回路を追加配設する必要があ
り、これによって回路規模は増加してしまうなどの課題
があった。
【００１１】この発明は上記のような課題を解決するた
めになされたもので、１ビット量子化器を含むフィード
バックループにおいて入力アナログ信号を量子化しつつ
も、マルチビット量子化器を含むフィードバックループ
を用いて当該量子化を行った場合の理論値と同等の低い
量子化ノイズを得ることができ、しかも、従来のものよ
りも少ない回路規模において実現することができるΔΣ
モジュレータおよびＡＤコンバータを得ることを目的と
する。
めになされたもので、１ビット量子化器を含むフィード
バックループにおいて入力アナログ信号を量子化しつつ
も、マルチビット量子化器を含むフィードバックループ
を用いて当該量子化を行った場合の理論値と同等の低い
量子化ノイズを得ることができ、しかも、従来のものよ
りも少ない回路規模において実現することができるΔΣ
モジュレータおよびＡＤコンバータを得ることを目的と
する。
【００１２】
【課題を解決するための手段】この発明に係るΔΣモジ
ュレータは、入力アナログ信号が入力される入力端子
と、出力デジタル信号を出力する出力端子と、上記入力
端子と出力端子との間の信号経路に配設され、アナログ
信号を量子化して量子化デジタル信号を出力する１ビッ
ト量子化器と、当該量子化デジタル信号を量子化アナロ
グ信号に変換する１ビットＤＡ変換器と、１組または複
数組の減算器とその出力を積分する積分器とが１段にあ
るいは多段に接続され、初段の減算器は上記入力アナロ
グ信号から量子化アナログ信号を減算し、２段目以降の
減算器は前段の積分器の出力信号から量子化アナログ信
号を減算し、最終段の積分器の出力信号を上記１ビット
量子化器へ出力する入力積分回路列と、１ビットＤＡ変
換器から入力積分回路列までの量子化アナログ信号の信
号経路に配設された遅延素子とを備えるデルタシグマモ
ジュレータにおいて、上記１ビット量子化器に入力され
るアナログ信号から上記量子化アナログ信号を減算する
第二減算器と、当該第二減算器のアナログ出力を量子化
して量子化第二デジタル信号を出力する多ビット量子化
器と、当該多ビット量子化器の出力を上記入力積分回路
列の段数と同次元だけ微分する微分器と、上記量子化デ
ジタル信号に当該微分器の出力を加算して出力する加算
器とを備えるものである。
ュレータは、入力アナログ信号が入力される入力端子
と、出力デジタル信号を出力する出力端子と、上記入力
端子と出力端子との間の信号経路に配設され、アナログ
信号を量子化して量子化デジタル信号を出力する１ビッ
ト量子化器と、当該量子化デジタル信号を量子化アナロ
グ信号に変換する１ビットＤＡ変換器と、１組または複
数組の減算器とその出力を積分する積分器とが１段にあ
るいは多段に接続され、初段の減算器は上記入力アナロ
グ信号から量子化アナログ信号を減算し、２段目以降の
減算器は前段の積分器の出力信号から量子化アナログ信
号を減算し、最終段の積分器の出力信号を上記１ビット
量子化器へ出力する入力積分回路列と、１ビットＤＡ変
換器から入力積分回路列までの量子化アナログ信号の信
号経路に配設された遅延素子とを備えるデルタシグマモ
ジュレータにおいて、上記１ビット量子化器に入力され
るアナログ信号から上記量子化アナログ信号を減算する
第二減算器と、当該第二減算器のアナログ出力を量子化
して量子化第二デジタル信号を出力する多ビット量子化
器と、当該多ビット量子化器の出力を上記入力積分回路
列の段数と同次元だけ微分する微分器と、上記量子化デ
ジタル信号に当該微分器の出力を加算して出力する加算
器とを備えるものである。
【００１３】この発明に係るΔΣモジュレータは、入力
アナログ信号が入力される入力端子と、出力デジタル信
号を出力する出力端子と、上記入力端子と出力端子との
間の信号経路に配設され、アナログ信号を量子化して量
子化デジタル信号を出力する１ビット量子化器と、当該
量子化デジタル信号を量子化アナログ信号に変換する１
ビットＤＡ変換器と、１組または複数組の減算器とその
出力を積分する積分器とが１段にあるいは多段に接続さ
れ、初段の減算器は上記入力アナログ信号から量子化ア
ナログ信号を減算し、２段目以降の減算器は前段の積分
器の出力信号から量子化アナログ信号を減算し、最終段
の積分器の出力信号を上記１ビット量子化器へ出力する
入力積分回路列と、１ビットＤＡ変換器から入力積分回
路列までの量子化アナログ信号の信号経路に配設された
遅延素子とを備えるデルタシグマモジュレータにおい
て、上記最終段の積分器から出力されるアナログ信号か
ら当該最終段の前段の積分器から出力されるアナログ信
号を減算する第二減算器と、当該第二減算器のアナログ
出力を量子化して量子化第二デジタル信号を出力する多
ビット量子化器と、当該多ビット量子化器の出力を上記
入力積分回路列の段数と同次元だけ微分する微分器と、
上記量子化デジタル信号を遅延させる第二遅延素子と、
当該第二遅延素子の出力に上記微分器の出力を加算して
出力する加算器とを備えるものである。
アナログ信号が入力される入力端子と、出力デジタル信
号を出力する出力端子と、上記入力端子と出力端子との
間の信号経路に配設され、アナログ信号を量子化して量
子化デジタル信号を出力する１ビット量子化器と、当該
量子化デジタル信号を量子化アナログ信号に変換する１
ビットＤＡ変換器と、１組または複数組の減算器とその
出力を積分する積分器とが１段にあるいは多段に接続さ
れ、初段の減算器は上記入力アナログ信号から量子化ア
ナログ信号を減算し、２段目以降の減算器は前段の積分
器の出力信号から量子化アナログ信号を減算し、最終段
の積分器の出力信号を上記１ビット量子化器へ出力する
入力積分回路列と、１ビットＤＡ変換器から入力積分回
路列までの量子化アナログ信号の信号経路に配設された
遅延素子とを備えるデルタシグマモジュレータにおい
て、上記最終段の積分器から出力されるアナログ信号か
ら当該最終段の前段の積分器から出力されるアナログ信
号を減算する第二減算器と、当該第二減算器のアナログ
出力を量子化して量子化第二デジタル信号を出力する多
ビット量子化器と、当該多ビット量子化器の出力を上記
入力積分回路列の段数と同次元だけ微分する微分器と、
上記量子化デジタル信号を遅延させる第二遅延素子と、
当該第二遅延素子の出力に上記微分器の出力を加算して
出力する加算器とを備えるものである。
【００１４】この発明に係るＡＤコンバータは、上記デ
ルタシグマモジュレータと、上記デルタシグマモジュレ
ータから出力されるデジタル信号が入力されるデジタル
フィルタとを備えるものである。
ルタシグマモジュレータと、上記デルタシグマモジュレ
ータから出力されるデジタル信号が入力されるデジタル
フィルタとを備えるものである。
【００１５】
【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１はこの発明の実施の形態１によるΔ
Σモジュレータを示すブロック図である。図において、
１は入力アナログ信号が入力される入力端子、２は出力
デジタル信号を出力する出力端子、３は入力端子１と出
力端子２との間の信号経路に配設され、アナログ信号を
量子化して量子化デジタル信号を出力する１ビット量子
化器、４は量子化デジタル信号を量子化アナログ信号に
変換する１ビットＤＡ変換器、５は入力アナログ信号か
ら量子化アナログ信号を減算する初段減算器（減算
器）、６は初段減算器５の出力を積分する初段積分器
（積分器）、７は初段積分器６の出力信号から量子化ア
ナログ信号を減算する最終段減算器（減算器）、８は最
終段減算器７の出力を積分して１ビット量子化器３へ出
力する最終段積分器（積分器）、９は初段減算器５や最
終段減算器７と１ビットＤＡ変換器４との間に設けられ
た遅延素子である。
説明する。 実施の形態１．図１はこの発明の実施の形態１によるΔ
Σモジュレータを示すブロック図である。図において、
１は入力アナログ信号が入力される入力端子、２は出力
デジタル信号を出力する出力端子、３は入力端子１と出
力端子２との間の信号経路に配設され、アナログ信号を
量子化して量子化デジタル信号を出力する１ビット量子
化器、４は量子化デジタル信号を量子化アナログ信号に
変換する１ビットＤＡ変換器、５は入力アナログ信号か
ら量子化アナログ信号を減算する初段減算器（減算
器）、６は初段減算器５の出力を積分する初段積分器
（積分器）、７は初段積分器６の出力信号から量子化ア
ナログ信号を減算する最終段減算器（減算器）、８は最
終段減算器７の出力を積分して１ビット量子化器３へ出
力する最終段積分器（積分器）、９は初段減算器５や最
終段減算器７と１ビットＤＡ変換器４との間に設けられ
た遅延素子である。
【００１６】１０は１ビット量子化器３に入力されるア
ナログ信号から１ビットＤＡ変換器４の出力信号を減算
する第二減算器、１１は第二減算器１０のアナログ出力
を量子化して量子化第二デジタル信号を出力する多ビッ
ト量子化器、１２は多ビット量子化器１１の出力を上記
２次元だけ微分する微分器、１３は量子化デジタル信号
に微分器１２の出力を加算して出力する加算器である。
ナログ信号から１ビットＤＡ変換器４の出力信号を減算
する第二減算器、１１は第二減算器１０のアナログ出力
を量子化して量子化第二デジタル信号を出力する多ビッ
ト量子化器、１２は多ビット量子化器１１の出力を上記
２次元だけ微分する微分器、１３は量子化デジタル信号
に微分器１２の出力を加算して出力する加算器である。
【００１７】次に動作について説明する。入力端子１に
入力アナログ信号が入力されると、当該入力アナログ信
号は、初段減算器５、初段積分器６、最終段減算器７、
最終段積分器８を通って１ビット量子化器３に入力され
る。このとき、当該入力アナログ信号が入力される前に
おいて入力端子１に何も入力されていない場合には、初
段減算器５は入力された入力アナログ信号をそのまま出
力し、最終段減算器７は初段積分器６から入力された入
力アナログ信号の１次積分値をそのまま出力する。従っ
て、最終段積分器８からは入力アナログ信号の２次積分
値が出力されることになる。１ビット量子化器３は、そ
れに入力されたアナログ信号と所定の閾値とを比較し、
当該閾値以上である場合には１ビットデジタル値「１」
を出力し、当該閾値よりも低い場合には１ビットデジタ
ル値「０」を出力する。
入力アナログ信号が入力されると、当該入力アナログ信
号は、初段減算器５、初段積分器６、最終段減算器７、
最終段積分器８を通って１ビット量子化器３に入力され
る。このとき、当該入力アナログ信号が入力される前に
おいて入力端子１に何も入力されていない場合には、初
段減算器５は入力された入力アナログ信号をそのまま出
力し、最終段減算器７は初段積分器６から入力された入
力アナログ信号の１次積分値をそのまま出力する。従っ
て、最終段積分器８からは入力アナログ信号の２次積分
値が出力されることになる。１ビット量子化器３は、そ
れに入力されたアナログ信号と所定の閾値とを比較し、
当該閾値以上である場合には１ビットデジタル値「１」
を出力し、当該閾値よりも低い場合には１ビットデジタ
ル値「０」を出力する。
【００１８】１ビットＤＡ変換器４はこの１ビット量子
化器３から出力された１ビットデジタル値に応じて、当
該デジタル値が「１」である場合には上記閾値レベルの
量子化アナログ信号を出力し、当該デジタル値が「０」
である場合にはレベルの無い量子化アナログ信号を出力
する。また、遅延素子９はこの量子化アナログ信号をこ
の１ビット量子化器３の１サンプル時間だけ遅延させ、
初段減算器５および最終段減算器７はそれぞれの入力か
らこの量子化アナログ信号を減算した値を出力すること
になる。
化器３から出力された１ビットデジタル値に応じて、当
該デジタル値が「１」である場合には上記閾値レベルの
量子化アナログ信号を出力し、当該デジタル値が「０」
である場合にはレベルの無い量子化アナログ信号を出力
する。また、遅延素子９はこの量子化アナログ信号をこ
の１ビット量子化器３の１サンプル時間だけ遅延させ、
初段減算器５および最終段減算器７はそれぞれの入力か
らこの量子化アナログ信号を減算した値を出力すること
になる。
【００１９】このように１ビット量子化器３を用いたフ
ィードバックループは、基本的に、入力アナログ信号か
ら量子化アナログ信号を減算し、その残りを更に量子化
する処理を繰り返し実行することになる。従って、この
１ビット量子化器３からは基本的に、入力アナログ信号
を２次積分した波形における増加変化が大きいほど
「１」の発生密度が高くなり、入力アナログ信号を２次
積分した波形における減少変化が大きいほど「０」の発
生密度が高くなるビット列が出力されることになる。つ
まり、入力アナログ信号における加速度の増加率が高く
なればなるほど「１」の発生密度が高くなり、加速度の
減少率が高くなればなるほど「０」の発生密度が高くな
るビット列が出力されることになる。
ィードバックループは、基本的に、入力アナログ信号か
ら量子化アナログ信号を減算し、その残りを更に量子化
する処理を繰り返し実行することになる。従って、この
１ビット量子化器３からは基本的に、入力アナログ信号
を２次積分した波形における増加変化が大きいほど
「１」の発生密度が高くなり、入力アナログ信号を２次
積分した波形における減少変化が大きいほど「０」の発
生密度が高くなるビット列が出力されることになる。つ
まり、入力アナログ信号における加速度の増加率が高く
なればなるほど「１」の発生密度が高くなり、加速度の
減少率が高くなればなるほど「０」の発生密度が高くな
るビット列が出力されることになる。
【００２０】次に、第二減算器１０は、１ビット量子化
器３に入力されるアナログ信号から１ビットＤＡ変換器
４の出力信号を減算する。これは最終段積分器８から出
力されるアナログ信号と量子化アナログ信号との差、つ
まり量子化誤差を演算するものである。多ビット量子化
器１１は、この量子化誤差を量子化して多ビットの量子
化第二デジタル信号を出力し、微分器１２はこの量子化
第二デジタル信号を２次微分し、加算器１３はこの２次
微分された量子化第二デジタル信号を上記量子化デジタ
ル信号に加算する。そして、この処理は、量子化誤差が
急激に増加したらこれを検出して加算器のビット演算処
理により補正するものである。
器３に入力されるアナログ信号から１ビットＤＡ変換器
４の出力信号を減算する。これは最終段積分器８から出
力されるアナログ信号と量子化アナログ信号との差、つ
まり量子化誤差を演算するものである。多ビット量子化
器１１は、この量子化誤差を量子化して多ビットの量子
化第二デジタル信号を出力し、微分器１２はこの量子化
第二デジタル信号を２次微分し、加算器１３はこの２次
微分された量子化第二デジタル信号を上記量子化デジタ
ル信号に加算する。そして、この処理は、量子化誤差が
急激に増加したらこれを検出して加算器のビット演算処
理により補正するものである。
【００２１】以上のように、この実施の形態１によれ
ば、１ビット量子化器３に入力されるアナログ信号から
上記量子化アナログ信号を減算する第二減算器１０と、
当該第二減算器１０のアナログ出力を量子化して量子化
第二デジタル信号を出力する多ビット量子化器１１と、
当該多ビット量子化器１１の出力を上記入力積分回路列
５，・・・，８の段数と同次元（＝２）だけ微分する微
分器１２と、上記量子化デジタル信号に当該微分器１２
の出力を加算して出力する加算器１３とを備えるので、
１ビット量子化器３と加算器１３との間に回路が不要と
なり、しかも、多ビット量子化器１１と加算器１３との
間には入力積分回路列５，・・・，８の段数（＝２）と
同次元だけ微分する微分器１２を設けているので従来の
ものよりも回路規模を削減することができる効果があ
る。
ば、１ビット量子化器３に入力されるアナログ信号から
上記量子化アナログ信号を減算する第二減算器１０と、
当該第二減算器１０のアナログ出力を量子化して量子化
第二デジタル信号を出力する多ビット量子化器１１と、
当該多ビット量子化器１１の出力を上記入力積分回路列
５，・・・，８の段数と同次元（＝２）だけ微分する微
分器１２と、上記量子化デジタル信号に当該微分器１２
の出力を加算して出力する加算器１３とを備えるので、
１ビット量子化器３と加算器１３との間に回路が不要と
なり、しかも、多ビット量子化器１１と加算器１３との
間には入力積分回路列５，・・・，８の段数（＝２）と
同次元だけ微分する微分器１２を設けているので従来の
ものよりも回路規模を削減することができる効果があ
る。
【００２２】しかも、従来と同様に、１ビット量子化器
３を含むフィードバックループにおいて入力アナログ信
号を量子化し、しかも、多ビット量子化器１１を含むフ
ィードバックループを用いて当該量子化を行った場合の
理論値と同等の低い量子化ノイズを得ることができる効
果がある。
３を含むフィードバックループにおいて入力アナログ信
号を量子化し、しかも、多ビット量子化器１１を含むフ
ィードバックループを用いて当該量子化を行った場合の
理論値と同等の低い量子化ノイズを得ることができる効
果がある。
【００２３】次に、この実施の形態１によるΔΣモジュ
レータの性能について説明する。入力アナログ信号を
Ｘ、微分演算子をＺ−１、１ビット量子化器３に入力さ
れる値をＶｍ、１ビット量子化器３における量子化誤差
をＥ１、１ビット量子化器３から出力される量子化デジ
タル値をＹ１、１ビットＤＡ変換器４の出力をＤＡｏｕ
ｔ、多ビット量子化器１１から出力されるデジタル値を
Ｙ２、加算器１３から出力される値をＹとした場合、Ｎ
次（＝積分器６，８の個数）モジュレータの基本式より
下記式１が成立するとともに、「Ｙ１≒ＤＡｏｕｔ＝Ｖ
ｍ＋Ｅ１」なので式２が成立する。そして、ΔΣモジュ
レータの出力Ｙは下記式３となり、これはΔΣループ内
に２ビット量子化器を用いた場合と同じ式であり、これ
と同等の低雑音特性であることを意味する。
レータの性能について説明する。入力アナログ信号を
Ｘ、微分演算子をＺ−１、１ビット量子化器３に入力さ
れる値をＶｍ、１ビット量子化器３における量子化誤差
をＥ１、１ビット量子化器３から出力される量子化デジ
タル値をＹ１、１ビットＤＡ変換器４の出力をＤＡｏｕ
ｔ、多ビット量子化器１１から出力されるデジタル値を
Ｙ２、加算器１３から出力される値をＹとした場合、Ｎ
次（＝積分器６，８の個数）モジュレータの基本式より
下記式１が成立するとともに、「Ｙ１≒ＤＡｏｕｔ＝Ｖ
ｍ＋Ｅ１」なので式２が成立する。そして、ΔΣモジュ
レータの出力Ｙは下記式３となり、これはΔΣループ内
に２ビット量子化器を用いた場合と同じ式であり、これ
と同等の低雑音特性であることを意味する。
【００２４】 Ｙ１ ＝ Ｘ＋（１−Ｚ−１）２Ｅ１ ・・・式１ Ｙ２ ＝ −Ｅ１＋Ｅｍ ・・・式２ Ｙ ＝Ｙ１＋Ｙ２（１−Ｚ−１）２ ＝Ｘ＋（１−Ｚ−１）２Ｅ１−（１−Ｚ−１）２Ｅ１ ＋（１−Ｚ−１）２Ｅｍ ＝Ｘ＋（１−Ｚ−１）２Ｅｍ ・・・式３
【００２５】実施の形態２．図２はこの発明の実施の形
態２によるΔΣモジュレータを示すブロック図である。
同図のΔΣモジュレータは、初段積分器６と最終段減算
器７との間に更に減算器と積分器とが追加されてその減
算器や積分器の総数がＮ個となったΔΣモジュレータで
ある。図において、１４は第二段減算器（減算器）、１
５は多ビット量子化器１１の出力をＮ次元だけ微分する
微分器である。これ以外の構成は実施の形態１と同様で
あり説明を省略する。
態２によるΔΣモジュレータを示すブロック図である。
同図のΔΣモジュレータは、初段積分器６と最終段減算
器７との間に更に減算器と積分器とが追加されてその減
算器や積分器の総数がＮ個となったΔΣモジュレータで
ある。図において、１４は第二段減算器（減算器）、１
５は多ビット量子化器１１の出力をＮ次元だけ微分する
微分器である。これ以外の構成は実施の形態１と同様で
あり説明を省略する。
【００２６】次に動作について説明する。入力端子１に
入力された入力アナログ信号は初段減算器５から最終段
積分器８までのＮ個の減算器５，１４，・・・，７およ
びＮ個の積分器６，・・・，８を通って１ビット量子化
器３に入力される。このとき、当該入力アナログ信号が
入力される前において入力端子１に何も入力されていな
い場合には、各減算器５，１４，・・・，７はその入力
をそのまま出力し、量子化アナログ信号が入力されてい
る場合にはそれを入力から減算して出力する。従って、
１ビット量子化器３からは基本的に、入力アナログ信号
をＮ次積分した波形における増加変化が大きいほど
「１」の発生密度が高くなり、入力アナログ信号をＮ次
積分した波形における減少変化が大きいほど「０」の発
生密度が高くなるビット列が出力されることになる。
入力された入力アナログ信号は初段減算器５から最終段
積分器８までのＮ個の減算器５，１４，・・・，７およ
びＮ個の積分器６，・・・，８を通って１ビット量子化
器３に入力される。このとき、当該入力アナログ信号が
入力される前において入力端子１に何も入力されていな
い場合には、各減算器５，１４，・・・，７はその入力
をそのまま出力し、量子化アナログ信号が入力されてい
る場合にはそれを入力から減算して出力する。従って、
１ビット量子化器３からは基本的に、入力アナログ信号
をＮ次積分した波形における増加変化が大きいほど
「１」の発生密度が高くなり、入力アナログ信号をＮ次
積分した波形における減少変化が大きいほど「０」の発
生密度が高くなるビット列が出力されることになる。
【００２７】次に、多ビット量子化器１１から多ビット
の量子化第二デジタル信号が出力されると、微分器１５
はこの量子化第二デジタル信号をＮ次微分し、加算器１
３はこのＮ次微分された量子化第二デジタル信号を１ビ
ット量子化器３から出力される量子化デジタル信号に加
算する。そして、この処理は、量子化誤差が急激に増加
したらこれを検出して加算器１３のビット演算処理によ
り補正するものである。これ以外の動作は実施の形態１
と同様であり説明を省略する。
の量子化第二デジタル信号が出力されると、微分器１５
はこの量子化第二デジタル信号をＮ次微分し、加算器１
３はこのＮ次微分された量子化第二デジタル信号を１ビ
ット量子化器３から出力される量子化デジタル信号に加
算する。そして、この処理は、量子化誤差が急激に増加
したらこれを検出して加算器１３のビット演算処理によ
り補正するものである。これ以外の動作は実施の形態１
と同様であり説明を省略する。
【００２８】以上のように、この実施の形態２によれ
ば、実施の形態１と同様に１ビット量子化器３と加算器
１３との間に回路が不要となり、しかも、多ビット量子
化器１１と加算器１３との間には入力積分回路列５，・
・・，８の段数（＝Ｎ）と同次元だけ微分する微分器１
５を設けているので従来のものよりも回路規模を削減す
ることができる効果がある。
ば、実施の形態１と同様に１ビット量子化器３と加算器
１３との間に回路が不要となり、しかも、多ビット量子
化器１１と加算器１３との間には入力積分回路列５，・
・・，８の段数（＝Ｎ）と同次元だけ微分する微分器１
５を設けているので従来のものよりも回路規模を削減す
ることができる効果がある。
【００２９】しかも、従来と同様に、１ビット量子化器
３を含むフィードバックループにおいて入力アナログ信
号を量子化し、しかも、マルチビット量子化器を含むフ
ィードバックループを用いて当該量子化を行った場合の
理論値と同等の低い量子化ノイズを得ることができる効
果がある。
３を含むフィードバックループにおいて入力アナログ信
号を量子化し、しかも、マルチビット量子化器を含むフ
ィードバックループを用いて当該量子化を行った場合の
理論値と同等の低い量子化ノイズを得ることができる効
果がある。
【００３０】なお、実施の形態１の式１〜３は下記式４
〜６のように拡張できる。そして、これはΔΣループ内
にＮビット量子化器を用いた場合と同じ式であり、これ
と同等の低雑音特性であることを意味する。また、同式
でも明らかなように、Ｎ＝１であっても当然にこの実施
の形態２の効果を得ることができる。
〜６のように拡張できる。そして、これはΔΣループ内
にＮビット量子化器を用いた場合と同じ式であり、これ
と同等の低雑音特性であることを意味する。また、同式
でも明らかなように、Ｎ＝１であっても当然にこの実施
の形態２の効果を得ることができる。
【００３１】 Ｙ１ ＝ Ｘ＋（１−Ｚ−１）ｎＥ１ ・・・式４ Ｙ２ ＝ −Ｅ１＋Ｅｍ ・・・式５ Ｙ ＝Ｙ１＋Ｙ２（１−Ｚ−１）ｎ ＝Ｘ＋（１−Ｚ−１）ｎＥ１−（１−Ｚ−１）ｎＥ１ ＋（１−Ｚ−１）ｎＥｍ ＝Ｘ＋（１−Ｚ−１）ｎＥｍ ・・・式６
【００３２】実施の形態３．図３はこの発明の実施の形
態３によるΔΣモジュレータを示すブロック図である。
図において、１６は１ビット量子化器３に入力されるア
ナログ信号から最終段減算器７に入力される信号を減算
し、これを多ビット量子化器１１へ出力する第二減算
器、１７は１ビット量子化器３と加算器１３との間に設
けられた第二遅延素子である。この第二遅延素子１７は
遅延素子９と同じだけ信号を遅延させるものである。こ
れ以外の構成は実施の形態１と同様であり説明を省略す
る。
態３によるΔΣモジュレータを示すブロック図である。
図において、１６は１ビット量子化器３に入力されるア
ナログ信号から最終段減算器７に入力される信号を減算
し、これを多ビット量子化器１１へ出力する第二減算
器、１７は１ビット量子化器３と加算器１３との間に設
けられた第二遅延素子である。この第二遅延素子１７は
遅延素子９と同じだけ信号を遅延させるものである。こ
れ以外の構成は実施の形態１と同様であり説明を省略す
る。
【００３３】次に動作について説明する。第二減算器１
６は、１ビット量子化器３に入力されるアナログ信号か
ら最終段減算器７に入力される信号を減算し、これを多
ビット量子化器１１へ出力する。多ビット量子化器１１
は、この量子化誤差を量子化して多ビットの量子化第二
デジタル信号を出力し、微分器１２はこの量子化第二デ
ジタル信号を２次微分し、加算器１３は、第二遅延素子
１７にて遅延された量子化デジタル信号にこの２次微分
された量子化第二デジタル信号を加算する。
６は、１ビット量子化器３に入力されるアナログ信号か
ら最終段減算器７に入力される信号を減算し、これを多
ビット量子化器１１へ出力する。多ビット量子化器１１
は、この量子化誤差を量子化して多ビットの量子化第二
デジタル信号を出力し、微分器１２はこの量子化第二デ
ジタル信号を２次微分し、加算器１３は、第二遅延素子
１７にて遅延された量子化デジタル信号にこの２次微分
された量子化第二デジタル信号を加算する。
【００３４】最終段減算器７に入力される信号をＶｉｎ
ｔ（１）、１ビット量子化器３に入力されるアナログ信
号をＶｉｎｔ（２）とした場合、下記式７から９が成立
し、更に「Ｙ−Ｖｉｎｔ（２）＝Ｅ１」からすれば下記
式１０が成立する。他方で式１１が成立するので、１ビ
ット量子化器３側から加算器１３に入力される信号を
「Ｚ−１Ｙ１」とすると下記式１２となる。これは、Δ
Σループ内に２ビット量子化器を用いた場合と同じ式で
あり、これと同等の低雑音特性であることを意味する。
これ以外の動作は実施の形態１と同様であり説明を省略
する。
ｔ（１）、１ビット量子化器３に入力されるアナログ信
号をＶｉｎｔ（２）とした場合、下記式７から９が成立
し、更に「Ｙ−Ｖｉｎｔ（２）＝Ｅ１」からすれば下記
式１０が成立する。他方で式１１が成立するので、１ビ
ット量子化器３側から加算器１３に入力される信号を
「Ｚ−１Ｙ１」とすると下記式１２となる。これは、Δ
Σループ内に２ビット量子化器を用いた場合と同じ式で
あり、これと同等の低雑音特性であることを意味する。
これ以外の動作は実施の形態１と同様であり説明を省略
する。
【００３５】 Ｖｉｎｔ（１） ＝（Ｘ−Ｚ−１ｙ）／（１−Ｚ−１） ・・・式７ Ｖｉｎｔ（２） ＝（Ｖｉｎｔ（１）−Ｚ−１ｙ） ／（１−Ｚ−１） ・・・式８ Ｖｉｎｔ（２）−Ｖｉｎｔ（１） ＝Ｚ−１（Ｖｉｎｔ（２）−Ｙ） ・・・式９ Ｖｉｎｔ（２）−Ｖｉｎｔ（１） ＝−Ｚ−１Ｅ１ ・・・式１０ Ｙ２ ＝ −Ｚ−１Ｅ１＋Ｅｍ ・・・式１１ Ｙ ＝ Ｚ−１Ｙ１＋（１−Ｚ−１）２Ｙ２ ＝ Ｚ−１Ｘ＋（１−Ｚ−１）２Ｅｍ ・・・式１２
【００３６】以上のように、この実施の形態３によれ
ば、最終段積分器８から出力されるアナログ信号から当
該最終段の前段の積分器６から出力されるアナログ信号
を減算する第二減算器１６と、当該第二減算器１６のア
ナログ出力を量子化して量子化第二デジタル信号を出力
する多ビット量子化器１１と、当該多ビット量子化器１
１の出力を上記入力積分回路列５，・・・，８の段数と
同次元だけ微分する微分器１２と、上記量子化デジタル
信号を遅延させる第二遅延素子１７と、当該遅延素子１
２の出力に上記第二遅延素子１７の出力を加算して出力
する加算器１３とを備えるので、１ビット量子化器３と
加算器１３との間には量子化デジタル信号を遅延させる
第二遅延素子１７のみを設ければ良く、しかも、多ビッ
ト量子化器１１と加算器１３との間には入力積分回路列
５，・・・，８の段数と同次元だけ微分する微分器１２
を設ければよく、従来のものよりも回路規模を削減する
ことができる効果がある。
ば、最終段積分器８から出力されるアナログ信号から当
該最終段の前段の積分器６から出力されるアナログ信号
を減算する第二減算器１６と、当該第二減算器１６のア
ナログ出力を量子化して量子化第二デジタル信号を出力
する多ビット量子化器１１と、当該多ビット量子化器１
１の出力を上記入力積分回路列５，・・・，８の段数と
同次元だけ微分する微分器１２と、上記量子化デジタル
信号を遅延させる第二遅延素子１７と、当該遅延素子１
２の出力に上記第二遅延素子１７の出力を加算して出力
する加算器１３とを備えるので、１ビット量子化器３と
加算器１３との間には量子化デジタル信号を遅延させる
第二遅延素子１７のみを設ければ良く、しかも、多ビッ
ト量子化器１１と加算器１３との間には入力積分回路列
５，・・・，８の段数と同次元だけ微分する微分器１２
を設ければよく、従来のものよりも回路規模を削減する
ことができる効果がある。
【００３７】しかも、従来と同様に、１ビット量子化器
３を含むフィードバックループにおいて入力アナログ信
号を量子化し、しかも、マルチビット量子化器を含むフ
ィードバックループを用いて当該量子化を行った場合の
理論値と同等の低い量子化ノイズを得ることができる効
果がある。
３を含むフィードバックループにおいて入力アナログ信
号を量子化し、しかも、マルチビット量子化器を含むフ
ィードバックループを用いて当該量子化を行った場合の
理論値と同等の低い量子化ノイズを得ることができる効
果がある。
【００３８】実施の形態４．図４はこの発明の実施の形
態４によるΔΣモジュレータを示すブロック図である。
図において、１８は最終段減算器（減算器）、１９は最
終段減算器１８へ信号を出力する最終前段積分器（積分
器）である。これ以外の構成は実施の形態２および図３
と同様であり説明を省略する。
態４によるΔΣモジュレータを示すブロック図である。
図において、１８は最終段減算器（減算器）、１９は最
終段減算器１８へ信号を出力する最終前段積分器（積分
器）である。これ以外の構成は実施の形態２および図３
と同様であり説明を省略する。
【００３９】次に動作について説明する。第二減算器１
６は、１ビット量子化器３に入力されるアナログ信号か
ら最終段減算器１８に入力される信号を減算し、これを
多ビット量子化器１１へ出力する。多ビット量子化器１
１は、この量子化誤差を量子化して多ビットの量子化第
二デジタル信号を出力し、微分器１５はこの量子化第二
デジタル信号をｎ次微分し、加算器１３は、第二遅延素
子１７にて遅延された量子化デジタル信号にこのｎ次微
分された量子化第二デジタル信号を加算する。これ以外
の動作は実施の形態２と同様であり説明を省略する。
６は、１ビット量子化器３に入力されるアナログ信号か
ら最終段減算器１８に入力される信号を減算し、これを
多ビット量子化器１１へ出力する。多ビット量子化器１
１は、この量子化誤差を量子化して多ビットの量子化第
二デジタル信号を出力し、微分器１５はこの量子化第二
デジタル信号をｎ次微分し、加算器１３は、第二遅延素
子１７にて遅延された量子化デジタル信号にこのｎ次微
分された量子化第二デジタル信号を加算する。これ以外
の動作は実施の形態２と同様であり説明を省略する。
【００４０】以上のように、この実施の形態４によれ
ば、最終段積分器８から出力されるアナログ信号から当
該最終段減算器１８から出力されるアナログ信号を減算
する第二減算器１６と、当該第二減算器１６のアナログ
出力を量子化して量子化第二デジタル信号を出力する多
ビット量子化器１１と、当該多ビット量子化器１１の出
力を上記入力積分回路列５，・・・，８の段数と同次元
だけ微分する微分器１５と、上記量子化デジタル信号を
遅延させる第二遅延素子１７と、当該第二遅延素子１７
の出力に上記微分器１５の出力を加算して出力する加算
器１３とを備えるので、１ビット量子化器３と加算器１
３との間には量子化デジタル信号を遅延させる第二遅延
素子１７のみを設ければ良く、しかも、多ビット量子化
器１１と加算器１３との間には入力積分回路列５，・・
・，８の段数と同次元だけ微分する微分器１５を設けれ
ばよく、従来のものよりも回路規模を削減することがで
きる効果がある。
ば、最終段積分器８から出力されるアナログ信号から当
該最終段減算器１８から出力されるアナログ信号を減算
する第二減算器１６と、当該第二減算器１６のアナログ
出力を量子化して量子化第二デジタル信号を出力する多
ビット量子化器１１と、当該多ビット量子化器１１の出
力を上記入力積分回路列５，・・・，８の段数と同次元
だけ微分する微分器１５と、上記量子化デジタル信号を
遅延させる第二遅延素子１７と、当該第二遅延素子１７
の出力に上記微分器１５の出力を加算して出力する加算
器１３とを備えるので、１ビット量子化器３と加算器１
３との間には量子化デジタル信号を遅延させる第二遅延
素子１７のみを設ければ良く、しかも、多ビット量子化
器１１と加算器１３との間には入力積分回路列５，・・
・，８の段数と同次元だけ微分する微分器１５を設けれ
ばよく、従来のものよりも回路規模を削減することがで
きる効果がある。
【００４１】しかも、従来と同様に、１ビット量子化器
３を含むフィードバックループにおいて入力アナログ信
号を量子化し、しかも、マルチビット量子化器を含むフ
ィードバックループを用いて当該量子化を行った場合の
理論値と同等の低い量子化ノイズを得ることができる効
果がある。
３を含むフィードバックループにおいて入力アナログ信
号を量子化し、しかも、マルチビット量子化器を含むフ
ィードバックループを用いて当該量子化を行った場合の
理論値と同等の低い量子化ノイズを得ることができる効
果がある。
【００４２】実施の形態５．図５はこの発明の実施の形
態５によるＡＤコンバータの構成を示すブロック図であ
る。同ＡＤコンバータは音声帯域用に用いられるもので
ある。図において、２０は入力アナログ信号が入力され
る入力端子、２１は入力アナログ信号を量子化して（ｍ
＋１）ビットのデジタル信号を出力する実施の形態１に
係るΔΣモジュレータ、２２は当該デジタル信号に対し
てデジタルフィルタリング処理を行うデシメーションフ
ィルタ（デジタルフィルタ）、２３はこのデシメーショ
ンフィルタ２２のｎ（＞ｍ＋１）ビットのデジタル信号
を出力する出力端子である。
態５によるＡＤコンバータの構成を示すブロック図であ
る。同ＡＤコンバータは音声帯域用に用いられるもので
ある。図において、２０は入力アナログ信号が入力され
る入力端子、２１は入力アナログ信号を量子化して（ｍ
＋１）ビットのデジタル信号を出力する実施の形態１に
係るΔΣモジュレータ、２２は当該デジタル信号に対し
てデジタルフィルタリング処理を行うデシメーションフ
ィルタ（デジタルフィルタ）、２３はこのデシメーショ
ンフィルタ２２のｎ（＞ｍ＋１）ビットのデジタル信号
を出力する出力端子である。
【００４３】入力端子２０から入力された入力アナログ
信号は、ΔΣモジュレータ２１に入力され、（ｍ＋１）
ビットのデジタル信号に量子化される。デシメーション
フィルタ２２は、当該デジタル信号に対してデジタルフ
ィルタリング処理を行い、出力端子２３からｎビットの
デジタル信号を出力する。
信号は、ΔΣモジュレータ２１に入力され、（ｍ＋１）
ビットのデジタル信号に量子化される。デシメーション
フィルタ２２は、当該デジタル信号に対してデジタルフ
ィルタリング処理を行い、出力端子２３からｎビットの
デジタル信号を出力する。
【００４４】以上のように、この実施の形態５によれ
ば、実施の形態１のΔΣモジュレータ２１と、上記デジ
タル信号が入力されるデシメーションフィルタ２２とを
備えるので、従来よりも少ない回路規模において量子化
ノイズが少ないという効果がある。
ば、実施の形態１のΔΣモジュレータ２１と、上記デジ
タル信号が入力されるデシメーションフィルタ２２とを
備えるので、従来よりも少ない回路規模において量子化
ノイズが少ないという効果がある。
【００４５】なお、この実施の形態５においては実施の
形態１のΔΣモジュレータ２１を用いてＡＤコンバータ
を構成する例を説明したが、実施の形態２から４のΔΣ
モジュレータを用いても同様に従来よりも少ない回路規
模にて且つ量子化ノイズが少ないＡＤコンバータを構成
することができることはいうまでもない。
形態１のΔΣモジュレータ２１を用いてＡＤコンバータ
を構成する例を説明したが、実施の形態２から４のΔΣ
モジュレータを用いても同様に従来よりも少ない回路規
模にて且つ量子化ノイズが少ないＡＤコンバータを構成
することができることはいうまでもない。
【００４６】
【発明の効果】以上のように、この発明によれば、１ビ
ット量子化器に入力されるアナログ信号から上記量子化
アナログ信号を減算する第二減算器と、当該第二減算器
のアナログ出力を量子化して量子化第二デジタル信号を
出力する多ビット量子化器と、当該多ビット量子化器の
出力を上記入力積分回路列の段数と同次元だけ微分する
微分器と、上記量子化デジタル信号に当該微分器の出力
を加算して出力する加算器とを備えるので、１ビット量
子化器と加算器との間に回路が不要となり、しかも、多
ビット量子化器と加算器との間には入力積分回路列の段
数と同次元だけ微分する微分器を設ければよく、従来の
ものよりも回路規模を削減することができる効果があ
る。
ット量子化器に入力されるアナログ信号から上記量子化
アナログ信号を減算する第二減算器と、当該第二減算器
のアナログ出力を量子化して量子化第二デジタル信号を
出力する多ビット量子化器と、当該多ビット量子化器の
出力を上記入力積分回路列の段数と同次元だけ微分する
微分器と、上記量子化デジタル信号に当該微分器の出力
を加算して出力する加算器とを備えるので、１ビット量
子化器と加算器との間に回路が不要となり、しかも、多
ビット量子化器と加算器との間には入力積分回路列の段
数と同次元だけ微分する微分器を設ければよく、従来の
ものよりも回路規模を削減することができる効果があ
る。
【００４７】しかも、従来と同様に、１ビット量子化器
を含むフィードバックループにおいて入力アナログ信号
を量子化し、しかも、マルチビット量子化器を含むフィ
ードバックループを用いて当該量子化を行った場合の理
論値と同等の低い量子化ノイズを得ることができる効果
がある。
を含むフィードバックループにおいて入力アナログ信号
を量子化し、しかも、マルチビット量子化器を含むフィ
ードバックループを用いて当該量子化を行った場合の理
論値と同等の低い量子化ノイズを得ることができる効果
がある。
【００４８】この発明によれば、最終段の積分器から出
力されるアナログ信号から当該最終段の前段の積分器か
ら出力されるアナログ信号を減算する第二減算器と、当
該第二減算器のアナログ出力を量子化して量子化第二デ
ジタル信号を出力する多ビット量子化器と、当該多ビッ
ト量子化器の出力を上記入力積分回路列の段数と同次元
だけ微分する微分器と、上記量子化デジタル信号を遅延
させる第二遅延素子と、当該第二遅延素子の出力に上記
微分器の出力を加算して出力する加算器とを備えるの
で、１ビット量子化器と加算器との間には量子化デジタ
ル信号を遅延させる第二遅延素子のみを設ければ良く、
しかも、多ビット量子化器と加算器との間には入力積分
回路列の段数と同次元だけ微分する微分器を設ければよ
く、従来のものよりも回路規模を削減することができる
効果がある。
力されるアナログ信号から当該最終段の前段の積分器か
ら出力されるアナログ信号を減算する第二減算器と、当
該第二減算器のアナログ出力を量子化して量子化第二デ
ジタル信号を出力する多ビット量子化器と、当該多ビッ
ト量子化器の出力を上記入力積分回路列の段数と同次元
だけ微分する微分器と、上記量子化デジタル信号を遅延
させる第二遅延素子と、当該第二遅延素子の出力に上記
微分器の出力を加算して出力する加算器とを備えるの
で、１ビット量子化器と加算器との間には量子化デジタ
ル信号を遅延させる第二遅延素子のみを設ければ良く、
しかも、多ビット量子化器と加算器との間には入力積分
回路列の段数と同次元だけ微分する微分器を設ければよ
く、従来のものよりも回路規模を削減することができる
効果がある。
【００４９】しかも、従来と同様に、１ビット量子化器
を含むフィードバックループにおいて入力アナログ信号
を量子化し、しかも、マルチビット量子化器を含むフィ
ードバックループを用いて当該量子化を行った場合の理
論値と同等の低い量子化ノイズを得ることができる効果
がある。
を含むフィードバックループにおいて入力アナログ信号
を量子化し、しかも、マルチビット量子化器を含むフィ
ードバックループを用いて当該量子化を行った場合の理
論値と同等の低い量子化ノイズを得ることができる効果
がある。
【００５０】この発明によれば、上記デルタシグマモジ
ュレータと、上記デルタシグマモジュレータから出力さ
れるデジタル信号が入力されるデジタルフィルタとを備
えるので、従来よりも少ない回路規模において量子化ノ
イズが少ないという効果がある。
ュレータと、上記デルタシグマモジュレータから出力さ
れるデジタル信号が入力されるデジタルフィルタとを備
えるので、従来よりも少ない回路規模において量子化ノ
イズが少ないという効果がある。
【図１】 この発明の実施の形態１によるΔΣモジュレ
ータを示すブロック図である。
ータを示すブロック図である。
【図２】 この発明の実施の形態２によるΔΣモジュレ
ータを示すブロック図である。
ータを示すブロック図である。
【図３】 この発明の実施の形態３によるΔΣモジュレ
ータを示すブロック図である。
ータを示すブロック図である。
【図４】 この発明の実施の形態４によるΔΣモジュレ
ータを示すブロック図である。
ータを示すブロック図である。
【図５】 この発明の実施の形態５によるＡＤコンバー
タの構成を示すブロック図である。
タの構成を示すブロック図である。
【図６】 従来のΔΣモジュレータの構成を示すブロッ
ク図である（その１）。
ク図である（その１）。
【図７】 従来のΔΣモジュレータの構成を示すブロッ
ク図である（その２）。
ク図である（その２）。
【図８】 従来のΔΣモジュレータの構成を示すブロッ
ク図である（その３）。
ク図である（その３）。
【符号の説明】 １ 入力端子、２ 出力端子、３ １ビット量子化器、
４ １ビットＤＡ変換器、５ 初段減算器（減算器）、
６ 初段積分器（積分器）、７ 最終段減算器（減算
器）、８ 最終段積分器（積分器）、９ 遅延素子、１
０ 第二減算器、１１ 多ビット量子化器、１２ 微分
器、１３ 加算器、１４ 第二段減算器（減算器）、１
５ 微分器、１６ 第二減算器、１７ 第二遅延素子、
１８ 最終段減算器（減算器）、１９ 最終前段積分器
（積分器）、２０ 入力端子、２１ΔΣモジュレータ、
２２ デシメーションフィルタ（デジタルフィルタ）、
２３ 出力端子。
４ １ビットＤＡ変換器、５ 初段減算器（減算器）、
６ 初段積分器（積分器）、７ 最終段減算器（減算
器）、８ 最終段積分器（積分器）、９ 遅延素子、１
０ 第二減算器、１１ 多ビット量子化器、１２ 微分
器、１３ 加算器、１４ 第二段減算器（減算器）、１
５ 微分器、１６ 第二減算器、１７ 第二遅延素子、
１８ 最終段減算器（減算器）、１９ 最終前段積分器
（積分器）、２０ 入力端子、２１ΔΣモジュレータ、
２２ デシメーションフィルタ（デジタルフィルタ）、
２３ 出力端子。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 森本 康夫 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 Ｆターム(参考） 5J022 AA04 AB01 BA02 BA06 CA07 CB04 CB06 CE04 CF03 5J064 AA01 AA04 BA03 BB07 BC07 BC08 BC10 BC12 BC16
Claims (3)
- 【請求項１】 入力アナログ信号が入力される入力端子
と、 出力デジタル信号を出力する出力端子と、 上記入力端子と出力端子との間の信号経路に配設され、
アナログ信号を量子化して量子化デジタル信号を出力す
る１ビット量子化器と、 当該量子化デジタル信号を量子化アナログ信号に変換す
る１ビットＤＡ変換器と、 １組または複数組の減算器とその出力を積分する積分器
とが１段にあるいは多段に接続され、初段の減算器は上
記入力アナログ信号から量子化アナログ信号を減算し、
２段目以降の減算器は前段の積分器の出力信号から量子
化アナログ信号を減算し、最終段の積分器の出力信号を
上記１ビット量子化器へ出力する入力積分回路列と、 １ビットＤＡ変換器から入力積分回路列までの量子化ア
ナログ信号の信号経路に配設された遅延素子とを備える
デルタシグマモジュレータにおいて、 上記１ビット量子化器に入力されるアナログ信号から上
記量子化アナログ信号を減算する第二減算器と、 当該第二減算器のアナログ出力を量子化して量子化第二
デジタル信号を出力する多ビット量子化器と、 当該多ビット量子化器の出力を上記入力積分回路列の段
数と同次元だけ微分する微分器と、 上記量子化デジタル信号に当該微分器の出力を加算して
出力する加算器とを備えるデルタシグマモジュレータ。 - 【請求項２】 入力アナログ信号が入力される入力端子
と、 出力デジタル信号を出力する出力端子と、 上記入力端子と出力端子との間の信号経路に配設され、
アナログ信号を量子化して量子化デジタル信号を出力す
る１ビット量子化器と、 当該量子化デジタル信号を量子化アナログ信号に変換す
る１ビットＤＡ変換器と、 １組または複数組の減算器とその出力を積分する積分器
とが１段にあるいは多段に接続され、初段の減算器は上
記入力アナログ信号から量子化アナログ信号を減算し、
２段目以降の減算器は前段の積分器の出力信号から量子
化アナログ信号を減算し、最終段の積分器の出力信号を
上記１ビット量子化器へ出力する入力積分回路列と、 １ビットＤＡ変換器から入力積分回路列までの量子化ア
ナログ信号の信号経路に配設された遅延素子とを備える
デルタシグマモジュレータにおいて、 上記最終段の積分器から出力されるアナログ信号から当
該最終段の前段の積分器から出力されるアナログ信号を
減算する第二減算器と、 当該第二減算器のアナログ出力を量子化して量子化第二
デジタル信号を出力する多ビット量子化器と、 当該多ビット量子化器の出力を上記入力積分回路列の段
数と同次元だけ微分する微分器と、 上記量子化デジタル信号を遅延させる第二遅延素子と、 当該第二遅延素子の出力に上記微分器の出力を加算して
出力する加算器とを備えるデルタシグマモジュレータ。 - 【請求項３】 請求項１または請求項２記載のデルタシ
グマモジュレータと、上記デルタシグマモジュレータか
ら出力されるデジタル信号が入力されるデジタルフィル
タとを備えるＡＤコンバータ。
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| JP2000164683A JP4357083B2 (ja) | 2000-06-01 | 2000-06-01 | デルタシグマモジュレータおよびａｄコンバータ |
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|---|---|---|---|
| JP2000164683A JP4357083B2 (ja) | 2000-06-01 | 2000-06-01 | デルタシグマモジュレータおよびａｄコンバータ |
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| JP2003198374A (ja) * | 2001-12-25 | 2003-07-11 | Mitsubishi Electric Corp | Δςモジュレータ、ａ／ｄコンバータおよびｄ／ａコンバータ |
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| EP1652302B1 (en) * | 2003-07-23 | 2009-04-15 | Thunder Creative Technologies, Inc. | Low distortion digital to analog converter and digital signal synthesizer systems |
| US7460046B2 (en) * | 2006-12-22 | 2008-12-02 | Infineon Technologies Ag | Sigma-delta modulators |
| US8054837B2 (en) * | 2007-04-30 | 2011-11-08 | Yim Tu Investments Ltd., Llc | Multiuser scheduling for MIMO broadcast channels with finite rate feedback |
| US7432841B1 (en) * | 2007-05-29 | 2008-10-07 | Texas Instruments Incorporated | Delta-sigma analog-to-digital converter with pipelined multi-bit quantization |
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| JP6228832B2 (ja) * | 2013-12-17 | 2017-11-08 | ルネサスエレクトロニクス株式会社 | デルタシグマ変調器 |
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| US5103229A (en) | 1990-04-23 | 1992-04-07 | General Electric Company | Plural-order sigma-delta analog-to-digital converters using both single-bit and multiple-bit quantization |
| JPH11308110A (ja) | 1998-04-20 | 1999-11-05 | Asahi Kasei Micro Syst Co Ltd | デルタシグマ型アナログデジタル変換器 |
-
2000
- 2000-06-01 JP JP2000164683A patent/JP4357083B2/ja not_active Expired - Fee Related
- 2000-11-21 US US09/716,241 patent/US6300890B1/en not_active Expired - Lifetime
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| JP2003198374A (ja) * | 2001-12-25 | 2003-07-11 | Mitsubishi Electric Corp | Δςモジュレータ、ａ／ｄコンバータおよびｄ／ａコンバータ |
| JP2006254261A (ja) * | 2005-03-14 | 2006-09-21 | Renesas Technology Corp | Σδ型ａ／ｄ変換回路を内蔵した通信用半導体集積回路 |
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