JP4357083B2 - デルタシグマモジュレータおよびａｄコンバータ - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は１ビット量子化器を用いたデルタシグマモジュレータ（以下、ΔΣモジュレータと略記する）およびアナログ信号をデジタル信号に変換するＡＤコンバータに係り、特に、上記１ビット量子化器を含むフィードバックループにおいて入力アナログ信号を量子化しつつも、マルチビット量子化器を含むフィードバックループを用いて当該量子化を行った場合の理論値と同等の低い量子化ノイズを得ることができるΔΣモジュレータおよびＡＤコンバータの改良に関するものである。
【０００２】
【従来の技術】
従来、この種のΔΣモジュレータは特開平４−２２９７２２号公報や特開平１１−３０８１１０号公報に開示されている。図６は従来のΔΣモジュレータの構成を示すブロック図である。図において、２４は入力端子、２５は初段減算器、２６は初段積分器、２７は最終段減算器、２８は最終段積分器、２９は１ビット量子化器、３０は出力端子、３１は１ビットＤＡ変換器、３２は遅延素子である。
【０００３】
次に動作について説明する。
入力端子２４に入力アナログ信号が入力されると、当該入力アナログ信号は、初段減算器２５、初段積分器２６、最終段減算器２７、最終段積分器２８を通って１ビット量子化器２９に入力される。このとき、当該入力アナログ信号が入力される前において入力端子２４に何も入力されていない場合には、初段減算器２５は入力された入力アナログ信号をそのまま出力し、最終段減算器２７は初段積分器２６から入力された入力アナログ信号の１次積分値をそのまま出力する。従って、最終段積分器２８からは入力アナログ信号の２次積分値が出力されることになる。１ビット量子化器２９は、それに入力されたアナログ信号と所定の閾値とを比較し、当該閾値以上である場合には１ビットデジタル値「１」を出力し、当該閾値よりも低い場合には１ビットデジタル値「０」を出力する。
【０００４】
１ビットＤＡ変換器３１はこの１ビット量子化器２９から出力された１ビットデジタル値に応じて、当該デジタル値が「１」である場合には上記閾値レベルの量子化アナログ信号を出力し、当該デジタル値が「０」である場合には上記閾値レベルの量子化アナログ信号を出力する。また、遅延素子３２はこの量子化アナログ信号をこの１ビット量子化器２９の１サンプル時間だけ遅延させ、初段減算器２５および最終段減算器２７はそれぞれの入力からこの量子化アナログ信号を減算した値を出力することになる。
【０００５】
そして、このようなΔΣモジュレータでは、１ビット量子化器２９が入力アナログ信号を量子化し、これをデジタル信号値として出力しているので、１ビット量子化器２９における閾値レベルと入力アナログ信号とのレベル差などに応じた量子化誤差が必ず発生する。
【０００６】
そこで、図７に示すように１ビット量子化器２９を多ビット量子化器３３に置き換えることで量子化誤差を理論的には減少させることができることが知られている。図において、３３は多ビット量子化器、３４は多ビットＤＡ変換器である。しかしながら、このように量子化器自体を多ビット化した場合、１ビットＤＡ変換器３１も多ビットＤＡ変換器３４に置き換える必要があり、この多ビットＤＡ変換器３４における単位要素回路ばらつき（Ｅｍ＿ｄａｃ）が発生し、現実的には理論値ほどには量子化誤差を減少させることができない。
【０００７】
図８は量子化器自体を多ビット化した場合の理論値と同等の量子化誤差削減効果を備える従来のΔΣモジュレータの構成を示すブロック図である。図において、３５は多ビット量子化器、３６は微分器、３７は微分積分器、３８は加算器である。
【０００８】
そして、多ビット量子化器３５は１ビットＤＡ変換器３１の量子化アナログ信号を量子化し、微分器３６はこの多ビット量子化器３５の出力を２次微分する。また、微分積分器３７は量子化デジタル信号に対して所定の微分積分処理を行い、加算器３８はこの微分積分器３７の出力に微分器３６の出力を加算して出力端子３０からデジタル信号を出力する。
【０００９】
【発明が解決しようとする課題】
従来のΔΣモジュレータでは、確かに、フィードバックループにおいて１ビット量子化器２９を用いるとともに、量子化アナログ信号を更に多ビット量子化器３５で量子化し、これを上記１ビット量子化器２９から出力される量子化デジタル信号に加算しているので、確かに、マルチビット量子化器を含むフィードバックループを用いて当該量子化を行った場合の理論値と同等の低い量子化ノイズを得ることができる。
【００１０】
しかしながら、この加算処理のために、１ビット量子化器２９と加算器３８との間および多ビット量子化器３５と加算器３８との間に微分積分回路３７や微分器３６などの各種の回路を追加配設する必要があり、これによって回路規模は増加してしまうなどの課題があった。
【００１１】
この発明は上記のような課題を解決するためになされたもので、１ビット量子化器を含むフィードバックループにおいて入力アナログ信号を量子化しつつも、マルチビット量子化器を含むフィードバックループを用いて当該量子化を行った場合の理論値と同等の低い量子化ノイズを得ることができ、しかも、従来のものよりも少ない回路規模において実現することができるΔΣモジュレータおよびＡＤコンバータを得ることを目的とする。
【００１２】
【課題を解決するための手段】
この発明に係るΔΣモジュレータは、入力アナログ信号が入力される入力端子と、出力デジタル信号を出力する出力端子と、上記入力端子と出力端子との間の信号経路に配設され、アナログ信号を量子化して量子化デジタル信号を出力する１ビット量子化器と、当該量子化デジタル信号を量子化アナログ信号に変換する１ビットＤＡ変換器と、１組または複数組の減算器とその出力を積分する積分器とが１段にあるいは多段に接続され、初段の減算器は上記入力アナログ信号から量子化アナログ信号を減算し、２段目以降の減算器は前段の積分器の出力信号から量子化アナログ信号を減算し、最終段の積分器の出力信号を上記１ビット量子化器へ出力する入力積分回路列と、１ビットＤＡ変換器から入力積分回路列までの量子化アナログ信号の信号経路に配設された遅延素子とを備えるデルタシグマモジュレータにおいて、上記１ビット量子化器に入力されるアナログ信号から上記量子化アナログ信号を減算する第二減算器と、当該第二減算器のアナログ出力を量子化して量子化第二デジタル信号を出力する多ビット量子化器と、当該多ビット量子化器の出力を上記入力積分回路列の段数と同次元だけ微分する微分器と、上記量子化デジタル信号に当該微分器の出力を加算して出力する加算器とを備えるものである。
【００１３】
この発明に係るΔΣモジュレータは、入力アナログ信号が入力される入力端子と、出力デジタル信号を出力する出力端子と、上記入力端子と出力端子との間の信号経路に配設され、アナログ信号を量子化して量子化デジタル信号を出力する１ビット量子化器と、当該量子化デジタル信号を量子化アナログ信号に変換する１ビットＤＡ変換器と、１組または複数組の減算器とその出力を積分する積分器とが１段にあるいは多段に接続され、初段の減算器は上記入力アナログ信号から量子化アナログ信号を減算し、２段目以降の減算器は前段の積分器の出力信号から量子化アナログ信号を減算し、最終段の積分器の出力信号を上記１ビット量子化器へ出力する入力積分回路列と、１ビットＤＡ変換器から入力積分回路列までの量子化アナログ信号の信号経路に配設された遅延素子とを備えるデルタシグマモジュレータにおいて、上記最終段の積分器から出力されるアナログ信号から当該最終段の前段の積分器から出力されるアナログ信号を減算する第二減算器と、当該第二減算器のアナログ出力を量子化して量子化第二デジタル信号を出力する多ビット量子化器と、当該多ビット量子化器の出力を上記入力積分回路列の段数と同次元だけ微分する微分器と、上記量子化デジタル信号を遅延させる第二遅延素子と、当該第二遅延素子の出力に上記微分器の出力を加算して出力する加算器とを備えるものである。
【００１４】
この発明に係るＡＤコンバータは、上記デルタシグマモジュレータと、上記デルタシグマモジュレータから出力されるデジタル信号が入力されるデジタルフィルタとを備えるものである。
【００１５】
【発明の実施の形態】
以下、この発明の実施の一形態を説明する。
実施の形態１．
図１はこの発明の実施の形態１によるΔΣモジュレータを示すブロック図である。図において、１は入力アナログ信号が入力される入力端子、２は出力デジタル信号を出力する出力端子、３は入力端子１と出力端子２との間の信号経路に配設され、アナログ信号を量子化して量子化デジタル信号を出力する１ビット量子化器、４は量子化デジタル信号を量子化アナログ信号に変換する１ビットＤＡ変換器、５は入力アナログ信号から量子化アナログ信号を減算する初段減算器（減算器）、６は初段減算器５の出力を積分する初段積分器（積分器）、７は初段積分器６の出力信号から量子化アナログ信号を減算する最終段減算器（減算器）、８は最終段減算器７の出力を積分して１ビット量子化器３へ出力する最終段積分器（積分器）、９は初段減算器５や最終段減算器７と１ビットＤＡ変換器４との間に設けられた遅延素子である。
【００１６】
１０は１ビット量子化器３に入力されるアナログ信号から１ビットＤＡ変換器４の出力信号を減算する第二減算器、１１は第二減算器１０のアナログ出力を量子化して量子化第二デジタル信号を出力する多ビット量子化器、１２は多ビット量子化器１１の出力を上記２次元だけ微分する微分器、１３は量子化デジタル信号に微分器１２の出力を加算して出力する加算器である。
【００１７】
次に動作について説明する。
入力端子１に入力アナログ信号が入力されると、当該入力アナログ信号は、初段減算器５、初段積分器６、最終段減算器７、最終段積分器８を通って１ビット量子化器３に入力される。このとき、当該入力アナログ信号が入力される前において入力端子１に何も入力されていない場合には、初段減算器５は入力された入力アナログ信号をそのまま出力し、最終段減算器７は初段積分器６から入力された入力アナログ信号の１次積分値をそのまま出力する。従って、最終段積分器８からは入力アナログ信号の２次積分値が出力されることになる。１ビット量子化器３は、それに入力されたアナログ信号と所定の閾値とを比較し、当該閾値以上である場合には１ビットデジタル値「１」を出力し、当該閾値よりも低い場合には１ビットデジタル値「０」を出力する。
【００１８】
１ビットＤＡ変換器４はこの１ビット量子化器３から出力された１ビットデジタル値に応じて、当該デジタル値が「１」である場合には上記閾値レベルの量子化アナログ信号を出力し、当該デジタル値が「０」である場合にはレベルの無い量子化アナログ信号を出力する。また、遅延素子９はこの量子化アナログ信号をこの１ビット量子化器３の１サンプル時間だけ遅延させ、初段減算器５および最終段減算器７はそれぞれの入力からこの量子化アナログ信号を減算した値を出力することになる。
【００１９】
このように１ビット量子化器３を用いたフィードバックループは、基本的に、入力アナログ信号から量子化アナログ信号を減算し、その残りを更に量子化する処理を繰り返し実行することになる。従って、この１ビット量子化器３からは基本的に、入力アナログ信号を２次積分した波形における増加変化が大きいほど「１」の発生密度が高くなり、入力アナログ信号を２次積分した波形における減少変化が大きいほど「０」の発生密度が高くなるビット列が出力されることになる。つまり、入力アナログ信号における加速度の増加率が高くなればなるほど「１」の発生密度が高くなり、加速度の減少率が高くなればなるほど「０」の発生密度が高くなるビット列が出力されることになる。
【００２０】
次に、第二減算器１０は、１ビット量子化器３に入力されるアナログ信号から１ビットＤＡ変換器４の出力信号を減算する。これは最終段積分器８から出力されるアナログ信号と量子化アナログ信号との差、つまり量子化誤差を演算するものである。多ビット量子化器１１は、この量子化誤差を量子化して多ビットの量子化第二デジタル信号を出力し、微分器１２はこの量子化第二デジタル信号を２次微分し、加算器１３はこの２次微分された量子化第二デジタル信号を上記量子化デジタル信号に加算する。そして、この処理は、量子化誤差が急激に増加したらこれを検出して加算器のビット演算処理により補正するものである。
【００２１】
以上のように、この実施の形態１によれば、１ビット量子化器３に入力されるアナログ信号から上記量子化アナログ信号を減算する第二減算器１０と、当該第二減算器１０のアナログ出力を量子化して量子化第二デジタル信号を出力する多ビット量子化器１１と、当該多ビット量子化器１１の出力を上記入力積分回路列５，・・・，８の段数と同次元（＝２）だけ微分する微分器１２と、上記量子化デジタル信号に当該微分器１２の出力を加算して出力する加算器１３とを備えるので、１ビット量子化器３と加算器１３との間に回路が不要となり、しかも、多ビット量子化器１１と加算器１３との間には入力積分回路列５，・・・，８の段数（＝２）と同次元だけ微分する微分器１２を設けているので従来のものよりも回路規模を削減することができる効果がある。
【００２２】
しかも、従来と同様に、１ビット量子化器３を含むフィードバックループにおいて入力アナログ信号を量子化し、しかも、多ビット量子化器１１を含むフィードバックループを用いて当該量子化を行った場合の理論値と同等の低い量子化ノイズを得ることができる効果がある。
【００２３】
次に、この実施の形態１によるΔΣモジュレータの性能について説明する。入力アナログ信号をＸ、微分演算子をＺ−１、１ビット量子化器３に入力される値をＶｍ、１ビット量子化器３における量子化誤差をＥ１、１ビット量子化器３から出力される量子化デジタル値をＹ１、１ビットＤＡ変換器４の出力をＤＡｏｕｔ、多ビット量子化器１１から出力されるデジタル値をＹ２、加算器１３から出力される値をＹとした場合、Ｎ次（＝積分器６，８の個数）モジュレータの基本式より下記式１が成立するとともに、「Ｙ１≒ＤＡｏｕｔ＝Ｖｍ＋Ｅ１」なので式２が成立する。そして、ΔΣモジュレータの出力Ｙは下記式３となり、これはΔΣループ内に２ビット量子化器を用いた場合と同じ式であり、これと同等の低雑音特性であることを意味する。
【００２４】
Ｙ１ ＝ Ｘ＋（１−Ｚ−１）２Ｅ１ ・・・式１
Ｙ２ ＝ −Ｅ１＋Ｅｍ ・・・式２
Ｙ ＝Ｙ１＋Ｙ２（１−Ｚ−１）２
＝Ｘ＋（１−Ｚ−１）２Ｅ１−（１−Ｚ−１）２Ｅ１
＋（１−Ｚ−１）２Ｅｍ
＝Ｘ＋（１−Ｚ−１）２Ｅｍ ・・・式３
【００２５】
実施の形態２．
図２はこの発明の実施の形態２によるΔΣモジュレータを示すブロック図である。同図のΔΣモジュレータは、初段積分器６と最終段減算器７との間に更に減算器と積分器とが追加されてその減算器や積分器の総数がＮ個となったΔΣモジュレータである。図において、１４は第二段減算器（減算器）、１５は多ビット量子化器１１の出力をＮ次元だけ微分する微分器である。これ以外の構成は実施の形態１と同様であり説明を省略する。
【００２６】
次に動作について説明する。
入力端子１に入力された入力アナログ信号は初段減算器５から最終段積分器８までのＮ個の減算器５，１４，・・・，７およびＮ個の積分器６，・・・，８を通って１ビット量子化器３に入力される。このとき、当該入力アナログ信号が入力される前において入力端子１に何も入力されていない場合には、各減算器５，１４，・・・，７はその入力をそのまま出力し、量子化アナログ信号が入力されている場合にはそれを入力から減算して出力する。従って、１ビット量子化器３からは基本的に、入力アナログ信号をＮ次積分した波形における増加変化が大きいほど「１」の発生密度が高くなり、入力アナログ信号をＮ次積分した波形における減少変化が大きいほど「０」の発生密度が高くなるビット列が出力されることになる。
【００２７】
次に、多ビット量子化器１１から多ビットの量子化第二デジタル信号が出力されると、微分器１５はこの量子化第二デジタル信号をＮ次微分し、加算器１３はこのＮ次微分された量子化第二デジタル信号を１ビット量子化器３から出力される量子化デジタル信号に加算する。そして、この処理は、量子化誤差が急激に増加したらこれを検出して加算器１３のビット演算処理により補正するものである。これ以外の動作は実施の形態１と同様であり説明を省略する。
【００２８】
以上のように、この実施の形態２によれば、実施の形態１と同様に１ビット量子化器３と加算器１３との間に回路が不要となり、しかも、多ビット量子化器１１と加算器１３との間には入力積分回路列５，・・・，８の段数（＝Ｎ）と同次元だけ微分する微分器１５を設けているので従来のものよりも回路規模を削減することができる効果がある。
【００２９】
しかも、従来と同様に、１ビット量子化器３を含むフィードバックループにおいて入力アナログ信号を量子化し、しかも、マルチビット量子化器を含むフィードバックループを用いて当該量子化を行った場合の理論値と同等の低い量子化ノイズを得ることができる効果がある。
【００３０】
なお、実施の形態１の式１〜３は下記式４〜６のように拡張できる。そして、これはΔΣループ内にＮビット量子化器を用いた場合と同じ式であり、これと同等の低雑音特性であることを意味する。また、同式でも明らかなように、Ｎ＝１であっても当然にこの実施の形態２の効果を得ることができる。
【００３１】
Ｙ１ ＝ Ｘ＋（１−Ｚ−１）ｎＥ１ ・・・式４
Ｙ２ ＝ −Ｅ１＋Ｅｍ ・・・式５
Ｙ ＝Ｙ１＋Ｙ２（１−Ｚ−１）ｎ
＝Ｘ＋（１−Ｚ−１）ｎＥ１−（１−Ｚ−１）ｎＥ１
＋（１−Ｚ−１）ｎＥｍ
＝Ｘ＋（１−Ｚ−１）ｎＥｍ ・・・式６
【００３２】
実施の形態３．
図３はこの発明の実施の形態３によるΔΣモジュレータを示すブロック図である。図において、１６は１ビット量子化器３に入力されるアナログ信号から最終段減算器７に入力される信号を減算し、これを多ビット量子化器１１へ出力する第二減算器、１７は１ビット量子化器３と加算器１３との間に設けられた第二遅延素子である。この第二遅延素子１７は遅延素子９と同じだけ信号を遅延させるものである。これ以外の構成は実施の形態１と同様であり説明を省略する。
【００３３】
次に動作について説明する。
第二減算器１６は、１ビット量子化器３に入力されるアナログ信号から最終段減算器７に入力される信号を減算し、これを多ビット量子化器１１へ出力する。多ビット量子化器１１は、この量子化誤差を量子化して多ビットの量子化第二デジタル信号を出力し、微分器１２はこの量子化第二デジタル信号を２次微分し、加算器１３は、第二遅延素子１７にて遅延された量子化デジタル信号にこの２次微分された量子化第二デジタル信号を加算する。
【００３４】
最終段減算器７に入力される信号をＶｉｎｔ（１）、１ビット量子化器３に入力されるアナログ信号をＶｉｎｔ（２）とした場合、下記式７から９が成立し、更に「Ｙ−Ｖｉｎｔ（２）＝Ｅ１」からすれば下記式１０が成立する。他方で式１１が成立するので、１ビット量子化器３側から加算器１３に入力される信号を「Ｚ−１Ｙ１」とすると下記式１２となる。これは、ΔΣループ内に２ビット量子化器を用いた場合と同じ式であり、これと同等の低雑音特性であることを意味する。これ以外の動作は実施の形態１と同様であり説明を省略する。
【００３５】
Ｖｉｎｔ（１） ＝（Ｘ−Ｚ−１ｙ）／（１−Ｚ−１） ・・・式７
Ｖｉｎｔ（２） ＝（Ｖｉｎｔ（１）−Ｚ−１ｙ）
／（１−Ｚ−１） ・・・式８
Ｖｉｎｔ（２）−Ｖｉｎｔ（１）
＝Ｚ−１（Ｖｉｎｔ（２）−Ｙ） ・・・式９
Ｖｉｎｔ（２）−Ｖｉｎｔ（１） ＝−Ｚ−１Ｅ１ ・・・式１０
Ｙ２ ＝ −Ｚ−１Ｅ１＋Ｅｍ ・・・式１１
Ｙ ＝ Ｚ−１Ｙ１＋（１−Ｚ−１）２Ｙ２
＝ Ｚ−１Ｘ＋（１−Ｚ−１）２Ｅｍ ・・・式１２
【００３６】
以上のように、この実施の形態３によれば、最終段積分器８から出力されるアナログ信号から当該最終段の前段の積分器６から出力されるアナログ信号を減算する第二減算器１６と、当該第二減算器１６のアナログ出力を量子化して量子化第二デジタル信号を出力する多ビット量子化器１１と、当該多ビット量子化器１１の出力を上記入力積分回路列５，・・・，８の段数と同次元だけ微分する微分器１２と、上記量子化デジタル信号を遅延させる第二遅延素子１７と、当該遅延素子１２の出力に上記第二遅延素子１７の出力を加算して出力する加算器１３とを備えるので、１ビット量子化器３と加算器１３との間には量子化デジタル信号を遅延させる第二遅延素子１７のみを設ければ良く、しかも、多ビット量子化器１１と加算器１３との間には入力積分回路列５，・・・，８の段数と同次元だけ微分する微分器１２を設ければよく、従来のものよりも回路規模を削減することができる効果がある。
【００３７】
しかも、従来と同様に、１ビット量子化器３を含むフィードバックループにおいて入力アナログ信号を量子化し、しかも、マルチビット量子化器を含むフィードバックループを用いて当該量子化を行った場合の理論値と同等の低い量子化ノイズを得ることができる効果がある。
【００３８】
実施の形態４．
図４はこの発明の実施の形態４によるΔΣモジュレータを示すブロック図である。図において、１８は最終段減算器（減算器）、１９は最終段減算器１８へ信号を出力する最終前段積分器（積分器）である。これ以外の構成は実施の形態２および図３と同様であり説明を省略する。
【００３９】
次に動作について説明する。
第二減算器１６は、１ビット量子化器３に入力されるアナログ信号から最終段減算器１８に入力される信号を減算し、これを多ビット量子化器１１へ出力する。多ビット量子化器１１は、この量子化誤差を量子化して多ビットの量子化第二デジタル信号を出力し、微分器１５はこの量子化第二デジタル信号をｎ次微分し、加算器１３は、第二遅延素子１７にて遅延された量子化デジタル信号にこのｎ次微分された量子化第二デジタル信号を加算する。これ以外の動作は実施の形態２と同様であり説明を省略する。
【００４０】
以上のように、この実施の形態４によれば、最終段積分器８から出力されるアナログ信号から当該最終段減算器１８から出力されるアナログ信号を減算する第二減算器１６と、当該第二減算器１６のアナログ出力を量子化して量子化第二デジタル信号を出力する多ビット量子化器１１と、当該多ビット量子化器１１の出力を上記入力積分回路列５，・・・，８の段数と同次元だけ微分する微分器１５と、上記量子化デジタル信号を遅延させる第二遅延素子１７と、当該第二遅延素子１７の出力に上記微分器１５の出力を加算して出力する加算器１３とを備えるので、１ビット量子化器３と加算器１３との間には量子化デジタル信号を遅延させる第二遅延素子１７のみを設ければ良く、しかも、多ビット量子化器１１と加算器１３との間には入力積分回路列５，・・・，８の段数と同次元だけ微分する微分器１５を設ければよく、従来のものよりも回路規模を削減することができる効果がある。
【００４１】
しかも、従来と同様に、１ビット量子化器３を含むフィードバックループにおいて入力アナログ信号を量子化し、しかも、マルチビット量子化器を含むフィードバックループを用いて当該量子化を行った場合の理論値と同等の低い量子化ノイズを得ることができる効果がある。
【００４２】
実施の形態５．
図５はこの発明の実施の形態５によるＡＤコンバータの構成を示すブロック図である。同ＡＤコンバータは音声帯域用に用いられるものである。図において、２０は入力アナログ信号が入力される入力端子、２１は入力アナログ信号を量子化して（ｍ＋１）ビットのデジタル信号を出力する実施の形態１に係るΔΣモジュレータ、２２は当該デジタル信号に対してデジタルフィルタリング処理を行うデシメーションフィルタ（デジタルフィルタ）、２３はこのデシメーションフィルタ２２のｎ（＞ｍ＋１）ビットのデジタル信号を出力する出力端子である。
【００４３】
入力端子２０から入力された入力アナログ信号は、ΔΣモジュレータ２１に入力され、（ｍ＋１）ビットのデジタル信号に量子化される。デシメーションフィルタ２２は、当該デジタル信号に対してデジタルフィルタリング処理を行い、出力端子２３からｎビットのデジタル信号を出力する。
【００４４】
以上のように、この実施の形態５によれば、実施の形態１のΔΣモジュレータ２１と、上記デジタル信号が入力されるデシメーションフィルタ２２とを備えるので、従来よりも少ない回路規模において量子化ノイズが少ないという効果がある。
【００４５】
なお、この実施の形態５においては実施の形態１のΔΣモジュレータ２１を用いてＡＤコンバータを構成する例を説明したが、実施の形態２から４のΔΣモジュレータを用いても同様に従来よりも少ない回路規模にて且つ量子化ノイズが少ないＡＤコンバータを構成することができることはいうまでもない。
【００４６】
【発明の効果】
以上のように、この発明によれば、１ビット量子化器に入力されるアナログ信号から上記量子化アナログ信号を減算する第二減算器と、当該第二減算器のアナログ出力を量子化して量子化第二デジタル信号を出力する多ビット量子化器と、当該多ビット量子化器の出力を上記入力積分回路列の段数と同次元だけ微分する微分器と、上記量子化デジタル信号に当該微分器の出力を加算して出力する加算器とを備えるので、１ビット量子化器と加算器との間に回路が不要となり、しかも、多ビット量子化器と加算器との間には入力積分回路列の段数と同次元だけ微分する微分器を設ければよく、従来のものよりも回路規模を削減することができる効果がある。
【００４７】
しかも、従来と同様に、１ビット量子化器を含むフィードバックループにおいて入力アナログ信号を量子化し、しかも、マルチビット量子化器を含むフィードバックループを用いて当該量子化を行った場合の理論値と同等の低い量子化ノイズを得ることができる効果がある。
【００４８】
この発明によれば、最終段の積分器から出力されるアナログ信号から当該最終段の前段の積分器から出力されるアナログ信号を減算する第二減算器と、当該第二減算器のアナログ出力を量子化して量子化第二デジタル信号を出力する多ビット量子化器と、当該多ビット量子化器の出力を上記入力積分回路列の段数と同次元だけ微分する微分器と、上記量子化デジタル信号を遅延させる第二遅延素子と、当該第二遅延素子の出力に上記微分器の出力を加算して出力する加算器とを備えるので、１ビット量子化器と加算器との間には量子化デジタル信号を遅延させる第二遅延素子のみを設ければ良く、しかも、多ビット量子化器と加算器との間には入力積分回路列の段数と同次元だけ微分する微分器を設ければよく、従来のものよりも回路規模を削減することができる効果がある。
【００４９】
しかも、従来と同様に、１ビット量子化器を含むフィードバックループにおいて入力アナログ信号を量子化し、しかも、マルチビット量子化器を含むフィードバックループを用いて当該量子化を行った場合の理論値と同等の低い量子化ノイズを得ることができる効果がある。
【００５０】
この発明によれば、上記デルタシグマモジュレータと、上記デルタシグマモジュレータから出力されるデジタル信号が入力されるデジタルフィルタとを備えるので、従来よりも少ない回路規模において量子化ノイズが少ないという効果がある。
【図面の簡単な説明】
【図１】 この発明の実施の形態１によるΔΣモジュレータを示すブロック図である。
【図２】 この発明の実施の形態２によるΔΣモジュレータを示すブロック図である。
【図３】 この発明の実施の形態３によるΔΣモジュレータを示すブロック図である。
【図４】 この発明の実施の形態４によるΔΣモジュレータを示すブロック図である。
【図５】 この発明の実施の形態５によるＡＤコンバータの構成を示すブロック図である。
【図６】 従来のΔΣモジュレータの構成を示すブロック図である（その１）。
【図７】 従来のΔΣモジュレータの構成を示すブロック図である（その２）。
【図８】 従来のΔΣモジュレータの構成を示すブロック図である（その３）。
【符号の説明】
１ 入力端子、２ 出力端子、３ １ビット量子化器、４ １ビットＤＡ変換器、５ 初段減算器（減算器）、６ 初段積分器（積分器）、７ 最終段減算器（減算器）、８ 最終段積分器（積分器）、９ 遅延素子、１０ 第二減算器、１１ 多ビット量子化器、１２ 微分器、１３ 加算器、１４ 第二段減算器（減算器）、１５ 微分器、１６ 第二減算器、１７ 第二遅延素子、１８ 最終段減算器（減算器）、１９ 最終前段積分器（積分器）、２０ 入力端子、２１ΔΣモジュレータ、２２ デシメーションフィルタ（デジタルフィルタ）、２３ 出力端子。
【発明の属する技術分野】
この発明は１ビット量子化器を用いたデルタシグマモジュレータ（以下、ΔΣモジュレータと略記する）およびアナログ信号をデジタル信号に変換するＡＤコンバータに係り、特に、上記１ビット量子化器を含むフィードバックループにおいて入力アナログ信号を量子化しつつも、マルチビット量子化器を含むフィードバックループを用いて当該量子化を行った場合の理論値と同等の低い量子化ノイズを得ることができるΔΣモジュレータおよびＡＤコンバータの改良に関するものである。
【０００２】
【従来の技術】
従来、この種のΔΣモジュレータは特開平４−２２９７２２号公報や特開平１１−３０８１１０号公報に開示されている。図６は従来のΔΣモジュレータの構成を示すブロック図である。図において、２４は入力端子、２５は初段減算器、２６は初段積分器、２７は最終段減算器、２８は最終段積分器、２９は１ビット量子化器、３０は出力端子、３１は１ビットＤＡ変換器、３２は遅延素子である。
【０００３】
次に動作について説明する。
入力端子２４に入力アナログ信号が入力されると、当該入力アナログ信号は、初段減算器２５、初段積分器２６、最終段減算器２７、最終段積分器２８を通って１ビット量子化器２９に入力される。このとき、当該入力アナログ信号が入力される前において入力端子２４に何も入力されていない場合には、初段減算器２５は入力された入力アナログ信号をそのまま出力し、最終段減算器２７は初段積分器２６から入力された入力アナログ信号の１次積分値をそのまま出力する。従って、最終段積分器２８からは入力アナログ信号の２次積分値が出力されることになる。１ビット量子化器２９は、それに入力されたアナログ信号と所定の閾値とを比較し、当該閾値以上である場合には１ビットデジタル値「１」を出力し、当該閾値よりも低い場合には１ビットデジタル値「０」を出力する。
【０００４】
１ビットＤＡ変換器３１はこの１ビット量子化器２９から出力された１ビットデジタル値に応じて、当該デジタル値が「１」である場合には上記閾値レベルの量子化アナログ信号を出力し、当該デジタル値が「０」である場合には上記閾値レベルの量子化アナログ信号を出力する。また、遅延素子３２はこの量子化アナログ信号をこの１ビット量子化器２９の１サンプル時間だけ遅延させ、初段減算器２５および最終段減算器２７はそれぞれの入力からこの量子化アナログ信号を減算した値を出力することになる。
【０００５】
そして、このようなΔΣモジュレータでは、１ビット量子化器２９が入力アナログ信号を量子化し、これをデジタル信号値として出力しているので、１ビット量子化器２９における閾値レベルと入力アナログ信号とのレベル差などに応じた量子化誤差が必ず発生する。
【０００６】
そこで、図７に示すように１ビット量子化器２９を多ビット量子化器３３に置き換えることで量子化誤差を理論的には減少させることができることが知られている。図において、３３は多ビット量子化器、３４は多ビットＤＡ変換器である。しかしながら、このように量子化器自体を多ビット化した場合、１ビットＤＡ変換器３１も多ビットＤＡ変換器３４に置き換える必要があり、この多ビットＤＡ変換器３４における単位要素回路ばらつき（Ｅｍ＿ｄａｃ）が発生し、現実的には理論値ほどには量子化誤差を減少させることができない。
【０００７】
図８は量子化器自体を多ビット化した場合の理論値と同等の量子化誤差削減効果を備える従来のΔΣモジュレータの構成を示すブロック図である。図において、３５は多ビット量子化器、３６は微分器、３７は微分積分器、３８は加算器である。
【０００８】
そして、多ビット量子化器３５は１ビットＤＡ変換器３１の量子化アナログ信号を量子化し、微分器３６はこの多ビット量子化器３５の出力を２次微分する。また、微分積分器３７は量子化デジタル信号に対して所定の微分積分処理を行い、加算器３８はこの微分積分器３７の出力に微分器３６の出力を加算して出力端子３０からデジタル信号を出力する。
【０００９】
【発明が解決しようとする課題】
従来のΔΣモジュレータでは、確かに、フィードバックループにおいて１ビット量子化器２９を用いるとともに、量子化アナログ信号を更に多ビット量子化器３５で量子化し、これを上記１ビット量子化器２９から出力される量子化デジタル信号に加算しているので、確かに、マルチビット量子化器を含むフィードバックループを用いて当該量子化を行った場合の理論値と同等の低い量子化ノイズを得ることができる。
【００１０】
しかしながら、この加算処理のために、１ビット量子化器２９と加算器３８との間および多ビット量子化器３５と加算器３８との間に微分積分回路３７や微分器３６などの各種の回路を追加配設する必要があり、これによって回路規模は増加してしまうなどの課題があった。
【００１１】
この発明は上記のような課題を解決するためになされたもので、１ビット量子化器を含むフィードバックループにおいて入力アナログ信号を量子化しつつも、マルチビット量子化器を含むフィードバックループを用いて当該量子化を行った場合の理論値と同等の低い量子化ノイズを得ることができ、しかも、従来のものよりも少ない回路規模において実現することができるΔΣモジュレータおよびＡＤコンバータを得ることを目的とする。
【００１２】
【課題を解決するための手段】
この発明に係るΔΣモジュレータは、入力アナログ信号が入力される入力端子と、出力デジタル信号を出力する出力端子と、上記入力端子と出力端子との間の信号経路に配設され、アナログ信号を量子化して量子化デジタル信号を出力する１ビット量子化器と、当該量子化デジタル信号を量子化アナログ信号に変換する１ビットＤＡ変換器と、１組または複数組の減算器とその出力を積分する積分器とが１段にあるいは多段に接続され、初段の減算器は上記入力アナログ信号から量子化アナログ信号を減算し、２段目以降の減算器は前段の積分器の出力信号から量子化アナログ信号を減算し、最終段の積分器の出力信号を上記１ビット量子化器へ出力する入力積分回路列と、１ビットＤＡ変換器から入力積分回路列までの量子化アナログ信号の信号経路に配設された遅延素子とを備えるデルタシグマモジュレータにおいて、上記１ビット量子化器に入力されるアナログ信号から上記量子化アナログ信号を減算する第二減算器と、当該第二減算器のアナログ出力を量子化して量子化第二デジタル信号を出力する多ビット量子化器と、当該多ビット量子化器の出力を上記入力積分回路列の段数と同次元だけ微分する微分器と、上記量子化デジタル信号に当該微分器の出力を加算して出力する加算器とを備えるものである。
【００１３】
この発明に係るΔΣモジュレータは、入力アナログ信号が入力される入力端子と、出力デジタル信号を出力する出力端子と、上記入力端子と出力端子との間の信号経路に配設され、アナログ信号を量子化して量子化デジタル信号を出力する１ビット量子化器と、当該量子化デジタル信号を量子化アナログ信号に変換する１ビットＤＡ変換器と、１組または複数組の減算器とその出力を積分する積分器とが１段にあるいは多段に接続され、初段の減算器は上記入力アナログ信号から量子化アナログ信号を減算し、２段目以降の減算器は前段の積分器の出力信号から量子化アナログ信号を減算し、最終段の積分器の出力信号を上記１ビット量子化器へ出力する入力積分回路列と、１ビットＤＡ変換器から入力積分回路列までの量子化アナログ信号の信号経路に配設された遅延素子とを備えるデルタシグマモジュレータにおいて、上記最終段の積分器から出力されるアナログ信号から当該最終段の前段の積分器から出力されるアナログ信号を減算する第二減算器と、当該第二減算器のアナログ出力を量子化して量子化第二デジタル信号を出力する多ビット量子化器と、当該多ビット量子化器の出力を上記入力積分回路列の段数と同次元だけ微分する微分器と、上記量子化デジタル信号を遅延させる第二遅延素子と、当該第二遅延素子の出力に上記微分器の出力を加算して出力する加算器とを備えるものである。
【００１４】
この発明に係るＡＤコンバータは、上記デルタシグマモジュレータと、上記デルタシグマモジュレータから出力されるデジタル信号が入力されるデジタルフィルタとを備えるものである。
【００１５】
【発明の実施の形態】
以下、この発明の実施の一形態を説明する。
実施の形態１．
図１はこの発明の実施の形態１によるΔΣモジュレータを示すブロック図である。図において、１は入力アナログ信号が入力される入力端子、２は出力デジタル信号を出力する出力端子、３は入力端子１と出力端子２との間の信号経路に配設され、アナログ信号を量子化して量子化デジタル信号を出力する１ビット量子化器、４は量子化デジタル信号を量子化アナログ信号に変換する１ビットＤＡ変換器、５は入力アナログ信号から量子化アナログ信号を減算する初段減算器（減算器）、６は初段減算器５の出力を積分する初段積分器（積分器）、７は初段積分器６の出力信号から量子化アナログ信号を減算する最終段減算器（減算器）、８は最終段減算器７の出力を積分して１ビット量子化器３へ出力する最終段積分器（積分器）、９は初段減算器５や最終段減算器７と１ビットＤＡ変換器４との間に設けられた遅延素子である。
【００１６】
１０は１ビット量子化器３に入力されるアナログ信号から１ビットＤＡ変換器４の出力信号を減算する第二減算器、１１は第二減算器１０のアナログ出力を量子化して量子化第二デジタル信号を出力する多ビット量子化器、１２は多ビット量子化器１１の出力を上記２次元だけ微分する微分器、１３は量子化デジタル信号に微分器１２の出力を加算して出力する加算器である。
【００１７】
次に動作について説明する。
入力端子１に入力アナログ信号が入力されると、当該入力アナログ信号は、初段減算器５、初段積分器６、最終段減算器７、最終段積分器８を通って１ビット量子化器３に入力される。このとき、当該入力アナログ信号が入力される前において入力端子１に何も入力されていない場合には、初段減算器５は入力された入力アナログ信号をそのまま出力し、最終段減算器７は初段積分器６から入力された入力アナログ信号の１次積分値をそのまま出力する。従って、最終段積分器８からは入力アナログ信号の２次積分値が出力されることになる。１ビット量子化器３は、それに入力されたアナログ信号と所定の閾値とを比較し、当該閾値以上である場合には１ビットデジタル値「１」を出力し、当該閾値よりも低い場合には１ビットデジタル値「０」を出力する。
【００１８】
１ビットＤＡ変換器４はこの１ビット量子化器３から出力された１ビットデジタル値に応じて、当該デジタル値が「１」である場合には上記閾値レベルの量子化アナログ信号を出力し、当該デジタル値が「０」である場合にはレベルの無い量子化アナログ信号を出力する。また、遅延素子９はこの量子化アナログ信号をこの１ビット量子化器３の１サンプル時間だけ遅延させ、初段減算器５および最終段減算器７はそれぞれの入力からこの量子化アナログ信号を減算した値を出力することになる。
【００１９】
このように１ビット量子化器３を用いたフィードバックループは、基本的に、入力アナログ信号から量子化アナログ信号を減算し、その残りを更に量子化する処理を繰り返し実行することになる。従って、この１ビット量子化器３からは基本的に、入力アナログ信号を２次積分した波形における増加変化が大きいほど「１」の発生密度が高くなり、入力アナログ信号を２次積分した波形における減少変化が大きいほど「０」の発生密度が高くなるビット列が出力されることになる。つまり、入力アナログ信号における加速度の増加率が高くなればなるほど「１」の発生密度が高くなり、加速度の減少率が高くなればなるほど「０」の発生密度が高くなるビット列が出力されることになる。
【００２０】
次に、第二減算器１０は、１ビット量子化器３に入力されるアナログ信号から１ビットＤＡ変換器４の出力信号を減算する。これは最終段積分器８から出力されるアナログ信号と量子化アナログ信号との差、つまり量子化誤差を演算するものである。多ビット量子化器１１は、この量子化誤差を量子化して多ビットの量子化第二デジタル信号を出力し、微分器１２はこの量子化第二デジタル信号を２次微分し、加算器１３はこの２次微分された量子化第二デジタル信号を上記量子化デジタル信号に加算する。そして、この処理は、量子化誤差が急激に増加したらこれを検出して加算器のビット演算処理により補正するものである。
【００２１】
以上のように、この実施の形態１によれば、１ビット量子化器３に入力されるアナログ信号から上記量子化アナログ信号を減算する第二減算器１０と、当該第二減算器１０のアナログ出力を量子化して量子化第二デジタル信号を出力する多ビット量子化器１１と、当該多ビット量子化器１１の出力を上記入力積分回路列５，・・・，８の段数と同次元（＝２）だけ微分する微分器１２と、上記量子化デジタル信号に当該微分器１２の出力を加算して出力する加算器１３とを備えるので、１ビット量子化器３と加算器１３との間に回路が不要となり、しかも、多ビット量子化器１１と加算器１３との間には入力積分回路列５，・・・，８の段数（＝２）と同次元だけ微分する微分器１２を設けているので従来のものよりも回路規模を削減することができる効果がある。
【００２２】
しかも、従来と同様に、１ビット量子化器３を含むフィードバックループにおいて入力アナログ信号を量子化し、しかも、多ビット量子化器１１を含むフィードバックループを用いて当該量子化を行った場合の理論値と同等の低い量子化ノイズを得ることができる効果がある。
【００２３】
次に、この実施の形態１によるΔΣモジュレータの性能について説明する。入力アナログ信号をＸ、微分演算子をＺ−１、１ビット量子化器３に入力される値をＶｍ、１ビット量子化器３における量子化誤差をＥ１、１ビット量子化器３から出力される量子化デジタル値をＹ１、１ビットＤＡ変換器４の出力をＤＡｏｕｔ、多ビット量子化器１１から出力されるデジタル値をＹ２、加算器１３から出力される値をＹとした場合、Ｎ次（＝積分器６，８の個数）モジュレータの基本式より下記式１が成立するとともに、「Ｙ１≒ＤＡｏｕｔ＝Ｖｍ＋Ｅ１」なので式２が成立する。そして、ΔΣモジュレータの出力Ｙは下記式３となり、これはΔΣループ内に２ビット量子化器を用いた場合と同じ式であり、これと同等の低雑音特性であることを意味する。
【００２４】
Ｙ１ ＝ Ｘ＋（１−Ｚ−１）２Ｅ１ ・・・式１
Ｙ２ ＝ −Ｅ１＋Ｅｍ ・・・式２
Ｙ ＝Ｙ１＋Ｙ２（１−Ｚ−１）２
＝Ｘ＋（１−Ｚ−１）２Ｅ１−（１−Ｚ−１）２Ｅ１
＋（１−Ｚ−１）２Ｅｍ
＝Ｘ＋（１−Ｚ−１）２Ｅｍ ・・・式３
【００２５】
実施の形態２．
図２はこの発明の実施の形態２によるΔΣモジュレータを示すブロック図である。同図のΔΣモジュレータは、初段積分器６と最終段減算器７との間に更に減算器と積分器とが追加されてその減算器や積分器の総数がＮ個となったΔΣモジュレータである。図において、１４は第二段減算器（減算器）、１５は多ビット量子化器１１の出力をＮ次元だけ微分する微分器である。これ以外の構成は実施の形態１と同様であり説明を省略する。
【００２６】
次に動作について説明する。
入力端子１に入力された入力アナログ信号は初段減算器５から最終段積分器８までのＮ個の減算器５，１４，・・・，７およびＮ個の積分器６，・・・，８を通って１ビット量子化器３に入力される。このとき、当該入力アナログ信号が入力される前において入力端子１に何も入力されていない場合には、各減算器５，１４，・・・，７はその入力をそのまま出力し、量子化アナログ信号が入力されている場合にはそれを入力から減算して出力する。従って、１ビット量子化器３からは基本的に、入力アナログ信号をＮ次積分した波形における増加変化が大きいほど「１」の発生密度が高くなり、入力アナログ信号をＮ次積分した波形における減少変化が大きいほど「０」の発生密度が高くなるビット列が出力されることになる。
【００２７】
次に、多ビット量子化器１１から多ビットの量子化第二デジタル信号が出力されると、微分器１５はこの量子化第二デジタル信号をＮ次微分し、加算器１３はこのＮ次微分された量子化第二デジタル信号を１ビット量子化器３から出力される量子化デジタル信号に加算する。そして、この処理は、量子化誤差が急激に増加したらこれを検出して加算器１３のビット演算処理により補正するものである。これ以外の動作は実施の形態１と同様であり説明を省略する。
【００２８】
以上のように、この実施の形態２によれば、実施の形態１と同様に１ビット量子化器３と加算器１３との間に回路が不要となり、しかも、多ビット量子化器１１と加算器１３との間には入力積分回路列５，・・・，８の段数（＝Ｎ）と同次元だけ微分する微分器１５を設けているので従来のものよりも回路規模を削減することができる効果がある。
【００２９】
しかも、従来と同様に、１ビット量子化器３を含むフィードバックループにおいて入力アナログ信号を量子化し、しかも、マルチビット量子化器を含むフィードバックループを用いて当該量子化を行った場合の理論値と同等の低い量子化ノイズを得ることができる効果がある。
【００３０】
なお、実施の形態１の式１〜３は下記式４〜６のように拡張できる。そして、これはΔΣループ内にＮビット量子化器を用いた場合と同じ式であり、これと同等の低雑音特性であることを意味する。また、同式でも明らかなように、Ｎ＝１であっても当然にこの実施の形態２の効果を得ることができる。
【００３１】
Ｙ１ ＝ Ｘ＋（１−Ｚ−１）ｎＥ１ ・・・式４
Ｙ２ ＝ −Ｅ１＋Ｅｍ ・・・式５
Ｙ ＝Ｙ１＋Ｙ２（１−Ｚ−１）ｎ
＝Ｘ＋（１−Ｚ−１）ｎＥ１−（１−Ｚ−１）ｎＥ１
＋（１−Ｚ−１）ｎＥｍ
＝Ｘ＋（１−Ｚ−１）ｎＥｍ ・・・式６
【００３２】
実施の形態３．
図３はこの発明の実施の形態３によるΔΣモジュレータを示すブロック図である。図において、１６は１ビット量子化器３に入力されるアナログ信号から最終段減算器７に入力される信号を減算し、これを多ビット量子化器１１へ出力する第二減算器、１７は１ビット量子化器３と加算器１３との間に設けられた第二遅延素子である。この第二遅延素子１７は遅延素子９と同じだけ信号を遅延させるものである。これ以外の構成は実施の形態１と同様であり説明を省略する。
【００３３】
次に動作について説明する。
第二減算器１６は、１ビット量子化器３に入力されるアナログ信号から最終段減算器７に入力される信号を減算し、これを多ビット量子化器１１へ出力する。多ビット量子化器１１は、この量子化誤差を量子化して多ビットの量子化第二デジタル信号を出力し、微分器１２はこの量子化第二デジタル信号を２次微分し、加算器１３は、第二遅延素子１７にて遅延された量子化デジタル信号にこの２次微分された量子化第二デジタル信号を加算する。
【００３４】
最終段減算器７に入力される信号をＶｉｎｔ（１）、１ビット量子化器３に入力されるアナログ信号をＶｉｎｔ（２）とした場合、下記式７から９が成立し、更に「Ｙ−Ｖｉｎｔ（２）＝Ｅ１」からすれば下記式１０が成立する。他方で式１１が成立するので、１ビット量子化器３側から加算器１３に入力される信号を「Ｚ−１Ｙ１」とすると下記式１２となる。これは、ΔΣループ内に２ビット量子化器を用いた場合と同じ式であり、これと同等の低雑音特性であることを意味する。これ以外の動作は実施の形態１と同様であり説明を省略する。
【００３５】
Ｖｉｎｔ（１） ＝（Ｘ−Ｚ−１ｙ）／（１−Ｚ−１） ・・・式７
Ｖｉｎｔ（２） ＝（Ｖｉｎｔ（１）−Ｚ−１ｙ）
／（１−Ｚ−１） ・・・式８
Ｖｉｎｔ（２）−Ｖｉｎｔ（１）
＝Ｚ−１（Ｖｉｎｔ（２）−Ｙ） ・・・式９
Ｖｉｎｔ（２）−Ｖｉｎｔ（１） ＝−Ｚ−１Ｅ１ ・・・式１０
Ｙ２ ＝ −Ｚ−１Ｅ１＋Ｅｍ ・・・式１１
Ｙ ＝ Ｚ−１Ｙ１＋（１−Ｚ−１）２Ｙ２
＝ Ｚ−１Ｘ＋（１−Ｚ−１）２Ｅｍ ・・・式１２
【００３６】
以上のように、この実施の形態３によれば、最終段積分器８から出力されるアナログ信号から当該最終段の前段の積分器６から出力されるアナログ信号を減算する第二減算器１６と、当該第二減算器１６のアナログ出力を量子化して量子化第二デジタル信号を出力する多ビット量子化器１１と、当該多ビット量子化器１１の出力を上記入力積分回路列５，・・・，８の段数と同次元だけ微分する微分器１２と、上記量子化デジタル信号を遅延させる第二遅延素子１７と、当該遅延素子１２の出力に上記第二遅延素子１７の出力を加算して出力する加算器１３とを備えるので、１ビット量子化器３と加算器１３との間には量子化デジタル信号を遅延させる第二遅延素子１７のみを設ければ良く、しかも、多ビット量子化器１１と加算器１３との間には入力積分回路列５，・・・，８の段数と同次元だけ微分する微分器１２を設ければよく、従来のものよりも回路規模を削減することができる効果がある。
【００３７】
しかも、従来と同様に、１ビット量子化器３を含むフィードバックループにおいて入力アナログ信号を量子化し、しかも、マルチビット量子化器を含むフィードバックループを用いて当該量子化を行った場合の理論値と同等の低い量子化ノイズを得ることができる効果がある。
【００３８】
実施の形態４．
図４はこの発明の実施の形態４によるΔΣモジュレータを示すブロック図である。図において、１８は最終段減算器（減算器）、１９は最終段減算器１８へ信号を出力する最終前段積分器（積分器）である。これ以外の構成は実施の形態２および図３と同様であり説明を省略する。
【００３９】
次に動作について説明する。
第二減算器１６は、１ビット量子化器３に入力されるアナログ信号から最終段減算器１８に入力される信号を減算し、これを多ビット量子化器１１へ出力する。多ビット量子化器１１は、この量子化誤差を量子化して多ビットの量子化第二デジタル信号を出力し、微分器１５はこの量子化第二デジタル信号をｎ次微分し、加算器１３は、第二遅延素子１７にて遅延された量子化デジタル信号にこのｎ次微分された量子化第二デジタル信号を加算する。これ以外の動作は実施の形態２と同様であり説明を省略する。
【００４０】
以上のように、この実施の形態４によれば、最終段積分器８から出力されるアナログ信号から当該最終段減算器１８から出力されるアナログ信号を減算する第二減算器１６と、当該第二減算器１６のアナログ出力を量子化して量子化第二デジタル信号を出力する多ビット量子化器１１と、当該多ビット量子化器１１の出力を上記入力積分回路列５，・・・，８の段数と同次元だけ微分する微分器１５と、上記量子化デジタル信号を遅延させる第二遅延素子１７と、当該第二遅延素子１７の出力に上記微分器１５の出力を加算して出力する加算器１３とを備えるので、１ビット量子化器３と加算器１３との間には量子化デジタル信号を遅延させる第二遅延素子１７のみを設ければ良く、しかも、多ビット量子化器１１と加算器１３との間には入力積分回路列５，・・・，８の段数と同次元だけ微分する微分器１５を設ければよく、従来のものよりも回路規模を削減することができる効果がある。
【００４１】
しかも、従来と同様に、１ビット量子化器３を含むフィードバックループにおいて入力アナログ信号を量子化し、しかも、マルチビット量子化器を含むフィードバックループを用いて当該量子化を行った場合の理論値と同等の低い量子化ノイズを得ることができる効果がある。
【００４２】
実施の形態５．
図５はこの発明の実施の形態５によるＡＤコンバータの構成を示すブロック図である。同ＡＤコンバータは音声帯域用に用いられるものである。図において、２０は入力アナログ信号が入力される入力端子、２１は入力アナログ信号を量子化して（ｍ＋１）ビットのデジタル信号を出力する実施の形態１に係るΔΣモジュレータ、２２は当該デジタル信号に対してデジタルフィルタリング処理を行うデシメーションフィルタ（デジタルフィルタ）、２３はこのデシメーションフィルタ２２のｎ（＞ｍ＋１）ビットのデジタル信号を出力する出力端子である。
【００４３】
入力端子２０から入力された入力アナログ信号は、ΔΣモジュレータ２１に入力され、（ｍ＋１）ビットのデジタル信号に量子化される。デシメーションフィルタ２２は、当該デジタル信号に対してデジタルフィルタリング処理を行い、出力端子２３からｎビットのデジタル信号を出力する。
【００４４】
以上のように、この実施の形態５によれば、実施の形態１のΔΣモジュレータ２１と、上記デジタル信号が入力されるデシメーションフィルタ２２とを備えるので、従来よりも少ない回路規模において量子化ノイズが少ないという効果がある。
【００４５】
なお、この実施の形態５においては実施の形態１のΔΣモジュレータ２１を用いてＡＤコンバータを構成する例を説明したが、実施の形態２から４のΔΣモジュレータを用いても同様に従来よりも少ない回路規模にて且つ量子化ノイズが少ないＡＤコンバータを構成することができることはいうまでもない。
【００４６】
【発明の効果】
以上のように、この発明によれば、１ビット量子化器に入力されるアナログ信号から上記量子化アナログ信号を減算する第二減算器と、当該第二減算器のアナログ出力を量子化して量子化第二デジタル信号を出力する多ビット量子化器と、当該多ビット量子化器の出力を上記入力積分回路列の段数と同次元だけ微分する微分器と、上記量子化デジタル信号に当該微分器の出力を加算して出力する加算器とを備えるので、１ビット量子化器と加算器との間に回路が不要となり、しかも、多ビット量子化器と加算器との間には入力積分回路列の段数と同次元だけ微分する微分器を設ければよく、従来のものよりも回路規模を削減することができる効果がある。
【００４７】
しかも、従来と同様に、１ビット量子化器を含むフィードバックループにおいて入力アナログ信号を量子化し、しかも、マルチビット量子化器を含むフィードバックループを用いて当該量子化を行った場合の理論値と同等の低い量子化ノイズを得ることができる効果がある。
【００４８】
この発明によれば、最終段の積分器から出力されるアナログ信号から当該最終段の前段の積分器から出力されるアナログ信号を減算する第二減算器と、当該第二減算器のアナログ出力を量子化して量子化第二デジタル信号を出力する多ビット量子化器と、当該多ビット量子化器の出力を上記入力積分回路列の段数と同次元だけ微分する微分器と、上記量子化デジタル信号を遅延させる第二遅延素子と、当該第二遅延素子の出力に上記微分器の出力を加算して出力する加算器とを備えるので、１ビット量子化器と加算器との間には量子化デジタル信号を遅延させる第二遅延素子のみを設ければ良く、しかも、多ビット量子化器と加算器との間には入力積分回路列の段数と同次元だけ微分する微分器を設ければよく、従来のものよりも回路規模を削減することができる効果がある。
【００４９】
しかも、従来と同様に、１ビット量子化器を含むフィードバックループにおいて入力アナログ信号を量子化し、しかも、マルチビット量子化器を含むフィードバックループを用いて当該量子化を行った場合の理論値と同等の低い量子化ノイズを得ることができる効果がある。
【００５０】
この発明によれば、上記デルタシグマモジュレータと、上記デルタシグマモジュレータから出力されるデジタル信号が入力されるデジタルフィルタとを備えるので、従来よりも少ない回路規模において量子化ノイズが少ないという効果がある。
【図面の簡単な説明】
【図１】 この発明の実施の形態１によるΔΣモジュレータを示すブロック図である。
【図２】 この発明の実施の形態２によるΔΣモジュレータを示すブロック図である。
【図３】 この発明の実施の形態３によるΔΣモジュレータを示すブロック図である。
【図４】 この発明の実施の形態４によるΔΣモジュレータを示すブロック図である。
【図５】 この発明の実施の形態５によるＡＤコンバータの構成を示すブロック図である。
【図６】 従来のΔΣモジュレータの構成を示すブロック図である（その１）。
【図７】 従来のΔΣモジュレータの構成を示すブロック図である（その２）。
【図８】 従来のΔΣモジュレータの構成を示すブロック図である（その３）。
【符号の説明】
１ 入力端子、２ 出力端子、３ １ビット量子化器、４ １ビットＤＡ変換器、５ 初段減算器（減算器）、６ 初段積分器（積分器）、７ 最終段減算器（減算器）、８ 最終段積分器（積分器）、９ 遅延素子、１０ 第二減算器、１１ 多ビット量子化器、１２ 微分器、１３ 加算器、１４ 第二段減算器（減算器）、１５ 微分器、１６ 第二減算器、１７ 第二遅延素子、１８ 最終段減算器（減算器）、１９ 最終前段積分器（積分器）、２０ 入力端子、２１ΔΣモジュレータ、２２ デシメーションフィルタ（デジタルフィルタ）、２３ 出力端子。
Claims (3)
- 入力アナログ信号が入力される入力端子と、
出力デジタル信号を出力する出力端子と、
上記入力端子と出力端子との間の信号経路に配設され、アナログ信号を量子化して量子化デジタル信号を出力する１ビット量子化器と、
当該量子化デジタル信号を量子化アナログ信号に変換する１ビットＤＡ変換器と、
１組または複数組の減算器とその出力を積分する積分器とが１段にあるいは多段に接続され、初段の減算器は上記入力アナログ信号から量子化アナログ信号を減算し、２段目以降の減算器は前段の積分器の出力信号から量子化アナログ信号を減算し、最終段の積分器の出力信号を上記１ビット量子化器へ出力する入力積分回路列と、
１ビットＤＡ変換器から入力積分回路列までの量子化アナログ信号の信号経路に配設された遅延素子とを備えるデルタシグマモジュレータにおいて、
上記１ビット量子化器に入力されるアナログ信号から上記量子化アナログ信号を減算する第二減算器と、
当該第二減算器のアナログ出力を量子化して量子化第二デジタル信号を出力する多ビット量子化器と、
当該多ビット量子化器の出力を上記入力積分回路列の段数と同次元だけ微分する微分器と、
上記量子化デジタル信号に当該微分器の出力を加算して出力する加算器とを備えるデルタシグマモジュレータ。 - 入力アナログ信号が入力される入力端子と、
出力デジタル信号を出力する出力端子と、
上記入力端子と出力端子との間の信号経路に配設され、アナログ信号を量子化して量子化デジタル信号を出力する１ビット量子化器と、
当該量子化デジタル信号を量子化アナログ信号に変換する１ビットＤＡ変換器と、
１組または複数組の減算器とその出力を積分する積分器とが１段にあるいは多段に接続され、初段の減算器は上記入力アナログ信号から量子化アナログ信号を減算し、２段目以降の減算器は前段の積分器の出力信号から量子化アナログ信号を減算し、最終段の積分器の出力信号を上記１ビット量子化器へ出力する入力積分回路列と、
１ビットＤＡ変換器から入力積分回路列までの量子化アナログ信号の信号経路に配設された遅延素子とを備えるデルタシグマモジュレータにおいて、
上記最終段の積分器から出力されるアナログ信号から当該最終段の前段の積分器から出力されるアナログ信号を減算する第二減算器と、
当該第二減算器のアナログ出力を量子化して量子化第二デジタル信号を出力する多ビット量子化器と、
当該多ビット量子化器の出力を上記入力積分回路列の段数と同次元だけ微分する微分器と、
上記量子化デジタル信号を遅延させる第二遅延素子と、
当該第二遅延素子の出力に上記微分器の出力を加算して出力する加算器とを備えるデルタシグマモジュレータ。 - 請求項１または請求項２記載のデルタシグマモジュレータと、上記デルタシグマモジュレータから出力されるデジタル信号が入力されるデジタルフィルタとを備えるＡＤコンバータ。
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