JPH04129334A - ディジタル・シグマデルタ変調器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的コ （産業上の利用分野） 本発明は、オーバーサンプリング形ディジタル・アナロ
グ変換器（ＤＡ変換器）に使用される高次のディジタル
・シグマデルタ変調器に係り、特にシグマデルタ変調器
の動作の安定化を図るためのリミッタ回路に関する。

（従来の技術） 周知のように、アナログ信号をサンプル値のディジタル
データに符号化する場合、ナイキストの定理により、信
号周波数帯域ｆＢに対して２倍のサンプリング周波数を
設定すれば原信号の情報を損なわないことが知られてい
る。このため、−般的なりＡ変換器のサンプリング周波
数ｆ、は、信号周波数帯域ｆ、の２．２〜２．４倍程度
に設定されている。

一方、近年では、サンプリング周波数ｆＳを信号周波数
帯域ｆＢよりも十分高く設定することにより変換精度を
高め、高いＳ／Ｎ　（信号対雑音比）を実現するるよう
にしたオーバーサンプリング形のＤＡ変換器が開発され
、実用化されてきている。単純なオーバーサンプリング
形ＤＡ変換器のＳ／Ｎの最大値Ｓ　／　Ｎ　、、、、は
、ビット数（分解能）をｎとすると、 Ｓ／Ｎ、、、、＝　（３／２）２２ｎ（ｆｓ　／２　ｆ
ａ　）・・・　（１） で与えられる。上式（１）から、ＤＡ変換器の分解能ｎ
を１ビツト上げることによりＳ／Ｎは６ｄＢ改善される
か、サンプリング周波数ｆ、を２倍に上げてもＳ／Ｎは
３ｄＢＬか改善されないことが分かる。

そこで、サンプリング周波数ｆＳを余り高くしなくても
Ｓ／Ｎを十分に上げる手法が種々開発されてきている。

その中の１つに、シグマデルタ変調を使ったＤＡ変換器
かあり、その例としてはＩＥＥＥ　　Ｊ、ＯＦ　　５Ｏ
ＬＩＤ−３ＴＡＴＥ　　ＣＩＲＣｌｌｌＴＳ　　ＡＵＧ
ＵＳＴ　　１９８１Ｖｏ１．−８Ｃ−１［１−Ｎｏ４　
　Ｔ、ＭＩＳＡＷＡｉ、Ｅ、Ｉｖｅｒｓｅｎ″Ｓｉｎｇ
ｌｅ−Ｃｈｉｐ　Ｐｅｒ、Ｃｈａｎｎｅｌ　Ｃｏｄｅ　
Ｗｉｔｈ　Ｆｉｌｔｅｒｓｔｌｔｉｌｉｚｉｎｇ　Σ−
Δ　Ｍｏｄｕｌａｔｉｏｎ″Ｐ３３３〜ｐ３４１がある
。

第６図は、１次シグマデルタ変調器を使った１ビツト・
ＤＡ変換器を示している。Ｘ（ｚ）、Ｙ（Ｚ）、Ｅ　（
Ｚ）はそれぞれ入力信号、出力信号、量子化誤差の２変
換を表わす。入力端子に入力されるディジタル信号Ｘ　
（ｚ）は減算器６１に入力される。この減算器６１の出
力は積分器６２を構成する加算器６３に入力される。積
分器６２は加算器６３と１クロック遅延回路６４により
構成され、この積分器６２の出力は量子化器６５に供給
される。この量子化器６５で量子化された出力信号Ｙ　
（ｚ）は１クロック遅延回路６６を介して帰還信号とし
て入力部の減算器６１に供給される。

第６図の回路の伝達特性は次式で表わされる。

Ｙ　（ｚ）　−Ｘ　（ｚ）　＋　（１−ｚ””）　Ｅ　
（ｚ）上式（２）において、量子化誤差Ｅ　（ｚ）は、
通常は入力信号Ｘ　（ｚ）と無相関であって周波数特性
もフラットであると考えられるので、第６図の回路の雑
音周波数特性はシステムのクロック周期をＴとすると、 （１−ｅ””　）　−ｊωＴ　　　　但し、ωＴ＜〈１
・・・（３） となる。雑音は周波数に比例するので、サンプリング周
波数ｆＳに比べて信号周波数帯域ｆＢを十分低くすれば
、サンプリング周波数ｆ５を２倍にする毎に信号帯域で
のＳ／Ｎは９ｄＢ改善されることが分かる。

一方、第７図は、高次シグマデルタ変調器を使った１ビ
ツト・ＤＡ変換器を示している。この回路は、第６図に
示した回路と比べて、ｎ段の積分器７１を用いており、
帰還信号かｎ段の積分器７１にも供給されている点か異
なり、第６図中と同一部分には同一符号を付している。

この回路の伝達特性は次式で表わされる。

Ｙ　　（ｚ）　　−Ｘ　　（ｚ）　　＋　　（１−ｚ−
’）　　　　Ｅ　　（ｚ）・・・　（４） この高次シグマデルタ変調器の次数をｎとすると、サン
プリング周波数ｆｓを２倍にする毎に信号帯域でのＳ／
Ｎは３ｘ　（２ｎ＋１）ｄＢ改善されるようになり、１
次シグマデルタ変調器を使ったＤＡ変換器よりも大幅に
Ｓ／Ｎが改善される。

ところで、上記したような高次シグマデルタ変調器は、
量子化レベルか２値（１ビツト）の場合、積分器７１の
段数ｎが２以上になると、発振モードに入らないように
するためのリミッタ回路か必要になる。

このような発振モード防止用のリミッタ回路を用いたＤ
Ａ変換器の一例として、 ＩＥＥＥ　ＪＯＬＩＲＮＡＬ　ＯＦ　５ＯＬＩＤ−３Ｔ
ＡＴＥ　ＣＩＲＣＵＩＴＳ、ＶＯＬＳＣ−２２，ＮＯ，
３，ＪＵＮＥ　１９８７　Ｐｉ、＾、ＮＡＵＳ　ｅｔ、
ａｌ“Ａ　０ＭＯ３５ｔｅｒｅｏ　１［１−ｂｔｔ　Ｄ
／Ａ　Ｃｏｎｖｅｒｔｅｒ　ｆｏｒＤｉｇｉｔａｌ　Ａ
ｕｄｔｏ”の回路を第８図に示し、第８図中のリミッタ
回路の具体例を第９図に、その伝達特性を第１０図に示
している。

第９図のリミッタ回路において、９１はインバータ回路
、９２は排他的オア回路、ＳＷＩ〜５Ｗ１９はスイッチ
回路であり、これらのスイッチ回路ＳＷ１〜ＳＷＩ　９
は、トランスミッションゲート、クロックドインバータ
等を使って構成することができる。

しかし、第９図に示したような従来のリミッタ回路は、
構成か比較的複雑であり、どんなに回路を工夫してもか
なりの時間遅延か発生するので、サンプリング周波数ｆ
５を十分に上げることができず、Ｓ／Ｎの改善か制限さ
れるという問題かある。

（発明が解決しようとする課題） 上記したようにシグマデルタ変調の次数ｎを２以上にし
たオーバーサンプリング形ＤＡ変換器は、サンプリング
レートを上げることによってＳ／Ｎを大幅に改善するこ
とができるが、発振モード防止のために必要とするリミ
ッタ回路は、従来、その構成が複雑であり、かなりの時
間遅延が発生するので、サンプリング周波数ｆＳを十分
に上げることかできず、Ｓ／Ｎの改善か制限されるとい
う問題がある。

本発明は、上記問題点を解決すべくなされたもので、そ
の目的は、２次以上のシグマデルタ変調器を使ったオー
バーサンプリング形ＤＡアナログ−ディジタル変換器に
おいて必要なリミッタ回路の構成が比較的簡単であり、
その時間遅延が無視でき、サンプリング周波数ｆｓを十
分に上げてＳ／Ｎを大幅に改善できるようになるオーバ
ーサンプリング形ディジタル・アナログ変換器を実現し
得るディジタル・シグマデルタ変調器を提供することに
ある。

［発明の構成］ （課題を解決するための手段） 本発明は、入力ディジタルデータと帰還データとを加算
する加算手段と、この加算手段の出力データを量子化す
る量子化手段と、この量子化手段の出力データと前記加
算手段の出力データとの差を算出する減算手段と、この
減算手段の出力データをディジタル処理して前記帰還デ
ータを生成するフィルタ回路とを備えたディジタル・シ
グマデルタ変調器において、前記加算手段−減算手段−
フィルタ回路−加算手段の演算ループ内の１箇所で、ｎ
ビット長のデータラインの中からＭＳＢ以外の上位ｍビ
ットを除去した（ｎ−ｍ）ビットのデータを取り出すリ
ミッタ回路を具備することを特徴とする。

（作　用） ｎビット長のデータラインの中からＭＳＢ（最大重みビ
ット）以外の上位ｍビットを除去した（ｎ−ｍ）ビット
のデータを取り出すリミッタ回路は、構成が比較的簡単
であり、その時間遅延が無視できるので、シグマデルタ
変調器を安定に動作させることが可能になる。従って、
２次以上のシグマデルタ変調器を使ったオーバーサンプ
リング形ＤＡアナログ−ディジタル変換器において、サ
ンプリング周波数ｆｓを上げてＳ／Ｎを大幅に改善でき
るようになる。

（実施例） 以下、図面を参照して本発明の一実施例を詳細に説明す
る。

第１図は、２次シグマデルタ変調器を使った１ビツト・
ＤＡ変換器を示しており、Ｘ（ｚ）、Ｙ（ｚ）、Ｅ　（
ｚ）はそれぞれ入力信号、出力信号、量子化誤差の２変
換を表わす。入力ディジタル信号Ｘ　（ｚ）は加算器１
］で帰還データと加算される。この加算器１１の出力は
量子化器１２に供給され、量子化器１２て量子化された
出力信号Ｙ（ｚ）と前記加算器１１の出力とか減算器１
３で減算される。この減算器１３の出力データはフィル
タ回路１５でディジタル処理されて前記帰還データとな
る。このフィルタ回路１５は、積分器１６と１クロック
遅延回路１７により構成されている。そして、このフィ
ルタ回路１５の中間にリミッタ回路１４が挿入されてい
る。

上記リミッタ回路１４は、ｎビット長のデータラインの
中からＭＳＢ以外の上位ｍビットを除去した（ｎ−ｍ）
ビットのデータを取り出すように構成されている。本例
では、２１ビツト長のデータラインの中から２５Ｂの１
ビツトを除去した２０ビツトのデータを取り出すように
構成されている。この場合、第２図に示すように、入力
側のデータラインのうちのＭＳＢ以外の上位ｍビットを
除去した（ｎ−ｍ）ビットを出力側のデータラインに直
接に結線するようにすれば、非常に簡単な構成で済むが
、入力側のデータラインと出力側のデータラインとの間
に例えばラッチ回路を設けてＭＳＢ以外の上位ｍビット
を除去した（ｎ−ｍ）ビットをセレクトするようにして
もよい。

上記リミッタ回路１４の伝達特性は、第３図に示すよう
に鋸歯状波特性を示す。この特性は、第１０図に示した
従来例のようなフラットなりリップ特性と異なっており
、−見本都合のように思われるが、このリミッタ回路１
４の働きは、通常の信号では全く動作せずに異常な大振
幅信号が入った時のみリミッタ動作をすればよいので、
フラットなりリップ特性である必要は全くなく、鋸歯状
波特性で十分なのである。

上記第１図の２次シグマデルタ変調器の伝達特性は Ｙ　　（ｚ）　　＝Ｘ＋　　（１−ｚ−’）　　２　Ｅ
　　（ｚ）・・　（５） で表わされ、第７図および第８図に示した従来のＤＡ変
換器と全く同じ特性となる。

なお、第１図に示した回路構成は、第７図に示した従来
例の回路構成と比べて、加算器（減算器）の数を少なく
することが出来、サンプリング周波数をより高くできる
。

また、リミッタ回路１４の挿入位置は、第１図に示した
位置に限定されるものではなく、前記加算器１１−減算
器１３−フィルタ回路１５−加算器１１の演算ループ内
の適当な位置に１か所だけ設けてよい。

第４図は、本発明で使用されるリミッタ回路の他の具体
例を示しており、例えば２１ビツト長のデータラインの
中から２５Ｂと３ＳＢとの２ビツトを除去した１９ビツ
トのデータを取り出すように結線している。このリミッ
タ回路の伝達特性を第５図に示している。このようなリ
ミッタ回路を用いた場合でも、前記実施例と同様の効果
が得られる。

［発明の効果］ 上述したように本発明の高次のディジタル・シグマデル
タ変調器によれば、演算ループの途中で信号ラインのＭ
ＳＢ以外の上位ｍビットを除去することでリミッタ特性
を得ているので、リミッタ回路の構成が比較的簡単であ
り、リミッタ回路による時間遅延は全く生じないか殆ん
ど無視できる。

従って、本発明のディジタル・シグマデルタ変調器を使
用したオーバーサンプリング形ＤＡ変換器は、従来のも
のより高いサンプリング周波数ｆｓで動作させることが
でき、その結果、従来のものでは得られなかった高いＳ
／Ｎ値を得ることができる。

【図面の簡単な説明】

第１図は本発明のディジタル・シグマデルタ変調器の一
実施例を示す回路図、第２図は第１図中のリミッタ回路
の一興体例を示す回路図、第３図は第２図のリミッタ回
路の伝達特性を示す特性図、第４図は本発明で使用され
るリミッタ回路の他の具体例を示す回路図、第５図は第
４図のリミッタ回路の伝達特性を示す特性図、第６図は
１次のシグマデルタ変調器を示す回路図、第７図は高次
シグマデルタ変調器を示す回路図、第８図は従来のリミ
ッタ回路を使った２次シグマデルタ変調器を示す回路図
、第９図は第８図中のリミッタ回路の具体例を示す回路
図、第１０図は第９図のリミッタ回路の伝達特性を示す
特性図である。 １１・・・加算器、１２・・・量子化器、１３・・・減
算器、１４・・・リミッタ回路、１５・・・フィルタ回
路。 出願人代理人　弁理士　鈴江武彦 第 図 第 ２図 ａカ 第 ３図 第４図 第 図 第 図 第 図 出力 第１０図

Claims (2)

【特許請求の範囲】
1. （１）入力ディジタルデータと帰還データとを加算する
   加算手段と、この加算手段の出力データを量子化する量
   子化手段と、この量子化手段の出力データと前記加算手
   段の出力データとの差を算出する減算手段と、この減算
   手段の出力データをディジタル処理して前記帰還データ
   を生成するフィルタ回路とを備えたディジタル・シグマ
   デルタ変調器において、 前記加算手段→減算手段→フィルタ回路→加算手段の演
   算ループ内の１箇所で、ｎビット長のデータラインの中
   からＭＳＢ以外の上位ｍビットを除去した（ｎ−ｍ）ビ
   ットのデータを取り出すリミッタ回路 を具備することを特徴とするディジタル・シグマデルタ
   変調器。
2. （２）前記リミッタ回路は、入力側のデータラインのう
   ちのＭＳＢ以外の上位ｍビットを除去した（ｎ−ｍ）ビ
   ットを出力側のデータラインに直接に結線してなること
   を特徴とする請求項１記載のディジタル・シグマデルタ
   変調器。