JPH04293317A - デジタル／アナログ変換器においてデジタル信号をアナログ信号に変換する方法 - Google Patents

デジタル／アナログ変換器においてデジタル信号をアナログ信号に変換する方法

Info

Publication number
JPH04293317A
JPH04293317A JP3356573A JP35657391A JPH04293317A JP H04293317 A JPH04293317 A JP H04293317A JP 3356573 A JP3356573 A JP 3356573A JP 35657391 A JP35657391 A JP 35657391A JP H04293317 A JPH04293317 A JP H04293317A
Authority
JP
Japan
Prior art keywords
signal
digital
bit
bits
significant bit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP3356573A
Other languages
English (en)
Other versions
JP2976661B2 (ja
Inventor
Robert C Ledzius
ロバート・シー・レジャス
James S Irwin
ジェームス・エス・アーウィン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Motorola Solutions Inc
Original Assignee
Motorola Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Motorola Inc filed Critical Motorola Inc
Publication of JPH04293317A publication Critical patent/JPH04293317A/ja
Application granted granted Critical
Publication of JP2976661B2 publication Critical patent/JP2976661B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M3/00—Conversion of analogue values to or from differential modulation
    • H03M3/30—Delta-sigma modulation
    • H03M3/50—Digital/analogue converters using delta-sigma modulation as an intermediate step
    • H03M3/502—Details of the final digital/analogue conversion following the digital delta-sigma modulation
    • H03M3/504—Details of the final digital/analogue conversion following the digital delta-sigma modulation the final digital/analogue converter being constituted by a finite impulse response [FIR] filter, i.e. FIRDAC
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M7/00—Conversion of a code where information is represented by a given sequence or number of digits to a code where the same, similar or subset of information is represented by a different sequence or number of digits
    • H03M7/30—Compression; Expansion; Suppression of unnecessary data, e.g. redundancy reduction
    • H03M7/3002—Conversion to or from differential modulation
    • H03M7/3004—Digital delta-sigma modulation
    • H03M7/3015—Structural details of digital delta-sigma modulators
    • H03M7/302—Structural details of digital delta-sigma modulators characterised by the number of quantisers and their type and resolution
    • H03M7/3024—Structural details of digital delta-sigma modulators characterised by the number of quantisers and their type and resolution having one quantiser only
    • H03M7/3026—Structural details of digital delta-sigma modulators characterised by the number of quantisers and their type and resolution having one quantiser only the quantiser being a multiple bit one
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M7/00—Conversion of a code where information is represented by a given sequence or number of digits to a code where the same, similar or subset of information is represented by a different sequence or number of digits
    • H03M7/30—Compression; Expansion; Suppression of unnecessary data, e.g. redundancy reduction
    • H03M7/3002—Conversion to or from differential modulation
    • H03M7/3004—Digital delta-sigma modulation
    • H03M7/3015—Structural details of digital delta-sigma modulators
    • H03M7/3031—Structural details of digital delta-sigma modulators characterised by the order of the loop filter, e.g. having a first order loop filter in the feedforward path
    • H03M7/3033—Structural details of digital delta-sigma modulators characterised by the order of the loop filter, e.g. having a first order loop filter in the feedforward path the modulator having a higher order loop filter in the feedforward path, e.g. with distributed feedforward inputs
    • H03M7/304—Structural details of digital delta-sigma modulators characterised by the order of the loop filter, e.g. having a first order loop filter in the feedforward path the modulator having a higher order loop filter in the feedforward path, e.g. with distributed feedforward inputs with distributed feedback, i.e. with feedback paths from the quantiser output to more than one filter stage

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、一般にデルタ・シグマ
変調器に関し、さらに詳しくはデジタル／アナログ変換
器用デルタ・シグマ変調器に関する。
【０００２】
【従来の技術】デジタル／アナログ変換器（ＤＡＣ）で
用いられる方法には基本的に２種類ある。本明細書で用
いられるようなシグマ・デルタ（Σ・Δ）方法と、抵抗
性または容量性ディバイダ方法である。
【０００３】Σ・Δ方法は、精密に整合されたオンチッ
プ部品（抵抗器）ではなく、正確なタイミングにより高
分解能を実現するため、魅力的である。さらに、薄膜の
レーザ・トリミングされたアナログ部品を製造する技術
は得にくいが、高速デジタル・スイッチング機能は半導
体業界では一般的である。
【０００４】基本的なΣ・ΔＤＡＣはデジタル信号を受
け取り、この信号はアナログ出力信号の反転帰還と加算
され（ただし、デジタル信号に再変換された後）、エラ
ー信号を与える。次に、エラー信号は積分器と比較器に
よって処理され、アナログ出力信号を与える。このアナ
ログ信号はアナログ／デジタル変換器（ＡＤＣ）によっ
て処理され、帰還信号を与える。
【０００５】
【課題を解決するための手段】複数のビットを有するデ
ジタル信号が変換器によって受け取られる。次に帰還信
号が受け取られた信号から差し引かれ、デジタル・エラ
ー信号を形成する。このデジタル・エラー信号は濾波さ
れ、濾波されたデジタル・エラー信号の各ビットを用い
て出力エネルギ信号を生成する。この濾波されたデジタ
ル・エラー信号の最上位ビットと、最上位または２番目
の上位ビット以外のビットとが帰還信号として用いられ
、アナログ信号に変換され、加算され、そして変換器の
出力として与えられる。
【０００６】
【実施例】図１において、概して参照番号１０として記
されている従来のΣ・ΔＤＡＣが示されている。基本的
に、変換器１０は、加算器１１，フィルタ１２，１６／
４逓減器（ｒｏｕｎｄｉｎｇ　ｄｅｖｉｃｅ）　１３，
ＤＡＣ１４およびＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌ　
Ｐｒｏｇｒａｍｍａｂｌｅ　Ｒｅａｄ　Ｏｎｌｙ　Ｍｅ
ｍｏｒｙ）　１５から成る。
【０００７】動作中、１６ビット・デジタル入力信号が
加算器１１の１つの入力によって受け取られる。この信
号は、ＥＰＲＯＭ１５からの１６ビット帰還エラー信号
と加算される。その結果得られる１６ビット信号はフィ
ルタ１２にかけられ、逓減器１３に入力される。逓減器
１３は、１６ビット・ワードを４ビット・ワードに変換
し、変換された４ビット・ワードはＤＡＣ１４とＥＰＲ
ＯＭ１５とに送られる。ＤＡＣ１４は、変調器１０のア
ナログ出力を与える。ＥＰＲＯＭ１５は、ＤＡＣ１４に
おける非線形性を補正するようにプログラムすることが
できる。
【０００８】図２のブロック図において、概して参照番
号２０として記されている、本発明を具現するΣ・ΔＤ
ＡＣを示す。変換器２０は、加算器２１，フィルタ２２
，ビット・タップ２３および減衰・加算器２４から成る
。
【０００９】動作中、１６ビット・デジタル入力信号が
加算器２１の１つの入力によって受け取られる。この１
６ビット入力は２ビット帰還信号と加算される。帰還信
号内の２ビットは、最上位ビットと第２ビットである。 この第２ビットは、最下位ビットと３番目の上位ビット
（包含）との間のビットであることが好ましい。加算器
２１の出力は、フィルタ２２で濾波され、ビット・タッ
プ２３に与えられる。ビット・タップ２３では、最上位
ビットと第２ビットとが減衰・加算器２４に送られ、こ
の減衰・加算器２４はアナログ出力信号を与える。ビッ
ト・タップ２３からの２つのビットは帰還信号として加
算器２１にも与えられる。
【００１０】上記の方法では、タップされた２つのビッ
トは粗調（ｃｏａｒｓｅ）出力ビットとトリム（ｔｒｉ
ｍ）出力ビットとして用いられる。この方法では、ワー
ド・レートの総電圧エネルギが入力電圧を所望の分解能
まで十分に分解することを可能にする。トリム・ビット
列は小さな振幅信号のみを表し、大きな値は粗調出力で
ある元の出力内で分解される。
【００１１】小さな信号は粗調出力内で表す必要はない
ので、長期間のパターンは必要なくなり、そのため粗調
ビット列内で帯域内（ｉｎ−ｂａｎｄ）　周波数成分を
防いでいる。トリム・ビット列内では、所要分解能範囲
が限定されているため、帯域内周波数成分は発生しない
。その後、２つのビット列の和が正しい振幅になり、か
つデジタル入力信号を完全に表すように、全振幅トリム
・パルスが対応する量だけ減衰される。
【００１２】図３では、本発明を利用して変換された８
ビットＤＣワードの時間領域グラフを示す。グラフの縦
軸は信号の振幅を表し、横軸はクロック・サイクルを表
す。図３の振幅は図２で用いた２ビット帰還信号を示し
、ここでは粗調ビットが１６／１７でトリム・ビットが
１／１７である。両方のビットが同じクロック・パルス
期間中に受け取られる場合、全１７／１７振幅が表され
る。一方、いずれのビットも受け取られない場合、０／
１７振幅が表される。
【００１３】図３の特定例では、第１サイクル内で粗調
補正ビットが受け取られる。　　この次に、第２および
第３クロックサイクル内で２つのトリム・ビットが受け
取られる。第４クロック・サイクルにおいて、いずれの
ビットも受け取られず、第５クロック・サイクルにおい
て、両方のビットが受け取られる。これは、図示のよう
に１６クロック・サイクルまで続く。この１６クロック
・サイクルまで全振幅を加算することにより、振幅は７
５／２５６となることがわかる。
【００１４】図４において、概して参照番号４０で記さ
れる２次Σ・ΔＤＡＣ変調器のブロック図を示す。一般
に、変調器４０は、第１ステージ４１，第２ステージ４
２，ビット・タップおよび減衰・加算器４３から成る。 ステージ４１は、１６ビット入力デジタル信号（ＤＩＮ
）と減衰・加算器４３からの２ビット帰還信号の反転と
を加算する第１加算器４４から成る。加算器４４からの
出力は増幅器４５で処理され、ここで振幅が半分に低減
される。次に、増幅器４５からの信号は、加算器４６に
おいて遅延された帰還信号と加算される。加算器４６の
出力は遅延回路４７で遅延され、その後加算器４６の第
２入力に入力される。また、加算器４６出力は第１ステ
ージ４１から第２ステージ４２に出力される。
【００１５】ステージ４２では、加算器４９がステージ
４１から１７ビット入力を受け取る。この入力は、減衰
・加算器４３からの２ビット帰還信号の反転に加算され
る。その結果得られた信号は増幅器５０で処理され、こ
こで振幅が半分に低減され、加算器５１の第１入力に送
られる。加算器５１の出力の遅延帰還は、加算器５１の
第２入力に入力される。その結果得られた信号は遅延回
路５２で処理され、その後加算器５１に戻され、減衰・
加算器４３に送られる。
【００１６】減衰・加算器４３では、ステージ４２から
の１８ビット出力信号が受け取られる。１８ビットのう
ち２ビットが選択され、２ビット帰還信号とアナログ出
力信号となる。選択された２ビットの１つは最上位ビッ
ト（ＭＳＢ）であり、他方のビットは三番目の上位ビッ
トと最下位ビット（包含）との間のビットであることが
好ましい。この例では、ＭＳＢと９番目の上位ビット（
ＭＳＢ−８）とが選択されている。これらのビットはタ
ップされ、加算器４４，４９の帰還入力に入力される。
【００１７】また、これらのビット・ライン上の信号は
抵抗５５，５６によって減衰され、その後ノード５７に
おいて互いに加算され、アナログ出力（ＡＯＵＴ　）信
号となる。図示のように、抵抗５５は値Ｒを有する基準
抵抗であり、抵抗５６は値２５６Ｒを有する。ステージ
４２から出力される際にビットは同じ振幅を有するので
、これらの値が選ばれる。従って、選択されたビットを
適切に重み付けし、正確な出力アナログ値にしなければ
ならない。この例では、第２ビットは、最上位ビットか
ら８ビット下位の９番目の上位ビットであり、また２８
　は２５６であるので、それに応じて低減された振幅を
有していなければならない。抵抗減衰・加算回路網が示
されているが、この回路網は重み付けスイッチド・コン
デンサを用いて構成してもよく、この場合には所望に応
じてスイッチド・コンデンサ・スムージング・フィルタ
内に直接内蔵することができる。
【００１８】オーバーサンプリン率が２５６（２８　）
の場合、所望の帯域幅に対して最上位出力には８ビット
の分解能しか保証されない。そのため、最上位ビットか
ら８ビット下位で第２タップをとり、データ・ワード・
サイクル内でより小さなエネルギ逓増を表すことができ
るようにする。トリム・ビットは、追加の８ビット分解
能に対しエネルギを正確に表すことができ、最終分解能
は１６ビットとなり、変調器の雑音整形は、すべての許
容入力信号に対して予定通りとなる。
【００１９】わずか８ビットの成分整合（ｃｏｍｐｏｎ
ｅｎｔ　ｍａｔｃｈｉｎｇ）精度は、トリム・タップが
粗調タップによって主に表される大きな信号を歪ませず
、かつ粗調タップがトリム・タップによって主に表され
る小さな信号を歪ませない程度には十分以上である。
【００２０】本発明は２つのタップの使用に限定されな
いことに注意されたい。１８ビットΣ・ΔＤＡＣは６ビ
ット間隔（ビット１９，１３，７）の３つのタップを用
いて、６４（２６　）オーバーサンプリング率で実現す
ることもできる。加算回路網内で、ビット７は７２ｄＢ
減衰され、ビット１３は３６ｄＢ減衰される。成分整合
要件は、１２ビット精度よりも悪くならない。
【００２１】従って、以上の説明により、本発明に従っ
て上記の目的および利点を十分に満たす処理および方法
が提供されたことが当業者には明らかである。
【００２２】本発明の１つの実施例では、デジタル出力
表示を生成する段階（２３）が、前記最上位ビット，前
記の２番目の上位ビットまたは前記第２ビットではない
第３ビットを用いる段階から成る。
【００２３】本発明の別の面では、アナログ信号を生成
する段階（２４）が、各ビットの重み（ｓｉｇｎｉｆｉ
ｃａｎｃｅ）を表すデジタル出力表示のビットのそれぞ
れのアナログ信号を生成する段階と、該それぞれのアナ
ログ信号を加算して、前記デジタル／アナログ変換器（
２０）の前記アナログ信号出力を生成する段階とから成
る。
【００２４】さらに、本発明の別の面では、減衰段階（
５５，５６）において、最上位エネルギ信号と第２エネ
ルギ信号とが重み付けられ、エネルギ信号のそれぞれの
重みを表す。
【００２５】また、本発明の別の面では、減衰段階（５
５、５６）において、第４デジタル・エラー信号の最上
位ビットと第２ビットとが重み付けられ、ビットのそれ
ぞれの重みを表す。
【００２６】さらに本発明の別の面では、第２帰還信号
が第２デジタル・エラー信号である。
【００２７】また、本発明の別の面では、第２帰還信号
は第１遅延装置（４７）において遅延され、その後第１
低減デジタル信号と加算される。
【００２８】さらにまた、本発明の別の面では、第３帰
還信号は前記の第４デジタル・エラー信号である。
【００２９】さらに、本発明の別の面では、第３帰還信
号は第２遅延装置（５２）において遅延され、その後第
２低減デジタル信号と加算される。
【００３０】本発明は特定の実施例と共に説明してきた
が、上記の説明に鑑み、多くの変更、修正および変形が
当業者には明らかであるあることが明白である。従って
、そのようなすべての変更，修正および変形は添付の特
許請求の範囲内に内包するものとする。
【図面の簡単な説明】
【図１】従来のΣ・ΔＤＡＣのブロック図である。
【図２】本発明を具現するΣ・ΔＤＡＣのブロック図で
ある。
【図３】図２のΣ・ΔＤＡＣを用いて変換されたＤＣワ
ードの時間領域グラフである。
【図４】本発明を具現する２次Σ・ΔＤＡＣのブロック
図である。
【符号の説明】
２０　　Σ・ΔＤＡＣ ２１　　加算器 ２２　　フィルタ ２３　　ビット・タップ ２４　　減衰・加算器 ４０　　２次Σ・ΔＤＡＣ ４１　　第１ステージ ４２　　第２ステージ ４３　　減衰・加算器 ４４，４６，４９，５１　　加算器 ４５，５０　　増幅器 ５２　　遅延回路 ５５，５６　　抵抗

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】デジタル／アナログ変換器（２０）におい
    てデジタル信号をアナログ信号に変換する方法であって
    ：前記デジタル／アナログ変換器（２０）の入力におい
    て、少なくとも３ビットを有するデジタル信号を受け取
    る段階；前記デジタル信号から帰還信号を差し引いて、
    最上位ビットと２番目の上位ビットとを含む少なくとも
    ３ビットを有するデジタル・エラー信号を生成する段階
    （２１）；それぞれが前記デジタル・エラー信号の前記
    の少なくとも３ビットの１つを表す、複数の出力エネル
    ギ信号を生成する段階（２２）；前記の少なくとも３ビ
    ットの前記最上位ビットと、前記の少なくとも３ビット
    の第２ビットとを用いて前記デジタル・エラー信号のデ
    ジタル出力表示を生成する段階（２３）であって、前記
    第２ビットが前記最上位ビットでも前記の２番目の上位
    ビットでもなく、前記デジタル出力表示の前記最上位ビ
    ットと第２ビットとが前記帰還信号を形成する、デジタ
    ル出力表示を生成する段階（２３）；および前記デジタ
    ル出力表示のアナログ信号を生成する段階（２４）；に
    よって構成されることを特徴とする方法。
  2. 【請求項２】デジタル／アナログ変換器（４０）におい
    てデジタル信号をアナログ信号に変換する方法であって
    ：加算器（４４）の第１入力において、少なくとも３ビ
    ットを有するデジタル信号と、前記加算器（４４）の第
    ２入力において帰還信号とを受け取る段階；前記デジタ
    ル信号と、前記帰還信号の反転とを加算し、最上位ビッ
    トと２番目の上位ビットとを含む少なくとも３ビットを
    有するデジタル・エラー信号を生成する段階（４４）；
    最上位ビットと、前記最上位ビットでも前記の２番目の
    上位ビットでもない第２ビットとをタップオフする段階
    （４３）；前記最上位ビットと前記第２ビットとを減衰
    し、それにより最上位エネルギ信号と第２エネルギ信号
    とを生成する段階（５５，５６）；および前記最上位エ
    ネルギ信号と前記第２エネルギ信号とを加算して、前記
    アナログ信号を生成する段階；によって構成されること
    を特徴とする方法。
  3. 【請求項３】デジタル／アナログ変換器（４０）におい
    てデジタル信号をアナログ信号に変換する方法であって
    ：第１加算器（４４）の第１入力において、少なくとも
    ３ビットを有するデジタル信号と、前記第１加算器の第
    ２入力において帰還信号とを受け取る段階；前記デジタ
    ル信号と、前記帰還信号の反転とを加算し、複数のビッ
    トを有する第１デジタル・エラー信号を生成する段階（
    ４４）；前記第１デジタル・エラー信号の前記複数のビ
    ットのそれぞれの振幅を低減して、第１の低減デジタル
    信号を生成する段階（４５）；第２加算器（４６）にお
    いて、前記第１低減デジタル信号と第２帰還信号とを加
    算して、複数のビットを有する第２デジタル・エラー信
    号を生成する段階；第３加算器（４９）において、前記
    第２デジタル・エラー信号と前記第１帰還信号の反転と
    を加算して、複数のビットを有する第３デジタル・エラ
    ー信号を生成する段階；前記第３デジタル・エラー信号
    の前記複数のビットのそれぞれの振幅を低減して、第２
    低減デジタル信号を生成する段階（５０）；第４加算器
    （５１）において、前記第２低減デジタル信号と第３帰
    還信号とを加算して、最上位ビットと２番目の上位ビッ
    トとを含む少なくとも３ビットを有する第４デジタル・
    エラー信号を生成する段階；前記第４デジタル・エラー
    信号の最上位ビットと、前記最上位ビットでも前記の２
    番目の上位ビットでもない第２ビットとをタップオフす
    る段階；前記第４デジタル・エラー信号の前記最上位ビ
    ットと前記第２ビットとを減衰（５５，５６）し、最上
    位エネルギ信号と第２エネルギ信号とを生成する段階；
    および前記最上位エネルギ信号と前記第２エネルギ信号
    とを加算して、前記アナログ信号を生成する段階；によ
    って構成されることを特徴とする方法。
JP3356573A 1990-12-26 1991-12-25 デジタル／アナログ変換器においてデジタル信号をアナログ信号に変換する方法 Expired - Fee Related JP2976661B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US633829 1990-12-26
US07/633,829 US5057840A (en) 1990-12-26 1990-12-26 Σ-Δmodulator for digital-to-analog converter

Publications (2)

Publication Number Publication Date
JPH04293317A true JPH04293317A (ja) 1992-10-16
JP2976661B2 JP2976661B2 (ja) 1999-11-10

Family

ID=24541287

Family Applications (1)

Application Number Title Priority Date Filing Date
JP3356573A Expired - Fee Related JP2976661B2 (ja) 1990-12-26 1991-12-25 デジタル／アナログ変換器においてデジタル信号をアナログ信号に変換する方法

Country Status (4)

Country Link
US (1) US5057840A (ja)
EP (1) EP0492434B1 (ja)
JP (1) JP2976661B2 (ja)
DE (1) DE69127179T2 (ja)

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2705331B2 (ja) * 1991-02-27 1998-01-28 三菱電機株式会社 ヒューズ断検出回路
JPH04329714A (ja) * 1991-04-30 1992-11-18 Nec Ic Microcomput Syst Ltd ノイズシェーバ回路
US5329282A (en) * 1992-03-02 1994-07-12 Motorola, Inc. Multi-bit sigma-delta analog-to-digital converter with reduced sensitivity to DAC nonlinearities
US5231395A (en) * 1992-03-30 1993-07-27 Motorola, Inc. Sigma-delta digital-to-analog converter with reduced distortion
US5220326A (en) * 1992-03-30 1993-06-15 Motorola, Inc. Digital-to-analog converter with improved performance and method therefor
US5235334A (en) * 1992-03-30 1993-08-10 Motorola, Inc. Digital-to-analog converter with a linear interpolator
US5339079A (en) * 1992-03-30 1994-08-16 Motorola, Inc. Digital-to-analog converter with a flexible data interface
US5323157A (en) * 1993-01-15 1994-06-21 Motorola, Inc. Sigma-delta digital-to-analog converter with reduced noise
US5357252A (en) * 1993-03-22 1994-10-18 Motorola, Inc. Sigma-delta modulator with improved tone rejection and method therefor
JPH06283968A (ja) * 1993-03-26 1994-10-07 Sony Corp ディジタル信号演算装置
US5381148A (en) * 1993-07-12 1995-01-10 Analog Devices, Inc. Method and apparatus for calibrating a gain control circuit
US5392042A (en) * 1993-08-05 1995-02-21 Martin Marietta Corporation Sigma-delta analog-to-digital converter with filtration having controlled pole-zero locations, and apparatus therefor
US5864341A (en) * 1996-12-09 1999-01-26 International Business Machines Corporation Instruction dispatch unit and method for dynamically classifying and issuing instructions to execution units with non-uniform forwarding
US5881121A (en) * 1997-02-13 1999-03-09 Cypress Semiconductor Corp. One-pin shift register interface
US5835038A (en) * 1997-05-08 1998-11-10 Burr-Brown Corporation DC dither circuitry and method for delta-sigma modulator
US6097251A (en) * 1998-05-29 2000-08-01 Telefonaktiebolaget Lm Ericsson Pre-recorded sigma delta values for power amplifier control
KR20040016127A (ko) * 2002-08-16 2004-02-21 한건희 타임-인터리브 밴드패스 델타-시그마 변조기
KR100716737B1 (ko) * 2005-08-20 2007-05-14 삼성전자주식회사 양자화 레벨에 디더 노이즈를 적용한 델타-시그마 변환기및 이를 이용한 델타-시그마 변환 방법
US7425910B1 (en) 2006-02-27 2008-09-16 Marvell International Ltd. Transmitter digital-to-analog converter with noise shaping
US8212700B2 (en) * 2009-07-09 2012-07-03 Stellamar Llc Delta-sigma-delta modulator

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61192127A (ja) * 1985-01-16 1986-08-26 エイ・ティ・アンド・ティ・コーポレーション デジタル−アナログ変換の高次插間
JPH04129334A (ja) * 1990-09-20 1992-04-30 Toshiba Corp ディジタル・シグマデルタ変調器

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3893102A (en) * 1973-11-02 1975-07-01 Bell Telephone Labor Inc Digital-to-analog converter using differently decoded bit groups
US4006475A (en) * 1973-12-04 1977-02-01 Bell Telephone Laboratories, Incorporated Digital-to-analog converter with digitally distributed amplitude supplement
US4270027A (en) * 1979-11-28 1981-05-26 International Telephone And Telegraph Corporation Telephone subscriber line unit with sigma-delta digital to analog converter
US4528551A (en) * 1979-11-28 1985-07-09 International Telephone And Telegraph Corporation Digital to analog converter employing sigma-delta modulation for use in telephone systems
GB8504711D0 (en) * 1985-02-23 1985-03-27 Plessey Co Plc Linear & programmable high dynamic range a/d converter
JP2543095B2 (ja) * 1987-09-14 1996-10-16 松下電器産業株式会社 オ―バ―サンプリング型ｄ／ａ変換器
US4857928A (en) * 1988-01-28 1989-08-15 Motorola, Inc. Method and arrangement for a sigma delta converter for bandpass signals
US4901077A (en) * 1988-04-18 1990-02-13 Thomson Consumer Electronics, Inc. Sigma-delta modulator for D-to-A converter

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61192127A (ja) * 1985-01-16 1986-08-26 エイ・ティ・アンド・ティ・コーポレーション デジタル−アナログ変換の高次插間
JPH04129334A (ja) * 1990-09-20 1992-04-30 Toshiba Corp ディジタル・シグマデルタ変調器

Also Published As

Publication number Publication date
DE69127179D1 (de) 1997-09-11
DE69127179T2 (de) 1998-02-19
US5057840A (en) 1991-10-15
EP0492434A3 (en) 1992-11-25
EP0492434B1 (en) 1997-08-06
EP0492434A2 (en) 1992-07-01
JP2976661B2 (ja) 1999-11-10

Similar Documents

Publication Publication Date Title
JPH04293317A (ja) デジタル／アナログ変換器においてデジタル信号をアナログ信号に変換する方法
JP3226099B2 (ja) アナログ及びディジタル変換器
US5357252A (en) Sigma-delta modulator with improved tone rejection and method therefor
CN1025398C (zh) 使用单个位及多位量化的多阶σ-δ模/数转换器
US5084702A (en) Plural-order sigma-delta analog-to-digital converter using both single-bit and multiple-bit quantizers
JP2994497B2 (ja) Ｄ／ａコンバータのｄｃオフセットキャリブレーション方法とｄ／ａコンバータのｄｃオフセットキャリブレーションシステム
US4890106A (en) Apparatus and methods for digital-to-analog conversion using modified LSB switching
US5162799A (en) A/d (analog-to-digital) converter
US8314727B2 (en) Converter
JPH03242025A (ja) ディジタル―アナログ変換回路とその方法、ならびに、フィルタのタップの数とタップウェイト係数とを決定する方法
JPH07162307A (ja) アナログ−ディジタル変換器
JP2008136202A (ja) デジタルフィルタ処理されたパルス幅変調
Carley An oversampling analog-to-digital converter topology for high-resolution signal acquisition systems
JP2004510383A (ja) シグマ−デルタ・ループおよびフィードバックｄａｃモデルを用いたディジタル−アナログ変換器
US7616141B2 (en) Digital-to-analog converter
JP2000078015A (ja) マルチビット型ｄ／ａ変換器及びデルタシグマ型ａ／ｄ変換器
JP4270998B2 (ja) アナログ信号出力回路及び該アナログ信号出力回路を用いたマルチレベルδς変調器
JP2579555B2 (ja) ディジタル／アナログ変換装置
USRE34660E (en) Apparatus and methods for digital-to-analog conversion using modified LSB switching
US5122799A (en) Multi-modulator digital-to-analog converter
Belcher et al. Direct interpolation method for reducing the non-linearity and quantisation distortion of analogue-to-digital convertors
Godfrey et al. Digital-to-analog converter considerations for achieving a dynamic range of 1 ppm in precision mechatronics systems
JPH08195677A (ja) Ｄ／ａ変換器
Finck High performance stereo bit-stream DAC with digital filter
Kim et al. A multibit/spl Delta/-/spl Sigma/D/A converter using a charge integrating sub-converter

Legal Events

Date Code Title Description
R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20070910

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080910

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080910

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090910

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100910

Year of fee payment: 11

LAPS Cancellation because of no payment of annual fees