JPS61192127A - デジタル−アナログ変換の高次插間 - Google Patents
デジタル−アナログ変換の高次插間Info
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- JPS61192127A JPS61192127A JP61005183A JP518386A JPS61192127A JP S61192127 A JPS61192127 A JP S61192127A JP 61005183 A JP61005183 A JP 61005183A JP 518386 A JP518386 A JP 518386A JP S61192127 A JPS61192127 A JP S61192127A
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- Japan
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- accumulator
- bits
- converter
- digital
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
- H03M1/661—Improving the reconstruction of the analogue output signal beyond the resolution of the digital input signal, e.g. by interpolation, by curve-fitting, by smoothing
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はデジタル−アナログ変換器、より詳細には出力
値全挿間することによって回路が動作する速度を大きく
減少し、あるいは出力に対して要求されるレベルの数音
減少することを可能にする改良された方法金持つデジタ
ル−アナログ変換器に関する。
値全挿間することによって回路が動作する速度を大きく
減少し、あるいは出力に対して要求されるレベルの数音
減少することを可能にする改良された方法金持つデジタ
ル−アナログ変換器に関する。
通常のデジタル−アナログ変換器（ＤＡＣ）は変換器の
入力に加えられるデジタル語の個々の値に対して離散的
出力レベル全提供する。
入力に加えられるデジタル語の個々の値に対して離散的
出力レベル全提供する。
長いデジタル語では、大きな数の個別の出力レベルが必
要であるためこのような変換器の実現が困難となる。こ
の問題音克服するための１つの方法では信号範囲全少数
の広い間隔を持つレベルにて橋わたししこれらレベルの
間の値全挿間することが要求される。この挿間メカニズ
ムは平均出力が入力コードの値を表わすように出力をこ
のレベル間で高速度にて発振させる。この方法はアナロ
グ回路の複雑さとこれらの動作速度との間の妥協全提供
する。
要であるためこのような変換器の実現が困難となる。こ
の問題音克服するための１つの方法では信号範囲全少数
の広い間隔を持つレベルにて橋わたししこれらレベルの
間の値全挿間することが要求される。この挿間メカニズ
ムは平均出力が入力コードの値を表わすように出力をこ
のレベル間で高速度にて発振させる。この方法はアナロ
グ回路の複雑さとこれらの動作速度との間の妥協全提供
する。
この方法には入力語ｔより短かい出力語に切捨てするた
めの挿間回路が必須である。これら短かい語の値は信号
の帯域幅内に存在する切捨て雑音が十分に小さくなるよ
うに高速度にて変動する。
めの挿間回路が必須である。これら短かい語の値は信号
の帯域幅内に存在する切捨て雑音が十分に小さくなるよ
うに高速度にて変動する。
上記の方法は以下の参考文献、つまり１）Ｇ、Ｒ，リッ
チ（Ｇ、 Ｒ，Ｒｉｔｃｈｉｅ ） 、Ｊ、 Ｃ。
チ（Ｇ、 Ｒ，Ｒｉｔｃｈｉｅ ） 、Ｊ、 Ｃ。
キンディ（Ｊ、 Ｃ，Ｃａｎｄｙ ） 、及びＷ、Ｈ，
ニンケ（Ｗ、 Ｈ，Ｎ１ｎｋｅ ）によってＩＥＥＥト
ランザクション オン コミュニケーション（ＩＥｇＥ
Ｔｒａｎｓａｃｔｉｏｎ Ｏｎ Ｃｏｍｍｕｎｉｃａｔ
ｉｏｎｓ ） ｓ Ｖｏｌ。
ニンケ（Ｗ、 Ｈ，Ｎ１ｎｋｅ ）によってＩＥＥＥト
ランザクション オン コミュニケーション（ＩＥｇＥ
Ｔｒａｎｓａｃｔｉｏｎ Ｏｎ Ｃｏｍｍｕｎｉｃａｔ
ｉｏｎｓ ） ｓ Ｖｏｌ。
Ｃ０Ｍ−２２、Ａ １１．１９７４年１１月号に発表の
論文〔挿間デジタル−アナログ変換器（Ｉｎｔｅｒｐｏ
ｌａｔｉｖｅ Ｄｉｇｉｔａｌ−ｔｏ−ＡｎａｌｏｇＣ
ｏｎｖｅｒｔｅｒｓ ） ｓ及び２） １９７７年２月
１日にＪ、 Ｃ，キャンディ（Ｊ、 Ｃ，Ｃａｎｄｙ
）らに公布された合衆国特許第４．００６．４７５号に
開示されている。
論文〔挿間デジタル−アナログ変換器（Ｉｎｔｅｒｐｏ
ｌａｔｉｖｅ Ｄｉｇｉｔａｌ−ｔｏ−ＡｎａｌｏｇＣ
ｏｎｖｅｒｔｅｒｓ ） ｓ及び２） １９７７年２月
１日にＪ、 Ｃ，キャンディ（Ｊ、 Ｃ，Ｃａｎｄｙ
）らに公布された合衆国特許第４．００６．４７５号に
開示されている。
前述の方法は挿間全遂行するために切捨てエラーの単一
累算全使用する。しかし、この方法では、先行技術にお
いてしばしば量子化雑音と呼ばれる切捨て雑音全減少す
ることが必要である。従って、スペクトル雑音曲線を雑
音が所望の信号帯域を離れて実質的に高周波数の方向に
移動するようにスキューすることが要求される。前述の
キャンディ（Ｃａｎｄｙ ）特許において挿間に使用さ
れる累算器の代わりにデジタル フィルタが使用できる
ことが知られている。このデジタル フィルタは１９８
４年８月２１日にＨ，ムスマン （Ｈ。
累算全使用する。しかし、この方法では、先行技術にお
いてしばしば量子化雑音と呼ばれる切捨て雑音全減少す
ることが必要である。従って、スペクトル雑音曲線を雑
音が所望の信号帯域を離れて実質的に高周波数の方向に
移動するようにスキューすることが要求される。前述の
キャンディ（Ｃａｎｄｙ ）特許において挿間に使用さ
れる累算器の代わりにデジタル フィルタが使用できる
ことが知られている。このデジタル フィルタは１９８
４年８月２１日にＨ，ムスマン （Ｈ。
Ｍｕｓｍａｎｎ ）らに公布された合衆国特許第４．４
６７，３１６号に開示されている。この特許の第４図の
曲線Ｓｌｑによって示されるように、雑音全信号帯域か
ら外に右側に移動することが必要である。
６７，３１６号に開示されている。この特許の第４図の
曲線Ｓｌｑによって示されるように、雑音全信号帯域か
ら外に右側に移動することが必要である。
本発明においては、デジタル−アナログ変換は２つの累
算器全使用して切捨て雑音が所望の信号帯域から外れて
より高い周波数の方法に移動するよう挿間することによ
って達成される。残りのビット金累算することによって
得られる最上位ビットのみが出力をドライブする。
算器全使用して切捨て雑音が所望の信号帯域から外れて
より高い周波数の方法に移動するよう挿間することによ
って達成される。残りのビット金累算することによって
得られる最上位ビットのみが出力をドライブする。
より具体的にはこの改良された挿間器においては、第１
の累算器によってデジタル信号の全てのビットが最上位
ビットのストリーム全生成するために一度に１語づつ処
理される。
の累算器によってデジタル信号の全てのビットが最上位
ビットのストリーム全生成するために一度に１語づつ処
理される。
残りのエラー ビットがさらに第１の累算器及び最上位
ビットの第２のストリームが生成される第２の累算器内
で処理される。第１の累算器からの最上位ビットは信号
とともに切捨て雑音全表わす。第２の累算器からの最上
位ビットは切捨て雑音に対する補正全表わす。
ビットの第２のストリームが生成される第２の累算器内
で処理される。第１の累算器からの最上位ビットは信号
とともに切捨て雑音全表わす。第２の累算器からの最上
位ビットは切捨て雑音に対する補正全表わす。
この挿間器の１つの実施態様においては、第２の累算器
からの最上位ビットがデジタル的に微分され第１の累算
器からの最上位ビットにデジタル的に加えられ、次に結
果としての信号がアナログ形式に変換される。
からの最上位ビットがデジタル的に微分され第１の累算
器からの最上位ビットにデジタル的に加えられ、次に結
果としての信号がアナログ形式に変換される。
もう１つのより単純な実施態様にお込ては、第２の累算
器からの最上位ビットがアナログ形式に変換され、微分
され、次に第１の累算器からの最上位ビットにアナログ
形式に変換された後に結合される。この結合された信号
が次に実質的に切捨て雑音上官まない所望のアナログ信
号上寿るために増幅及びろ波される。
器からの最上位ビットがアナログ形式に変換され、微分
され、次に第１の累算器からの最上位ビットにアナログ
形式に変換された後に結合される。この結合された信号
が次に実質的に切捨て雑音上官まない所望のアナログ信
号上寿るために増幅及びろ波される。
第２の累算器全使用する本発明の長所は雑音曲線が二次
曲線に変化され、これによってベースバンド内の雑音の
量が減少されることである。
曲線に変化され、これによってベースバンド内の雑音の
量が減少されることである。
第１図には信号全デジタル形式からアナログ形式に変換
するための回路の一部として使用される基本挿間回路１
６が示される。デジタル信号が１度に１つづつ語として
入力レジスタ１０に入れられる。レジスタ１０の内容が
２進加算器１２０１つのポートに供給されるが、これか
らの出力は２つの経路１１及び１３に分離される。２進
加算器１２及び帰還レジスタ１４は一体となって累算器
全形成する。経路１３に沿うより上位の成分は回路１７
及びロー バス フィルタ１８を介して出力に供給され
、一方、経路１１に沿うより下位の成分は帰還レジスタ
１４全介して２進加算器１２の第２のポートに供給され
る。入力レジスタ１０は入り語速度、２ｆＯにてロード
され、一方、帰還レジスタ１４はに倍速い２ｋｆＯにて
動作する。この速いクロックの期間がτにて表わされる
ものとすると、以下が成り立つ０ ２ｋｆｏτ＝ １−＝ （１） この回路からの２−変換として表わされる出力は以下の
通りである。
するための回路の一部として使用される基本挿間回路１
６が示される。デジタル信号が１度に１つづつ語として
入力レジスタ１０に入れられる。レジスタ１０の内容が
２進加算器１２０１つのポートに供給されるが、これか
らの出力は２つの経路１１及び１３に分離される。２進
加算器１２及び帰還レジスタ１４は一体となって累算器
全形成する。経路１３に沿うより上位の成分は回路１７
及びロー バス フィルタ１８を介して出力に供給され
、一方、経路１１に沿うより下位の成分は帰還レジスタ
１４全介して２進加算器１２の第２のポートに供給され
る。入力レジスタ１０は入り語速度、２ｆＯにてロード
され、一方、帰還レジスタ１４はに倍速い２ｋｆＯにて
動作する。この速いクロックの期間がτにて表わされる
ものとすると、以下が成り立つ０ ２ｋｆｏτ＝ １−＝ （１） この回路からの２−変換として表わされる出力は以下の
通りである。
Ｙ＋（ｚ）＝Ｘ（ｚ） （１ｚ−１）Ｅｌ（ｚ）＋
・・１２）ここで、 ｚ＝ｅ＊ｐ（ｊω τ）。
・・１２）ここで、 ｚ＝ｅ＊ｐ（ｊω τ）。
Ｘ（ｚ）＝入カデジタル語の２−変換、そして
Ｙ１＝ハイ パス関数（１，−ｚ−’ ）にてろ波され
る切捨て雑音Ｅ】によって汚染された入力である。
る切捨て雑音Ｅ】によって汚染された入力である。
この挿間変換器はデジタル信号が２の補数あるいは符号
−数値としてでなく変位２進表記法によって表わされる
場合の方が簡単に実現できまた動作の説明も簡単である
。この表記法はこの開示全通じて使用される。２進加算
器１２への入力語がｂ個のビットｉ含み、エラー０１が
レジスタ１４に帰還される総和のβ個の最下位ビットを
含むものとする。すると、累算器１６からの出力ｙ１は
（ｂ−β＋１）個の最上位ビット金倉み、余分のビット
は加算器１２のトップからのキリ−となる。入力コード
は０から（２ｂ−１）の整数値？とり、エラー整数値は
０から（２β−１）ｌ：す、−、方、出口は０から２
の範囲の２βの整数の倍数金とる。出力を表わすのに必
要とされるレベルの数は単に以下によって表わされる。
−数値としてでなく変位２進表記法によって表わされる
場合の方が簡単に実現できまた動作の説明も簡単である
。この表記法はこの開示全通じて使用される。２進加算
器１２への入力語がｂ個のビットｉ含み、エラー０１が
レジスタ１４に帰還される総和のβ個の最下位ビットを
含むものとする。すると、累算器１６からの出力ｙ１は
（ｂ−β＋１）個の最上位ビット金倉み、余分のビット
は加算器１２のトップからのキリ−となる。入力コード
は０から（２ｂ−１）の整数値？とり、エラー整数値は
０から（２β−１）ｌ：す、−、方、出口は０から２
の範囲の２βの整数の倍数金とる。出力を表わすのに必
要とされるレベルの数は単に以下によって表わされる。
１＝（２ｂ−β＋１） ・・・（３）た
だし、レベル間の切り替えは信号帯域に入る切捨て雑音
を抑えるのに十分に速いことが要求される。ｂビワ６２
０Ｍに匹敵する分解能を得るのに必要な周波数比、ｋは
以下のように計算される。
だし、レベル間の切り替えは信号帯域に入る切捨て雑音
を抑えるのに十分に速いことが要求される。ｂビワ６２
０Ｍに匹敵する分解能を得るのに必要な周波数比、ｋは
以下のように計算される。
切り捨てエラー、 ｅｌは定数項０．５（２β−１）及
び±０．５（２β−１）の範囲にて一定の確率にて変動
する雑音を含むが、このｒｍｓ値は（２β−１）／Ｆで
ある。変換器に加えられる信号がこの雑音全以下のホワ
イト スペクトル密度會持つランダムなものとするのに
十分にとジーである；つまりと仮定すると、この出力の
中の雑音のスペクトル密度は以下によって与えられる。
び±０．５（２β−１）の範囲にて一定の確率にて変動
する雑音を含むが、このｒｍｓ値は（２β−１）／Ｆで
ある。変換器に加えられる信号がこの雑音全以下のホワ
イト スペクトル密度會持つランダムなものとするのに
十分にとジーである；つまりと仮定すると、この出力の
中の雑音のスペクトル密度は以下によって与えられる。
Ｎ＋ （ｆ）＝ Ｅ、（ｚ）（１，ｚ ）直流オフ
セットがろ過されることに注意されたい。信号帯域０
＜ ｆ ＜ ｆＯ内の正味ノイズは以下のように表わさ
れる。
セットがろ過されることに注意されたい。信号帯域０
＜ ｆ ＜ ｆＯ内の正味ノイズは以下のように表わさ
れる。
ここで、
である。
方程式（６）はに２）０．２５の場合、以下のように近
似できる。
似できる。
この雑音が切捨て雑音と比較されるが、これに対するｒ
ｍｓ （ｉｉは１／１／ＴＴであり入力に固有である。
ｍｓ （ｉｉは１／１／ＴＴであり入力に固有である。
方程式（７）の挿間雑音を小さくするためには、以下が
要求される。
要求される。
ｋ３〉Ｌπ２（２β−１）２゜
３ ・・−（８）例えば、ｂ＝
２６そしてβ＝１２の場合、ｋは３８１全越えるべきで
ある。これは３ＭＨｚｋ越える挿間速度及び４ＫＨｚ音
声帯音声帯域対して１７レベルの出力信号全要求する。
２６そしてβ＝１２の場合、ｋは３８１全越えるべきで
ある。これは３ＭＨｚｋ越える挿間速度及び４ＫＨｚ音
声帯音声帯域対して１７レベルの出力信号全要求する。
これ４はＩＥＥＥトランザクション オン コミュニケ
ーション（Ｉ ＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓｏ
ｎ Ｃｏｍｍｕｎｉｃａｔｉｏｎｓ ） 、
Ｖｏｌｌ ＣＯＭ ２９ 、Ａ６．１９８
１年６月号にＪ、 Ｃ，キャンディ（Ｊ、 Ｃ，Ｃａｎ
ｄｙ ）らによって発表の論文〔デジタル フィルダリ
ングを伴なう音声帯域コープイック（Ａ Ｖｏｉｃｅｂ
ａｎｄ Ｃｏｄｅｃ ｗｉｔｈＤｉｇｉｔａｌ Ｆｉｌ
ｔｅｒｉｎｇ ） ）に示される。実用上は出力が２つ
のレベルのみ金持つ場合が特に重要である。この変換器
が１６ビツト分解能を持つためには、β＝１６そしてｋ
が２．４１８金越えることが必要であるが、これは音声
帯域信号に対する１、９ＭＨｚ挿間速度に相当する。こ
のような高速はハンディキャップであるが、これは切捨
て雑音のる汲上向上させることによって回避できる。１
つの方法はムスマン（Ｍｕｓｍａｎｎ ）らの特許に示
されているように帰還レジスタ１４に代ってより複雑な
デジタル処理全使用する方法であるが、これは本開示の
背景の部分において簡単例説明されている。以下ではよ
り優れた方法について説明する。
ーション（Ｉ ＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓｏ
ｎ Ｃｏｍｍｕｎｉｃａｔｉｏｎｓ ） 、
Ｖｏｌｌ ＣＯＭ ２９ 、Ａ６．１９８
１年６月号にＪ、 Ｃ，キャンディ（Ｊ、 Ｃ，Ｃａｎ
ｄｙ ）らによって発表の論文〔デジタル フィルダリ
ングを伴なう音声帯域コープイック（Ａ Ｖｏｉｃｅｂ
ａｎｄ Ｃｏｄｅｃ ｗｉｔｈＤｉｇｉｔａｌ Ｆｉｌ
ｔｅｒｉｎｇ ） ）に示される。実用上は出力が２つ
のレベルのみ金持つ場合が特に重要である。この変換器
が１６ビツト分解能を持つためには、β＝１６そしてｋ
が２．４１８金越えることが必要であるが、これは音声
帯域信号に対する１、９ＭＨｚ挿間速度に相当する。こ
のような高速はハンディキャップであるが、これは切捨
て雑音のる汲上向上させることによって回避できる。１
つの方法はムスマン（Ｍｕｓｍａｎｎ ）らの特許に示
されているように帰還レジスタ１４に代ってより複雑な
デジタル処理全使用する方法であるが、これは本開示の
背景の部分において簡単例説明されている。以下ではよ
り優れた方法について説明する。
第２図には信号帯域内に入る切捨てノイズの量全減少す
るために挿間器６内に２つの累算器２６及び３６七使用
する変換器が示される。第３図にこのタイミング図が示
される。
るために挿間器６内に２つの累算器２６及び３６七使用
する変換器が示される。第３図にこのタイミング図が示
される。
挿間器からの出力は以下の形式だで表わすことができる
。
。
Ｙ（ｚ） ＝Ｙ１（ｚ）＋（１ｚ−’）Ｙ２（ｚ） −
（９）＝ Ｘ（ｚ） （１ｚ −’ ）”Ｅｘ （ｚ
） −（１０）エラーｅ２がランダムであるときは、出
力内に存在する雑音のスペクトル密度は以下によって表
わされる。
（９）＝ Ｘ（ｚ） （１ｚ −’ ）”Ｅｘ （ｚ
） −（１０）エラーｅ２がランダムであるときは、出
力内に存在する雑音のスペクトル密度は以下によって表
わされる。
Ｎ２（ｆ） ＝（１ｚ ） Ｅｘ （ｆ）・・・（
１１） そして、信号帯域内の正味雑音はｓ ｋ” ＞ １．５
の場合は、以下によって表わされる。
１１） そして、信号帯域内の正味雑音はｓ ｋ” ＞ １．５
の場合は、以下によって表わされる。
出力に必要とされるレベルの数は以下の通りである。
１、＝（２ｂ−β＋３）、 ・・・（１
３）方程式（１２）の雑音がｂビットＰＣＭ内の雑音よ
りも小さくなるためには以下が要求される。
３）方程式（１２）の雑音がｂビットＰＣＭ内の雑音よ
りも小さくなるためには以下が要求される。
例えば、ｂ＝１６セしてβ＝１２の場合、ｋは５１以上
であるべきでるる。これはたった４ ０４ ＫＩ（Ｚの
挿間速度及び音声帯域信号に対する１９レベルの出力に
相当する。β；ｂの場合は、１．２５ ＭＨｚ以上で挿
間する４レベルの出力Ｈ１６ビツトＰＣＭの分解能全提
供する。
であるべきでるる。これはたった４ ０４ ＫＩ（Ｚの
挿間速度及び音声帯域信号に対する１９レベルの出力に
相当する。β；ｂの場合は、１．２５ ＭＨｚ以上で挿
間する４レベルの出力Ｈ１６ビツトＰＣＭの分解能全提
供する。
方程式（９） Ｋ示される挿間器からの出力は２つの成
分を含む。累算器２６からのキリ−ビットを表わすｙｌ
は方程式（２）にて示される雑音によって汚染された信
号ｔ−総和器にキリーシ、そして累算器３６からのキリ
−ビット？表わすｙ２は挿間雑音を補償する。
分を含む。累算器２６からのキリ−ビットを表わすｙｌ
は方程式（２）にて示される雑音によって汚染された信
号ｔ−総和器にキリーシ、そして累算器３６からのキリ
−ビット？表わすｙ２は挿間雑音を補償する。
第３図に示されるようにこれら２つの信号全別個の装置
にてアナログ形式に変換することによって、不正確さに
対する回路の公差が大きく向上される。ｙｌの２レベル
変換によって誤って置かれたレベルに起因する信号のひ
ずみを避けることが可能である。同様に、ｙ２に対する
２レベル変換も必要である。ただしこれは第２図の要素
であるレジスタ４０及び減算器４２によって遂行される
デジタル微分に代ってアナログ微分全必要とする。
にてアナログ形式に変換することによって、不正確さに
対する回路の公差が大きく向上される。ｙｌの２レベル
変換によって誤って置かれたレベルに起因する信号のひ
ずみを避けることが可能である。同様に、ｙ２に対する
２レベル変換も必要である。ただしこれは第２図の要素
であるレジスタ４０及び減算器４２によって遂行される
デジタル微分に代ってアナログ微分全必要とする。
このような回路においては語速度が信号周波数を大きく
越えるような場合はデジタル微分全アナログ微分によっ
て近似できるが、これは 及び （ωτ） く２４の場合は ｎｄ あるいは （］ ｚ−”） ： ｊωτ ・
・・（１７）であり ここで ωτ＜２．。
越えるような場合はデジタル微分全アナログ微分によっ
て近似できるが、これは 及び （ωτ） く２４の場合は ｎｄ あるいは （］ ｚ−”） ： ｊωτ ・
・・（１７）であり ここで ωτ＜２．。
であるためである。
第４図において、それぞれクロック パルス流６０及び
６１によってクロックされるレジスタ５０及び５３はｙ
ｌに対してｙ２に半期間の遅延全提供し、そしてコンデ
ンサ５１はｙ２ ｔ−微分する。この回路の正味出力は
以下によって表わされる〇 またこれは信号帯域の方程式（９）に相当する。
６１によってクロックされるレジスタ５０及び５３はｙ
ｌに対してｙ２に半期間の遅延全提供し、そしてコンデ
ンサ５１はｙ２ ｔ−微分する。この回路の正味出力は
以下によって表わされる〇 またこれは信号帯域の方程式（９）に相当する。
ただしこれは方程式（１６）が有効であり、以下である
ことが前提、である。
ことが前提、である。
ＲＣ＝τ ・・・（１９）ここ
で、 ２□、。 “−（２０）である。
で、 ２□、。 “−（２０）である。
信号に対するアナログ回路の正味利得は以下によって表
わされる〇 これは信号周波数よりｋ（Ｒ＋ｒ）／ｎｒだけ高い周波
数の所でカットオフされる。抵抗体５４の存在によって
導入されるこのローパスろ波の目的は２通信号ｙ２の高
周波数成分が増幅器５８ｔ−破壊すること全停止するこ
とにある。
わされる〇 これは信号周波数よりｋ（Ｒ＋ｒ）／ｎｒだけ高い周波
数の所でカットオフされる。抵抗体５４の存在によって
導入されるこのローパスろ波の目的は２通信号ｙ２の高
周波数成分が増幅器５８ｔ−破壊すること全停止するこ
とにある。
方程式（１６）の近似がこの用途においては正しく、関
係式（１９） 、はｋの１部全満足すべきである。第１
の累算器２６から第２の累算器３６に供給される信号の
最下位３１５（β−１）ビットは切捨てることができる
。これによって回路を単純で割安にすることが可能であ
る。
係式（１９） 、はｋの１部全満足すべきである。第１
の累算器２６から第２の累算器３６に供給される信号の
最下位３１５（β−１）ビットは切捨てることができる
。これによって回路を単純で割安にすることが可能であ
る。
これは実際の測定によって確認することが可能である。
この結果はまたこれら挿間回路の特性とシグマ デルタ
変調器の特性との間の近い類似上水す。
変調器の特性との間の近い類似上水す。
本発明の結果全視覚化し、また挿間雑音上スプリアス回
路の不完全さからの挿間雑音と入力信号の量子化からの
挿間雑音と全区別するために低スイッチング速度七使用
する回路が使用された。入力はコンピュータによって８
ＫＨｚにて生成される１６ビツト語七含んだ。これは直
流レベル及びさまざまな振幅の８７０ Ｈｚ正弦波を表
わした。第３図の変換器の出力の所でのロー バス フ
ィルタ４８はＣ−メツセージ重み付は七近似した。フィ
ルタのカットオフ周波数は約３ＫＨｚであった。
路の不完全さからの挿間雑音と入力信号の量子化からの
挿間雑音と全区別するために低スイッチング速度七使用
する回路が使用された。入力はコンピュータによって８
ＫＨｚにて生成される１６ビツト語七含んだ。これは直
流レベル及びさまざまな振幅の８７０ Ｈｚ正弦波を表
わした。第３図の変換器の出力の所でのロー バス フ
ィルタ４８はＣ−メツセージ重み付は七近似した。フィ
ルタのカットオフ周波数は約３ＫＨｚであった。
第５図には変換器の出力の所の雑音のグラフが示される
が、ここでは０から６５Ｉ、、５Ｓ５ｉの全範囲を通じ
てゆっくりと掃引されたときの雑音が２進コードの値に
対してデシベルにてプロットされている。曲線（ａ）は
第１図の変換器、あるいは第２図ないし第４図の累算器
３６からの出力ｙ２が切断された変換器を使用した単一
累算に対するものであり、曲線（ｂ）は第２図の変換器
全使用した二重累算に対するものである。二重累算の変
換器全使用することによって雑音が低下され、また雑音
がシグマ デルタ変調とほとんど同じように再相関され
ることが容易に理解できる。
が、ここでは０から６５Ｉ、、５Ｓ５ｉの全範囲を通じ
てゆっくりと掃引されたときの雑音が２進コードの値に
対してデシベルにてプロットされている。曲線（ａ）は
第１図の変換器、あるいは第２図ないし第４図の累算器
３６からの出力ｙ２が切断された変換器を使用した単一
累算に対するものであり、曲線（ｂ）は第２図の変換器
全使用した二重累算に対するものである。二重累算の変
換器全使用することによって雑音が低下され、また雑音
がシグマ デルタ変調とほとんど同じように再相関され
ることが容易に理解できる。
第６図には理想値τからの時定数ＲＣの偏差に対してプ
ロットされた信号対雑音比が示される。この信号対雑音
比は０．８から１．２の時定数の範囲ではほぼ一定にと
どまることがわかる。
ロットされた信号対雑音比が示される。この信号対雑音
比は０．８から１．２の時定数の範囲ではほぼ一定にと
どまることがわかる。
１つでなく２つの累算器全使用することＫよって実現さ
れる向上は、第２図の要素２６．３６及び４６の代わり
に第１図の要素１６全使用するのとちょうど同じように
第２図の最後の累算器３６を任意の回数だけ２つの累算
器及び１つの微分器で置換することによって強化できる
ことは当業者にとって明白である。
れる向上は、第２図の要素２６．３６及び４６の代わり
に第１図の要素１６全使用するのとちょうど同じように
第２図の最後の累算器３６を任意の回数だけ２つの累算
器及び１つの微分器で置換することによって強化できる
ことは当業者にとって明白である。
第１図は先行技術のデジタル−アナログ変換器を示す図
； 第２図は本発明を具現するデジタル−アナログ変換器を
示す図： 第３図は本発明のもう１つの実施態様上水す図； 第４図は第１図及び第２図の変換器の使用によって得ら
れるアナログ信号の比較を示す図： 第５図は変換器の出力での雑音のグラフ上水す図：そし
て 第６図は本発明全具現する変換器の異なる時定数を通じ
ての安定した信号対雑音特性をホす図である。 〔主要部分の符号の説明〕 第１の累算器 ・・・２６ 第２の累算器 ・・・ ３６ 人力レジスタ ・・・ ２０ デジタル回路 ・・・ ４０．４２２進加算器
・・・４４ ＦＩ（３，２ ＦＩに、 Ｊ ＦＩに、 ５ △カコーｇ７Ｇ５５３６の値 Ｆｌに、４ ＦｌＧ、６ 萌疋蝙℃ 手続補正書 昭和６１年 ３月 ６日 特許庁長官 宇 賀 道 部 殿 ！、事件の表示 昭和６１年特許願第 ５１８３号 ２、発明の名称 デジタル−アナログ変換の高次挿間 ３、補正をする者 本件との関係 特許出願人 ４、代理人 明ｍ１の浄１内谷に父兄なしｍ−／ 別紙の通り浄書した明細書を１通提出致します。 手続補正書 昭和６１年 ３月 ６日 特許庁長官 宇 賀 道 部 殿 １３事件の表示 昭和６１年特許願第 ５１８３号 ２゜発明の名称 デジタル−アナログ変換の高次挿間 ３、補正をする者 事件との関係 特許出願人 ４、代理人 （２）明細書の「図面の簡単な説明」の欄に訂正する。 （１）明細書環ｉｔ頁第８行目の 「ｅｌ」を 「ｅｌ」に訂正する。 （２）同上第１５頁の（１２）式を下記のように訂正す
（３）同上第１６頁第１５〜１６行目の「第３図に示さ
れるよう・・・・・・・・・・・・別個の装置にて」を 「第４図に素子５０と５３で示されているような別個の
手段にて」に訂正する。 （４）同上第１７頁第１５行目の（１Ｂ）式を下記のよ
う（５）同上第１７頁の（１７）式を下記のように訂正
する（１−ｚ−’） ”、 ｊωτ １．・
（１７）（８）同上第１８頁第１０行目の（１８）式を
下記のように訂正する。 （７）同上第１８頁第１４行目の（１８）式を下記のよ
うＲＣ′、τ ゆ−（１９）（８）
明細書第２０頁第９行目の 「第３図」を 「第４図」に訂正する。 （８）明細書第２２頁第４行〜第１０行目の「第３図は
・・・・・・・・・・・・・・・・・・示す図：そして
」を下記のように訂正する。 「 第３図は第２図に関するタイミング図；第４図は本
発明のもう１つの実施例態様を示す図； 第５図は第１図及び第２図の変換器の使用によって得ら
れるアナログ信号の比較を示す図；そして」
； 第２図は本発明を具現するデジタル−アナログ変換器を
示す図： 第３図は本発明のもう１つの実施態様上水す図； 第４図は第１図及び第２図の変換器の使用によって得ら
れるアナログ信号の比較を示す図： 第５図は変換器の出力での雑音のグラフ上水す図：そし
て 第６図は本発明全具現する変換器の異なる時定数を通じ
ての安定した信号対雑音特性をホす図である。 〔主要部分の符号の説明〕 第１の累算器 ・・・２６ 第２の累算器 ・・・ ３６ 人力レジスタ ・・・ ２０ デジタル回路 ・・・ ４０．４２２進加算器
・・・４４ ＦＩ（３，２ ＦＩに、 Ｊ ＦＩに、 ５ △カコーｇ７Ｇ５５３６の値 Ｆｌに、４ ＦｌＧ、６ 萌疋蝙℃ 手続補正書 昭和６１年 ３月 ６日 特許庁長官 宇 賀 道 部 殿 ！、事件の表示 昭和６１年特許願第 ５１８３号 ２、発明の名称 デジタル−アナログ変換の高次挿間 ３、補正をする者 本件との関係 特許出願人 ４、代理人 明ｍ１の浄１内谷に父兄なしｍ−／ 別紙の通り浄書した明細書を１通提出致します。 手続補正書 昭和６１年 ３月 ６日 特許庁長官 宇 賀 道 部 殿 １３事件の表示 昭和６１年特許願第 ５１８３号 ２゜発明の名称 デジタル−アナログ変換の高次挿間 ３、補正をする者 事件との関係 特許出願人 ４、代理人 （２）明細書の「図面の簡単な説明」の欄に訂正する。 （１）明細書環ｉｔ頁第８行目の 「ｅｌ」を 「ｅｌ」に訂正する。 （２）同上第１５頁の（１２）式を下記のように訂正す
（３）同上第１６頁第１５〜１６行目の「第３図に示さ
れるよう・・・・・・・・・・・・別個の装置にて」を 「第４図に素子５０と５３で示されているような別個の
手段にて」に訂正する。 （４）同上第１７頁第１５行目の（１Ｂ）式を下記のよ
う（５）同上第１７頁の（１７）式を下記のように訂正
する（１−ｚ−’） ”、 ｊωτ １．・
（１７）（８）同上第１８頁第１０行目の（１８）式を
下記のように訂正する。 （７）同上第１８頁第１４行目の（１８）式を下記のよ
うＲＣ′、τ ゆ−（１９）（８）
明細書第２０頁第９行目の 「第３図」を 「第４図」に訂正する。 （８）明細書第２２頁第４行〜第１０行目の「第３図は
・・・・・・・・・・・・・・・・・・示す図：そして
」を下記のように訂正する。 「 第３図は第２図に関するタイミング図；第４図は本
発明のもう１つの実施例態様を示す図； 第５図は第１図及び第２図の変換器の使用によって得ら
れるアナログ信号の比較を示す図；そして」
Claims (1)
- 【特許請求の範囲】 １、デジタル信号を一時的に格納し該デジタル信号を最
上位ビットの第１のストリーム 及びエラービットとしての残りのビット を生成するために第１の累算器に加えるた めの入力レジスタを含み、該第１の累算器 が入力レジスタ及びデジタル信号をアナロ グ形式に変換するための装置より速い所定 の速度にて動作する改良されたデジタル− アナログ変換器において、該変換器が 該第１の累算器からの該エラービット をその入力信号として受信し、最上位ビッ トの第２のストリームを生成するための第 ２の累算器、 該第２の最上位ビットを微分するための デジタル回路、及び 該第１の累算器からの該最上位ビットと 該第２の累算器からの該第２の最上位ビッ トを加えることによつて実質的に切捨て雑 音を含まないデジタル信号を生成するため の２進加算器を含むことを特徴とする変換 器。 ２、特許請求の範囲第１項に記載の変換器において、 該第２の累算器からの該第２の最上位ビ ットを微分するための該デジタル回路が該 第１の累算器及び減算器と同一速度にて動 作するレジスタ（４０）を含むことを特徴 とする変換器。 ３、特許請求の範囲第１項に記載の変換器において、 該第２の累算器が該第１の累算器からの 該エラービットを受信し、該第２の最上 位ビットを生成し、そして該第２の最上位 ビット以外のビットを含むエラービット を該第１の累算器と同一速度にて動作する 第２の帰還レジスタ（３４）に戻すための 第２の２進加算器（３２）を含むことを特 徴とする変換器。 ４、第１の累算器に入力されたデジタルビ ットから最上位ビットの第１のストリーム が該第１の累算器内で生成され、残りのビ ットが第１のエラービットでありこれが 該第１の累算器内でさらに処理されるステ ップからなるデジタル−アナログ変換器の 出力値を挿間するための改良された方法に おいて、該方法が 該第１のビットから第２の累算器内で最 上位ビットの第２のストリームを生成し、 そして残りのビットをさらに処理するステ ップ、 該第２の累算器からの該最上位ビットを デジタル的に微分するステップ、及び 該第２の累算器からの該微分された最上 位ビットを該第１の累算器からの該最上位 ビットに加えて、これによつて該変換器に 起因する切捨て雑音を実質的に減少するス テップから成ることを特徴とする方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/691,947 US4593271A (en) | 1985-01-16 | 1985-01-16 | Higher order interpolation for digital-to-analog conversion |
| US691947 | 2003-10-23 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61192127A true JPS61192127A (ja) | 1986-08-26 |
| JPH0691467B2 JPH0691467B2 (ja) | 1994-11-14 |
Family
ID=24778645
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61005183A Expired - Lifetime JPH0691467B2 (ja) | 1985-01-16 | 1986-01-16 | デジタル−アナログ変換の高次插間 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4593271A (ja) |
| EP (1) | EP0188332B1 (ja) |
| JP (1) | JPH0691467B2 (ja) |
| CA (1) | CA1238979A (ja) |
| DE (1) | DE3684484D1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPH01305725A (ja) * | 1988-04-18 | 1989-12-11 | Thomson Consumer Electron Inc | ディジタル・アナログ変換装置 |
| JPH04293317A (ja) * | 1990-12-26 | 1992-10-16 | Motorola Inc | デジタル／アナログ変換器においてデジタル信号をアナログ信号に変換する方法 |
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|---|---|---|---|---|
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| US4757465A (en) * | 1985-03-11 | 1988-07-12 | Harris Corporation | Digital interpolator for selectively providing linear interpolation between successive digital data words |
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| US4972436A (en) * | 1988-10-14 | 1990-11-20 | Hayes Microcomputer Products, Inc. | High performance sigma delta based analog modem front end |
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| NL8902751A (nl) * | 1989-09-21 | 1991-04-16 | Univ Delft Tech | Inrichting voor woordbreedtereductie ten behoeve van digitale videosignaalbehandeling en -transmissie. |
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-
1985
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-
1986
- 1986-01-09 EP EP86300119A patent/EP0188332B1/en not_active Expired - Lifetime
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- 1986-01-14 CA CA000499505A patent/CA1238979A/en not_active Expired
- 1986-01-16 JP JP61005183A patent/JPH0691467B2/ja not_active Expired - Lifetime
Patent Citations (1)
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Also Published As
| Publication number | Publication date |
|---|---|
| EP0188332A2 (en) | 1986-07-23 |
| EP0188332A3 (en) | 1988-09-28 |
| DE3684484D1 (de) | 1992-04-30 |
| CA1238979A (en) | 1988-07-05 |
| EP0188332B1 (en) | 1992-03-25 |
| JPH0691467B2 (ja) | 1994-11-14 |
| US4593271A (en) | 1986-06-03 |
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Legal Events
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|---|---|---|---|
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