JPH073953B2 - コード変換器 - Google Patents
コード変換器Info
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- JPH073953B2 JPH073953B2 JP62276609A JP27660987A JPH073953B2 JP H073953 B2 JPH073953 B2 JP H073953B2 JP 62276609 A JP62276609 A JP 62276609A JP 27660987 A JP27660987 A JP 27660987A JP H073953 B2 JPH073953 B2 JP H073953B2
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- Japan
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M7/00—Conversion of a code where information is represented by a given sequence or number of digits to a code where the same, similar or subset of information is represented by a different sequence or number of digits
- H03M7/30—Compression; Expansion; Suppression of unnecessary data, e.g. redundancy reduction
- H03M7/3002—Conversion to or from differential modulation
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
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- G—PHYSICS
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F7/499—Denomination or exception handling, e.g. rounding or overflow
- G06F7/49942—Significance control
- G06F7/49947—Rounding
Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は任意の標本化周波数で任意のビット長に符号化
されたディジタルコードを同じ標本化周波数で短いビッ
ト長に符号化されたディジタルコードに変換するコード
変換器に関し、特にビット長を短くすることにより生じ
る丸め雑音をより小さくすることが出来るコード変換器
に関する。
されたディジタルコードを同じ標本化周波数で短いビッ
ト長に符号化されたディジタルコードに変換するコード
変換器に関し、特にビット長を短くすることにより生じ
る丸め雑音をより小さくすることが出来るコード変換器
に関する。
［従来の技術］ 一般にｎビットのディジタルコードをｍビット（ｍ＜
ｎ）のディジタルコードに丸める場合S/Nは6.0×（ｎ−
ｍ）dB劣化する。
ｎ）のディジタルコードに丸める場合S/Nは6.0×（ｎ−
ｍ）dB劣化する。
一般的にこれは次に示すオーバサンプリング技術を用い
ることにより改善することが可能である。オーバサンプ
リング技術とは、信号周波数に比較して高い標本化周波
数で符号する事により、短いビット長で高いS/N特性良
好なゲイントラッキング特性を得られるという技術であ
り、その技術を用いた一般的なコード変換器を第３図に
示す。第３図に示すコード変換器は入力端子INと出力端
子OUTとディジタル積分器１とディジタル比較器２と１
サンプル遅延器３と減算器４とにより構成される。かか
るコード変換器において、入力信号と１サンプル遅延さ
れた出力信号との差信号は積分されてその出力がディジ
タル量子化器により入力信号のビット長より短いビット
長に丸められて出力される。量子化器によって生じる量
子化雑音をＱ（ｔ）、入力信号及び出力信号を各々Ｉ
（ｔ）,O（ｔ）として関係式を導き、Ｚ変換して次式を
得る。
ることにより改善することが可能である。オーバサンプ
リング技術とは、信号周波数に比較して高い標本化周波
数で符号する事により、短いビット長で高いS/N特性良
好なゲイントラッキング特性を得られるという技術であ
り、その技術を用いた一般的なコード変換器を第３図に
示す。第３図に示すコード変換器は入力端子INと出力端
子OUTとディジタル積分器１とディジタル比較器２と１
サンプル遅延器３と減算器４とにより構成される。かか
るコード変換器において、入力信号と１サンプル遅延さ
れた出力信号との差信号は積分されてその出力がディジ
タル量子化器により入力信号のビット長より短いビット
長に丸められて出力される。量子化器によって生じる量
子化雑音をＱ（ｔ）、入力信号及び出力信号を各々Ｉ
（ｔ）,O（ｔ）として関係式を導き、Ｚ変換して次式を
得る。
Ｏ（Ｚ）＝Ｉ（Ｚ）＋（１−Z-1）Ｑ（Ｚ） ……（１） （１）式より明らかな様に、量子化雑音は微分された出
力に伝達され従って、帯域内の量子化雑音成分は非常に
小さくなる。
力に伝達され従って、帯域内の量子化雑音成分は非常に
小さくなる。
なおディジタル積分器は第４図に示す様に加算器及び１
サンプル遅延器により構成され、またディジタルは比較
器は下位ビットの切り捨てにより実現される。
サンプル遅延器により構成され、またディジタルは比較
器は下位ビットの切り捨てにより実現される。
［発明が解決しようとする問題点］ 上述した従来のコード変換器において出力コードの比較
的上位ビットは入力コードと比較して変化がなく、従っ
てディジタル積分器，ディジタル比較器及び１サンプル
遅延器の動作に無駄が生じる。この事はハード量が大き
くなることにつながり、集積回路には不向きである。
的上位ビットは入力コードと比較して変化がなく、従っ
てディジタル積分器，ディジタル比較器及び１サンプル
遅延器の動作に無駄が生じる。この事はハード量が大き
くなることにつながり、集積回路には不向きである。
更に一般に量子化雑音は白色ではなく入力信号の周波
数、あるいは振幅レベルに相関があり、急激にS/N特性
やゲイントラッキング特性が劣化する周波数、あるいは
レベルが生じる。かかる現象を改善するためによく用い
られる手段としてディジタル比較器の入力に、ディザを
加える方法がよく知られている。しかし、ディザを発生
させる回路が必要となり、またディザのスペクトラムも
入力信号の種類によって最適なものを選ぶ必要がある。
従ってハード量の増加、設計の複雑化を招くことにな
る。
数、あるいは振幅レベルに相関があり、急激にS/N特性
やゲイントラッキング特性が劣化する周波数、あるいは
レベルが生じる。かかる現象を改善するためによく用い
られる手段としてディジタル比較器の入力に、ディザを
加える方法がよく知られている。しかし、ディザを発生
させる回路が必要となり、またディザのスペクトラムも
入力信号の種類によって最適なものを選ぶ必要がある。
従ってハード量の増加、設計の複雑化を招くことにな
る。
また、ディジタルコードがサインマグニチュードで表さ
れている時、切り捨てを行うとゲイントラッキング特性
（リニアリティ）が劣化する。
れている時、切り捨てを行うとゲイントラッキング特性
（リニアリティ）が劣化する。
［発明の従来技術に対する相違点］ 上述した従来のコード変換器に対し、本発明は上述コー
ドを２の補数で表し、更に、任意の上位ビットはコード
変換せず下位ビットを直接取り出してコード変換する事
によりオーバサンプリングするコードを常に正符号とす
るという相違点を有する。
ドを２の補数で表し、更に、任意の上位ビットはコード
変換せず下位ビットを直接取り出してコード変換する事
によりオーバサンプリングするコードを常に正符号とす
るという相違点を有する。
［問題点を解決するための手段］ 本発明のコード変換器は第１図に示す様に入力端子INと
出力端子OUTとディジタル積分器１とディジタル比較器
２と１サンプル遅延器３と減算器４と加算器５とにより
構成される。かかるコード変換器において入力信号は２
の補数で表されており、この２の補数で表されたｎビッ
トのコードの下位ｍビットが減算器４の被減算側に入力
され、その符合は常に正符号となる。
出力端子OUTとディジタル積分器１とディジタル比較器
２と１サンプル遅延器３と減算器４と加算器５とにより
構成される。かかるコード変換器において入力信号は２
の補数で表されており、この２の補数で表されたｎビッ
トのコードの下位ｍビットが減算器４の被減算側に入力
され、その符合は常に正符号となる。
［実施例］ 次に本発明について図面を参照して説明する。第２図は
本発明の一実施例の回路図である。第２図に示す回路
は、第１図に示す回路で14ビットの入力コードの下位６
ビットをオーバサンプリングして１ビットコードに変換
する場合で、ディジタルコンパレータの出力が１ビット
の場合は、ディジタル積分器の出力がオーバフローする
か否かを判別する事に対応し、ハード構成が特に簡単に
なる。
本発明の一実施例の回路図である。第２図に示す回路
は、第１図に示す回路で14ビットの入力コードの下位６
ビットをオーバサンプリングして１ビットコードに変換
する場合で、ディジタルコンパレータの出力が１ビット
の場合は、ディジタル積分器の出力がオーバフローする
か否かを判別する事に対応し、ハード構成が特に簡単に
なる。
第２図に示す回路において、入力信号はMSB（極性ビッ
ト）I1データから順にI2〜I14としたパラレル入力でI2
〜I8は全加算器FA12〜FA18の入力となる。I9〜I14の６
ビットは各々全加算器FA21〜FA26の入力端子に接続され
る。全加算器FA21〜FA26の出力は各々標本化周波数と同
じ周波数のクロックでフリップフロップFF1〜FF6に取り
込まれその出力は全加算器FA21〜FA26の入力に接続され
る。全加算器FA22〜FA26のケタ上げ出力は１ビット上位
の全加算器FA21〜FA25のケタ上げ入力に接続されFA26の
ケタ上げ入力は接地される。全加算器FA12〜FA18の他の
入力は、接地され全加算器FA18のケタ上げ入力には全加
算器FA21のケタ上げ出力が接続される。全加算器FA13〜
FA18のケタ上げ出力は１ビット上位の全加算器FA12〜FA
17のケタ上げ入力に接続される。
ト）I1データから順にI2〜I14としたパラレル入力でI2
〜I8は全加算器FA12〜FA18の入力となる。I9〜I14の６
ビットは各々全加算器FA21〜FA26の入力端子に接続され
る。全加算器FA21〜FA26の出力は各々標本化周波数と同
じ周波数のクロックでフリップフロップFF1〜FF6に取り
込まれその出力は全加算器FA21〜FA26の入力に接続され
る。全加算器FA22〜FA26のケタ上げ出力は１ビット上位
の全加算器FA21〜FA25のケタ上げ入力に接続されFA26の
ケタ上げ入力は接地される。全加算器FA12〜FA18の他の
入力は、接地され全加算器FA18のケタ上げ入力には全加
算器FA21のケタ上げ出力が接続される。全加算器FA13〜
FA18のケタ上げ出力は１ビット上位の全加算器FA12〜FA
17のケタ上げ入力に接続される。
第１図に示したディジタル積分器１の動作は第２図では
FA21ないしFA26及びFF1〜FF6とで構成されている。更
に、第１図に示したディジタル比較器２は、FA21のケタ
上げ動作により実現され、第１図に示した減算器４はFA
21〜FA26で構成される多入力加算器の演算が、オーバフ
ローした時にリセットされる事により実現される。これ
は入力I9〜I14が常に正符合の値である事から可能とな
る。次に第１図に示した加算器５はFA12〜FA18で構成さ
れる事は明かである。第１の実施例ではディジタル比較
器の出力を１ビットとしたがマルチビットにしても同様
に構成できることは明かである。
FA21ないしFA26及びFF1〜FF6とで構成されている。更
に、第１図に示したディジタル比較器２は、FA21のケタ
上げ動作により実現され、第１図に示した減算器４はFA
21〜FA26で構成される多入力加算器の演算が、オーバフ
ローした時にリセットされる事により実現される。これ
は入力I9〜I14が常に正符合の値である事から可能とな
る。次に第１図に示した加算器５はFA12〜FA18で構成さ
れる事は明かである。第１の実施例ではディジタル比較
器の出力を１ビットとしたがマルチビットにしても同様
に構成できることは明かである。
更に、第２図に示した本発明の第１の実施例の後段にD/
Aコンバータが接地されてアナログ信号に変換される場
合は、第２図に示すディジタル加算器FA12〜FA18の代わ
りにアナログ加算を行う方がハードが簡単になるため入
力コードI1〜I8と全加算器FA21のケタ上げ出力コードと
を組み合わせて出力コードとしてもよい。
Aコンバータが接地されてアナログ信号に変換される場
合は、第２図に示すディジタル加算器FA12〜FA18の代わ
りにアナログ加算を行う方がハードが簡単になるため入
力コードI1〜I8と全加算器FA21のケタ上げ出力コードと
を組み合わせて出力コードとしてもよい。
［発明の効果］ 以上説明したように本発明は、入力コードの任意の下位
ビットだけをオーバサンプリングし、残る上位ビットは
そのまま出力することによりハードを簡単化する事がで
き、更に入力コードを２の補数で表す事により、下位ビ
ットは常に正符号の値として処理することができ、ハー
ドを簡単化することができる。また、入力コードが２の
補数で表されており、下位ビットを取り出して常に正符
号のコードをオーバサンプリングするため、コードLSB
で表されるステップ幅よりも小さい正符号の信号が（符
号化されて）コード変換器に入力された時はオーバサン
プリングされる信号のレベルは零であり、逆にコードの
LSBで表されるステップ幅よりも小さい負符号の信号が
（符号化されて）コード変換器に入力された時は、オー
バサンプリングされる信号のレベルはステップ幅に等し
くなる。この事は、オーバサンプリング回路のディジタ
ル積分器の入力にディザを加えたことに相当し、従って
より良好なS/N特性やゲイン・トラッキング特性が得ら
れるという効果がある。
ビットだけをオーバサンプリングし、残る上位ビットは
そのまま出力することによりハードを簡単化する事がで
き、更に入力コードを２の補数で表す事により、下位ビ
ットは常に正符号の値として処理することができ、ハー
ドを簡単化することができる。また、入力コードが２の
補数で表されており、下位ビットを取り出して常に正符
号のコードをオーバサンプリングするため、コードLSB
で表されるステップ幅よりも小さい正符号の信号が（符
号化されて）コード変換器に入力された時はオーバサン
プリングされる信号のレベルは零であり、逆にコードの
LSBで表されるステップ幅よりも小さい負符号の信号が
（符号化されて）コード変換器に入力された時は、オー
バサンプリングされる信号のレベルはステップ幅に等し
くなる。この事は、オーバサンプリング回路のディジタ
ル積分器の入力にディザを加えたことに相当し、従って
より良好なS/N特性やゲイン・トラッキング特性が得ら
れるという効果がある。
第１図は本発明のコード変換器のブロック図、第２図は
本発明のコード変換器の第１の実施例を示すブロック
図、第３図は従来のコード変換器のブロック図、第４図
はディジタル積分器の構成図を示す。 １……ディジタル積分器、 ２……ディジタル比較器、 ３……１サンプル遅延器、 ４……減算器、 ５……ｎ−ｍビット加算器。
本発明のコード変換器の第１の実施例を示すブロック
図、第３図は従来のコード変換器のブロック図、第４図
はディジタル積分器の構成図を示す。 １……ディジタル積分器、 ２……ディジタル比較器、 ３……１サンプル遅延器、 ４……減算器、 ５……ｎ−ｍビット加算器。
Claims (1)
- 【請求項１】任意の標本化周波数で任意のビット長に符
号化されたディジタルコードを前記標本化周波数で前記
ビット長よりも短いビット長に符号化されたディジタル
コードに変換するコード変換器において、変換前のディ
ジタルコードが２の補数によって表現され、該ディジタ
ルコードは任意の上位ビットと残りの下位ビットに分解
され、該下位ビットを被減算側に入力された減算器と該
減算器の出力を入力とした積分器と該積分器の出力を入
力としたディジタル比較器と該ディジタル比較器の出力
を入力とし、出力が前記減算器の減算側に入力された１
サンプル遅延器と前記上位ビットと前記ディジタル比較
器出力とを入力とする加算器とで構成され、該加算器の
出力をその出力とすることを特徴とするコード変換器。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62276609A JPH073953B2 (ja) | 1987-10-30 | 1987-10-30 | コード変換器 |
| US07/264,556 US4924223A (en) | 1987-10-30 | 1988-10-31 | Digital code converter formed of a decreased number of circuit elements |
| EP19880118133 EP0314182A3 (en) | 1987-10-30 | 1988-10-31 | Digital code converter formed of a decreased number of circuit elements |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62276609A JPH073953B2 (ja) | 1987-10-30 | 1987-10-30 | コード変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01117527A JPH01117527A (ja) | 1989-05-10 |
| JPH073953B2 true JPH073953B2 (ja) | 1995-01-18 |
Family
ID=17571825
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62276609A Expired - Fee Related JPH073953B2 (ja) | 1987-10-30 | 1987-10-30 | コード変換器 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4924223A (ja) |
| EP (1) | EP0314182A3 (ja) |
| JP (1) | JPH073953B2 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5007288A (en) * | 1988-12-02 | 1991-04-16 | Yazaki Corporation | Heat-radiation type level sensor |
| US5805095A (en) * | 1997-01-10 | 1998-09-08 | Motorola, Inc. | Two's complement digital to analog converter |
| EP1096368A1 (en) * | 1999-10-25 | 2001-05-02 | Telefonaktiebolaget L M Ericsson (Publ) | Method and circuit for resolution adaption |
| US6417949B1 (en) * | 1999-11-05 | 2002-07-09 | Scientific-Atlanta, Inc. | Broadband communication system for efficiently transmitting broadband signals |
| EP1178388B1 (en) * | 2000-08-04 | 2006-06-28 | STMicroelectronics S.r.l. | PCM/PWM converter with PWM power amplifier |
| US10050606B2 (en) | 2014-12-17 | 2018-08-14 | Stmicroelectronics International N.V. | Decimation FIR filters and methods |
| US10050607B2 (en) * | 2014-12-17 | 2018-08-14 | Stmicroelectronics International N.V. | Polyphase decimation FIR filters and methods |
| US10715169B1 (en) * | 2019-05-21 | 2020-07-14 | Ciena Corporation | Coarse-fine gain-tracking loop and method of operating |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3021012C2 (de) * | 1980-06-03 | 1985-08-22 | ANT Nachrichtentechnik GmbH, 7150 Backnang | Verallgemeinertes interpolativers Verfahren zur Digital-Analog-Umsetzung von PCM Signalen |
| US4520347A (en) * | 1982-11-22 | 1985-05-28 | Motorola, Inc. | Code conversion circuit |
| JPS61107818A (ja) * | 1984-10-30 | 1986-05-26 | Nec Corp | エントロピ−符号化方式とその装置 |
| US4623874A (en) * | 1984-11-02 | 1986-11-18 | Gte Communication Systems Corp. | Word length converter |
| US4593271A (en) * | 1985-01-16 | 1986-06-03 | At&T Bell Laboratories | Higher order interpolation for digital-to-analog conversion |
| US4704600A (en) * | 1985-02-04 | 1987-11-03 | Nippon Telegraph And Telephone Corporation | Oversampling converter |
-
1987
- 1987-10-30 JP JP62276609A patent/JPH073953B2/ja not_active Expired - Fee Related
-
1988
- 1988-10-31 US US07/264,556 patent/US4924223A/en not_active Expired - Lifetime
- 1988-10-31 EP EP19880118133 patent/EP0314182A3/en not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
| US4924223A (en) | 1990-05-08 |
| EP0314182A3 (en) | 1991-04-24 |
| EP0314182A2 (en) | 1989-05-03 |
| JPH01117527A (ja) | 1989-05-10 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |