JP3362718B2

JP3362718B2 - マルチビット−デルタシグマａｄ変換器

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Publication number: JP3362718B2
Application number: JP34103399A
Authority: JP
Inventors: 昇崎村
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1999-11-30
Filing date: 1999-11-30
Publication date: 2003-01-07
Anticipated expiration: 2019-11-30
Also published as: JP2001156642A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、高い信号周波数
の場合に、低いオーバサンプル比で高い変換精度を実現
できるとともに、信号帯域内の量子化雑音を低減可能
な、マルチビット−デルタシグマＡＤ変換器に関する。

【０００２】

【従来の技術】アナログディジタル（ＡＤ）変換器を用
いて、アナログ信号をディジタル信号に変換する場合の
変換周波数（サンプリング周波数）としては、一般に、
信号帯域の２倍の周波数（ナイキスト周波数として知ら
れている）、または２倍の周波数より少し高い周波数が
用いられる。これに対して、オーバサンプリングＡＤ変
換器では、サンプリング周波数を、ナイキスト周波数よ
り非常に高い周波数とすることによって、量子化器にお
いてアナログ信号をディジタル信号に変換する際に生じ
る雑音（量子化雑音）の帯域内成分を小さくして、信号
電力対雑音電力比（ＳＮ比）を向上させている。量子化
器で発生する量子化雑音は不規則に発生し、すべての周
波数域において一様に分布する白色雑音である。オーバ
サンプリングＡＤ変換器のサンプリング周波数をｆｓと
すると、雑音電力は、ＤＣ〜ｆｓ／２の帯域に分布す
る。信号帯域に比べてサンプリング周波数が非常に高け
れば、それに応じて信号帯域内の雑音電力は小さくな
る。また、信号帯域外に分布している雑音電力は、一般
に、後段にデシメーションフィルタを設けることによっ
て、除去することができる。オーバサンプリング型ＡＤ
変換器の一種である、デルタシグマ型アナログディジタ
ル変換器（以下、デルタシグマＡＤ変換器という）で
は、ＤＣ〜ｆｓ／２に分布している雑音電力に周波数特
性を持たせて、低域の雑音電力を高域側に移すことによ
って、信号帯域内の雑音電力低減効果を向上させてい
る。一般に、信号帯域内の雑音電力を、信号帯域外へ駆
逐する技術は、ノイズシェーピング技術として知られて
いる。

【０００３】図８は、従来のデルタシグマＡＤ変換器の
一構成例を示したものである。この従来例のデルタシグ
マＡＤ変換器１００は、図８に示すように、アナログ加
算器１０１と、アナログ積分器１０２と、１ビット量子
化器１０３と、１ビット−ディジタルアナログ（ＤＡ）
変換器（ＤＡＣ）１０４とからなっている。デルタシグ
マＡＤ変換器１００では、アナログ加算器１０１で、ア
ナログ入力信号Ｘ（ｚ）と１ビットＤＡ変換器１０４の
出力との差を求め、アナログ積分器１０２で、アナログ
加算器１０１の出力を積分し、１ビット量子化器１０３
で、アナログ積分器１０２の出力を１ビットで量子化し
てディジタル出力信号Ｙ（ｚ）を求めるとともに、ディ
ジタル化された１ビットのデータＹ（ｚ）を、１ビット
ＤＡ変換器１０４で、２値からなるアナログ値のいずれ
かの信号に変換して、アナログ加算器１０１へ帰還す
る。さらに、デシメーションフィルタ１１０によって、
デルタシグマＡＤ変換器１００の出力Ｙ（ｚ）に対する
雑音除去を行って、ディジタル出力を得る。この際、ア
ナログ積分器１０２は、低周波成分のみを通過させ、高
周波成分を遮断するローパスフィルタの特性を有してい
る。１ビット量子化器１０３で混入する量子化雑音は、
全帯域に一様に分布する白色雑音であるが，アナログ積
分器１０２の作用によって、低域で減衰し、高域で増幅
される周波数特性を持っている。この場合、閉ループ内
のアナログ積分器は１個であるため、１次のノイズシェ
ーピング（２０ｄＢ／ｄｅｃ）を実現する。もしも、閉
ループ内に２個のアナログ積分器を有する場合には、デ
ルタシグマＡＤ変換器は、同様に２次のノイズシェーピ
ング（４０ｄＢ／ｄｅｃ）を実現するので、さらに低域
の雑音除去性能を向上することができる。

【０００４】図９は、従来のデルタシグマＡＤ変換器の
他の構成例を示したものであって、マルチビット量子化
を行う、マルチビット−デルタシグマＡＤ変換器の一構
成例を示している。この従来例のマルチビット−デルタ
シグマＡＤ変換器２００は、図９に示すように、アナロ
グ加算器２０１と、アナログ積分器２０２と、１ビット
量子化器２０３と、ｎビットＤＡ変換器（ＤＡＣ）２０
４とからなっている。この従来例では、図８の場合と比
較して、１ビット量子化器１０３と１ビットＤＡ変換器
１０４に代えて、ｎビット量子化器２０３とｎビットＤ
Ａ変換器２０４を備えた点が大きく異なっているが、そ
の他の構成部分は、図８に示された従来例と同様であ
る。図９に示された従来例では、ｎビット量子化器２０
３で、アナログ積分器２０２の出力をｎビットで量子化
して、ｎビットの、複数個のディジタル値のいずれか１
つの信号（以下、単にディジタル信号という）からなる
出力信号Ｙ（ｚ）を求めるとともに、ｎビットのディジ
タルデータＹ（ｚ）を、ｎビットＤＡ変換器２０４で、
複数個のアナログ値のいずれか１つの信号（以下、単に
アナログ信号という）に変換して、アナログ加算器２０
１へ帰還する。それ以外の動作は図８に示された従来例
と同様である。なお、以下においては、ｎビット量子化
器を、一般的に、マルチビット量子化器ともいう。

【０００５】このように、多ビットのディジタル値を出
力するマルチビット量子化器と、マルチビット量子化器
の出力をアナログ信号に変換するマルチビットＤＡ変換
器を用いることによって、量子化器の分解能に応じて、
ＤＣ〜ｆｓ／２の帯域に分布する雑音電力を小さくする
ことができる。以下においては、図９に示されるよう
な、多ビットの量子化器を有する構成のデルタシグマＡ
Ｄ変換器を、マルチビット−デルタシグマＡＤ変換器と
称する。図１０は、マルチビット量子化による量子化雑
音の低減を説明するものであって、Ｅで示す１ビット量
子化の場合と、Ｆで示すマルチビット量子化の場合とに
おけるノイズシェーピングを示し、同一信号帯域のと
き、マルチビット量子化の場合に、１ビット量子化の場
合よりも、雑音電力が大幅に低減することが示されてい
る。

【０００６】一般に、デルタシグマＡＤ変換器のＳＮ特
性は、当業者に周知の、次の（１）式によって表され
る。

【０００７】

【数１】

【０００８】この（１）式の内容と、これまで説明した
ところとから、デルタシグマＡＤ変換器の精度を向上す
るためには、次の三つの手法があることが知られる。１．オーバサンプル比Ｍを高くする。２．アナログ積分器の次数ｋを高くする。３．量子化器の分解能ｎを高くする。デルタシグマＡＤ変換器は、一般に、信号帯域が数１０
ｋＨｚ程度の低周波信号を、分解能１６ビット程度の高
精度変換を行う用途に、主に用いられている。例えば、
オーディオ帯では、信号帯域２０ｋＨｚに対して、オー
バサンプル比を１２８倍にとったとすると、サンプリン
グ周波数は、５ＭＨｚ程度になる。この場合、アナログ
積分器の次数ｋ＝３，量子化器の分解能ｎ＝１とすれ
ば、１６ビット精度を充分に実現できる。

【０００９】このデルタシグマＡＤ変換器は、高精度の
アナログ回路が不要で、ディジタル回路の占める割合が
高いため、デバイスの微細化及び低電圧化にも対応可能
である。一般に、ＡＤ変換器の入力信号は、帯域外雑音
を、前置きフィルタと呼ばれるアナログフィルタを用い
て除去されるが、デルタシグマＡＤ変換器の場合は、信
号帯域よりも非常に高い周波数でサンプリングすること
によって、後置きのディジタルフィルタであるデシメー
ションフィルタで、急峻に帯域外雑音を除去できるの
で、前置きフィルタを簡単にすることができる。このよ
うな特長から、デルタシグマＡＤ変換器は、ＬＳＩ化に
最適なＡＤ変換装置であるということができる。従っ
て、近年においては、信号周波数が音声信号周波数より
も高い、数１００ｋＨｚから数ＭＨｚである、通信分野
等においても、この技術を適用することが期待されてい
る。この要求に応えるためには、低いオーバサンプル比
で、高い精度を維持できることが必要となる。その理由
は、アナログ積分器に使用される演算増幅器の帯域によ
って、デルタシグマＡＤ変換器のサンプリング周波数が
制限されるためである。すなわち、通常、演算増幅器の
帯域は数１０ＭＨｚ程度が限界であって、それ以上、帯
域の広いものを設計するのは困難であるが、例えば、信
号帯域を１ＭＨｚとして、サンプリング周波数４０ＭＨ
ｚで動作させたとすると、オーバサンプル比は２０しか
とれないことになる。

【００１０】

【発明が解決しようとする課題】上述の事情から、デル
タシグマＡＤ変換器の高精度化のためには、次のような
各種の課題が存在する。１．オーバサンプル比を高くする手法をとる場合の問題
点は、上述のように、サンプリング周波数が、アナログ
積分器で使用される演算増幅器の帯域によって制限され
るということである。演算増幅器の帯域を拡張すれば、
サンプリング周波数も高くでき、オーバサンプル比も大
きくできるが、反面、演算増幅器の帯域拡張によって、
演算増幅器の消費電力が著しく大きくなるという新たな
問題を生じる。また、デルタシグマＡＤ変換器回路はク
ロックによって動作するが、サンプリング周波数を数１
００ＭＨｚ以上に高くすると、クロックも数１００ＭＨ
ｚ以上に高くすることが必要になる。そうすると、一般
にクロックジッタとして知られる、クロックの位相雑音
によって、誤ったアナログ値をサンプリングする恐れが
あり、これによって、デルタシグマＡＤ変換器のＳＮ比
を大きく劣化させることになる。２．アナログ積分器の次数を高くする手法をとる場合の
問題点は、閉ループ内のアナログ積分器の次数が３次以
上になると、動作が不安定になって、発振を起こしやす
くなることである。この場合、アナログ積分器内に減衰
係数を設けることによって、発振動作を防止することが
できるが、減衰係数を設けることによって、信号成分も
減衰してしまうので、ＳＮ比の劣化を招くことになる。
そこで、動作の不安定性を招かない範囲で、所望のＳＮ
比を保てるような、減衰係数の値を探し出すことが必要
になる。さらに、デシメーションフィルタは、その次数
が、デルタシグマＡＤ変換器の全体の次数よりも、さら
に１次だけ高くなっていなければならないが、デシメー
ションフィルタの次数を３次よりも高くすると、集積回
路の面積が大幅に増大して、消費電力の増加を招くこと
になる。

【００１１】３．量子化器の分解能を高くする手法をと
る場合の問題点は、多ビットのディジタル信号を出力す
るマルチビット量子化器を用いているため、帰還部に使
用するＤＡ変換器は、複数桁のアナログ信号を出力する
マルチビットＤＡ変換器でなければならないということ
である。なぜならば、アナログ加算器２０１の出力は、
アナログ入力信号とｎビットＤＡ変換器２０４の出力信
号との差であるから、マルチビットＤＡ変換器２０４の
出力に含まれている非線型誤差は、アナログ信号に直接
付加されてしまうからである。この非線形誤差は、ノイ
ズシェーピングされることはなく、そのままディジタル
出力に影響を及ぼすので、従って、マルチビットＡＤ変
換器の精度と同程度か、より高い精度を実現するマルチ
ビットＤＡ変換器が必要になる。マルチビットＤＡ変換
器を集積回路で実現する際は、多数のキャパシタを使用
して実現する。例えは、１６ビットのＤＡ変換器を、２
^１６個の５μｍ角の単位キャパシタを用いて構成した場
合、製造プロセスで制御しなければならない寸法ばらつ
きは４．９ｎｍ以内であって、実現困難な値となる。こ
のように、高精度のマルチビットＤＡ変換器を実現する
ことは困難である。また、このように小さい単位キャパ
シタを用いたとしても、キャパシタ全体の寸法は、１．
３ｍｍ角となって、かなりの面積を占有することにな
る。

【００１２】このマルチビットＤＡ変換器の非線型性に
よるＳＮ劣化の問題を解決する一つの技術が、Leslie &
Singh : "An Inproved Sigma-Delta Modulator Archit
ecture",1990 IEEE ISCAS, p.372〜p.375 に記載されて
いる。図１１は、従来のマルチビット−デルタシグマＡ
Ｄ変換器の他の構成例を示したものであって、上述の文
献の技術に基づいて、高線型性のマルチビットＤＡ変換
器を必要なくしたものである。この従来例のマルチビッ
ト−デルタシグマＡＤ変換器３００は、図１１に示すよ
うに、アナログ加算器３０１と、アナログ積分器３０２
と、ｎビット量子化器３０３と、１ビットＤＡ変換器
（ＤＡＣ）３０４と、伝達関数Ｈ（ｚ）３０５と、ディ
ジタル減算器３０６とからなっている。この従来例で
は、図８の場合と比較して、１ビット量子化器１０３に
代えて、ｎビット量子化器３０３を有するとともに、ｎ
ビット量子化器３０３の出力の最上位ビットのみを１ビ
ットＤＡ変換器３０４を介してアナログ加算器３０１に
帰還し、ディジタル減算器３０６を備えて、ｎビット量
子化器３０３の全ビットと、最上位ビットを除く残りの
ビットに伝達関数Ｈ（ｚ）３０５を乗算した信号との差
に出力Ｙ（ｚ）を、デシメーションフィルタ３１０の入
力とする点が大きく異なっているが、その他の構成部分
は、図８の従来例と同様である。

【００１３】図１１に示された従来例では、アナログ加
算器３０１は、アナログ入力信号Ｘ（ｚ）から、１ビッ
トＤＡ変換器３０４から出力される帰還信号を減じる演
算を行う。アナログ加算器３０１の出力は、アナログ積
分器３０２に入力され、積分結果のアナログ出力は、ｎ
ビット量子化器３０３に入力される。ｎビット量子化器
３０３の全ビットの出力Ｙ１（ｚ）のうち、最上位ビッ
トを除く下位のビットは、ｎビット量子化器３０３で生
じる量子化雑音Ｑ_１とは別に、量子化雑音Ｑ_２としてみ
ることができる。このようにした場合、出力信号Ｙ１
（ｚ）の伝達関数は、次式のようになる。Ｙ１(ｚ)＝Ｘ(ｚ)＋(１−ｚ^−１)Ｑ_１＋(１−ｚ^−１)Ｑ_２ …（２）ここで、雑音Ｑ_２のみを取り出して、出力Ｙ１（ｚ）と
次式（３）で示される伝達関数Ｈ（ｚ）を乗じたものと
の差を出力Ｙ（ｚ）とすると、出力信号Ｙ（ｚ）は次式
（４）で示されるものとなり、雑音Ｑ_２を除去した出力
が得られる。Ｈ（ｚ）＝１−ｚ^−１ …（３）Ｙ（ｚ）＝Ｘ（ｚ）＋（１−ｚ^−１）Ｑ_１ …（４）

【００１４】しかしなから、実際は、ｎビット量子化器
３０３の入力レンジ内に、アナログ積分器３０２の出力
振幅が収まるようにするために、アナログ積分器３０２
に減衰係数を持たせる必要がある。従って、アナログ部
とディジタル部との不整合性が生じて、これが原因とな
って、雑音Ｑ_２がディジタル出力Ｙ（ｚ）に漏洩する。
また、ディジタル出力Ｙ（ｚ）は、多ビットであり、従
って、後段のデシメーションフィルタ３１０の回路規模
と消費電力とが増大するという問題がある。

【００１５】この発明は、上述の事情に鑑みてなされた
ものであって、オーバサンプル比やアナログ積分器の次
数を高くすることなく、高精度化及び広帯域化すること
ができるとともに、アナログ素子数が少なくてすむ、マ
ルチビット−デルタシグマＡＤ変換器を提供することを
目的としている。

【００１６】

【課題を解決するための手段】上記課題を解決するた
め、請求項１記載の発明は、マルチビット−デルタシグ
マＡＤ変換器に係り、アナログ入力信号とアナログ帰還
信号との差の信号を出力するアナログ加算手段と、該ア
ナログ加算手段の出力信号を積分するアナログ積分手段
と、該アナログ積分手段の出力信号を多ビットで量子化
して出力するマルチビット量子化手段と、以前のサンプ
リング時に得られた、複数ビットからなるディジタル減
算結果から最上位ビットを除いたディジタル減算結果を
取り出し、上記マルチビット量子化手段からの出力と、
上記最上位ビットが除かれた上記ディジタル減算結果と
の差を求めることで、今回のサンプリング時のディジタ
ル減算結果を得るディジタル減算手段を有し、該ディジ
タル減算手段で得られた、今回のサンプリング時のディ
ジタル減算結果から最上位ビットのみを出力するディジ
タル処理手段と、上記ディジタル処理手段からの出力信
号をアナログ信号に変換して上記アナログ帰還信号とし
て出力する１ビットＤＡ変換手段とを備えてなることを
特徴としている。

【００１７】また、請求項２記載の発明は、請求項１記
載のマルチビット−デルタシグマＡＤ変換器に係り、上
記ディジタル処理手段では、上記ディジタル減算手段
が、上記マルチビット量子化手段からの出力信号と、１
サンプリング周期前である前回のサンプリング時のディ
ジタル演算結果の中から最上位ビットを除く下位ビット
との差を求めることで、今回のサンプリング時のディジ
タル減算結果が得られ、該ディジタル減算手段で得られ
た、今回のサンプリング時のディジタル減算結果の中か
ら最上位ビットのみを出力する構成になされていること
を特徴としている。

【００１８】また、請求項３記載の発明は、請求項２記
載のマルチビット−デルタシグマＡＤ変換器に係り、上
記１サンプリング周期前の最上位ビットを除く下位ビッ
トの信号が、任意の定数倍とされていることを特徴とし
ている。

【００１９】また、請求項４記載の発明は、請求項１記
載のマルチビット−デルタシグマＡＤ変換器に係り、上
記ディジタル処理手段が、上記ディジタル減算手段と、
遅延手段とを有し、該遅延手段では、上記ディジタル減
算手段で得られたディジタル演算結果の中から最上位ビ
ットを除く下位ビットが１サンプリング時間遅延し、上
記ディジタル減算手段にて上記マルチビット量子化手段
の出力信号と上記遅延手段からの出力との差が求められ
ることで、今回のサンプリング時のディジタル減算結果
が得られ、該ディジタル減算手段で得られた、今回のサ
ンプリング時のディジタル減算結果から最上位ビットの
みを出力する構成になされていることを特徴としてい
る。

【００２０】また、請求項５記載の発明は、請求項４記
載のマルチビット−デルタシグマＡＤ変換器に係り、上
記遅延手段に対して、その出力信号を任意の定数倍する
ディジタル乗算手段を備えたことを特徴としている。

【００２１】また、請求項６記載の発明は、請求項１記
載のマルチビット−デルタシグマＡＤ変換器に係り、上
記ディジタル処理手段が、ディジタル減算手段と、ディ
ジタル加算手段とを有し、該ディジタル加算手段におい
て上記マルチビット量子化手段の出力信号と上記ディジ
タル減算手段の２サンプリング周期前の出力における最
上位ビットを除く下位ビットとの和をとり、上記ディジ
タル減算手段において、上記ディジタル加算手段の出力
信号と上記ディジタル減算手段の１サンプリング周期前
の出力における最上位ビットを除く下位ビットとの差を
とって、該ディジタル減算手段の出力信号の最上位ビッ
トを出力する処理を行うように構成されていることを特
徴としている。

【００２２】また、請求項７記載の発明は、請求項６記
載のマルチビット−デルタシグマＡＤ変換器に係り、上
記１サンプリング周期前の最上位ビットを除く下位ビッ
トの信号及び／又は上記２サンプリング周期前の最上位
ビットを除く下位ビットの信号が、任意の定数倍されて
いることを特徴としている。

【００２３】また、請求項８記載の発明は、請求項１記
載のマルチビット−デルタシグマＡＤ変換器に係り、上
記ディジタル処理手段が、ディジタル減算手段と、第１
の遅延手段と、第２の遅延手段と、ディジタル加算手段
とを有し、該第１の遅延手段と第２の遅延手段とにおい
て上記ディジタル減算手段の出力信号における最上位ビ
ットを除く下位ビットを順次１サンプリング時間ずつ遅
延し、上記ディジタル加算手段において上記マルチビッ
ト量子化手段の出力信号と上記第２の遅延手段の出力と
の和をとり、上記ディジタル減算手段において上記ディ
ジタル加算手段の出力と上記第１の遅延手段の出力との
差をとって、該ディジタル減算手段の出力信号における
最上位ビットを出力する処理を行うように構成されてい
ることを特徴としている。

【００２４】また、請求項９記載の発明は、請求項８記
載のマルチビット−デルタシグマＡＤ変換器に係り、上
記第１の遅延手段及び／又は第２の遅延手段に対して、
それぞれの出力信号を任意の定数倍する第１のディジタ
ル乗算器及び／又は第２のディジタル乗算器を備えたこ
とを特徴としている。

【００２５】また、請求項１０記載の発明は、請求項１
乃至９のいずれか１に記載のマルチビット−デルタシグ
マＡＤ変換器に係り、ｋは２以上の整数、ｍは２以上ｋ
以下の整数とし、ｋ個のアナログ加算手段と、ｋ個のア
ナログ積分手段を有し、ｍ番目アナログ加算手段は、
(ｍ−１)番目のアナログ積分手段の出力信号と、上記ア
ナログ帰還信号との差をとり、ｍ番目のアナログ積分手
段は、該ｍ番目のアナログ加算手段の出力信号を積分
し、ｋ番目のアナログ積分手段の出力信号を上記マルチ
ビット量子化手段の入力するように構成されていること
を特徴としている。

【００２６】

【作用】この発明の構成では、アナログ入力信号とアナ
ログ帰還信号との差の信号を出力するアナログ加算手段
と、アナログ加算手段の出力信号を積分するアナログ積
分手段と、アナログ積分手段の出力信号を多ビットで量
子化するマルチビット量子化手段と、ディジタル減算手
段を有し、ディジタル減算手段においてマルチビット量
子化手段の出力とディジタル減算手段の以前のサンプリ
ング周期の出力における最上位ビットを除く下位ビット
との差をとって、ディジタル減算手段の出力信号の最上
位ビットを出力する処理を行うディジタル処理手段と、
ディジタル処理手段の出力信号をアナログ信号に変換し
てアナログ帰還信号として出力する１ビットＤＡ変換手
段とを備えて、マルチビット−デルタシグマＡＤ変換器
を構成したので、オーバサンプル比やアナログ積分器の
次数を高くすることなく、高精度化及び広帯域化するこ
とができるとともに、アナログ素子数が少ない、マルチ
ビット−デルタシグマＡＤ変換器を実現することができ
る。

【００２７】

【発明の実施の形態】以下、図面を参照して、この発明
の実施の形態について説明する。説明は、実施例を用い
て具体的に行う。 ◇第１実施例図１は、この発明の第１実施例であるマルチビット−デ
ルタシグマＡＤ変換器の構成を示すブロック図、図２
は、本実施例のマルチビット−デルタシグマＡＤ変換器
の各ブロックをｚ変換関数に置き換えたシグナルフロー
図、図３は、本実施例におけるディジタル出力の周波数
スペクトラムを示す図、図４は、本実施例における信号
帯域内スペクトラムと従来の１ビット−量子化デルタシ
グマＡＤ変換器の信号帯域内スペクトラムとを示す図で
ある。この例のマルチビット−デルタシグマＡＤ変換器
は、図１に示すように、アナログ加算器１と、アナログ
積分器２と、ｎビット量子化器３と、１ビットＤＡ変換
器（ＤＡＣ）４と、ディジタル処理部１０とから概略構
成されている。また、ディジタル処理部１０は、ディジ
タル減算器１１と、遅延器１２とからなっている。アナ
ログ加算器１は、アナログ入力信号Ｘ（ｚ）と１ビット
ＤＡ変換器４の出力との差を求める。アナログ積分器２
は、アナログ加算器１の出力を積分する。ｎビット量子
化器３は、アナログ積分器２の出力をｎビットで量子化
する。１ビットＤＡ変換器４は、ディジタル処理部１０
のディジタル出力である、最上位の１ビット（以下、単
に最上位ビットという）をアナログ信号に変換する。デ
ィジタル処理部１０は、ｎビット量子化器３の出力か
ら、ディジタル減算器１１の出力の最上位ビットを除く
下位ビットを１サンプリング時間遅延させた信号を、デ
ィジタル減算器１１で減算して、１ビットからなるディ
ジタル出力Ｙ（ｚ）を生成する。ディジタル処理部１０
において、ディジタル減算器１１は、ｎビット量子化器
３の出力から、遅延器１２の出力を減算する。遅延器１
２は、ディジタル減算器１１の出力から、その最上位ビ
ットを除いた下位ビットを１サンプリング時間遅延させ
る。

【００２８】次に、図１を参照して、この例のマルチビ
ット−デルタシグマＡＤ変換器の動作を説明する。アナ
ログ加算器１において、アナログ入力Ｘ（ｚ）と、ディ
ジタル減算器１１の出力の最上位１ビットの信号を１ビ
ットＤＡ変換器４によってアナログ信号に変換した信号
との差をとり、これをアナログ積分器２で積分する。ア
ナログ積分器２の積分出力信号を、ｎビット量子化器３
でｎビットで量子化してディジタル信号に変換する。そ
して、ディジタル処理部１０において、ｎビット量子化
器３の出力と、ディジタル減算器１１の出力における最
上位ビットを除く下位ビットの出力を遅延器１２で１サ
ンプリング時間だけ遅延した信号との差を、ディジタル
減算器１１で求めた出力における、最上位ビットの信号
を、この例のマルチビット−デルタシグマＡＤ変換器の
出力Ｙ（ｚ）とする。

【００２９】図２は、この例のマルチビット−デルタシ
グマＡＤ変換器のシグナルフローを示したものであっ
て、図中、１’，２’，３’，４’，１０’，１１’，
１２’は、それぞれ、図１におけるアナログ加算器１，
アナログ積分器２，ｎビット量子化器３，１ビットＤＡ
変換器４，ディジタル処理部１０，ディジタル減算器１
１，遅延器１２に対応するｚ変換関数を示している。ｚ
変換においては、アナログ積分器２の伝達関数Ｌ（ｚ）
は、次の（５）式によって示される。

【００３０】

【数２】

【００３１】ｎビット量子化器３で混入する量子化雑音
をＱ_１とすると、ｎビット量子化器３は、量子化雑音Ｑ
_１を加える加算器３’として表される。ディジタル減算
器１１の最上位ビットだけが、このマルチビット−デル
タシグマＡＤ変換器のディジタル出力となるので、それ
以下の（ｍ−１）ビットのデータは、量子化雑音Ｑ_２と
して取り扱うことができる。従って、ディジタル減算器
１１’の出力に量子化雑音Ｑ_２が加算される。図２にお
いて、入力信号をＸ（ｚ）、出力信号をＹ（ｚ）とする
と、この例のマルチビット−デルタシグマＡＤ変換器の
伝達関数は、次式で表される。Ｙ(ｚ)＝Ｘ(ｚ)＋(１−ｚ^−１)Ｑ_１＋(１−ｚ^−１)^２Ｑ_２ …(６) （６）式において、第２項は、ｎビット量子化器３で混
入する量子化雑音Ｑ _１の成分を表し、第３項は、ディジ
タル処理部１０で混入する量子化雑音Ｑ_２の成分を表
す。量子化雑音Ｑ_１は、ｎビット量子化器３の分解能を
上げることによって、小さくすることができる。量子化
雑音Ｑ_２は、量子化雑音Ｑ_１より１次だけ高い、２次の
微分特性を有しているため、信号帯域では充分に減衰す
る。

【００３２】この例のマルチビット−デルタシグマＡＤ
変換器は、図９に示された従来のマルチビット−デルタ
シグマＡＤ変換器のｎビットＤＡ変換器２０４を、１ビ
ットＤＡ変換器４に置き換え、ディジタル減算器１１と
遅延器１２とからなるディジタル処理部１０を付加する
だけで実現することができる。この例のマルチビット−
デルタシグマＡＤ変換器では、帰還信号に１ビットＤＡ
変換器４のアナログ信号を用いているので、非線型誤差
による信号歪みは生じない。図１に示されたアナログ加
算器１，アナログ積分器２，１ビットＤＡ変換器４は、
当業者にとって周知のスイッチドキャパシタ積分器等を
用いて構成することができる。また、ｎビット量子化器
３は、当業者にとって周知のコンパレータを複数個用い
て構成することができる。ディジタル減算器１１は、当
業者に周知のものであり、遅延器１２は、当業者にとっ
て周知のシフトレジスタを用いて構成することができ
る。

【００３３】図３は、この例のマルチビット−デルタシ
グマＡＤ変換器の動作をシミュレーションして得られ
た、ディジタル出力の周波数スペクトラムであって、オ
ーバサンプル比ＯＳＲ＝６４，５ビット量子化の場合を
示している。（６）式によって表されるように、ディジ
タル出力は、入力信号と、Ａで示す１次抑圧（２０ｄＢ
／ｄｅｃ）を受けた量子化雑音Ｑ_１と、Ｂで示す２次抑
圧（４０ｄＢ／ｄｅｃ）を受けた量子化雑音Ｑ_２との和
になっていることが示されている。

【００３４】図４は、図８に示された１ビット量子化を
行う従来のデルタシグマＡＤ変換器の帯域内周波数スペ
クトラムと、マルチビット量子化を行うこの例のマルチ
ビット−デルタシグマＡＤ変換器の帯域内周波数スペク
トラムとを示したものであって、図中、Ｃは１ビット量
子化の場合、Ｄはマルチビット量子化の場合を示し、同
じ信号振幅に対して、マルチビット量子化のとき、帯域
内雑音が少なくなっており、高精度化が図られているこ
とが明らかである。

【００３５】このように、この例のマルチビット−デル
タシグマＡＤ変換器によれば、オーバサンプル比やアナ
ログ積分器の次数を高くすることなく、高精度化及び広
帯域化することができるとともに、アナログ素子数が少
ない、マルチビット−デルタシグマＡＤ変換器を実現す
ることができる。

【００３６】◇第２実施例図５は、この発明の第２実施例であるマルチビット−デ
ルタシグマＡＤ変換器の構成を示すブロック図である。
この例のマルチビット−デルタシグマＡＤ変換器は、図
５に示すように、アナログ加算器１と、アナログ積分器
２と、ｎビット量子化器３と、１ビットＤＡ変換器（Ｄ
ＡＣ）４と、ディジタル処理部２０とから概略構成され
ている。また、ディジタル処理部２０は、ディジタル減
算器２１と、遅延器２２と、遅延器２３と、ディジタル
乗算器２４と、ディジタル加算器２５とからなってい
る。アナログ加算器１，アナログ積分器２，ｎビット量
子化器３，１ビットＤＡ変換器４の構成，動作は、図１
に示された第１実施例の場合と同様である。ディジタル
処理部２０において、ディジタル減算器２１は、ディジ
タル加算器２５の出力からディジタル乗算器２４の出力
を減算する。遅延器２２は、ディジタル減算器２１の最
上位ビットを除く下位ビットの出力を１サンプリング時
間遅延する。遅延器２３は、遅延器２２の出力を１サン
プリング時間遅延する。ディジタル乗算器２４は、遅延
器２２の出力に２を乗算する。ディジタル加算器２５
は、ｎビット量子化器３の出力と、遅延器２３の出力と
を加算する。

【００３７】次に、図５を参照して、この例のマルチビ
ット−デルタシグマＡＤ変換器の動作を説明する。アナ
ログ加算器１において、アナログ入力Ｘ（ｚ）と、ディ
ジタル減算器１１の出力の最上位ビットの信号を１ビッ
トＤＡ変換器４によってアナログ信号に変換した信号と
の差をとり、これをアナログ積分器２で積分し、アナロ
グ積分器２の積分出力信号を、ｎビット量子化器３でｎ
ビットで量子化してディジタル信号に変換したのち、デ
ィジタル処理部２０に入力する。ディジタル処理部２０
では、ｎビット量子化器３の出力と、２サンプリング時
間前にディジタル減算器２１から出力されたディジタル
信号の、最上位ビットを除く下位ビットをディジタル加
算器２５で加算した信号から、１サンプリング時間前に
ディジタル減算器２１から出力されたディジタル信号
の、最上位ビットを除く下位ビットをディジタル乗算器
２４で２倍した信号を、ディジタル減算器２１で減算し
て求めた出力における、最上位ビットの信号を、この例
のマルチビット−デルタシグマＡＤ変換器の出力Ｙ
（ｚ）とする。

【００３８】図５のマルチビット−デルタシグマＡＤ変
換器において、入力信号をＸ（ｚ）、出力信号をＹ
（ｚ）、ｎビット量子化器３で混入する量子化雑音をＱ
_１、ディジタル処理部２０で混入する量子化雑音をＱ_２
とすると、伝達関数は、次式のようになる。Ｙ(ｚ)＝Ｘ(ｚ)＋(１−ｚ^−１)Ｑ_１＋(１−ｚ^−１)^３Ｑ_２ …(７) （７）式から明らかなように、ディジタル出力は、入力
信号と１次抑圧されたＱ_１成分と、３次抑圧されたＱ_２
成分との和となる。従って、第１実施例の場合よりも、
信号帯域内の量子化雑音Ｑ_２が大きく抑圧される。

【００３９】このように、この例のマルチビット−デル
タシグマＡＤ変換器によれば、オーバサンプル比やアナ
ログ積分器の次数を高くすることなく、より帯域内雑音
を少なくすることができるので、高精度化及び広帯域化
が可能である。

【００４０】◇第３実施例図６は、この発明の第３実施例であるマルチビット−デ
ルタシグマＡＤ変換器の構成を示すブロック図である。
この例のマルチビット−デルタシグマＡＤ変換器は、図
６に示すように、アナログ加算器１と、アナログ積分器
２と、ｎビット量子化器３と、１ビットＤＡ変換器（Ｄ
ＡＣ）４と、アナログ加算器５と、アナログ積分器６
と、ディジタル処理部１０とから概略構成されている。
また、ディジタル処理部１０は、ディジタル減算器１１
と、遅延器１２とからなっている。アナログ加算器１，
アナログ積分器２，ｎビット量子化器３，１ビットＤＡ
変換器４，ディジタル処理部１０の構成，動作は、図１
に示された第１実施例の場合と同様である。アナログ加
算器５は、アナログ積分器２の出力と、１ビットＤＡ変
換器４の出力とを加算する。アナログ積分器６は、アナ
ログ加算器５の出力を積分する。

【００４１】次に、図６を参照して、この例のマルチビ
ット−デルタシグマＡＤ変換器の動作を説明する。アナ
ログ加算器１において、アナログ入力Ｘ（ｚ）と、ディ
ジタル減算器１１の出力の最上位ビットの信号を１ビッ
トＤＡ変換器４によってアナログ信号に変換した信号と
の差をとって、これをアナログ積分器２で積分し、アナ
ログ加算器５において、アナログ積分器２の積分出力
と、ディジタル減算器１１の出力の最上位ビットの信号
を１ビットＤＡ変換器４によってアナログ信号に変換し
た信号との差をとって、これをアナログ積分器６で積分
し、アナログ積分器６の積分出力信号を、ｎビット量子
化器３でｎビットで量子化してディジタル信号に変換し
たのち、ディジタル処理部１０に入力する。ディジタル
処理部１０では、ｎビット量子化器３の出力と、ディジ
タル減算器１１の出力における最上位ビットを除く下位
ビットの出力を遅延器１２で１サンプリング時間だけ遅
延した信号との差を、ディジタル減算器１１で求めた出
力における、最上位ビットの信号を、この例のマルチビ
ット−デルタシグマＡＤ変換器の出力Ｙ（ｚ）とする。

【００４２】この例は、第１実施例の構成において、ア
ナログ積分器２とアナログ積分器６とを用いて、ｎビッ
ト量子化器３で混入する量子化雑音Ｑ_１の２次抑圧を実
現している。そして、ディジタル処理部１０として、第
１実施例と同様のものを用いることによって、量子化雑
音Ｑ_２に対しては、アナログ積分器とディジタル処理部
とを合わせて、３次の抑圧を実現する。この場合の伝達
関数は、上述の各場合と同様に求めることによって、次
式で表されるようになる。Ｙ(ｚ)＝Ｘ(ｚ)＋(１−ｚ^−１)^２Ｑ_１＋(１−ｚ^−１)^３Ｑ_２ …(８) （８）式から明らかなように、信号帯域内の雑音主成分
である量子化雑音Ｑ_１は、２次抑圧を受けるので、第１
実施例及び第２実施例の場合よりも、さらに変換精度が
改善される。

【００４３】このように、この例のマルチビット−デル
タシグマＡＤ変換器によれば、オーバサンプル比やアナ
ログ積分器の次数を高くすることなく、さらに帯域内雑
音を少なくすることができるので、高精度化及び広帯域
化が可能である。

【００４４】次に、図７を参照して、この発明の一応用
例について説明する。図７は、３段のデルタシグマＡＤ
変換器に対して、周知のカスケード接続方式を適用して
構成した、この発明の一応用例である、マルチビット−
デルタシグマＡＤ変換器を示している。この例のマルチ
ビット−デルタシグマＡＤ変換器は、図７に示すよう
に、デルタシグマＡＤ変換器３０Ａと、デルタシグマＡ
Ｄ変換器３０Ｂと、マルチビット−デルタシグマＡＤ変
換器３０Ｃと、ディジタル微分器３１Ａと、ディジタル
微分器３１Ｂと、ディジタル微分器３１Ｃと、ディジタ
ル加算器３２Ａと、ディジタル加算器３２Ｂとから概略
構成されている。

【００４５】デルタシグマＡＤ変換器３０Ａ，３０Ｂ
は、図８に示された従来例のデルタシグマＡＤ変換器と
同様の構成を有し、それぞれ入力アナログ信号をＡＤ変
換して、１ビットのディジタル出力を発生する。マルチ
ビット−デルタシグマＡＤ変換器３０Ｃは、図１に示さ
れたこの発明の第１実施例のマルチビット−デルタシグ
マＡＤ変換器と同様の構成を有し、入力アナログ信号を
ＡＤ変換して、１ビットのディジタル出力を発生する。
ディジタル微分器３１Ａ，ディジタル微分器３１Ｂ，デ
ィジタル微分器３１Ｃは、それぞれ入力信号を微分して
出力を発生する。ディジタル加算器３２Ａ，ディジタル
加算器３２Ｂは、それぞれ２入力を加算して出力を発生
する。

【００４６】次に、図７に示されたマルチビット−デル
タシグマＡＤ変換器の動作を説明する。デルタシグマＡ
Ｄ変換器３０Ａでは、アナログ入力Ｘ（ｚ）に対して、
１ビット量子化によってデルタシグマＡＤ変換を行っ
て、１ビットのディジタル出力Ｙ（ｚ）Ａを生じる。デ
ルタシグマＡＤ変換器３０Ｂでは、アナログ積分器１０
２Ａの出力と１ビットＤＡ変換器１０４Ａの出力との差
からなる、デルタシグマＡＤ変換器３０ＡのＡＤ変換誤
差を入力として、１ビット量子化によってデルタシグマ
ＡＤ変換を行って、１ビットのディジタル出力Ｙ（ｚ）
Ｂを生じる。マルチビット−デルタシグマＡＤ変換器３
０Ｃでは、アナログ積分器１０２Ｂの出力と１ビットＤ
Ａ変換器３４Ｂの出力との差からなる、デルタシグマＡ
Ｄ変換器３０ＢのＡＤ変換誤差を入力として、ｎビット
量子化によってデルタシグマＡＤ変換を行って、１ビッ
トのディジタル出力Ｙ（ｚ）Ｃを生じる。ディジタル加
算器３２Ｂによって、デルタシグマＡＤ変換器３０Ｂと
マルチビット−デルタシグマＡＤ変換器３０Ｃの出力を
加算し、ディジタル加算器３２Ａによって、ディジタル
加算器３２Ｂの出力と、デルタシグマＡＤ変換器３０Ａ
の出力とを加算することによって、ディジタル出力Ｙ
（ｚ）を生じる。この際、デルタシグマＡＤ変換器３０
Ｂの出力では、アナログ積分器を２段、通過することに
よって、量子化雑音は、２次のノイズシェーピングを受
けており、マルチビット−デルタシグマＡＤ変換器３０
Ｃの出力では、アナログ積分器を３段、通過することに
よって、量子化雑音は、３次のノイズシェーピングを受
けているので、デルタシグマＡＤ変換器３０Ｂの出力に
ディジタル微分器３１Ａを挿入し、マルチビット−デル
タシグマＡＤ変換器３０Ｃの出力にディジタル微分器３
１Ｂ，ディジタル微分器３１Ｃを挿入することによっ
て、加算結果におけるノイズシェーピングの次数が一致
するようにして、ノイズシェーピングを強化することに
よって、よりＳＮ比を改善している。

【００４７】以上、この発明の実施例を図面により詳述
してきたが、具体的な構成はこの実施例に限られたもの
ではなく、この発明の要旨を逸脱しない範囲の設計の変
更等があってもこの発明に含まれる。例えば、各実施例
のディジタル処理部において、ディジタル減算器出力に
おける最上位ビットを除く下位ビットを遅延させるため
に遅延器を用いたが、これに限るものではなく、ディジ
タル減算器内に記憶部を設けて、１サンプリング周期又
は２サンプリング周期前の出力値を記憶しておいてこれ
を出力することによって、遅延器なしに、１サンプリン
グ周期又は２サンプリング周期前の出力値を発生できる
ようにしてもよい。また、第３実施例の場合に、第２実
施例と同様に、第２のアナログ加算器５と、第２のアナ
ログ積分器６とを備える構成にしてもよい。また、各遅
延器出力に、任意の倍率を乗算するディジタル乗算器を
挿入することによって、その出力を任意の定数倍しても
よい。

【００４８】

【発明の効果】以上説明したように、この発明のマルチ
ビット−デルタシグマＡＤ変換器によれば、マルチビッ
ト量子化器を用いることによって、信号帯域内の量子化
雑音を小さくすることができ、低オーバサンプル比で、
高い変換精度を実現することができる。また、マルチビ
ット量子化によって発生する多ビット出力における、最
上位ビットを除く下位ビットを微分して、マルチビット
量子化時の雑音の次数より高い次数になるようにするデ
ィジタル処理部を設けたので、ディジタル処理部内で混
入する量子化雑音は、マルチビット量子化器で混入する
量子化雑音より高い次数で抑圧され、従って、信号帯域
内の量子化雑音を小さくして、低オーバサンプル比で、
高い変換精度を実現することができる。また、入力に対
する帰還を、本質的に非線型誤差のない１ビットＤＡ変
換器を用いて行うので、プロセス変動による影響を受け
ず、これに基づく精度劣化を生じない。また線型性を補
償する回路も不要である。また、帰還部に用いられるＤ
Ａ変換器は１ビットなので、多くのアナログ素子を必要
とせず、回路面積も小さくて済む。さらに、この発明の
マルチビット−デルタシグマＡＤ変換器のディジタル出
力は１ビットなので、後段のデシメーションフィルタの
回路規模も小さくて済む利点がある。

【図面の簡単な説明】

【図１】この発明の第１実施例であるマルチビット−デ
ルタシグマＡＤ変換器の構成を示すブロック図である。

【図２】本実施例のマルチビット−デルタシグマＡＤ変
換器の各ブロックをｚ変換関数に置き換えたシグナルフ
ロー図である。

【図３】本実施例におけるディジタル出力の周波数スペ
クトラムを示す図である。

【図４】本実施例における信号帯域内スペクトラムと従
来の１ビット量子化デルタシグマＡＤ変換器の信号帯域
内スペクトラムとを示す図である。

【図５】この発明の第２実施例であるマルチビット−デ
ルタシグマＡＤ変換器の構成を示すブロック図である。

【図６】この発明の第３実施例であるマルチビット−デ
ルタシグマＡＤ変換器の構成を示すブロック図である。

【図７】この発明の一応用例を示す図である。

【図８】従来のデルタシグマＡＤ変換器の一構成例を示
す図である。

【図９】従来のマルチビット−デルタシグマＡＤ変換器
の一構成例を示す図である。

【図１０】マルチビット量子化による量子化雑音の低減
を説明するための図である。

【図１１】従来のマルチビット−デルタシグマＡＤ変換
器の他の構成例を示す図である。

【符号の説明】

１アナログ加算器（アナログ加算手段）２アナログ積分器（アナログ積分手段）３ｎビット量子化器（マルチビット量子化手段）４１ビットＤＡ変換器（ＤＡＣ）（１ビットＤＡ
変換手段）５アナログ加算器（第２のアナログ加算手段）６アナログ積分器（第２のアナログ積分手段）１０ディジタル処理部（ディジタル処理手段）１１ディジタル減算器（ディジタル減算手段）１２遅延器（遅延手段）２０ディジタル処理部（ディジタル処理手段）２１ディジタル減算器（ディジタル減算手段）２２遅延器（第１の遅延手段）２３遅延器（第２の遅延手段）２４ディジタル乗算器（ディジタル乗算手段）２５ディジタル加算器（ディジタル加算手段）

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H03M 3/04 H03M 1/12

Claims

(57)【特許請求の範囲】

【請求項１】アナログ入力信号とアナログ帰還信号と
の差の信号を出力するアナログ加算手段と、該アナログ加算手段の出力信号を積分するアナログ積分
手段と、該アナログ積分手段の出力信号を多ビットで量子化して
出力するマルチビット量子化手段と、以前のサンプリング時に得られた、複数ビットからなる
ディジタル減算結果から最上位ビットを除いたディジタ
ル減算結果を取り出し、前記マルチビット量子化手段か
らの出力と、前記最上位ビットが除かれた前記ディジタ
ル減算結果との差を求めることで、今回のサンプリング
時のディジタル減算結果を得るディジタル減算手段を有
し、該ディジタル減算手段で得られた、今回のサンプリ
ング時のディジタル減算結果から最上位ビットのみを出
力するディジタル処理手段と、前記ディジタル処理手段からの出力信号をアナログ信号
に変換して前記アナログ帰還信号として出力する１ビッ
トＤＡ変換手段とを備えてなることを特徴とするマルチ
ビット−デルタシグマＡＤ変換器。
【請求項２】前記ディジタル処理手段では、前記ディ
ジタル減算手段が、前記マルチビット量子化手段からの
出力信号と、１サンプリング周期前である前回のサンプ
リング時のディジタル演算結果の中から最上位ビットを
除く下位ビットとの差を求めることで、今回のサンプリ
ング時のディジタル減算結果が得られ、該ディジタル減
算手段で得られた、今回のサンプリング時のディジタル
減算結果の中から最上位ビットのみを出力する構成にな
されていることを特徴とする請求項１記載のマルチビッ
ト−デルタシグマＡＤ変換器。
【請求項３】前記１サンプリング周期前の最上位ビッ
トを除く下位ビットの信号が、任意の定数倍とされてい
ることを特徴とする請求項２記載のマルチビット−デル
タシグマＡＤ変換器。
【請求項４】前記ディジタル処理手段が、前記ディジ
タル減算手段と、遅延手段とを有し、該遅延手段では、
前記ディジタル減算手段で得られたディジタル演算結果
の中から最上位ビットを除く下位ビットが１サンプリン
グ時間遅延し、前記ディジタル減算手段にて前記マルチ
ビット量子化手段の出力信号と前記遅延手段からの出力
との差が求められることで、今回のサンプリング時のデ
ィジタル減算結果が得られ、該ディジタル減算手段で得
られた、今回のサンプリング時のディジタル減算結果か
ら最上位ビットのみを出力する構成になされていること
を特徴とする請求項１記載のマルチビット−デルタシグ
マＡＤ変換器。
【請求項５】前記遅延手段に対して、その出力信号を
任意の定数倍とするディジタル乗算手段を備えたことを
特徴とする請求項４記載のマルチビット−デルタシグマ
ＡＤ変換器。
【請求項６】前記ディジタル処理手段が、前記ディジ
タル減算手段と、ディジタル加算手段とを有し、該ディ
ジタル加算手段において前記マルチビット量子化手段の
出力信号と前記ディジタル減算手段の２サンプリング周
期前の出力における最上位ビットを除く下位ビットとの
和をとり、前記ディジタル減算手段において、前記ディ
ジタル加算手段の出力信号と前記ディジタル減算手段の
１サンプリング周期前の出力における最上位ビットを除
く下位ビットとの差をとって、該ディジタル減算手段の
出力信号の最上位ビットを出力する処理を行うように構
成されていることを特徴とする請求項１記載のマルチビ
ット−デルタシグマＡＤ変換器。
【請求項７】前記１サンプリング周期前の最上位ビッ
トを除く下位ビットの信号及び／又は前記２サンプリン
グ周期前の最上位ビットを除く下位ビットの信号が、任
意の定数倍とされていることを特徴とする請求項６記載
のマルチビット−デルタシグマＡＤ変換器。
【請求項８】前記ディジタル処理手段が、前記ディジ
タル減算手段と、第１の遅延手段と、第２の遅延手段
と、ディジタル加算手段とを有し、該第１の遅延手段と
第２の遅延手段とにおいて前記ディジタル減算手段の出
力信号における最上位ビットを除く下位ビットを順次１
サンプリング時間ずつ遅延し、前記ディジタル加算手段
において前記マルチビット量子化手段の出力信号と前記
第２の遅延手段の出力との和をとり、前記ディジタル減
算手段において前記ディジタル加算手段の出力と前記第
１の遅延手段の出力との差をとって、該ディジタル減算
手段の出力信号における最上位ビットを出力する構成に
なされていることを特徴とする請求項１記載のマルチビ
ット−デルタシグマＡＤ変換器。
【請求項９】前記第１の遅延手段及び／又は第２の遅
延手段に対して、それぞれの出力信号を任意の定数倍す
る第１のディジタル乗算器及び／又は第２のディジタル
乗算器を備えたことを特徴とする請求項８記載のマルチ
ビット−デルタシグマＡＤ変換器。
【請求項１０】前記マルチビット−デルタシグマＡＤ
変換器において、kは２以上の整数、ｍは２以上ｋ以下
の整数とし，ｋ個のアナログ加算手段と，k個のアナロ
グ積分手段を有し、ｍ番目アナログ加算手段は、（ｍ−
1）番目のアナログ積分手段の出力信号と，前記アナロ
グ帰還信号との差をとり，ｍ番目のアナログ積分手段
は、該ｍ番目のアナログ加算手段の出力信号を積分し、
ｋ番目のアナログ積分手段の出力信号を前記マルチビッ
ト量子化手段の入力するように構成されていることを特
徴とする請求項１乃至９のいずれか１に記載のマルチビ
ット−デルタシグマＡＤ変換器。