JP2704060B2 - 過サンプリング変換器 - Google Patents

過サンプリング変換器

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JP2704060B2
JP2704060B2 JP3112242A JP11224291A JP2704060B2 JP 2704060 B2 JP2704060 B2 JP 2704060B2 JP 3112242 A JP3112242 A JP 3112242A JP 11224291 A JP11224291 A JP 11224291A JP 2704060 B2 JP2704060 B2 JP 2704060B2
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M3/00—Conversion of analogue values to or from differential modulation
    • H03M3/30—Delta-sigma modulation
    • H03M3/39—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators
    • H03M3/412—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the number of quantisers and their type and resolution
    • H03M3/414—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the number of quantisers and their type and resolution having multiple quantisers arranged in cascaded loops, each of the second and further loops processing the quantisation error of the loop preceding it, i.e. multiple stage noise shaping [MASH] type
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M3/00—Conversion of analogue values to or from differential modulation
    • H03M3/02—Delta modulation, i.e. one-bit differential modulation

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はアナログ−デジタル変換
器（ＡＤＣ）に関するものであり、更に詳しくいえば複
数の帰還ループを有する複数次のシグマ−デルタ変調器
を用いる種類の過サンプリング型アナログ−デジタル変
換器に関するものである。
【０００２】
【従来の技術】シグマ−デルタ変調器（時にはデルタ−
シグマ変調器と呼ばれる）は時にはアナログ−デジタル
変換器のために用いられてきた。読者は下記の技術文書
を参照されたい。
【０００３】１） 「ア・リミット・オブ・サイクル・
オッシレータース・ツー・オブテイン・ローバスト・ア
ナログ・ツー・デジタル・コンバータース（ALimit of
CycleOscillators to Obtain Robust Analog to Digita
l Converters）」、ジェー・シー・Candy （J.C.Cand
y）他 、IEEE トランザクションズ・オン・コミュニケ
ーションズ（IEEE TRANSACTIONS ON COMMUNICATION
S）、Vol.COM-22、No.3、２９３〜３０５ページ、１９
７４年３月。２） 「ユージング・トライアンギュラリ
イ・ウェイテッド・インターポレーション・ツー・ゲッ
ト・１３ビット・ピーシーエム・フロム・ア・シグマ−
デルタ・モジュレータ（Using Triangularly Weighted
Interpolation to Get 13-BitPCM from a Sigma-Delta
Modulator）」、ジェー・シー・キャンディ他、IEEEト
ランザクションズ・オン・コミュニケーションズ、Vol.
COM-24、No.11、１２８６〜１２７５ページ、１９７６
年１１月。３） 「ア・ユース・オブ・ダブル・インテ
グレーション・イン・シグマ・デルタ・モジュレーショ
ン（A Use of Double Integration in Sigma Delta Mod
ulation）」、ジェー・シー・キャンディ、IEEE トラン
ザクションズ・オン・コミュニケーションズ、Vol. COM
-33、No.3、２４９〜２５８ページ、１９８５年３月。
【０００４】過サンプルされる変換器設計の分野におけ
る専門家により、与えられた過サンプリング比Ｒに対し
てより高い分解能を得るように、複数次のシグマ−デル
タ変調器を開発するために大きな努力が払われてきた。
この明細書に関する限りは、シグマ−デルタ変調器段の
次数は、それの出力信号と入力信号（量子化ノイズを含
む）の間の誤差が、その誤差を決定するために用いられ
る全体の帰還ループにおける時間積分の回数に対応す
る。シグマ−デルタ変調器段はそれの出力信号を積分さ
れた誤差の量子化器（またはアナログ−デジタル変換
器）から供給する。その信号は、段内に量子化器ととも
に含まれているデジタル−アナログ変換器によってアナ
ログ信号へ変換される。デジタル−アナログ変換器から
の信号はシグマ−デルタ変調器段へのアナログ入力信号
と比較されて、全体の帰還ループを閉じるために時間に
関して積分される誤差信号と比較される。第２次シグマ
−デルタ変調器段においては、全体の帰還ループ内に別
の帰還ループがある。この別のループにおいては、アナ
ログ形へ変換された出力信号は、ひとたび積分された段
の出力信号と入力信号の間の誤差と比較され、それによ
り別の誤差信号を発生する。その別の誤差信号は更に積
分されて量子化器のための入力信号を発生する。縦続接
続されたシグマ−デルタ変調器およびその後に縦続接続
されたデシメーティングフィルタとを含むシグマ−デル
タ変換器の次数は、そこに含まれている縦続接続された
シグマ−デルタ変調器段の次数の和である。
【０００５】他方、複数段シグマ−デルタ変換器内のシ
グマ−デルタ変調器段の序数は、変換器への入力信号が
そのシグマ−デルタ変調器段の出力接続部に達するため
に、その入力信号が通らねばならないシグマ−デルタ変
調器段の数により直接決定される。
【０００６】ほとんどのサンプルされるデータシグマ−
デルタ変換器は、離散時間での単なる微分であるシステ
ム関数Ｎ（ｚ）＝（１−ｚ −１ ） Ｌ で量子化ノイズスペ
クトラムをろ波する。ここに、Ｌはシグマ−デルタ変調
器の次数を指す。通常は、シグマ−デルタ変換器は量子
化ノイズの「正弦波」整形と呼ばれるものを供給する。
ここに、Ｎ（ｚ）によるコンボリューションによる整形
の前の量子化ノイズは白色である、すなわち、広帯域の
平坦な応答を示す、と仮定している。こうすることによ
り、出力ノイズスペクトラムを ＳＮ（ωＴ）＝ＫＱＮ［２ｓｉｎ（ωＴ／２）］２Ｌ により近似できる。ここに、ＫＱＮは整形されていない
量子化ノイズの電力スペクトラム密度（ＰＳＤ）であ
る。シグマ−デルタ変調器に続くデシメーションろ波の
応答を伴う最後のノイズは、ＳＮ（ωＴ） をベースバ
ンド、すなわち、ω＝０からω＝π／Ｒ、にわたって積
分することにより決定される。このノイズレベルを用い
ると、通常の正弦波ノイズ整形によりシグマ−デルタ変
換器の理論的に達成できる分解能Ｂを、次式のようにビ
ットに関して表現できる。
【０００７】 Ｂ＝（Ｌ＋0.5）log2Ｒ−log2［πL（２Ｌ＋１）-0.5］＋（Ｐ−１） このようにして表現された分解能は、変調器次数Ｌの各
整数増分に対して、過サンプリングのオクターブ当たり
１ビットだけ増大する。
【０００８】得られるビット分解能の数Ｂは、シグマ−
デルタ変調器において用いられる量子化器ビットの数Ｐ
に直線的に関連づけられる。そうすると、過サンプリン
グ変換器において全体の分解能を高くするためには、シ
グマ−デルタ変調器に多ビット量子化を用いることがで
きることが望ましい。しかし、量子化器におけるデジタ
ル−アナログ変換器（ＡＤＣ）の確度は、デシメーショ
ン後の過サンプルされるＡＤＣの性能のレベルと一致せ
ねばならない。さもないと分解能は理論的に達成できる
分解能より低い値に限定される。ＤＡＣにおける非直線
性の問題を避けるために、一般的なやり方は、シグマ−
デルタ変調器において１ビット量子化器の後で１ビット
ＤＡＣまたはＡＤＣを用いることである。そのような構
成においては、ＤＡＣ出力の２つのレベルにおける誤差
は利得誤差とオフセット誤差の少なくとも一方を導入す
ることがある。しかし、直線が変わらずにちょうど２点
を通るから、変換器の直線性は決して悪化しない。
【０００９】４ビット量子化器をシグマ−デルタ変調器
に導入することを求めるものとすると、量子化器の後に
用いられるＤＡＣは、直線からの指定された逸脱以上の
ものを示すいかなる点もなしに、その直線が通ることが
できる出力信号レベルの１６個の点を発生するために
は、量子化器からの４ビットデジタル数のそれぞれ１つ
に応答せねばならない。その指定された逸脱は、完全な
変換器の最終的なデジタル出力信号において分解可能な
最小増分（または減分）を生じさせる、４ビット量子化
出力信号レベル中の増分（または減分）の半分より全く
小さい。そうでなければ、当業者が知っているように、
シグマ−デルタ変調器へのアナログ入力信号の範囲のあ
る部分においては希望の変換器分解能を利用できない
（すなわち、前記ある部分というのは、最も適合する直
線から最も離れている部分である。）そのような確度を
ＤＡＣから得ることは、調整を行っても、困難であっ
て、そのために、通常のモノリシック集積回路構造で４
ビット量子化器を実現するためには費用がかかる。それ
から、４ビット量子化器は１ビット量子化器よりも、モ
ノリシック集積回路チップの占有面積がかなり広い。
【００１０】複数次シグマ−デルタ変調器においては、
４ビット量子化器を複数個用いることによりそれらの欠
点は顕著になる。
【００１１】この観察により、他のシグマ−デルタ変調
器段における各量子化器の分解能より高い多ビット分解
能を有する量子化器を含むシグマ−デルタ変調器段ただ
１つまたはたかだか数個まれるだけであるようにした、
複数次のシグマ−デルタ変調器を用いて、正弦波ノイズ
整形を行う、過サンプリング変換器について考えること
になった。これにより、多ビット分解能を有する量子化
器の使用により付随した諸問題の倍加が避けられる。
【００１２】
【発明が解決しようとする課題】本発明の目的は、分解
能が数ビットで、かつ増分および全体的に良い変換直線
性を有する過サンプリング変換器を得ることである。
【００１３】
【課題を解決するための手段】本発明は、複数段を有す
る複数次のシグマ−デルタ変調器を用いる種類のある過
サンプリング変換器において具体化される。複数次シグ
マ−デルタ変調器のデシメーションフィルタへの出力信
号は、抑制される量子化ノイズを含んでいる。それら量
子化ノイズを抑制する段において非直線性の問題を避け
るために、１ビット量子化を用いる。デシメーティング
フィルタへの変換器の出力信号中に十分な量の量子化ノ
イズが現れるシグマ−デルタ変換器の他の各段は過サン
プリング変換器の全体の分解能を高くするために多ビッ
ト分解能を有する量子化を用いる。
【００１４】
【実施例】図１に示す過サンプリング変換器は、 IEEE
ジャーナル・オブ・ソリッド・ステート・サーキッツ
（IEEE JOURNAL OF SOLID STATE CIRCUITS）、 Vol.SC-
22、No.6、pp 921-929 、１９８７年１２月、所載のワ
イ・マツヤ（Y.Matsuya） 他による「ア・１６ビット・
オーバーサンプリング・Ａ−Ｄコンバージョン・テクノ
ロジー・ユージング・トリプル・インテグレーション・
ノイズ・シェイピング（Ａ １６−bit oversampling A
-D conversion technology using triple integration
noise shaping）」 と題する論文に記載されているもの
に類似する回路構成を有する。図１の過サンプリングア
ナログ−デジタル変調器の複数次シグマ−デルタ変調器
部分は、サンプルされたデータ入力電圧ｘ（ｎＴ）に対
するサンプルされたデータデジタル応答ｙ（ｎＴ）を発
生する。この応答はデシメーションフィルタ５０へ供給
される。このデシメーションフィルタは最終的なアナロ
グ−デジタル変換器結果を供給する。図１の複数次のシ
グマ−デルタ変調器部分は第１段の１次シグマ−デルタ
変調器段１０と、第２段の１次シグマ−デルタ変調器段
２０と、第３段の１次シグマ−デルタ変調器部分３０と
を含む。
【００１５】１次シグマ−デルタ変調器段１０はアナロ
グ減算器１１を含む。このアナログ減算器へアナログサ
ンプルされたデータ入力電圧ｘ（ｎＴ）が被減数入力信
号として供給される。減算器１１へは第１のアナログ帰
還信号電圧が減数人力信号として供給される。減算器１
１からの結果差出力信号は最初の誤差信号であり、この
誤差信号は第１の積分器１２において時間積分されて、
第１の積分器出力電圧１１となる。図１において、この
第１の積分器１２はアナログ加算器１３と１サイクル遅
延素子１４を含む。積分器１２の出力電圧１１はアナロ
グ−デジタル変換器（ＡＤＣ）１５においてデジタル化
されて、第１のシグマ−デルタ変調器段１０のデジタル
出力電圧Ｖ１となる。この出力電圧Ｖ１は、単位クロッ
クの遅延を受けた、サンプルされたデータアナログ入力
信号ｘ（ｎＴ）に対応する。デジタル−アナログ変換器
（ＤＡＣ）１６はＡＤＣ１５の出力電圧Ｖ１をアナログ
形式へ変換して第１のアナログ帰還信号電圧を発生す
る。この帰還電圧信号電圧は、第１の帰還ループを完結
するために、減数入力信号として減算器１１へ供給され
る。ＤＡＣ１６からの第１のアナログ帰還信号電圧も、
別のアナログ減算器１７へ減数入力信号として供給され
る。減算器１７は第１の積分器出力電圧１１をそれの被
減数入力電圧として受ける。減算器１７は差出力を生
じ、その差出力は第１のシグマ−デルタ変調器段１０の
量子化ノイズの負のものに対応し、第２のシグマ−デル
タ変調器段２０のための入力信号電圧として用いられ
る。
【００１６】第２のシグマ−デルタ変調器段２０は、第
１のシグマ−デルタ変調器段１０の量子化ノイズの負の
ものを被減少入力信号として受けるアナログ減算器２１
を含む。減算器２１へは、第２のシグマ−デルタ変調器
段２０のアナログ帰還信号電圧が、減数入力信号として
供給される。減算器２１からの結果の出力信号は第２の
誤差信号である。この誤差信号は第２の積分器２２で時
間積分されて、第２の積分器出力電圧１２となる。図１
において、この第２の積分器２２はアナログ加算器２３
と１サイクル遅延素子２４を有する。積分器２２の出力
電圧１２はアナログ−デジタル変換器２５によりデジタ
ル化されて、第２のシグマ−デルタ変調器段２０のデジ
タル出力電圧Ｖ２になる。この出力電圧Ｖ ２ は、第１の
シグマ−デルタ変調器段１０の量子化ノイズの負のもの
が１クロック遅延されたものに対応する。デジタル−ア
ナログ変換器２６がＡＤＣ２５の出力電圧をアナログ形
式へ変換して第２のアナログ帰還信号電圧を発生する。
この信号電圧は減算器２１へ減算入力信号として供給さ
れて第２の帰還ループを完結する。第２のアナログ帰還
信号電圧は別のアナログ減算器２７へも減数入力信号と
して供給される。減算器２７は、それの被減数入力電圧
として第２の積分器２２の出力電圧Ｉ２を受け、第２の
シグマ−デルタ変調器段２０の量子化ノイズの負のもの
に対応する差信号を発生する。その差信号は第３のシグ
マ−デルタ変調器段３０への入力信号電圧として用いら
れる。
【００１７】第３のシグマ−デルタ変調器段３０は、被
減数入力信号として、第２のシグマ−デルタ変調器段２
０の量子化ノイズの負のものを受ける。減算器３１は、
第３のシグマ−デルタ変調器３０のアナログ帰還信号電
圧が減算入力信号として供給される。減算器３１からの
結果としての差出力信号が第３の誤差信号である。その
誤差信号は第３の積分器３２で時間積分されて、第３の
積分器出力電圧Ｉ3 となる。図１において、この第３の
積分器３２はアナログ加算器３３と１サイクル遅延素子
３４を有する。積分器３２の出力電圧Ｉ3はアナログ−
デジタル変換器３５でデジタル化されて、第３のシグマ
−デルタ変調器段３０のためのデジタル出力電圧Ｖ3 と
なる。この出力電圧Ｖ3 は、第２のシグマ−デルタ変調
器段２０の量子化ノイズの負のものが、２クロックサイ
クル遅延させられたものに対応する。デジタル−アナロ
グ変換器３６がＡＤＣ３５の出力電圧Ｖ3 をアナログ形
式へ変換して、減算器３１へ減数として供給し、第３の
帰還ループを完結する。
【００１８】第２のシグマ−デルタ変調器段２０のＶ2
出力電圧サンプルと、第３のシグマ−デルタ変調器段３
０のＶ3 出力電圧サンプルが、それぞれ１回および２回
デジタル微分されてから、適当なオフセット遅延をおい
て、第１のシグマ−デルタ変調器段１０のＶ1 出力電圧
サンプルに加え合わされ、デシメーションフィルタ５０
へ入力信号を供給する。このデシメーションフィルタは
最終的なアナログ−デジタル変換結果を供給する。時間
領域における単位時間期間Ｔによる、結果としてのサン
プルされたデータデジタル応答は であり、対応する周波数領域におけるサンプルされたデ
ータのデジタル応答は、 Ｙ（ｚ）＝ｚ-3Ｘ（ｚ）＋（１−ｚ-1）3Ｅ3（ｚ） である。ここにｅ3 は、第３のシグマ−デルタ変調器段
３０の時間領域における量子化ノイズ誤差、ｚは離散時
間周波数変数、Ｅ3 は周波数領域における第３のシグマ
−デルタ変調器段３０の量子化ノイズ誤差である。第２
のシグマ−デルタ変調器段２０を用いることによる第１
のシグマ−デルタ変調器段１０の量子化ノイズの打ち消
しと、第３のシグマ−デルタ変調器段３０を用いること
による第２のシグマ−デルタ変調器段２０の量子化ノイ
ズの打ち消しとから、第３次のノイズ整形が生ずる。部
品の特性の整合誤差と、積分器１２、２２、３２の開ル
ープ利得に対する制限とによって、実際の場合にそれら
の打ち消しを完全に行うことが阻止される。もちろん、
Ｙ（ｚ）出力電圧サンプルへ１次と２次の整形されたノ
イズの洩れが信号対ノイズ比を低下させる。
【００１９】図１に特に示すように、第１のシグマ−デ
ルタ変調器段１０のＶ1 出力電圧サンプルが、縦続接続
されている１サンプルデジタル遅延素子４０と４１によ
り２サンプル時間だけ遅延させられ、第２のシグマ−デ
ルタ変調器段２０のＶ2 出力電圧サンプルが１サンプル
デジタル遅延素子４２において１サンプル時間だけ遅延
させられる。１サンプルデジタル遅延素子４０はＶ1 を
遅延させて、第２のシグマ−デルタ変調器段２０の積分
器内の１サンプルアナログ遅延素子２４により導入され
るＶ2 の遅延を補償する。サンプルデジタル遅延素子４
１と４２はＶ1 とＶ2を遅延させて、第３のシグマ−デ
ルタ変調器段３０の積分器内の１サンプルアナログ遅延
素子３４により導入されるＶ3 の遅延を補償する。第２
のシグマ−デルタ変調器段２０の遅延されたＶ2 出力電
圧サンプルが、デジタル減算器４３と１サンプルデジタ
ル遅延素子４４を有する微分器によって時間微分され
る。第３のシグマ−デルタ変調器段３０のＶ3 主力電圧
サンプルが、デジタル減算器４５と１サンプルデジタル
遅延素子４６を含む微分器により、最初の時間微分をさ
れる。Ｖ3 出力電圧サンプルの２回目の時間微分であ
る、減算器４５の差出力信号の最初の時間微分が、デジ
タル減算器４７と１サンプルデジタル遅延素子４８を含
む微分器により行われる。２回遅延させられたＶ1 出力
電圧サンプルと、微分されて、遅延させられたＶ2 出力
電圧サンプルと、２回微分されたＶ3 出力電圧サンプル
とはデジタル加算器４９において組み合わされる。デジ
タル加算器４９においては、１サンプルデジタル遅延素
子４０と４１を介して供給される第１のシグマ−デルタ
変調器段１０の量子化ノイズが、第２のシグマ−デルタ
変調器段２０によりデジタル化され、その後にデジタル
遅延素子４４とデジタル減算器４３を含む微分器により
微分された第１のシグマ−デルタ変調器段の量子化ノイ
ズの負のものにより打ち消される、さらに１サンプルデ
ジタル遅延素子４２で遅延させられてからデジタル減算
器４３とデジタル遅延素子４４を含む微分器によって微
分された第２のシグマ−デルタ変調器段２０の量子化ノ
イズが、第３のシグマ−デルタ変調器段３０によりデジ
タル化され、その後に１サンプルデジタル遅延素子４６
と４８により２回微分された第２のシグマ−デルタ変調
器段２０の量子化ノイズの負のものにより打ち消され
る。この操作により、３サンプル時間遅延させられて、
２回微分された、第３のシグマ−デルタ変調器段３０か
らの量子化ノイズであるＸ（ｔ）だけが、図１のアナロ
グ−デジタル変換器のデシメーションフィルタ５０へデ
ジタル加算器４９により供給される出力信号の成分とし
て残る。
【００２０】たとえば、アナログ積分器１２、２２、３
２は、ニューヨークのジョン・ワイリー・アンド・サン
ズ（John Wiley & Sons） により１９８６年に出版され
た、アール・グレゴリアン（R.Gregorian）およびジー
・シー・テーム著「アナログ・モス・インテグレーテッ
ド・サーキッツ・フォー・シグナル・プロセッシング
（Analog MOS Integrated Circuits for Signal Proces
sing）」の２７０〜２８０ページに記載されているよう
に、コンデンサ切り換え積分器として実現できる。デジ
タル信号のための１サンプルデジタル遅延素子は、デジ
タル信号の各ビットを、たとえばデータ形すなわち
「Ｄ」形フリップフロップへデジタル信号の各ビットを
加えることにより、提供できる。
【００２１】本発明に従って、アナログ−デジタル変換
器１５と２５は１ビット分解能を持つことができ、また
デジタル−アナログ変換器１６と２６は１ビットＤＡＣ
としても図１の過サンプリング変換器の分解能に大きな
悪影響を及ぼすことはない。その理由は、第１のシグマ
−デルタ変調器段１０の量子化ノイズと、第２のシグマ
−デルタ変調器段２０の量子化ノイズとが、デシメーシ
ョンフィルタ５０へ供給される信号中に大きな量が現れ
ないからである。ＤＡＣ１６または２６のＤＡＣ出力の
２つのレベル中の誤差が、利得誤差とオフセット誤差の
少なくとも１つを生じさせることがある。しかし、直線
がちょうど２つの点を常に通るから、それらの誤差は変
換器の直線を損なうことはない。また本発明に従って、
アナログ−デジタル変換器３５はＰビットの分解能を有
する。ここに、Ｐは４というような、少なくとも２の整
数である。したがってＤＡＣ３６はＰビットＤＡＣであ
る。理想的にはＹ（ｚ）には（１−ｚ-1）3Ｅ3（ｚ）の
量子化ノイズだけを有するから、第３のシグマ−デルタ
変調器段３０のアナログ−デジタル変換器３５とデジタ
ル−アナログ変換器３６のビット分解能は、図１の過サ
ンプリング変換器の分解能の主な決定要素である。
【００２２】図１に示す変換器のある変更例は、電子回
路設計技術における専門家には明らかであろう。デジタ
ル減算器４３はそれの動作に１サイクルの遅延を示す種
類のものとすることができ、１サンプルデジタル遅延素
子を、別々の素子として現す代わりに、減算器４３に包
含できる。あるいは、デジタル加算器４９は２入力デジ
タル加算器を縦続接続したものを備えることができる。
第１の加算器は、遅延素子４０により１サンプル時間だ
け遅延させられたＶ1 出力電圧サンプルをＶ2 出力電圧
サンプルに加え合わせて、１サイクル時間後にその和を
供給して、１サンプルデジタル遅延素子４１と４２を、
別々の素子として現す代わりに、加算器４９内に包含さ
せることができる。
【００２３】アナログ減算器１７と２７のいずれか、ま
たは両方の被減少接続と減数接続の反転に合うように、
デジタル加算器４９における加算の符号を変えることが
できる。アナログ減算器１７と２７はコンデンサ切り換
え法により一般に実現されるから、コンデンサを切り換
える方法を変更することにより被減数接続と減数接続が
反転させられる。アナログ減算器２１と３１のいずれ
か、またはおのおのを、それの入力信号の負和を供給す
るそれぞれの回路で置き換え、アナログ減算器１７と２
７または加算器４９において適当に変更する。Ｖ1 出力
電圧サンプルと、１回微分されたＶ2 出力電圧サンプル
と、２回微分されたＶ3 出力電圧サンプルとの直線的な
組み合わせは、各種の加算樹／減算樹または加算はしご
／減算はしご、あるいはそれらの組み合わせで行うこと
ができる。
【００２４】図１４に示すように、二重時間微分は、最
初は減算器４５と遅延素子４６を用いて、次に減算器４
７と遅延素子４８を用いて連続的に微分することにより
行う必要はない。それよりも、現在のサンプルＶ3 と以
前の２つのサンプルｚ-1Ｖ3 およびＺ-2Ｖ3 を得るため
に１サンプルデジタル遅延素子５５と５６を含むタップ
つき遅延線構造を用い、Ｖ3＋ｚ-2 Ｖ3 を得るためにデ
ジタル加算器５７においてＶ3 と ｚ-2 Ｖ3 を加え合わ
せ、２ｚ-1Ｖ3 を得るためにビット場所移動器５８にお
いてｚ-1Ｖ3 に２を乗じ、Ｖ3−２ｚ-1Ｖ3＋ｚ-2Ｖ3 を
得るためにデジタル減算器５９において Ｖ3＋ｚ-2Ｖ3
から２ｚ-1Ｖ3 を差し引くことによって、二重時間微分
を行うことができる。上の式 Ｖ3−２ｚ-1Ｖ3＋ｚ-2Ｖ3
は （１−ｚ-1）2Ｖ3 に等しく 、連続微分により行わ
れる二重時間微分に対するものと同じ伝達関数である。
【００２５】図２の過サンプリングアナログ−デジタル
変換器の回路トポロジーは、１９８８年６月に開かれた
１９８８年カスタム集積回路会議（1988 CUSTOM INTEGR
ATEDCIRCUITS CONFERENCE）議事録２１．２．１〜４ペ
ージ所載のエム・レベッシニ（M. Rebeschini）他の
「ア・１６ビット・１６０KHz ＣＭＯＳ Ａ／Ｄ コン
バータ・ユージング・シグマ−デルタ・モジュレーショ
ン（A16-bit 160KHz CMOSA/D Converter Using Sigma-D
elta Modulation）」と題する論文に記載されているも
のに類似する。図２に示す過サンプリングアナログ−デ
ジタル変換器は、量子化ノイズを１つの段から次の段へ
供給するのではなくて、量子化器（ＡＤＣ）入力信号だ
けが１つの段から次の段へ供給される点が、図１に示す
過サンプリングアナログ−デジタル変換器と異なる。量
子化器（ＡＤＣ）入力信号は、量子化器の出力接続部に
おけるデジタル出力信号に対応するアナログ信号から、
量子化器による変換によって生じさせられた量子化ノイ
ズを差し引いたものである。
【００２６】第１のシグマ−デルタ変調器段１００の出
力電圧は次の値を有する。 Ｖ1 ＝ｚ-1Ｘ（ｚ）＋（１−ｚ-1）Ｅ1（ｚ） したがって、第２のシグマ−デルタ変調器段２００の入
力電圧は次の値を有する。 Ｖ1 -Ｅ1（ｚ）＝ｚ-1Ｘ（ｚ）−ｚ-1Ｅ1（ｚ） そうすると、第２の変調器段２００の出力電圧は次の値
を有する。 Ｖ2'＝ｚ-2Ｘ（ｚ）−ｚ-2Ｅ1（ｚ）＋（１−ｚ-1）Ｅ2（ｚ） したがって、第３の変調器段３０の入力電圧は次の値を
有する。 Ｖ2'−Ｅ2（ｚ）＝ｚ-2Ｘ（ｚ）−ｚ-2Ｅ1（ｚ）−ｚ-1Ｅ2（ｚ） （この明細書においては、１つの過サンプリング変換
器内の点から得た電圧における１つのダッシュ記号の使
用は、別の過サンプリング変換器における類似の点から
得た他の電圧からそれらの電圧を区別するためのもので
ある。ダッシュ記号は微分の数学的表現を示すものでは
ない。）
【００２７】そうすると、第３の変調器段３０の出力電
圧は次の値を有する。 Ｖ1 は、次の値を得るために遅延素子４０、４１、５１
において３サイクル遅延させられる。 ｚ-3Ｖ1＝ｚ-4Ｘ（ｚ）−ｚ-4Ｅ1（ｚ）＋ｚ-3Ｅ1（ｚ） 前記値Ｖ2'は遅延素子４２と５２において２サイクルだ
け遅延させられ、それから減算器４３と遅延素子４４を
含む微分器により微分されて次の値となる。
【００２８】次に、次の電圧を得るために、前記値Ｖ3'
は減算器４５と遅延素子４６を含む微分器により微分さ
れ、次に減算器４７と遅延素子４８を含む微分器により
微分される。 そうすると、デジタル加算器４９からの和信号に対応す
るＹ（ｚ）は
【００２９】単位時間期間Ｔに関して、対応する時間領
域においては、図２の過サンプリングアナログ−デジタ
ル変換器のサンプルされたデータデジタル応答は である。ここに、前のように、ｅ3 は時間領域における
第３のシグマ−デルタ変調器段３０の量子化ノイズ誤
差、ｚは離散時間周波数変数、Ｅ3 は周波数領域におけ
る第３のシグマ−デルタ変調器段３０の量子化ノイズ誤
差である。図１の過サンプリングアナログ−デジタル変
換器におけるように、部品特性の整合誤差と、積分器１
２、２２、３２の開ループ利得に対する制限とによっ
て、第１次および第２次の整形されたノイズのいくらか
がＹ（ｚ）出力電圧サンプルへ洩れるようにされて、信
号対歪比を低下させる。
【００３０】図２に示す過サンプリングアナログ−デジ
タル変換器においては、図１に示す変換器におけるよう
に、本発明に従ってアナログ−デジタル変換器１５とデ
ジタル−アナログ変換器１６は、図２に示す変換器の直
線性を損なうことがないように、１ビット分解能を有す
る。それが可能である理由は、第１のシグマ−デルタ変
調器段１００からの量子化ノイズが、デシメーションフ
ィルタ５０へ供給される信号中に多量に現れることがな
いからである。更に、本発明に従って、図２の変換器の
直線性を損なうことがないように、アナログ−デジタル
変換器２５とデジタル−アナログ変換器２６も１ビット
分解能を有する。これが可能である理由は、第２のシグ
マ−デルタ変調器段２００からの量子化ノイズが、デシ
メーションフィルタ５０へ供給される信号中に多量に現
れることがないからである。また本発明に従って、アナ
ログ−デジタル変換器３５はＰビットの分解能を有す
る。ここに、Ｐは、４のような、２以上の整数である。
したがって、デジタル−アナログ変換器３６はＰビット
ＤＡＣである。更に、理想的には、Ｙ（ｚ）は（１−ｚ
-1）3Ｅ3（ｚ）の量子化ノイズだけが含まれるから、第
３のシグマ−デルタ変調器段３０内のアナログ−デジタ
ル変換器３５とデジタル−アナログ変換器３６とのビッ
ト分解能は、図２の過サンプリング変換器の分解能の主
な決定要素である。
【００３１】図３に示す過サンプリングアナログ−デジ
タル変換器の回路トポロジーは、前記１９８８年カスタ
ム集積回路会議議事録２１．２．１〜４ページ所載のエ
ル・ロンゴ（L.Longo）および エム・エー・コープラン
ド（M.A.Copeland）の「ア・１３ビット ＩＳＤＮ バン
ド・ＡＤＣユージング・ツーステージ・サード・オーダ
ー・ノイズ・シェイピング（A 13-bit ISDN-band ADC u
sing two-stage thirdorder noise shaping）」と題す
る論文に記載されているものに類似する。部品の特性を
そろえるという要求を小さくし、図１と図２に示されて
いる変換器から利用できるビット分解能を低下させ、シ
グマ−デルタ変調器段に対して求められる積分器の利得
を低くするために、ただ２つの縦続段が用いられる。初
めの段は第２次シグマ−デルタ変調器段６０である。こ
の第２次シグマ−デルタ変調器段６０の量子化ノイズは
終段の第２次シグマ−デルタ変調器段３０へ供給され
る。この変調器段３０はそれ自体の帰還ループを有す
る。最後の１次シグマ−デルタ変調器段３０の量子化ノ
イズは時間に関して２回微分されて、最初の２次シグマ
−デルタ変調器段６０の量子化ノイズを打ち消す信号を
発生し、したがって３次ノイズ整形を行う。
【００３２】更に詳しくいえば、２次シグマ−デルタ変
調器段６０は、サンプルされたアナログデータ入力電圧
ｘ（ｎＴ）を被減数入力信号として受けるアナログ減算
器６１を含む。この減算器６１は、２次シグマ−デルタ
変調器段６０内の「外部ループ」帰還信号を減数入力信
号として受ける。減算器６１からの結果としての差出力
信号は第１の誤差信号である。この第１の誤差信号は、
アナログ加算器６３と１サンプルアナログ遅延素子６４
で構成された第１の積分器６２において時間積分され
て、第１の積分器出力電圧Ｉ4 を発生する。この出力電
圧Ｉ4 は被減数入力信号としてアナログ減算器６５へ加
えられる。減算器６５は、２次シグマ−デルタ変調器段
６０内の「内部ループ」帰還信号を減数入力信号として
受ける。減算器６５からの結果としての差出力信号は、
アナログ加算器６７と１サンプルアナログ遅延素子６８
で構成された第２の積分器６６で時間積分されて、第２
の積分器出力電圧Ｉ5 を発生する。シグマ−デルタ変調
器段６０の量子化ノイズは２回積分される。これが、シ
グマ−デルタ変調器段６０を２次と呼ぶ理由である。ア
ナログ−デジタル変換器６９は第２の積分器６６の出力
電圧Ｉ5 を、２次シグマ−デルタ変換器段６０のデジタ
ル出力電圧Ｖ6 へ変換する。デジタル−アナログ変換器
７１はＡＤＣ６９からのデジタル出力電圧Ｖ6 をアナロ
グ形式に変換する。アナログ形式に変換された電圧Ｖ6
は「外部ループ」帰還で用いられて減算器６１へ加えら
れ、アナログスケーリング素子７２において２を乗ぜら
れ、それから「内部ループ」帰還で用いられて減算器６
５へ加えられ、アナログ減算器７３において第２の積分
器の出力電圧Ｉ5 との差をとられる。アナログ減算器７
３は、２次シグマ−デルタ変調器段６０の量子化ノイズ
に対応する差信号を発生し、最後のシグマ−デルタ変調
器段３０へ入力信号電圧を供給する。
【００３３】そうすると、シグマ−デルタ変調器段６０
の出力応答Ｖ6 は次の通りである。 Ｖ6 ＝ｚ-2Ｘ（ｚ）＋（１−ｚ-1）2Ｅ6（ｚ） 最後の１次シグマ−デルタ変調器段３０のＶ3 出力電圧
サンプルは素子４６〜４９により２回デジタル的に微分
され、最初の２次シグマ−デルタ変調器段６０の出力電
圧サンプルＶ6 は、１サンプルデジタル遅延素子４０に
よって適当にオフセット遅延させられてから、デジタル
加算器５３において、２回微分された出力電圧サンプル
Ｖ3 に加え合わされて、デシメーションフィルタ５０へ
入力信号として供給される。このデシメーションフィル
タは最終的なアナログ−デジタル変換結果を供給する。
【００３４】単位時間期間Ｔにおける時間領域において
は、図３の複数次シグマ−デルタ変調器のサンプルされ
たデータのデジタル応答は ｙ（ｎ）＝ｘ（ｎ−３）＋ｅ3（ｎ）−３ｅ3（ｎ−１） ＋３ｅ3（ｎ−２）−ｅ3（ｎ−３） であり、対応する周波数領域におけるサンプルされたデ
ータのデジタル応答は Ｙ（ｚ）＝ｚ-3Ｘ（ｚ）＋（１−ｚ-1）3Ｅ3（ｚ）であ
る。ここに、ｅ3 は時間領域におけるシグマ−デルタ変
調器段３０の量子化ノイズ誤差、ｚは離散時間周波数変
数、Ｅ3 は周波数領域におけるシグマ−デルタ変調器段
３０の量子化ノイズ誤差である。
【００３５】そうすると、理論的には、図３の過サンプ
リング変換器の応答は図１の過サンプリング変換器の応
答と同じであり、最後のシグマ−デルタ変調器段３０の
２回微分された量子化ノイズだけが希望のＸ（ｚ）応答
を汚染する。図１に示す変換器より図３に示す変換器が
優れている点は、２次シグマ−デルタ変調器６０の出力
端子におけるノイズが既に整形されているために、部品
の値の不一致と、積分器６２、６６、３２の開ループ利
得に対する制限とのために、２次ノイズが以後のシグマ
−デルタ変調器３０に洩れるだけの結果になることがあ
ることである。
【００３６】本発明に従って、アナログ−デジタル変換
器６９は１ビット分解能を持つことができ、かつデジタ
ル−アナログ変換器７１は図３の分解能に大きな悪影響
を及ぼすことがない１ビットＤＡＣとすることができ
る。その理由は、最初のシグマ−デルタ変調器段６０の
量子化ノイズが、デシメーションフィルタ５０へ供給さ
れる信号中に多量に現れないからである。デジタル−ア
ナログ変換器７１のＤＡＣ出力の２つのレベルにおける
誤差は、利得誤差とオフセット誤差の少なくとも一方を
引き起こすことがあるが、それらの誤差は変換器の直線
性を損なうことはない。また本発明に従って、アナログ
−デジタル変換器３５の分解能はＰビットである。ここ
に、Ｐは、４というような、２以上の整数である。した
がって、デジタル−アナログ変換器３６はＰビットＤＡ
Ｃである。理想的にはＹ（ｚ）は（１−ｚ-1）3Ｅ
3（ｚ）の量子化ノイズだけを含むから、最後のシグマ
−デルタ変調器段３０のアナログ−デジタル変換器３５
のビット分解能と、デジタル−アナログ変換器３６のビ
ット分解能は、図３に示す過サンプリング変換器の分解
能の決定要素である。
【００３７】図３に示す変換器の変更例においては、ア
ナログ減算器７３の減数入力と被減数入力は逆にされ、
遅延素子４０により１サンプル時間だけ遅延させられた
出力信号Ｖ6 から出力信号Ｖ3''' を差し引くデジタル
加算器をデジタル加算器５３の代わりに用いる。
【００３８】図４に示す過サンプリングアナログ−デジ
タル変換器は、量子化ノイズではなくて、最初の２次シ
グマ−デルタ変調器段６００の第２の積分器６６の出力
電圧Ｉ5 を、最後の１次シグマ−デルタ変調器段３０へ
供給する点が、図３に示す過サンプリングアナログ−デ
ジタル変換器と異なる。図４の過サンプリングアナログ
−デジタル変換器は最初のシグマ−デルタ変調器のデジ
タル出力信号Ｖ6 と最後のシグマ−デルタ変調器のデジ
タル出力信号 Ｖ3''' を異なるやり方で組み合わせる。
上記のように、２次シグマ−デルタ変調器段６０または
６００の出力信号 Ｖ6（ｚ）は次の値を有する。 Ｖ6（ｚ）＝ｚ-2Ｘ（ｚ）＋（１−ｚ-1）2Ｅ6（ｚ）
【００３９】第２の積分器の出力電圧Ｉ5 は、アナログ
−デジタル変換器６９の量子化ノイズＥ6（ｚ）だけ、
出力信号Ｖ6 とは異なり、次の値を有する。 Ｉ5 ＝Ｖ6（ｚ）−Ｅ6（ｚ） ＝ｚ-2Ｘ（ｚ）−２ｚ-1Ｅ6（ｚ）＋ｚ-2Ｅ6（ｚ）
【００４０】最後の１次シグマ−デルタ変調器段３０へ
入力信号として加えられる第２の積分器出力電圧Ｉ5
は、下記の応答を生じさせる。 デジタル遅延素子４０において１サンプル時間だけ遅延
させられた出力信号Ｖ6 を、デジタル減算器５４におい
て出力信号Ｖ3'''から差し引くと、差出力信号として下
記の応答が得られる。
【００４１】この差出力信号Ｄ54 は、素子４６〜４９
を用いて２回時間積分されてから、加算器５３におい
て、１サンプルデジタル遅延素子４０から供給されたｚ
-1Ｖ6（ｚ）に加え合わされ、下記のＹ（ｚ）応答を生
ずる。
【００４２】逆極性のｚ-1（１−ｚ-1）2Ｅ6（ｚ）項を
打ち消すと、周波数領域内のＹ（ｚ）応答から２次シグ
マ−デルタ変調器段６００の量子化ノイズがほとんど除
去されて、１次シグマ−デルタ変調器段３０の３回微分
された量子化ノイズだけを、希望の遅延させられたＸ
（ｚ）応答の決定要素として、残す。
【００４３】対応する時間領域においては、単位時間期
間Ｔで、図４の過サンプリングアナログ−デジタル変換
器から供給されたサンプルされたデータデジタル信号は
理想的には ｙ（ｎ）＝ｘ（ｎ−３）＋ｅ3（ｎ）−３ｅ3（ｎ−１） ＋３ｅ3（ｎ−２）−ｅ3（ｎ−３）である。
【００４４】本発明に従って、アナログ−デジタル変換
器は１ビット分解能を持つことができ、デジタル−アナ
ログ変換器７１は１ビットＤＡＣとすることができ、し
かも図４の過サンプリングアナログ−デジタル変換器に
大きな悪影響を及ぼすことはない。その理由は、最初の
シグマ−デルタ変調器段６００の量子化ノイズが、デシ
メーションフィルタ５０へ供給される信号中に多量に現
れることがないからである。デジタル−アナログ変換器
７１のＤＡＣ出力の２つのレベルにおける誤差が、利得
誤差とオフセット誤差の少なくとも一方を生じさせるこ
とがあるが、それらの誤差は変換器の直線性を損なうこ
とはない。また、本発明に従って、アナログ−デジタル
変換器３５はＰビット分解能を有する。したがってＤＡ
Ｃ３６はＰビットＤＡＣである。ここに、Ｐは、４のよ
うな、少なくとも２である整数である。理想的にはＹ
（ｚ）は量子化ノイズ（１−ｚ-1）3Ｅ3（ｚ）だけを有
するから、最後のシグマ−デルタ変調器段３０のアナロ
グ−デジタル変換器３５とデジタル−アナログ変換器３
６のビット分解能は、図４の過サンプリング変換器の分
解能の主な決定要素である。
【００４５】図１〜４に示されている過サンプリング変
換器のプロトタイプは、積分器１２、２２、６２、６６
からの過大な応答に対する傾向に伴う諸問題を避けるた
めに、実際のものとは異なる。電圧の同様な範囲に限定
される出力電圧範囲内で動作させられ、かつミラー積分
器として接続される演算増幅器を積分器が含む場合に
は、積分器１２、２２、３２、６２、６６からの過大な
応答は、各積分器自体に生ずる望ましくない直線性を有
する。過大な積分器応答は、次段のシグマ−デルタ変調
器段の許容入力電圧の範囲を超えようとする傾向も有
し、それによりシグマ−デルタ変調器段における積分を
望ましくない非直線性に導いて、原型的な動作から逸脱
させようとする。したがって、実際には、積分器とくに
積分器１２、２２、６２、６６の利得を低くするため
に、図１〜４に示す過サンプリング変換器に対して変更
を行う。積分器の応答を希望の範囲の半分に保つために
は、積分器の利得を半分にすることが一般に十分であ
る。積分器の利得を低くすることは図３と図４に示す過
サンプリング変換器においてとくに望ましい。その理由
は、２次シグマ−デルタ変調器は、１次シグマ−デルタ
変調器よりも、積分器が過負荷になる傾向がかなり高い
ことである。図１に示されている変換器の第２と第３の
シグマ−デルタ変調器は量子化誤差入力信号を受けるだ
けであるので、それらの量子化誤差入力信号は、図２の
変換器の第２および第３のシグマ−デルタ変調器が受け
ねばならない積分された誤差信号よりも平均して小さ
く、したがって図１に示す変換器は、積分器の過負荷か
ら生ずる諸問題へ向かう傾向が、図２に示す変換器より
小さい。同様に、図３の変換器の第２のシグマ−デルタ
変調器段３０は量子化誤差入力信号を受けねばならない
だけである。それらの量子化誤差入力信号は、図４の変
換器の第２のシグマ−デルタ変調器段３０が受けねばな
らない積分器誤差信号より平均して小さいから、図３に
示す変換器は、積分器の過負荷から生ずる諸問題へ向か
う傾向が、図４に示す変換器より小さい。
【００４６】積分器の前に挿入されるスケーリング素子
により積分器の利得を低くするための変更が図５〜図８
に示されている。実際には、次に積分するアナログ量の
ためのスケーリング素子が、電荷をそのアナログ量に対
応する量だけポンピングするために切り換えられるコン
デンサを用いることにより、設けられる。電荷は出力端
子と反転入力端子の間にミラー帰還コンデンサが接続さ
れている演算増幅器を含むミラー積分器にポンピングさ
れる。スケーリング係数は切り換えられるコンデンサと
ミラー帰還コンデンサの容量比とによって決定される。
【００４７】図５は図１に示す過サンプリング変換器の
原型の変更例を示す。図５に示す変換器の第１のシグマ
−デルタ変調器段１０１においては、１より小さい利得
ｋ1 を有するスケーリング素子８１が積分器１２の前に
挿入されて、それの出力信号が利用可能な電源電圧の範
囲を超えようとする傾向を減少させる。ＡＤＣ１５の分
解能は１ビットだけであるから、それは積分された誤差
信号Ｉ1 の極性だけを決定し、その信号Ｉ1 を小さくし
てもＡＤＣ１５のデジタル出力信号Ｖ1 に何の影響も及
ぼさない。スケーリング素子８１と８２を含んでいない
点が図５に示す第１のシグマ−デルタ変調器段１０１と
異なる。図１に示す第１のシグマ−デルタ変調器段１０
の量子化ノイズに減算器１７の差出力信号が対応するよ
うに、利得１／ｋ1 を有するスケーリング素子８２が積
分器１２の出力ポートと減算器１７の被減数入力ポート
の間に挿入されて、減少された積分誤差信号Ｉ1 を増大
させる。
【００４８】第２のシグマ−デルタ変調器段２０１にお
いては、減算器１７からの差出力信号は、アナログスケ
ーリング素子８３により大きさを変えられる。第２のシ
グマ−デルタ変調器段２０１へのアナログ入力信号の大
きさが係数ｊ2 だけ変更されたことは、ＡＤＣ２５の後
に挿入されている利得が１／ｊ2 のデジタルスケーリン
グ素子８４１により補償されて、デジタル出力信号を元
の値へ戻す。１より小さい利得ｋ2 を有するスケーリン
グ素子８５が積分器２２の前に挿入されて、それの出力
信号が利用可能な電源電圧の範囲を超える傾向を小さく
する。ＡＤＣ２５の分解能はたった１ビットであるか
ら、それは積分された誤差信号Ｉ2 の極性だけを決定
し、スケーリング素子８５による誤差信号Ｉ2 が小さく
されても、ＡＤＣ２５のデジタル出力信号、またはその
出力信号の大きさを変えられたデジタル出力信号Ｖ2 に
は何の影響も及ぼさない。利得１／ｋ2 を有するスケー
リング素子８６が、積分器２２の出力ポートと減算器２
７の被減数入力ポートの間に積分されて小さくされた誤
差信号Ｉ2 を大きくするために挿入される。そしてスケ
ーリング素子８５と８６を含んでいない点が図５に示す
第２のシグマ−デルタ変調器段２０１と異なる図１に示
す第２のシグマ−デルタ変調器段２０の量子化ノイズに
減算器２７の差出力信号が対応するようにする。
【００４９】第３のシグマ−デルタ変調器段３０１にお
いては、減算器２７からの差出力信号がアナログスケー
リング素子８７により係数ｊ3 だけ大きさを変えられ
る。図５は、積分器３２の前に挿入された利得ｋ3 を有
する別のアナログスケーリング素子８８を示す。スケー
リング素子８８の出力信号が利用可能な電源電圧の範囲
を超える傾向を小さくするために、前記スケーリング係
数ｋ3 は１より小さくできる。しかし、第３のシグマ−
デルタ変調器段３０１内の積分器３２が過負荷になる傾
向は、ＡＤＣ３５とＤＡＣ３６が複数ビット分解能を有
するという理由で大幅に減少するから、スケーリング素
子８８は１の利得ｋ3 を有するために通常安全に構成さ
れ、スケーリング素子８７は１またはそれより少し大き
い利得ｊ3 を有するためにしばしば安全に製作できる。
ＡＤＣ３５のような、複数ビット分解能を有するアナロ
グ−デジタル変換器のデジタル出力信号は、それのアナ
ログ入力信号の振幅および極性により直接影響されるか
ら、それのアナログ入力信号を小さくすると信号と量子
化ノイズに対するシステムの機能が変更されて、分解能
を低くする。第２のシグマ−デルタ変調器段２０１が、
係数ｊ2 により大きさを変えられたアナログ入力信号で
動作させられているために、係数ｊ2により大きさを変
えられる第３のシグマ−デルタ変調器段３０１へのアナ
ログ入力信号および第３のシグマ−デルタ変調器段３０
１へのアナログ信号のスケーリング素子８７における係
数ｊ3 による大きさの変更は、デジタルスケーリング出
力信号を元の値へ戻すためにＡＤＣ３５の後に挿入さ
れ、利得が１／（ｊ2ｊ3）であるデジタルスケーリング
素子８９１により補償される。
【００５０】デジタルスケーリング素子８４１における
デジタルサンプルのスケーリングはデジタル乗算により
行われる。可能であれば２の累乗による増倍が好まし
い。というのは、そうするとデジタル乗算を単にビット
位置の移動で行えるからである。スケーリング素子８
１、８２、８３、８５、８６、８７、８８におけるアナ
ログ信号のスケーリング、すなわち大きさの変更はコン
デンサ切り換え法により通常行われる。図５に示す変換
器のデジタルスケーリング素子８９１によるデジタルサ
ンプルのスケーリングにより、−log 2（ｊ2ｊ3） だけ
分解能が低くなる結果となる。ｊ2 ＝１／２、ｊ3 ＝１
／２のときには分解能が２ビット低くなる。第２のシグ
マ−デルタ変調器段２０１への入力電圧が、ＤＡＣ２６
の最低出力電圧と最高出力電圧により囲まれた範囲内に
通常あるものと仮定すると、第２のシグマ−デルタ変調
器段２０１で係数ｊ2 でなくてｋ2 を用いて元の大きさ
に戻す。それに伴うビット分解能の低下が小さくなる。
第２のシグマ−デルタ変調器段２０１への入力電圧が、
ＤＡＣ２６の最低出力電圧と最高出力電圧により囲まれ
る範囲内に通常あるように、その入力電圧を低くする必
要がある時は、係数ｊ2 により大きさを元に戻す方が好
ましい。
【００５１】図６は、図１の過サンプリング変換器を変
更した図５に示すものに類似する図２に示す過サンプリ
ング変換器を変更した過サンプリング変換器を示す。し
かし、図６の過サンプリング変換器においては、利得が
１／ｋ1 のアナログスケーリング素子８２が第１のシグ
マ−デルタ変調器段１０２に含まれない。したがって、
第２のシグマ−デルタ変調器段２０２はそれのデジタル
出力を係数１／（ｊ2 ｋ1） によりスケーリングするた
めに、デジタルスケーリング素子８４１の代わりにデジ
タルスケーリング素子８４２を有する。また、図６に示
す過サンプリング変換器においては、アナログスケーリ
ング素子８６は第２のシグマ−デルタ変調器段２０２に
含まれない。したがって、第３のシグマ−デルタ変調器
段３０２は、それのデジタル出力の大きさを係数１／
（ｊ2ｊ3ｋ1ｋ2）により変えるために、デジタルスケー
リング素子８９１ではなくてデジタルスケーリング素子
８９２を有する。図６の変換器におけるデジタルスケー
リング素子８９２によるデジタルサンプルのスケーリン
グにより、分解能が−log （ｊ2ｊ3ｋ1ｋ2）ビットだけ
低くなる。ｊ2 とｊ3 が２の平方根に等しく、ｋ1 ＝１
／２、ｋ2 ＝１／２の時には、その分解能の低下は３ビ
ットである。
【００５２】図７は図３に示す過サンプリング変換器の
変更例を示す。図７の変換器における最初のシグマ−デ
ルタ変調器段である第２次シグマ−デルタ変調器段６０
１においては、積分器６２の出力信号が利用可能な電源
電圧の範囲を超えようとする傾向を小さくするために、
１より小さい利得ｋ1 を有するスケーリング素子９０が
積分器６０の前に挿入され、積分器６６の出力信号が利
用可能な電源電圧の範囲を超えようとする傾向を小さく
するために、１より小さい利得ｋ2 を有するスケーリン
グ素子９１が減算器６５の被減数入力ポートの前に挿入
される。量子化器すなわちＡＤＣ６９の分解能はたった
１ビットであるから、それは積分された誤差信号Ｉ5 の
極性だけを決定し、信号Ｉ4 を小さくすること、および
その後で信号Ｉ5 を小さくしても、量子化器６９のデジ
タル出力信号には何の影響も及ぼさない。図３において
係数２だけ大きさを増大するスケーリング素子７２は、
図７においては利得が２ｋ1ｋ2であるスケーリング素子
９２により代えられているから、減算器６５への減数入
力信号は、図３に示す例と比較して、付加係数 ｋ1ｋ2
だけスケーリングされて、係数ｋ1ｋ2 に一致する。そ
れにより、それの被減数入力信号はスケーリング素子９
０と９１によりスケーリングされる。利得が１／（ｋ1
ｋ2）であるスケーリング素子９３は、誤差信号Ｉ5 を
減算器７３の被減数入力ポートへ加えるために、元の図
３の値へ増大させる。
【００５３】図７に示す変換器は、最後のシグマ−デル
タ変調器段３０３を有する。この変調器段３０３は、利
得が１／ｊ3 であるデジタルスケーリング素子８９３を
デジタルスケーリング素子８９１と８９２の代わりに用
いる点が、図５と図６に示す最後のシグマ−デルタ変調
器と異なる。利得がｊ3のアナログスケーリング素子８
７がシグマ−デルタ変調器段３０２の入力接続部に挿入
され、利得がｋ3 のアナログスケーリング素子８８がそ
れの積分器３２の前に挿入される。シグマ−デルタ変調
器段３０３への入力信号のスケーリング素子８７におけ
る１以外のスケーリング係数ｊ3 によるスケーリング
は、シグマ−デルタ変調器段３０１におけるデジタル出
力信号をそれの以前の値にスケーリングするためにＡＤ
Ｃ３５の後に挿入されている利得が１／ｊ3 のデジタル
スケーリング素子８９３により補償される。図７に示す
変換器のデジタルスケーリング素子８９３におけるデジ
タルサンプルのスケーリングにより、分解能が−log 2
ｊ3ビットだけ低下することになる。
【００５４】図８は、図３に示す過サンプリング変換器
の変更例の図７に示す過サンプリング変換器に類似する
図４に示す過サンプリング変換器の変更例を示す。図８
に示す過サンプリング変換器の最初の２次シグマ−デル
タ変調器段６０２は、図８に示す過サンプリング変換器
の最後の１次シグマ−デルタ変調器段３０４への入力信
号を係数ｋ1ｋ2によりスケーリングするための別のスケ
ーリング素子９３を含まない。したがって、デジタルス
ケーリング素子８９４はシグマ−デルタ変調器段３０４
の出力信号を係数１／（ｊ3ｋ1ｋ2） によりスケーリン
グする。デジタルスケーリング素子８９４におけるデジ
タルサンプルのスケーリングにより、分解能が−log 2
（ｊ3ｋ1ｋ2）だけ低くなる。ｊ3 ＝１、ｋ1 ＝１／
２、ｋ2 ＝１／２の時は、その分解能低下は２ビットで
ある。
【００５５】ベースバンド周波数、とくにそれより低い
周波数、におけるＤＡＣ３５の非直線性に対する図１〜
８に示す変換器の感度は、最後のシグマ−デルタ変調器
段のデジタル出力信号の二重微分によって大幅に低下さ
せられる。したがって、ＤＡＣ３５のビット分解能を高
くすると、完全なアナログ−デジタル変換器のどれのビ
ット分解能も高くなり、ＤＡＣ３５の変換において起こ
り得る非直線性は変換器のベースバンドデジタル出力信
号において弱められる。したがって、ベースバンド周波
数において完全なアナログ−デジタル変換器の全体の応
答の直線性を大幅に低下させないようにするためには、
ベースバンド周波数における完全なアナログ−デジタル
変換器のビット分解能に対してＤＡＣ３５の直線性を一
貫して維持する必要があるよりは、その全体の応答に対
するその直線性の寄与に対してその直線性を一貫して維
持する必要があるだけである。デジタルスケーリング素
子８９１、８９２または８９３はどのような非直線誤差
も導入しない。
【００５６】図９は図１または図５に示す過サンプリン
グアナログ−デジタル変換器に対する可能な変更例のブ
ロック図を示す。出力信号Ｖ1 、Ｖ2 、Ｖ3 はデシメー
ションフィルタ５０の前段の前置フィルタ９０において
組み合わされる。図１または図５に示す変換器で行った
信号Ｖ2 の１回微分と、信号Ｖ3 の２回微分とは異なっ
て、図９に示す変更例では、信号Ｖ1 を１回積分してか
ら信号Ｖ2 に加え合わせ、その和をもう１回積分してか
ら信号Ｖ3 に加え合わせる。低域ろ波である信号Ｖ1 の
積分はデジタル加算器９１を用いて行い、１サンプルデ
ジタル遅延素子９２により遅延させられたそれの出力へ
加え合わされる。デジタル加算器９３は、２サンプル時
間だけ遅延させられた１回積分された信号Ｖ1 を、１サ
ンプル時間遅延させられた信号Ｖ2 へ加え合わせる。別
の低域ろ波ステップにおいては、デジタル加算器９３か
らの和がデジタル加算器９４を用いて積分され、１サン
プルデジタル遅延素子９５により遅延されたそれの出力
へ加え合わされる。デジタル加算器９６は信号Ｖ3 にデ
ジタル加算器９３からの積分された和を加え合わせて、
デシメーションフィルタ５０' へ入力信号を供給する。
そのデシメーションフィルタはｙ（ｎＴ）で応答する。
前置フィルタ９０は無限インパルス応答を有する低域フ
ィルタであって、前置フィルタ９０とデシメーションフ
ィルタ５０' を、デシメーションフィルタ５０' よりも
一層複雑なデシメーションフィルタと見ることができ
る。
【００５７】図１０は、図２または図６に示す過サンプ
リングアナログ−デジタル変換器に対して行うことがで
きる可能な変更を示す。この変更例においては、信号Ｖ
1 は２サンプル時間遅延させられ、信号Ｖ2' は１サン
プル時間遅延させられ、信号Ｖ3' は前置フィルタ９０
において組み合わされる。
【００５８】図１１は、図３または図７に示す過サンプ
リングアナログ−デジタル変換器に対して行うことがで
きる可能な変更の例を示すものである。この変更例にお
いては、信号Ｖ6 は１サンプル時間遅延させられ信号Ｖ
3''' は前置フィルタ９０１において組み合わされる。
前置フィルタ９０１は、デジタル加算器９３を用いない
ことを除き、前置フィルタ９０に類似する。
【００５９】図１２は、図４または図８に示す過サンプ
リングアナログ−デジタル変換器に対して行うことがで
きる可能な変更の例を示すものである。この変更例にお
いて、信号Ｖ6 は前置フィルタ９０１において、デジタ
ル減算器５４からの信号（Ｖ3'''−Ｖ6）に組み合わさ
れる。
【００６０】図１３は図９の変更例を示すものであっ
て、前置フィルタ９０１の代わりに前置フィルタ９０２
を用い、１サンプル遅延素子４０〜４２を介する代わり
に直接接続を採用する。前置フィルタ９０２において
は、デジタル加算器９４と１サンプル遅延素子９５で構
成された積分器から、遅延素子９５の前ではなくて後の
点において出力信号が取り出され、遅延素子４２と、遅
延素子４０と４１の１つとの必要をなくす。デジタル加
算器９３への入力信号は、デジタル加算器９１と１サン
プル遅延素子９２で構成された積分器から、遅延素子９
２の前ではなくて後の点において取り出され、遅延素子
４０と４１の他方の必要をなくす。前置フィルタ９０の
代わりに前置フィルタ９２を用いる図１０に示す変換器
の変更例により、１サンプル遅延素子４０〜４２を介す
る代わりに、直接接続できることになる。図１１の前置
フィルタ９０１内の積分器の１つを再び接続して、信号
Ｖ6 を１サンプル時間遅延させて、遅延素子４０を介在
させる代わりに直接接続することができる。各遅延素子
４０〜４２は１ビット幅であるから、それらを用いなく
てもハードウェアが大幅に節約されることにはならな
い。
【００６１】図１、図２、図５および図６に示す変換器
のいずれも変更が可能である。この場合の変更では、第
１のシグマ−デルタ変調器段の出力電圧Ｖ1 は１回積分
され、第２のシグマ−デルタ変調器段の出力電圧Ｖ
2（またはＶ2' ）は成分も微分もされず、第３のシグマ
−デルタ変調器段の出力電圧Ｖ3（またはＶ3'） は１回
微分されてから、それらの電圧は組み合わされて、先行
するシグマ−デルタ変調器段に生じた量子化ノイズを抑
制する。
【００６２】以上説明した変換器は、シグマ−デルタ変
調器内ではなくて、シグマ−デルタ変調器に続くデジタ
ル回路内でデジタルスケーリング操作を行うようにする
本発明の別の実施例を得るように、変更できる。過サン
プリング変換器の任意の１つを構成する電気回路網中の
アナログスケーリング素子の場所は、既知の電気的均等
物を回路網中の部分に置換することにより、変更でき
る。それらの変更は全て本発明に含まれる。
【図面の簡単な説明】
【図１】本発明を具体化する３次シグマ−デルタ変調器
内に第１段、第２段、第３段として配置された３つの１
次シグマ−デルタ変調器を含むプロトタイプである過サ
ンプリングアナログ−デジタル変換器のブロック図。
【図２】本発明を具体化する３次シグマ−デルタ変調器
内に第１段、第２段、第３段として配置された３つの１
次シグマ−デルタ変調器を含むプロトタイプである過サ
ンプリングアナログ−デジタル変換器のブロック図。
【図３】本発明を具体化する３次シグマ−デルタ変調器
内に第１段および終段として配置された２次シグマ−デ
ルタ変調器と１次シグマ−デルタ変調器を含むプロトタ
イプの過サンプリングアナログ−デジタル変換器のブロ
ック図。
【図４】本発明を具体化する３次シグマ−デルタ変調器
内に第１段および終段として配置された２次シグマ−デ
ルタ変調器と１次シグマ−デルタ変調器を含むプロトタ
イプの過サンプリングアナログ−デジタル変換器のブロ
ック図。
【図５】図１の過サンプリングアナログ−デジタル変換
器の実際的な変更例を示すブロック図。
【図６】図２の過サンプリングアナログ−デジタル変換
器の実際的な変更例を示すブロック図。
【図７】図３の過サンプリングアナログ−デジタル変換
器の実際的な変更例を示すブロック図。
【図８】図４の過サンプリングアナログ−デジタル変換
器の実際的な変更例を示すブロック図。
【図９】本発明の他の実施例における、図１または図５
に示す過サンプリングアナログ−デジタル変換器に対し
て行った変更の例を示すブロック図。
【図１０】本発明の他の実施例における、図２または図
６に示す過サンプリングアナログ−デジタル変換器に対
して行った変更の例を示すブロック図。
【図１１】本発明の他の実施例における、図３または図
７に示す過サンプリングアナログ−デジタル変換器に対
して行った変更の例を示すブロック図。
【図１２】本発明の別の実施例における、図４または図
８に示す過サンプリングアナログ−デジタル変換器に対
して行った変更の例を示すブロック図。
【図１３】図１０に示す変換器の変更例を示すブロック
図。
【図１４】図１〜８に示す過サンプリングアナログ−デ
ジタル変換器を変更するために利用できる第２の時間微
分を行うためのデジタル回路の均等回路のブロック図。
【符号の説明】
１０、２０、３０、６０、１００、１０１、２００、３
０１、６００ シグマ−デルタ変調器段 １２、２２、６２、６６ 積分器 １３、２３、３３、４９ 加算器 １４、２４、３４、４０、４１、４２、４４、４６、４
８、５２ 遅延素子 １５、２５、３５、６９ アナログ−デジタル変換器 １６、２６、３６、７１ デジタル−アナログ変換器 １７、２１、２７、３１、４３、４５、４７ 減算器 ５０ デシメーションフィルタ ６１、６５、７３ アナログ減算器 ８１、８２、８３、８５、８６、８７、８８、８４１、
８９１ スケーリング素子。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平１−215127（ＪＰ，Ａ) 特開 昭57−160235（ＪＰ，Ａ) 特開 昭61−177818（ＪＰ，Ａ) 特開 昭63−248222（ＪＰ，Ａ)

Claims (6)

    (57)【特許請求の範囲】
  1. 【請求項１】 アナログ入力信号からアナログ帰還信号
    を減じたものに応答してデジタル出力信号をそれぞれ与
    える複数のシグマ−デルタ変調器段を有する複数次のシ
    グマ−デルタ変調器を用い、前記複数のシグマ−デルタ
    変調器段のデジタル出力信号を組み合わせて、前記複数
    のシグマ−デルタ変調器段のうちの、最終段のシグマ−
    デルタ変調器段を除いて選択した少なくとも１つのシグ
    マ−デルタ変調器段に生ずる量子化ノイズを抑制した組
    合せ信号を得るデジタル出力信号組合せ手段を有し、更
    に、前記組合せ信号に応答してアナログ−デジタル変換
    出力を生じるデシメーションフィルタを有する、過サン
    プリング変換器において、前記最終段のシグマ−デルタ変調器段が第１の帰還ルー
    プを含み、該第１の帰還ループは、積分器、該積分器に
    結合された複数ビット分解能のアナログ−デジタル変換
    器、および該アナログ−デジタル変換器に結合された複
    数ビット分解能のデジタル−アナログ変換器を含んでい
    て、スケーリング素子を用いて前記積分器の利得を低く
    するようになっており、 前記少なくとも１つの選択したシグマ−デルタ変調器段
    の各々が第２の帰還ループを含み、該第２の帰還ループ
    は、積分器、該積分器に結合された１ビット分解能のア
    ナログ−デジタル変換器、および該アナログ−デジタル
    変換器に結合された１ビット分解能のデジタル−アナロ
    グ変換器を含んでいて、スケーリング素子を用いて前記
    積分器の利得を低くするようになっており、 前記複数のシグマ−デルタ変調器段の各々の段の前記ア
    ナログ−デジタル変換器がその段のデジタル出力信号を
    発生し、該デジタル出力信号がその段の前記デジタル−
    アナログ変換器によりそれぞれの前記アナログ帰還信号
    に変換されること、 を特徴とする過サンプリング変換器。
  2. 【請求項２】 アナログ入力信号からアナログ帰還信
    号を減じたものに応答してデジタル出力信号をそれぞれ
    与える複数のシグマ−デルタ変調器段を有する複数次の
    シグマ−デルタ変調器を用い、前記複数のシグマ−デル
    タ変調器段のデジタル出力信号を組み合わせて得られる
    組合せ信号であって、前記複数のシグマ −デルタ変調器
    段のうちの、最終段のシグマ−デルタ変調器段を除いて
    選択した少なくとも１つのシグマ−デルタ変調器段に生
    ずる量子化ノイズが抑制されている組合せ信号を得るデ
    ジタル出力信号組合せ手段を有し、更に、前記組合せ信
    号に応答してアナログ−デジタル変換出力を生じるデシ
    メーションフィルタを有する、過サンプリング変換器に
    おいて、前記最終段のシグマ−デルタ変調器段は、積分器、該積
    分器に結合された複数ビット分解能のアナログ−デジタ
    ル変換器、および該アナログ−デジタル変換器に結合さ
    れた複数ビット分解能のデジタル−アナログ変換器を含
    み、 前記複数ビット分解能が他のシグマ−デルタ変調器
    段のアナログ−デジタル変換器およびデジタル−アナロ
    グ変換器の分解能よりも高く設定されていて、且つスケ
    ーリング素子を用いて前記積分器の利得を低くするよう
    になっており、 前記複数のシグマ−デルタ変調器段の各々の段の前記ア
    ナログ−デジタル変換器がその段のデジタル出力信号を
    発生し、該デジタル出力信号がその段の前記デジタル−
    アナログ変換器によりそれぞれの前記アナログ帰還信号
    に変換されること、 を特徴とする過サンプリング変換器。
  3. 【請求項３】 アナログ入カ信号からアナログ帰還信号
    を減じたものに応答してデジタル出力信号をそれぞれ与
    える複数のシグマ−デルタ変調器段を有する複数次のシ
    グマ−デルタ変調器を用い、前記複数のシグマ−デルタ
    変調器段のデジタル出カ信号を組み合わせて、前記複数
    のシグマ−デルタ変調器段のうちの、最終段のシグマ−
    デルタ変調器段を除いて選択した少なくとも１つのシグ
    マ−デルタ変調器段に生ずる量子化ノイズが抑制した組
    合せ信号を得るデジタル出力信号組合せ手段を有し、更
    に、前記組合せ信号に応答してアナログ−デジタル変換
    出力を生じるデシメーションフィルタを有する、過サン
    プリング変換器において、前記最終段のシグマ−デルタ変調器段が第１の帰還ルー
    プを含み、該第１の帰還ループは、積分器、該積分器に
    結合された複数ビット分解能のアナログ−デジタル変換
    器、および該アナログ−デジタル変換器に結合された複
    数ビット分解能のデジタル−アナログ変換器を含んでい
    て、スケーリング素子を用いて前記積分 器の利得を低く
    するようになっており、 前記少なくとも１つの選択したシグマ−デルタ変調器段
    の各々が第２の帰還ループを含み、該第２の帰還ループ
    は、積分器、該積分器に結合された前記複数ビット分解
    能より小さい分解能のアナログ−デジタル変換器、およ
    び該アナログ−デジタル変換器に結合された前記複数ビ
    ット分解能より小さい分解能のデジタル−アナログ変換
    器を含んでいて、スケーリング素子を用いて前記積分器
    の利得を低くするようになっており、 前記複数のシグマ−デルタ変調器段の各々の段の前記ア
    ナログ−デジタル変換器がその段のデジタル出力信号を
    発生し、該デジタル出力信号がその段の前記デジタル−
    アナログ変換器によりそれぞれの前記アナログ帰還信号
    に変換されること、 を特徴とする過サンプリング変換器。
  4. 【請求項４】 アナログ入力信号からアナログ帰還信号
    を減じたものに応答してデジタル出力信号をそれぞれ与
    える複数のシグマ−デルタ変調器段を有する複数次のシ
    グマ−デルタ変調器を用い、前記複数のシグマ−デルタ
    変調器段のデジタル出力信号を組み合わせて、前記複数
    のシグマ−デルタ変調器段のうちの、最終段のシグマ−
    デルタ変調器段を除いて選択した少なくとも１つのシグ
    マ−デルタ変調器段に生ずる量子化ノイズが抑制した組
    合せ信号を得るデジタル出力信号組合せ手段を有し、更
    に、前記組合せ信号に応答してアナログ−デジタル変換
    出力を生じるデシメーションフィルタを有する、過サン
    プリング変換器において、前記最終段のシグマ−デルタ変調器段が、複数ビット分
    解能のアナログ−デジタル変換器および複数ビット分解
    能のデジタル−アナログ変換器を含み、 前記少なくとも１つの選択したシグマ−デルタ変調器段
    の各々が、１ビット分解能のアナログ−デジタル変換器
    および１ビット分解能のデジタル−アナログ変換器を含
    み、 前記複数のシグマ−デルタ変調器段の各々の段の前記ア
    ナログ−デジタル変換器がその段のデジタル出力信号を
    発生し、該デジタル出力信号がその段の前記デジタル−
    アナログ変換器によりそれぞれの前記アナログ帰還信号
    に変換されるこ と、 を特徴とする過サンプリング変換器。
  5. 【請求項５】 アナログ入力信号からアナログ帰還信号
    を減じたものに応答してデジタル出力信号をそれぞれ与
    える複数のシグマーデルタ変調器段を有する複数次のシ
    グマ−デルタ変調器を用い、前記複数のシグマ−デルタ
    変調器段のデジタル出力信号を組み合わせて得られる組
    合せ信号であって、前記複数のシグマ−デルタ変調器段
    のうちの、最終段のシグマ−デルタ変調器段を除いて選
    択した少なくとも１つのシグマ−デルタ変調器段に生ず
    る量子化ノイズが抑制されている組合せ信号を得るデジ
    タル出力信号組合せ手段を有し、更に、前記組合せ信号
    に応答してアナログ−デジタル変換出力を生じるデシメ
    ーションフィルタを有する、過サンプリング変換器にお
    いて、 前記最終段のシグマ−デルタ変調器段は、複数ビット分
    解能のアナログ−デジタル変換器および複数ビット分解
    能のデジタル−アナログ変換器を有し、前記複数ビット
    分解能が、残りの各シグマ−デルタ変調器段のアナログ
    −デジタル変換器およびのデジタル−アナログ変換器の
    分解能よりも高くされており、前記複数のシグマ−デルタ変調器段の各々の段の前記ア
    ナログ−デジタル変換器がその段のデジタル出力信号を
    発生し、該デジタル出力信号がその段の前記デジタル−
    アナログ変換器によりそれぞれの前記アナログ帰還信号
    に変換されること、 を特徴とする過サンプリング変換器。
  6. 【請求項６】 アナログ入力信号からアナログ帰還信号
    を減じたものに応答してデジタル出力信号をそれぞれ与
    える複数のシグマ−デルタ変調器段を有する複数次のシ
    グマ−デルタ変調器を用い、前記複数のシグマ−デルタ
    変調器段のデジタル出力信号を組み合わせて、前記複数
    のシグマ−デルタ変調器段のうちの、最終段のシグマ−
    デルタ変調器段を除いて選択した少なくとも１つのシグ
    マ−デルタ変調器段に生ずる量子化ノイズが抑制した組
    合せ信号を得るデジタル出力信号組合せ手段を有し、更
    に、前記組合せ信号に応答してアナログ−デジタル変換
    出力を生じるデシメーションフィルタを有する、過サン
    プリング変換器において、前記最終段のシグマ−デルタ変調器段が、複数ビット分
    解能のアナログ−デジタル変換器および複数ビット分解
    能のデジタル−アナログ変換器を含み、 前記少なくとも１つの選択したシグマ−デルタ変調器段
    の各々が、前記複数ビット分解能より小さい分解能のア
    ナログ−デジタル変換器および前記複数ビット分解能よ
    り小さい分解能のデジタル−アナログ変換器を含み、 前記複数のシグマ−デルタ変調器段の各々の段の前記ア
    ナログ−デジタル変換器がその段のデジタル出力信号を
    発生し、該デジタル出力信号がその段の前記デジタル−
    アナログ変換器によりそれぞれの前記アナログ帰還信号
    に変換されること、 を特徴とする過サンプリング変換器。
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