JP2621721B2 - ノイズシェーピング方法及び回路 - Google Patents
ノイズシェーピング方法及び回路Info
- Publication number
- JP2621721B2 JP2621721B2 JP32912691A JP32912691A JP2621721B2 JP 2621721 B2 JP2621721 B2 JP 2621721B2 JP 32912691 A JP32912691 A JP 32912691A JP 32912691 A JP32912691 A JP 32912691A JP 2621721 B2 JP2621721 B2 JP 2621721B2
- Authority
- JP
- Japan
- Prior art keywords
- output
- signal
- integrator
- input
- result
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Description
【０００１】
【産業上の利用分野】本発明はノイズシェーピング方法
及び回路に係り、特に、アナログ／ディジタル（Ａ／
Ｄ）、ディジタル／アナログ（Ｄ／Ａ）変換時に発生す
る量子化雑音を信号帯域外に強く分布させ、信号帯域内
の量子化雑音を小さくすることにより、低分解能のＡ／
Ｄ変換器，Ｄ／Ａ変換器を用いて高精度を得、広ダイナ
ミックレンジを得るノイズシェーピング方法及び回路に
関する。
及び回路に係り、特に、アナログ／ディジタル（Ａ／
Ｄ）、ディジタル／アナログ（Ｄ／Ａ）変換時に発生す
る量子化雑音を信号帯域外に強く分布させ、信号帯域内
の量子化雑音を小さくすることにより、低分解能のＡ／
Ｄ変換器，Ｄ／Ａ変換器を用いて高精度を得、広ダイナ
ミックレンジを得るノイズシェーピング方法及び回路に
関する。
【０００２】
【従来の技術】図９は従来の２次Δ−Σ方式のノイズシ
ェーピング回路のシグナルフローを示す。同図は、ノイ
ズシェーピング技術において、一般的に用いられている
Δ−Σ方式で２次のノイズシェーピング特性を得るとき
の例である（「オーバーサンプリングＡ−Ｄ変換技術」
日経ＢＰ社）。同図の２次Δ−Σノイズシェーピング回
路は、入力信号Ｘを入力する入力信号端子１１、出力信
号Ｙを出力する出力信号端子１２、減算器１３，１９、
ｚ関数を用いて伝達関数を１／（１−ｚ-1）で表わす積
分器１５，１６、量子化を行い量子化雑音Ｑを出力する
量子化器１７及び一般的に、Ａ／Ｄ変換の場合はＤ／Ａ
変換器、Ｄ／Ａ変換の場合はＤＦＦ（遅延フリップ・フ
ロップ）で構成される１サンプリングデレー１８により
構成される。
ェーピング回路のシグナルフローを示す。同図は、ノイ
ズシェーピング技術において、一般的に用いられている
Δ−Σ方式で２次のノイズシェーピング特性を得るとき
の例である（「オーバーサンプリングＡ−Ｄ変換技術」
日経ＢＰ社）。同図の２次Δ−Σノイズシェーピング回
路は、入力信号Ｘを入力する入力信号端子１１、出力信
号Ｙを出力する出力信号端子１２、減算器１３，１９、
ｚ関数を用いて伝達関数を１／（１−ｚ-1）で表わす積
分器１５，１６、量子化を行い量子化雑音Ｑを出力する
量子化器１７及び一般的に、Ａ／Ｄ変換の場合はＤ／Ａ
変換器、Ｄ／Ａ変換の場合はＤＦＦ（遅延フリップ・フ
ロップ）で構成される１サンプリングデレー１８により
構成される。
【０００３】図９に示される２次Δ−Σ方式のノイズシ
ェーピング回路のシグナルフローについて説明する。先
ず、入力信号端子１１からの入力信号Ｘは、減算器１３
に入力される。さらに、出力信号Ｙを１サンプリングデ
レー１８で１サンプリング遅延された遅延信号Ｄが減算
器１３に入力される。減算器１３は入力信号Ｘから遅延
信号Ｄを減じ、積分器１５に入力する。積分器１５は積
分を行い、積分結果である出力Ｎを減算器１９に入力す
る。減算器１９は、出力Ｎから遅延信号Ｄを減算して積
分器１６に入力する。積分器１６は積分を行い、積分結
果である出力Ｍを量子化器１７に入力する。量子化器１
７で量子化された信号は、出力信号Ｙとして出力端子１
２から出力される。
ェーピング回路のシグナルフローについて説明する。先
ず、入力信号端子１１からの入力信号Ｘは、減算器１３
に入力される。さらに、出力信号Ｙを１サンプリングデ
レー１８で１サンプリング遅延された遅延信号Ｄが減算
器１３に入力される。減算器１３は入力信号Ｘから遅延
信号Ｄを減じ、積分器１５に入力する。積分器１５は積
分を行い、積分結果である出力Ｎを減算器１９に入力す
る。減算器１９は、出力Ｎから遅延信号Ｄを減算して積
分器１６に入力する。積分器１６は積分を行い、積分結
果である出力Ｍを量子化器１７に入力する。量子化器１
７で量子化された信号は、出力信号Ｙとして出力端子１
２から出力される。
【０００４】図１０は従来の２次Δ−Σ方式のノイズシ
ェーピング回路を示す。同図は、先に述べた図９を回路
図化したものである。図１０において、図９のノイズシ
ェーピング回路をＡ／Ｄ変換器に応用する時、一般的
に、積分器１５、１６として反転アンプ１１５、１１６
と容量５１、５２が用いられる。図９の量子化器１７の
出力Ｙは１サンプリングデレー１８に入力され、１サン
プリング遅れの信号となる。出力Ｙの１サンプリング遅
れの信号が減算器１３、１９に同時に入力されている
が、反転アンプ１１５、１１６を用いた場合には、１サ
ンプリング遅れの信号は、インバータ６１により正、負
の符号を変えられる。
ェーピング回路を示す。同図は、先に述べた図９を回路
図化したものである。図１０において、図９のノイズシ
ェーピング回路をＡ／Ｄ変換器に応用する時、一般的
に、積分器１５、１６として反転アンプ１１５、１１６
と容量５１、５２が用いられる。図９の量子化器１７の
出力Ｙは１サンプリングデレー１８に入力され、１サン
プリング遅れの信号となる。出力Ｙの１サンプリング遅
れの信号が減算器１３、１９に同時に入力されている
が、反転アンプ１１５、１１６を用いた場合には、１サ
ンプリング遅れの信号は、インバータ６１により正、負
の符号を変えられる。
【０００５】図９に示す比較器１１７の出力Ｙの１サン
プリング遅れの信号は、図１０に示すＤ／Ａ変換器１１
８，１１８’で生成される。さらに、出力Ｙの１サンプ
リング遅延され、符号反転された信号は抵抗Ｒ2 により
加算され、減算と同等の動作をさせる。これをさらに反
転アンプ１１５で積分し、その積分値を出力Ｎとする。
出力Ｎは符号が反転しているので、次に抵抗Ｒ4 で出力
Ｙの１サンプリング遅延された信号を加算し、減算と同
等の動作をさせ、反転アンプ１１６で積分し、積分値で
ある出力Ｍを比較器１１７で量子化し、出力信号Ｙとし
て出力端子１１２から出力される。ここで、図９におい
て、積分器１５の出力をＮ、積分器１６の出力をＭ、量
子化器１７の量子化雑音をＱとし、出力信号をＹとする
と、この回路は、ｚ関数により（１）〜（３）式で表さ
れ、この式を解くことにより、回路の性格がわかる。
プリング遅れの信号は、図１０に示すＤ／Ａ変換器１１
８，１１８’で生成される。さらに、出力Ｙの１サンプ
リング遅延され、符号反転された信号は抵抗Ｒ2 により
加算され、減算と同等の動作をさせる。これをさらに反
転アンプ１１５で積分し、その積分値を出力Ｎとする。
出力Ｎは符号が反転しているので、次に抵抗Ｒ4 で出力
Ｙの１サンプリング遅延された信号を加算し、減算と同
等の動作をさせ、反転アンプ１１６で積分し、積分値で
ある出力Ｍを比較器１１７で量子化し、出力信号Ｙとし
て出力端子１１２から出力される。ここで、図９におい
て、積分器１５の出力をＮ、積分器１６の出力をＭ、量
子化器１７の量子化雑音をＱとし、出力信号をＹとする
と、この回路は、ｚ関数により（１）〜（３）式で表さ
れ、この式を解くことにより、回路の性格がわかる。
【数１】 Ｙ＝Ｍ＋Ｑ …（３） 上記の（１）〜（３）式を入力信号Ｘ及び出力信号Ｙに
ついて解くと（４）式となる。 Ｙ＝Ｘ＋（１−ｚ-1）2 Ｑ …（４） この（４）式の（１−ｚ-1）は微分を示しており、出力
信号Ｙは入力信号Ｘと量子化雑音Ｑの２階微分したもの
の和であることが分かる。量子化雑音Ｑは周波数に無関
係にガウス分布する雑音（ホワイト雑音：図１１）であ
る。図１１は量子化雑音Ｑのノイズシェーピングの効果
を示す。同図中、ａは量子化雑音Ｑを表し、ｂは量子化
雑音を２階微分したものである。
ついて解くと（４）式となる。 Ｙ＝Ｘ＋（１−ｚ-1）2 Ｑ …（４） この（４）式の（１−ｚ-1）は微分を示しており、出力
信号Ｙは入力信号Ｘと量子化雑音Ｑの２階微分したもの
の和であることが分かる。量子化雑音Ｑは周波数に無関
係にガウス分布する雑音（ホワイト雑音：図１１）であ
る。図１１は量子化雑音Ｑのノイズシェーピングの効果
を示す。同図中、ａは量子化雑音Ｑを表し、ｂは量子化
雑音を２階微分したものである。
【０００６】従って、ｂ＝（１−ｚ-1）2 Ｑは縦軸をパ
ワー、横軸を周波数とした場合に、低周波領域では小さ
く、高周波領域では大きく分布する特性を示す。このよ
うな特性がノイズシェーピングである。ノイズシェーピ
ングは、図１１に示したように従来においては、ガウス
分布する（ホワイト）量子化雑音の形を変え、低周波領
域の雑音を小さくするため、高周波領域をフィルタで取
り除き、低周波領域のみを取り出せば、低分解能の量子
化器を用いても高精度な特性を得ることができる。
ワー、横軸を周波数とした場合に、低周波領域では小さ
く、高周波領域では大きく分布する特性を示す。このよ
うな特性がノイズシェーピングである。ノイズシェーピ
ングは、図１１に示したように従来においては、ガウス
分布する（ホワイト）量子化雑音の形を変え、低周波領
域の雑音を小さくするため、高周波領域をフィルタで取
り除き、低周波領域のみを取り出せば、低分解能の量子
化器を用いても高精度な特性を得ることができる。
【０００７】次に、従来のΔ−Σ方式に対してＭＡＳＨ
（Multi-stAge noise SHaping)方式が提案されている
（IEEE Journal of Solied-State Curuit Vol.22No.6 p
p 921-929. December 1987)。
（Multi-stAge noise SHaping)方式が提案されている
（IEEE Journal of Solied-State Curuit Vol.22No.6 p
p 921-929. December 1987)。
【０００８】図１２は従来のＭＡＳＨ方式のノイズシェ
ーピング回路のシグナルフローを示す。同図は、図１１
と同様な２次のノイズシェーピング特性を得る回路をＭ
ＡＳＨ方式を用いて実現する場合の例である。同図中、
図９と同一部分には同一符号を付しその説明を省略す
る。図１２の構成は、図９の構成に減算器４１、微分器
４２、加算器４３が加えられた構成である。
ーピング回路のシグナルフローを示す。同図は、図１１
と同様な２次のノイズシェーピング特性を得る回路をＭ
ＡＳＨ方式を用いて実現する場合の例である。同図中、
図９と同一部分には同一符号を付しその説明を省略す
る。図１２の構成は、図９の構成に減算器４１、微分器
４２、加算器４３が加えられた構成である。
【０００９】まず、本構成のシグナルフローについて説
明する。入力信号端子１１から入力された入力信号Ｘは
減算器１３に入力される。第１の量子化器１７の出力Ｙ
１は第１のサンプリングデレー１８に入力され、１サン
プリング遅延された信号が生成され、減算器１３に入力
される。減算器１３は入力信号Ｘから出力Ｙ１の１サン
プリング遅れの信号を減算し、第１の積分器１５に入力
する。第１の積分器１５は積分を行い、積分器１５の出
力Ｎを減算器４１に入力される。減算器４１は入力信号
Ｘより第１の積分器１５の出力Ｎを減算する。減算器１
９は、減算器４１の減算結果Ｐから第２の量子化器１
７’の出力Ｙ２の１サンプリング遅れの信号を減算す
る。減算器１９の出力は第２の積分器１６に入力され、
積分されて第２の積分器１６の出力Ｍとなる。さらに、
出力Ｍは第２の量子化器１７’に入力される。第２の量
子化器１７’は、量子化を行い出力Ｙ2 を生成する。次
に第２の量子化器出力Ｙ2 は、微分器４２により微分さ
れ、加算器４３に入力される。第１の量子化器１７で量
子化された出力Ｙ1 と微分器４２の出力が加算され、出
力信号Ｙとして出力信号端子１２より出力される。
明する。入力信号端子１１から入力された入力信号Ｘは
減算器１３に入力される。第１の量子化器１７の出力Ｙ
１は第１のサンプリングデレー１８に入力され、１サン
プリング遅延された信号が生成され、減算器１３に入力
される。減算器１３は入力信号Ｘから出力Ｙ１の１サン
プリング遅れの信号を減算し、第１の積分器１５に入力
する。第１の積分器１５は積分を行い、積分器１５の出
力Ｎを減算器４１に入力される。減算器４１は入力信号
Ｘより第１の積分器１５の出力Ｎを減算する。減算器１
９は、減算器４１の減算結果Ｐから第２の量子化器１
７’の出力Ｙ２の１サンプリング遅れの信号を減算す
る。減算器１９の出力は第２の積分器１６に入力され、
積分されて第２の積分器１６の出力Ｍとなる。さらに、
出力Ｍは第２の量子化器１７’に入力される。第２の量
子化器１７’は、量子化を行い出力Ｙ2 を生成する。次
に第２の量子化器出力Ｙ2 は、微分器４２により微分さ
れ、加算器４３に入力される。第１の量子化器１７で量
子化された出力Ｙ1 と微分器４２の出力が加算され、出
力信号Ｙとして出力信号端子１２より出力される。
【００１０】図１２のＭＡＳＨ方式の回路は図２のΔ−
Σ回路方式のノイズシェーピング回路の安定化を図るた
めの回路である。従来のΔ−Σ回路方式の場合の信号の
流れは、減算器１３→第１の積分器１５→減算器１９→
第２の積分器１６→量子化器１７→１タイミングデレー
１８→減算器１３となる。このように、ループの中に積
分器が２個直列に入っており、１８０°の位相遅れを有
するため、基本的に不安定である。これに対して、図１
２のＭＡＳＨ方式の回路のループは、減算器１３→積分
器１５→量子化器１７→タイミングデレー１８→減算器
１３と、減算器１９→積分器１６→量子化器１７’→タ
イミングデレー１８’→減算器１９の２つになる。しか
し、各々のループには積分器は１個しか含まれず、ルー
プの位相遅れは９０°にしかならないために絶対安定で
ある。
Σ回路方式のノイズシェーピング回路の安定化を図るた
めの回路である。従来のΔ−Σ回路方式の場合の信号の
流れは、減算器１３→第１の積分器１５→減算器１９→
第２の積分器１６→量子化器１７→１タイミングデレー
１８→減算器１３となる。このように、ループの中に積
分器が２個直列に入っており、１８０°の位相遅れを有
するため、基本的に不安定である。これに対して、図１
２のＭＡＳＨ方式の回路のループは、減算器１３→積分
器１５→量子化器１７→タイミングデレー１８→減算器
１３と、減算器１９→積分器１６→量子化器１７’→タ
イミングデレー１８’→減算器１９の２つになる。しか
し、各々のループには積分器は１個しか含まれず、ルー
プの位相遅れは９０°にしかならないために絶対安定で
ある。
【００１１】図１２の回路をｚ関数で表すと、以下の
（５）〜（８）式となる。第１の量子化器１７の出力Ｙ
1 は、 Ｙ1 ＝Ｘ＋（１−ｚ-1）Ｑ1 …（５） 第２の量子化器１７’の出力Ｙ2 は、 Ｙ2 ＝Ｐ＋（１−ｚ-1）Ｑ2 …（６） 減算結果Ｐは、 Ｐ＝−Ｑ1 …（７） 出力信号Ｙは、 Ｙ＝Ｙ1 ＋（１−ｚ-1）Ｙ2 …（８） 上記の（５）〜（８）の式を解くと、次の（９）式とな
り、図１０の構成と同様の２次ノイズシェーピング特性
を有する。 Ｙ＝Ｙ1 ＋（１−ｚ-1）Ｙ2 ＝Ｘ＋（１−ｚ-1）Ｑ1 −（１−ｚ-1）Ｑ1 ＋（１−ｚ-1）2 Ｑ2 ＝Ｘ＋（１−ｚ-1）2 Ｑ2 …（９） のように、出力信号Ｙは、（４）式と同じ特性となる。
（５）〜（８）式となる。第１の量子化器１７の出力Ｙ
1 は、 Ｙ1 ＝Ｘ＋（１−ｚ-1）Ｑ1 …（５） 第２の量子化器１７’の出力Ｙ2 は、 Ｙ2 ＝Ｐ＋（１−ｚ-1）Ｑ2 …（６） 減算結果Ｐは、 Ｐ＝−Ｑ1 …（７） 出力信号Ｙは、 Ｙ＝Ｙ1 ＋（１−ｚ-1）Ｙ2 …（８） 上記の（５）〜（８）の式を解くと、次の（９）式とな
り、図１０の構成と同様の２次ノイズシェーピング特性
を有する。 Ｙ＝Ｙ1 ＋（１−ｚ-1）Ｙ2 ＝Ｘ＋（１−ｚ-1）Ｑ1 −（１−ｚ-1）Ｑ1 ＋（１−ｚ-1）2 Ｑ2 ＝Ｘ＋（１−ｚ-1）2 Ｑ2 …（９） のように、出力信号Ｙは、（４）式と同じ特性となる。
【００１２】
【発明が解決しようとする課題】しかしながら、Δ−Σ
方式のノイズシェーピング回路の場合に、各積分器１
５、１６について、各々の出力ＮとＭについて解くと、
以下の（１０），（１１）式が求められる。 Ｎ＝Ｘ−ｚ-1（１−ｚ-1）Ｑ …（１０） Ｍ＝Ｘ−ｚ-1Ｑ−ｚ-1（１−ｚ-1）Ｑ …（１１） 上記の（１０）式は積分器１５の出力Ｎを示し、（１
１）式は積分器１６の出力Ｍを示しており、この絶対値
の最大が積分器１５、１６のダイナミックレンジを越え
なければ安定なノイズシェーピングを行うが、越えると
積分器１５、１６の最大値または、最小値でクリッピン
グされるため、誤差が生じることにより大きなＳ／Ｎ比
の劣化が起きる。積分器１５の出力Ｎ、積分器１６の出
力Ｍの絶対値の最大は、入力信号と量子化雑音Ｑの間に
相関関数がないことから、以下の（１２）、（１３）式
となる。但し、低周波領域では入力信号Ｘは＞＞（１−
ｚ-1）Ｑであるとする。 Ｎ＝｜Ｘ｜＋｜ｚ-1（１−ｚ-1）Ｑ｜＝｜Ｘ｜ …（１２） Ｍ＝｜Ｘ｜＋｜ｚ-1Ｑ｜＋｜ｚ-1（１−ｚ-1）Ｑ｜ ＝｜Ｘ｜＋｜Ｑ｜ …（１３）
方式のノイズシェーピング回路の場合に、各積分器１
５、１６について、各々の出力ＮとＭについて解くと、
以下の（１０），（１１）式が求められる。 Ｎ＝Ｘ−ｚ-1（１−ｚ-1）Ｑ …（１０） Ｍ＝Ｘ−ｚ-1Ｑ−ｚ-1（１−ｚ-1）Ｑ …（１１） 上記の（１０）式は積分器１５の出力Ｎを示し、（１
１）式は積分器１６の出力Ｍを示しており、この絶対値
の最大が積分器１５、１６のダイナミックレンジを越え
なければ安定なノイズシェーピングを行うが、越えると
積分器１５、１６の最大値または、最小値でクリッピン
グされるため、誤差が生じることにより大きなＳ／Ｎ比
の劣化が起きる。積分器１５の出力Ｎ、積分器１６の出
力Ｍの絶対値の最大は、入力信号と量子化雑音Ｑの間に
相関関数がないことから、以下の（１２）、（１３）式
となる。但し、低周波領域では入力信号Ｘは＞＞（１−
ｚ-1）Ｑであるとする。 Ｎ＝｜Ｘ｜＋｜ｚ-1（１−ｚ-1）Ｑ｜＝｜Ｘ｜ …（１２） Ｍ＝｜Ｘ｜＋｜ｚ-1Ｑ｜＋｜ｚ-1（１−ｚ-1）Ｑ｜ ＝｜Ｘ｜＋｜Ｑ｜ …（１３）
【００１３】上記の（１２）、（１３）式より、２次Δ
−Σ方式ノイズシェーピング回路を安定に動作させるた
めには積分器１５には｜Ｘ｜、積分器１６には、｜Ｘ｜
＋｜Ｑ｜のダイナミックレンジが必要になる。ノイズシ
ェーピングでは、量子化器１７は、低分解能で高精度を
得ることができるため、一般的に量子化雑音Ｑは大き
く、このため２段積分器には広いダイナミックレンジが
要求されるという問題がある。特にシェーピング回路を
低電圧で動作するＡ／Ｄ変換器に応用する場合には、積
分器はオペアンプと容量で構成されるが、オペアンプの
ダイナミックレンジは小さく、これから量子化雑音の絶
対値｜Ｑ｜を減算したものが入力のダイナミックレンジ
となるため、更に入力のダイナミックレンジは小さくな
ってしまう。これに対し、トランジスタ及び電源等に乗
ってくる雑音量は同一であるため、入力ダイナミックレ
ンジが小さくなった分だけＳ／Ｎ比が劣化してしまうと
いう問題がある。
−Σ方式ノイズシェーピング回路を安定に動作させるた
めには積分器１５には｜Ｘ｜、積分器１６には、｜Ｘ｜
＋｜Ｑ｜のダイナミックレンジが必要になる。ノイズシ
ェーピングでは、量子化器１７は、低分解能で高精度を
得ることができるため、一般的に量子化雑音Ｑは大き
く、このため２段積分器には広いダイナミックレンジが
要求されるという問題がある。特にシェーピング回路を
低電圧で動作するＡ／Ｄ変換器に応用する場合には、積
分器はオペアンプと容量で構成されるが、オペアンプの
ダイナミックレンジは小さく、これから量子化雑音の絶
対値｜Ｑ｜を減算したものが入力のダイナミックレンジ
となるため、更に入力のダイナミックレンジは小さくな
ってしまう。これに対し、トランジスタ及び電源等に乗
ってくる雑音量は同一であるため、入力ダイナミックレ
ンジが小さくなった分だけＳ／Ｎ比が劣化してしまうと
いう問題がある。
【００１４】一方、ＭＡＳＨ方式の場合には、２次Δ−
Σ方式のノイズシェーピング回路の安定化を図ることが
できるが、ＭＡＳＨ方式のノイズシェーピング回路の積
分器１５の出力Ｎについて解くと、 Ｎ＝Ｘ−Ｑ1 ＝｜Ｘ｜＋｜Ｑ1 ｜ …（１４） となり、また、積分器１６の出力Ｍついて解くと、 Ｍ＝−Ｑ1 −Ｑ2 ＝｜Ｑ1 ｜＋｜Ｑ2 ｜ …（１５） ここで、（１４）、（１５）式の積分器１５の出力Ｎと
積分器１６の出力Ｍの最大値をみると、積分器１５の出
力は、Ｎ＝｜Ｘ｜＋｜Ｑ1 ｜となる。このため、積分器
１５には｜Ｘ｜＋｜Ｑ1 ｜のダイナミックレンジが必要
となり、同時に入力ダイナミックレンジが小さくなり、
Ｓ／Ｎ比劣化が起きるという問題がある。
Σ方式のノイズシェーピング回路の安定化を図ることが
できるが、ＭＡＳＨ方式のノイズシェーピング回路の積
分器１５の出力Ｎについて解くと、 Ｎ＝Ｘ−Ｑ1 ＝｜Ｘ｜＋｜Ｑ1 ｜ …（１４） となり、また、積分器１６の出力Ｍついて解くと、 Ｍ＝−Ｑ1 −Ｑ2 ＝｜Ｑ1 ｜＋｜Ｑ2 ｜ …（１５） ここで、（１４）、（１５）式の積分器１５の出力Ｎと
積分器１６の出力Ｍの最大値をみると、積分器１５の出
力は、Ｎ＝｜Ｘ｜＋｜Ｑ1 ｜となる。このため、積分器
１５には｜Ｘ｜＋｜Ｑ1 ｜のダイナミックレンジが必要
となり、同時に入力ダイナミックレンジが小さくなり、
Ｓ／Ｎ比劣化が起きるという問題がある。
【００１５】本発明は上記の点に鑑みなされたもので、
ダイナミックレンジが減少することなくＳ／Ｎ比劣化が
起きないノイズシェーピング方法及び回路を提供するこ
とを目的とする。
ダイナミックレンジが減少することなくＳ／Ｎ比劣化が
起きないノイズシェーピング方法及び回路を提供するこ
とを目的とする。
【００１６】
【課題を解決するための手段】出力信号の１サンプリン
グ時間遅れた信号を入力信号より減算し、積分して第１
の積分結果を得、第１の積分結果から入力信号を減算
し、積分して第２の積分結果を得、第１の積分結果と第
２の積分結果を加算し、量子化した値を出力する。
グ時間遅れた信号を入力信号より減算し、積分して第１
の積分結果を得、第１の積分結果から入力信号を減算
し、積分して第２の積分結果を得、第１の積分結果と第
２の積分結果を加算し、量子化した値を出力する。
【００１７】図１は本発明の原理構成を示すブロック図
である。出力信号を１サンプリング遅延させる遅延手段
３と、遅延手段３により遅延された信号を入力端子より
入力された入力信号から減算し、第１の減算結果を得る
第１の減算手段１と、第１の減算結果を積分し、第１の
積分値を得る第１の積分手段２と、第１の積分値から入
力信号を減算し、第２の減算値を得る第２の減算手段４
と、第２の減算値を積分し第２の積分値を得る第２の積
分手段５と、第１及び第２の積分値を加算し、加算結果
を得る加算手段７と、量子化を行い出力する量子化手段
６とを有する。
である。出力信号を１サンプリング遅延させる遅延手段
３と、遅延手段３により遅延された信号を入力端子より
入力された入力信号から減算し、第１の減算結果を得る
第１の減算手段１と、第１の減算結果を積分し、第１の
積分値を得る第１の積分手段２と、第１の積分値から入
力信号を減算し、第２の減算値を得る第２の減算手段４
と、第２の減算値を積分し第２の積分値を得る第２の積
分手段５と、第１及び第２の積分値を加算し、加算結果
を得る加算手段７と、量子化を行い出力する量子化手段
６とを有する。
【００１８】また、上記の構成において、第１の積分手
段は、第１の積分値に第１の係数を乗算する第１の乗算
器を含み、第２の積分手段は、第１の１の積分手段２と
第２の積分値に第２の係数を乗算する第２の乗算器を含
む構成としてもよい。
段は、第１の積分値に第１の係数を乗算する第１の乗算
器を含み、第２の積分手段は、第１の１の積分手段２と
第２の積分値に第２の係数を乗算する第２の乗算器を含
む構成としてもよい。
【００１９】さらに、第１及び第２の積分手段２，５
は、入力信号の符号を反転して増幅する反転アンプを含
み、量子化手段６は第１及び第２の積分手段２，５から
の出力信号により量子化を行う差動比較器を含む構成と
してもよい。
は、入力信号の符号を反転して増幅する反転アンプを含
み、量子化手段６は第１及び第２の積分手段２，５から
の出力信号により量子化を行う差動比較器を含む構成と
してもよい。
【００２０】
【作用】本発明は入力信号から出力信号を１サンプリン
グ遅延された信号を減算し、その減算結果を積分し、そ
の積分値より入力信号を減算器において減算したものを
さらに積分し、２階の積分値を加算したものを量子化器
で量子化し、出力するようにすることにより、積分器出
力の信号振幅を従来の方式より小さくでき、このため、
信号成分のダイナミックレンジを大きくすることがで
き、Ｓ／Ｎ劣化を減少させる。本発明は、第１の積分手
段の出力から入力信号を減算することと、第１及び第２
の積分手段の出力を加算して量子化手段に入力する点
が、従来の回路と大きく異なる。
グ遅延された信号を減算し、その減算結果を積分し、そ
の積分値より入力信号を減算器において減算したものを
さらに積分し、２階の積分値を加算したものを量子化器
で量子化し、出力するようにすることにより、積分器出
力の信号振幅を従来の方式より小さくでき、このため、
信号成分のダイナミックレンジを大きくすることがで
き、Ｓ／Ｎ劣化を減少させる。本発明は、第１の積分手
段の出力から入力信号を減算することと、第１及び第２
の積分手段の出力を加算して量子化手段に入力する点
が、従来の回路と大きく異なる。
【００２１】
【実施例】図２は本発明の第１の実施例のノイズシェー
ピング回路のシグナルフローを示す。同図中、図９と同
一構成部分には同一符号を付し、その説明を省略する。
入力信号Ｘが入力信号端子１１より減算器１３に入力さ
れる。一方、出力Ｙが１サンプリングデレー１８に入力
され、１サンプリング遅れの信号が生成され、減算器１
３に入力される。減算器１３は入力信号Ｘより出力Ｙの
１サンプリング遅れの信号を減算し、積分器１５に入力
する。積分器１５は入力された減算結果を積分する。積
分器１５の出力Ｎは減算器１９に入力される。減算器１
９は積分器１５の出力Ｎから入力信号Ｘを減算し、その
減算結果は積分器１６に入力される。積分器１６は入力
された減算結果を積分し、積分結果は加算器１４に入力
される。加算器１４は積分器１５の出力Ｎと積分器１６
の出力Ｍを加算し、その加算結果Ｐを量子化器１７に入
力する。量子化器１７は加算結果Ｐを量子化し、出力信
号Ｙを生成する。
ピング回路のシグナルフローを示す。同図中、図９と同
一構成部分には同一符号を付し、その説明を省略する。
入力信号Ｘが入力信号端子１１より減算器１３に入力さ
れる。一方、出力Ｙが１サンプリングデレー１８に入力
され、１サンプリング遅れの信号が生成され、減算器１
３に入力される。減算器１３は入力信号Ｘより出力Ｙの
１サンプリング遅れの信号を減算し、積分器１５に入力
する。積分器１５は入力された減算結果を積分する。積
分器１５の出力Ｎは減算器１９に入力される。減算器１
９は積分器１５の出力Ｎから入力信号Ｘを減算し、その
減算結果は積分器１６に入力される。積分器１６は入力
された減算結果を積分し、積分結果は加算器１４に入力
される。加算器１４は積分器１５の出力Ｎと積分器１６
の出力Ｍを加算し、その加算結果Ｐを量子化器１７に入
力する。量子化器１７は加算結果Ｐを量子化し、出力信
号Ｙを生成する。
【００２２】図２の構成は積分器１５の出力Ｎから入力
信号Ｘを減算することと、積分器１５の出力Ｎと積分器
１６の出力Ｍを加算して、量子化器１７に入力して、出
力信号Ｙを得るものである。
信号Ｘを減算することと、積分器１５の出力Ｎと積分器
１６の出力Ｍを加算して、量子化器１７に入力して、出
力信号Ｙを得るものである。
【００２３】図２の構成をｚ関数で表すと、各々の出力
は（１６）〜（１９）式で表される。積分器１５の出力
Ｎは、
は（１６）〜（１９）式で表される。積分器１５の出力
Ｎは、
【数２】 積分器１６の出力Ｍは、
【数３】 加算器１４の加算結果は、 Ｐ＝Ｎ＋Ｍ …（１８） 量子化器１７の出力Ｙは、 Ｙ＝Ｐ＋Ｑ …（１９） 上記の（１６）〜（１９）の式を出力信号Ｙについて解
くと、出力信号Ｙは（２０）式で表される。 Ｙ＝Ｘ＋（１−ｚ-1）2 Ｑ …（２０） これは、（４）式及び（１３）式と同様であり、２次シ
ェーピング特性を有する。さらに、積分器１５、１６の
出力Ｎ，Ｍについて解くと、（２１）式（２２）式とな
る。積分器１５の出力Ｎは、 Ｎ＝Ｘ−ｚ-1（１−ｚ-1）Ｑ≒｜Ｘ｜ …（２１） となり、出力Ｎは入力信号Ｘの近似値となる。積分器１
６の出力Ｍは、 Ｍ＝−ｚ-1Ｑ ≒｜Ｑ｜ …（２２） となり、積分器１５の出力Ｍは量子化器出力Ｑの近似値
となる。
くと、出力信号Ｙは（２０）式で表される。 Ｙ＝Ｘ＋（１−ｚ-1）2 Ｑ …（２０） これは、（４）式及び（１３）式と同様であり、２次シ
ェーピング特性を有する。さらに、積分器１５、１６の
出力Ｎ，Ｍについて解くと、（２１）式（２２）式とな
る。積分器１５の出力Ｎは、 Ｎ＝Ｘ−ｚ-1（１−ｚ-1）Ｑ≒｜Ｘ｜ …（２１） となり、出力Ｎは入力信号Ｘの近似値となる。積分器１
６の出力Ｍは、 Ｍ＝−ｚ-1Ｑ ≒｜Ｑ｜ …（２２） となり、積分器１５の出力Ｍは量子化器出力Ｑの近似値
となる。
【００２４】上記の式からわかるように、信号帯域内で
はＸ＞＞（１−ｚ-1）Ｑであることから、積分器１５出
力Ｎの最大値は｜Ｘ｜、積分器１６の出力Ｍの最大値は
｜Ｑ｜である。図９及び図１２に示される従来の構成で
は積分器出力の最大が｜Ｘ｜＋｜Ｑ｜になるのに対し
て、本構成の場合には、積分器１５の出力Ｎは｜Ｑ｜だ
け小さくなる。また、積分器１６の出力Ｍも｜Ｘ｜だけ
小さくなる。
はＸ＞＞（１−ｚ-1）Ｑであることから、積分器１５出
力Ｎの最大値は｜Ｘ｜、積分器１６の出力Ｍの最大値は
｜Ｑ｜である。図９及び図１２に示される従来の構成で
は積分器出力の最大が｜Ｘ｜＋｜Ｑ｜になるのに対し
て、本構成の場合には、積分器１５の出力Ｎは｜Ｑ｜だ
け小さくなる。また、積分器１６の出力Ｍも｜Ｘ｜だけ
小さくなる。
【００２５】図３は本発明の第２の実施例のシグナルフ
ローを示す。同図中、図２と同一構成部分には同一符号
を付し、その説明を省略する。第２の実施例のシェーピ
ング回路は、図２に示される第１の実施例の構成に反転
アンプを用いて符号を反転させるためにインバータ７０
を付加したものである。積分部７１、７２においては、
インバータ７０1 ，７０2 が積分器１５，１６の後段に
設けられ、遅延部７４においては、インバータ７０3 が
１サンプリングデレー１８の前段に付加されることによ
り構成される。量子化部７３は加算器１４と量子化器１
７により構成される。本実施例のシグナルフローは第１
の実施例と同様である。
ローを示す。同図中、図２と同一構成部分には同一符号
を付し、その説明を省略する。第２の実施例のシェーピ
ング回路は、図２に示される第１の実施例の構成に反転
アンプを用いて符号を反転させるためにインバータ７０
を付加したものである。積分部７１、７２においては、
インバータ７０1 ，７０2 が積分器１５，１６の後段に
設けられ、遅延部７４においては、インバータ７０3 が
１サンプリングデレー１８の前段に付加されることによ
り構成される。量子化部７３は加算器１４と量子化器１
７により構成される。本実施例のシグナルフローは第１
の実施例と同様である。
【００２６】図４は本発明の第２の実施例の回路構成を
示す。同図は、図３の構成を実現可能な回路に置き換え
たものである。まず、減算器１３、１９は抵抗Ｒ1 ，Ｒ
2 で簡単に実現でき、加算器に変形している。積分部７
１は入力信号の符号を反転し、増幅する反転アンプ２１
５と容量６１を用い、積分部７２は反転アンプ２１６と
容量６２を用いた構成となる。また、量子化部７３は反
転アンプ２１６の出力信号と反転アンプ２１６の出力に
より量子化を行う差動比較器２００を用いることによ
り、同一回路で実現できる。遅延部７４はＤ／Ａ変換器
２７４を用いて出力信号Ｙをインバータ７０3 で反転さ
せ、Ｄ／Ａ変換器２７４に入力すればよく、従来のＤ／
Ａ変換器とインバータで簡単に実現できる。このよう
に、本発明のノイズシェーピング回路をＡ／Ｄ変換器に
用いる場合は、従来のアナログ回路を用いて容易に構成
することができる。
示す。同図は、図３の構成を実現可能な回路に置き換え
たものである。まず、減算器１３、１９は抵抗Ｒ1 ，Ｒ
2 で簡単に実現でき、加算器に変形している。積分部７
１は入力信号の符号を反転し、増幅する反転アンプ２１
５と容量６１を用い、積分部７２は反転アンプ２１６と
容量６２を用いた構成となる。また、量子化部７３は反
転アンプ２１６の出力信号と反転アンプ２１６の出力に
より量子化を行う差動比較器２００を用いることによ
り、同一回路で実現できる。遅延部７４はＤ／Ａ変換器
２７４を用いて出力信号Ｙをインバータ７０3 で反転さ
せ、Ｄ／Ａ変換器２７４に入力すればよく、従来のＤ／
Ａ変換器とインバータで簡単に実現できる。このよう
に、本発明のノイズシェーピング回路をＡ／Ｄ変換器に
用いる場合は、従来のアナログ回路を用いて容易に構成
することができる。
【００２７】図５は本発明の第３の実施例のノイズシェ
ーピング回路のシグナルフローを示す。本実施例は図２
の構成の積分器１５の後段に、係数Ｊを乗算する乗算器
８１が設けられ、さらに、積分器１６の後段に係数Ｋを
乗算する乗算器８１が設けられる。係数Ｋ＜１、係数Ｊ
＜１の場合は、抵抗分割等を行うことによりノイズシェ
ーピング回路が実現できる。
ーピング回路のシグナルフローを示す。本実施例は図２
の構成の積分器１５の後段に、係数Ｊを乗算する乗算器
８１が設けられ、さらに、積分器１６の後段に係数Ｋを
乗算する乗算器８１が設けられる。係数Ｋ＜１、係数Ｊ
＜１の場合は、抵抗分割等を行うことによりノイズシェ
ーピング回路が実現できる。
【００２８】図６は本発明の第３の実施例のノイズシェ
ーピング回路の実現例を示す。同図中、図４と同一構成
部分には同一符号を付しその説明を省略する。本実施例
では係数Ｋ＝０．５，Ｊ＝１とした場合を示す。図４に
おける抵抗Ｒ2 、Ｒ3 を２倍の２Ｒとすることにより係
数Ｋ＝０．５が実現できる。
ーピング回路の実現例を示す。同図中、図４と同一構成
部分には同一符号を付しその説明を省略する。本実施例
では係数Ｋ＝０．５，Ｊ＝１とした場合を示す。図４に
おける抵抗Ｒ2 、Ｒ3 を２倍の２Ｒとすることにより係
数Ｋ＝０．５が実現できる。
【００２９】図７は、第１の実施例の構成に一次Δ−Σ
回路及びＭＡＳＨ方式を加えて３次シェーピング特性を
得る回路である。図１２のＭＡＳＨ方式のノイズシェー
ピング回路の初段に、本発明の第１の実施例の回路を用
いた例である。図９に示す従来の２次Δ−Σ方式のノイ
ズシェーピング回路を図１２の初段に用いて、３次シェ
ーピング特性を得る回路では、図９の積分回路出力Ｍ
は、２段目の入力となるが、（６）式から積分回路出力
Ｍは、入力信号Ｘと量子化雑音Ｑが加算されたものとな
り、入力電圧が大きくなるのに対し、本例では、（２
２）式から２段目入力は量子化雑音Ｑのみであり、ダイ
ナミックレンジが小さくてよいという利点を有する。ま
た、２段目にも本発明の回路を用いて４次シェーピング
特性を得る応用も考えられる。
回路及びＭＡＳＨ方式を加えて３次シェーピング特性を
得る回路である。図１２のＭＡＳＨ方式のノイズシェー
ピング回路の初段に、本発明の第１の実施例の回路を用
いた例である。図９に示す従来の２次Δ−Σ方式のノイ
ズシェーピング回路を図１２の初段に用いて、３次シェ
ーピング特性を得る回路では、図９の積分回路出力Ｍ
は、２段目の入力となるが、（６）式から積分回路出力
Ｍは、入力信号Ｘと量子化雑音Ｑが加算されたものとな
り、入力電圧が大きくなるのに対し、本例では、（２
２）式から２段目入力は量子化雑音Ｑのみであり、ダイ
ナミックレンジが小さくてよいという利点を有する。ま
た、２段目にも本発明の回路を用いて４次シェーピング
特性を得る応用も考えられる。
【００３０】図８は、図７の回路の構成を示すものであ
る。本回路構成は、図４の構成に一次Δ−Σ回路を加え
たものである。Δ−Σ方式の回路に積分器２１６の出力
が入力される。比較器２１８の出力をＤ／Ａ変換器１７
５により１サンプリング遅延させ、抵抗Ｒ5 ，Ｒ6 によ
って減算を行う。積分器２１７と容量６３によって生成
された信号は、比較器２１８の入力とする。さらに、比
較器２１８の信号の出力信号を微分器９５、９５’によ
り２回微分し、微分結果を加算器９６に入力する。加算
器９６は、比較器２００の出力と微分器９５’からの出
力を加算して出力信号Ｙとして出力端子１２より出力す
る。
る。本回路構成は、図４の構成に一次Δ−Σ回路を加え
たものである。Δ−Σ方式の回路に積分器２１６の出力
が入力される。比較器２１８の出力をＤ／Ａ変換器１７
５により１サンプリング遅延させ、抵抗Ｒ5 ，Ｒ6 によ
って減算を行う。積分器２１７と容量６３によって生成
された信号は、比較器２１８の入力とする。さらに、比
較器２１８の信号の出力信号を微分器９５、９５’によ
り２回微分し、微分結果を加算器９６に入力する。加算
器９６は、比較器２００の出力と微分器９５’からの出
力を加算して出力信号Ｙとして出力端子１２より出力す
る。
【００３１】
【発明の効果】上述のように本発明によれば、積分器の
ダイナミックレンジを有効に使用できることになり、入
力信号のダイナミックレンジが広くなり、Ｓ／Ｎが向上
する。また、出力信号の１サンプリングデレーは減算器
に入力するだけであるので、Ｄ／Ａ変換器は従来のよう
に２個使用することなく１個で済み、さらに、量子化の
処理に差動比較器を用いることにより、加算器と量子化
器を１つの回路で実現できるため、回路の簡略化を図る
ことができる。
ダイナミックレンジを有効に使用できることになり、入
力信号のダイナミックレンジが広くなり、Ｓ／Ｎが向上
する。また、出力信号の１サンプリングデレーは減算器
に入力するだけであるので、Ｄ／Ａ変換器は従来のよう
に２個使用することなく１個で済み、さらに、量子化の
処理に差動比較器を用いることにより、加算器と量子化
器を１つの回路で実現できるため、回路の簡略化を図る
ことができる。
【図１】本発明の原理構成を示すブロック図である。
【図２】本発明の第１の実施例のノイズシェーピング回
路のシグナルフローを示す図である。
路のシグナルフローを示す図である。
【図３】本発明の第２の実施例のノイズシェーピング回
路のシグナルフローを示す図である。
路のシグナルフローを示す図である。
【図４】本発明の第２の実施例のノイズシェーピング回
路の回路構成を示す図である。
路の回路構成を示す図である。
【図５】本発明の第３の実施例のノイズシェーピング回
路のシグナルフローを示す図である。
路のシグナルフローを示す図である。
【図６】本発明の第３の実施例のノイズシェーピング回
路の回路構成を示す図である。
路の回路構成を示す図である。
【図７】本発明の第４の実施例のノイズシェーピング回
路のシグナルフローを示す図である。
路のシグナルフローを示す図である。
【図８】本発明の第４の実施例のノイズシェーピング回
路の回路構成を示す図である。
路の回路構成を示す図である。
【図９】従来のΔ−Σノイズシェーピング回路のシグナ
ルフローを示す図である。
ルフローを示す図である。
【図１０】従来の２次Δ−Σノイズシェーピングの効果
を示す図である。
を示す図である。
【図１１】量子化雑音のノイズシェーピングの効果を示
す図である。
す図である。
【図１２】従来のＭＡＳＨ方式のノイズシェーピング回
路のシグナルフローを示す図である。
路のシグナルフローを示す図である。
１ 第１の減算手段 ２ 第１の積分手段 ３ 遅延手段 ４ 第２の減算手段 ５ 第２の積分手段 ６ 量子化手段 １１ 入力信号端子 １２ 出力信号端子 １３，１９，９１ 減算器 １４ 加算器 １５ 積分器 １６ 積分器 １７ 量子化器 １８ １サンプリングデレー １９ 減算器 ５１、５２ 容量 ７０ インバータ ７１ 積分器 ７２ 積分器 ７３，９３ 量子化器 ７４ １サンプリングデレー ８１ 乗算器 ８２ 乗算器 ９５、９５’ 微分回路 １７４，１７５，２７４，３７４ Ｄ／Ａ変換器 ２００、２０１ 差動比較器 ２１５，２１６ 反転アンプ ２１８ 比較器
Claims (3)
- 【請求項１】 量子化された出力信号の１サンプリング
時間遅延された信号を入力信号より減算し、積分して第
１の積分結果を得、 前記第１の積分結果から前記入力信号を減算し、積分し
て第２の積分結果を得、 前記第１の積分結果と第２の積分結果を加算し、加算結
果を量子化した値を出力することを特徴とするノイズシ
ェーピング方法。 - 【請求項２】 出力信号を１サンプリング遅延させる遅
延手段と、 前記遅延手段により遅延された信号を入力端子より入力
された入力信号から減算し、第１の減算結果を得る第１
の減算手段と、 前記第１の減算結果を積分し、第１の積分値を得る第１
の積分手段と、 前記第１の積分値から前記入力信号を減算し、第２の減
算結果を得る第２の減算手段と、 前記第２の減算結果を積分し、第２の積分値を得る第２
の積分手段と、 前記第１及び第２の積分値を加算し、加算結果を得る加
算手段と、 前記加算結果を量子化し、出力する量子化手段とを有す
ることを特徴とするノイズシェーピング回路。 - 【請求項３】 前記第１の積分値に第１の係数を乗算す
る第１の乗算器と、前記第２の積分値に第２の係数を乗
算する第２の乗算器とを含む第１及び第２の積分手段を
有し、 前記第１の係数が乗じられていない第１の積分値から入
力信号を減算し、減算結果を積分して第２の積分値を得
る請求項２記載のノイズシェーピング回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32912691A JP2621721B2 (ja) | 1991-12-12 | 1991-12-12 | ノイズシェーピング方法及び回路 |
| DE69218359T DE69218359T2 (de) | 1991-12-12 | 1992-12-08 | Verfahren und Schaltung für Rauschformung |
| EP92403315A EP0546920B1 (en) | 1991-12-12 | 1992-12-08 | Method and circuit for noise shaping |
| US07/989,136 US5416483A (en) | 1991-12-12 | 1992-12-11 | Method and circuit for noise shaping |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32912691A JP2621721B2 (ja) | 1991-12-12 | 1991-12-12 | ノイズシェーピング方法及び回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05167451A JPH05167451A (ja) | 1993-07-02 |
| JP2621721B2 true JP2621721B2 (ja) | 1997-06-18 |
Family
ID=18217914
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32912691A Expired - Lifetime JP2621721B2 (ja) | 1991-12-12 | 1991-12-12 | ノイズシェーピング方法及び回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2621721B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE112008001033T5 (de) * | 2007-04-13 | 2010-03-11 | Advantest Corp. | A/D-Konverter |
| US8860491B1 (en) * | 2013-07-09 | 2014-10-14 | Analog Devices, Inc. | Integrator output swing reduction technique for sigma-delta analog-to-digital converters |
-
1991
- 1991-12-12 JP JP32912691A patent/JP2621721B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05167451A (ja) | 1993-07-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2704060B2 (ja) | 過サンプリング変換器 | |
| US5084702A (en) | Plural-order sigma-delta analog-to-digital converter using both single-bit and multiple-bit quantizers | |
| US5061928A (en) | System and method of scaling error signals of caseload second order modulators | |
| JP3830924B2 (ja) | 縦続型デルタシグマ変調器 | |
| US5416483A (en) | Method and circuit for noise shaping | |
| JP3290314B2 (ja) | ３つのシグマ−デルタ変調器をカスケード接続する方法、およびシグマ−デルタ変調器システム | |
| EP2340613B1 (en) | Sigma-delta modulator | |
| JP3033162B2 (ja) | ノイズシェーピング回路 | |
| JP3247859B2 (ja) | オーディオ用デルタシグマ変調器 | |
| JPH05304475A (ja) | ノイズシェイパ | |
| JP2621721B2 (ja) | ノイズシェーピング方法及び回路 | |
| JPH01233920A (ja) | 非線形ａ／ｄ変換回路及び非線形ａ／ｄ変換方法 | |
| JP3362718B2 (ja) | マルチビット−デルタシグマａｄ変換器 | |
| JP2642487B2 (ja) | ディジタル／アナログ変換器またはアナログ／ディジタル変換器におけるデルタシグマ変調回路 | |
| JP2754437B2 (ja) | ノイズシェーピングアナログ・ディジタル回路 | |
| JP3127477B2 (ja) | ノイズシェーピング回路 | |
| JPH0653836A (ja) | アナログデイジタル変換回路 | |
| JP3522621B2 (ja) | ノイズシェーピング方法及び回路 | |
| JPH0710046B2 (ja) | 量子化器 | |
| JP2003018011A (ja) | サブレンジングａ／ｄ変換方法および回路 | |
| JPH0666139U (ja) | マルチビットσδａ／ｄ変換器 | |
| JPH04263518A (ja) | Ａ／ｄ変換回路 | |
| JPH0430618A (ja) | 量子化器 | |
| JPH03289810A (ja) | 量子化器 | |
| JPH05167452A (ja) | ディジタル／アナログ変換用ノイズシェーピング方法及び回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090404 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 12 Free format text: PAYMENT UNTIL: 20090404 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 13 Free format text: PAYMENT UNTIL: 20100404 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110404 Year of fee payment: 14 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120404 Year of fee payment: 15 |
|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120404 Year of fee payment: 15 |