JP2754437B2

JP2754437B2 - ノイズシェーピングアナログ・ディジタル回路

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Publication number: JP2754437B2
Application number: JP21290592A
Authority: JP
Inventors: 康之松谷
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: Nippon Telegraph and Telephone Corp
Priority date: 1992-08-10
Filing date: 1992-08-10
Publication date: 1998-05-20
Anticipated expiration: 2013-05-20
Also published as: JPH0661864A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ノイズシェーピングア
ナログ・ディジタル回路に係り、特に、アナログ・ディ
ジタル変換時に発生する量子化雑音を信号帯域外に強く
分布させ、信号帯域内の量子化雑音を小さくすることに
より、高精度を得るノイズシェーピングアナログ・ディ
ジタル回路に関する。

【０００２】

【従来の技術】図７は、従来の第１の構成例を示す。同
図は、従来のノイズシェーピング技術で一般的に用いら
れているΔ−Σ方式で２次のノイズシェーピング特性を
得る時の例（「オーバーサンプリングＡ／Ｄ変換技
術」）である。

【０００３】同図に示す構成は、入力信号Ｘを入力する
入力端子１１、出力信号Ｙを出力する出力端子１２、減
算器１３、１９、積分を行い、その伝達関数としてｚ関
数を用い、１／（１−ｚ^-1）で表す伝達関数を出力する
積分器１５，１６、入力された信号を量子化し、その量
子化雑音をＱとする量子化器１７、一般的に、ディジタ
ル／アナログ（Ｄ／Ａ）変換器（ＤＡＣ）で構成される
１サンプリングデレー１８により構成される。

【０００４】同図の回路の接続は、減算器１３で入力信
号Ｘから出力信号Ｙの１サンプリングデレー信号を減算
し、減算された信号を積分器１５で積分し、減算器１９
で積分器１５の出力Ｎからさらに出力Ｙの１サンプリン
グデレー信号を減算する。積分器１６は減算された信号
を積分し、積分器１６の出力信号Ｍを量子化器１７に入
力する。量子化器１７は、量子化した信号を出力信号Ｙ
とする。

【０００５】ここで、積分器１５の出力をＮ、積分器１
６の出力をＭ、量子化器の量子化雑音をＱとすると、こ
の回路は、ｚ関数により、以下の（１）〜（３）の式で
表され、これを解くことにより回路の性格が分かる。

【数１】上記の式（１）〜（３）をＸとＹについて解くと、次の
（４）式となる。Ｙ＝Ｘ＋（１−ｚ^-1）²Ｑ（４）式（４）の（１−ｚ^-1）は微分を示しており、出力信号
Ｙは、入力信号Ｘと量子化雑音Ｑの２階微分したものの
和であることがわかる。

【０００６】図８は、量子化雑音Ｑのノイズシェーピン
グの効果を示す。同図において、縦軸をパワー、横軸を
周波数とする。

【０００７】量子化雑音Ｑは、周波数に無関係にガウス
分布する雑音（ホワイト雑音：図８（ａ）であるため、
これを２階微分した（１−ｚ^-1）²Ｑは、図８（ｂ）の
ように、低周波領域では小さく高周波領域では大きく分
布する特性を示す。これがノイズシェーピングである。
ノイズシェーピングは、図８に示すように、従来はホワ
イトに分布する量子化雑音の形を変え、低周波領域の雑
音を小さくするため、高周波領域をフィルタで取り除
き、低周波領域のみを取り出せば、低分解能の量子化器
を用いても高精度な特性を得ることができる。

【０００８】次に、各積分器１５，１６の出力ＮとＭに
ついて解くと、以下の式（５）、（６）となる。

【０００９】Ｎ＝Ｘ−ｚ^-1（１−ｚ^-1）Ｑ（５）Ｍ＝Ｘ−ｚ^-1Ｑ−ｚ^-1（１−ｚ^-1）Ｑ（６）上記の式（５）、（６）は、各種積分器の出力を示して
おり、この絶対値の最大値が積分器のダイナミックレン
ジを越えなければ安定なノイズシェーピングを行い、越
した場合は、積分器１５、１６の最大値又は最小値でク
リッリッピングされるため、誤差が生じ大きなＳ／Ｎの
劣化が起きる。積分器の出力信号Ｎ，Ｍの絶対値の最大
は、ＸとＱの間に相関係数がないことから以下に示す式
となる。また、低周波領域では

【数２】であるとする。

【数３】上記の式（７）、（８）から２次Δ−Σ回路を安定に動
作させるためには、積分器１５には｜Ｘ｜、積分器１６
には、｜Ｘ｜＋｜Ｑ｜のダイナミックレンジが必要にな
る。ノイズシェーピングでは、量子化器は低分解能で高
精度を得ることができるため、一般的にＱは大きく、こ
のため２段積分器には、広いダイナミックレンジが要求
される欠点がある。特にシェーピング回路を低電圧で動
作するＡ／Ｄ変換器に応用する場合、積分器は、オペア
ンプと容量で構成されるが、オペアンプのダイナミック
レンジは小さく、これから量子化雑音｜Ｑ｜を減算した
ものが入力のダイナミックレンジとなるため、さらに入
力のダイナミックレンジは小さくなってしまう。これに
対し、トランジスタ及び電源等が乗ってくる雑音量は同
一であるため、入力ダイナミックレンジが小さくなった
分だけ、Ｓ／Ｎが劣化してしまう欠点を有する。

【００１０】これに対して、上記の欠点を改善した２次
ノイズシェーピング回路が特願平３−３２９１２６に開
示されている。

【００１１】図９は、従来の第２の例の構成を示す。同
図中、図７と同一構成部分には、同一符号を付しその説
明を省略する。

【００１２】入力信号Ｘから出力信号Ｙの１サンプリン
グ遅れの信号を減算器１３で減算したものを積分器１５
で積分する。減算器１９は、１サンプリングデレーの量
子化器１７からの出力を減算器１３で減算し、積分器１
５で積分した値を、入力端子１１から入力された値から
減算する。積分器１６は、減算器１９の出力を積分す
る。量子化器１７は、積分器１５の出力と、積分器１６
の出力を加算した信号を量子化し、出力信号Ｙとするも
のである。本構成をｚ関数で表すと、以下のような式と
なる。

【数４】上記の式（９）〜（１２）を出力信号Ｙについて解く
と、式（１３）が得られる。Ｙ＝Ｘ＋（１−ｚ^-1）²Ｑ（１３）これは、式（４）と同様であり、２次のシェーピング特
性を有する。さらに、積分器出力Ｎ，Ｍについて解く
と、式（１４）、（１５）となる。

【数５】上述のように、信号帯域内では、

【数６】

【００１３】であることから、積分器出力信号Ｎの最大
値は｜Ｘ｜、積分器出力信号Ｍの最大値は｜Ｑ｜であ
り、図７の構成では、積分器の出力の最大が｜Ｘ｜＋｜
Ｑ｜になるのに比べて、図９に示す第２の従来の例は、
積分器出力信号Ｎでは｜Ｑ｜だけ、積分器出力信号Ｍで
は、｜Ｘ｜だけ小さくなり、積分器のダイナミックレン
ジを有効に使用することができ、入力信号のダイナミッ
クレンジが広くなり、Ｓ／Ｎ比が向上する利点を有して
いる。

【００１４】また、上記第２の従来の例においては、ノ
イズシェーピングＡ／Ｄ変換器をＬＳＩ化するとき、積
分器は反転アンプ構成を用いるのが、一般的である。

【００１５】図１０は、第２の従来の例の構成に反転積
分器を用いた場合のシグナルフローを示す。このとき、
反転アンプ５１は、積分器１５と符号反転器５０により
構成され、反転アンプ５２は、積分器１６と符号反転器
５０’により構成される。このとき、図９に示されてい
る入力信号が入力される構成部分は、加算器１３、１９
となり、積分器１６の出力が入力される構成部分は、減
算器１４となる。

【００１６】図１０の構成の回路では、量子化器１７の
出力の減算には、図９のように減算器１４を用いるか、
図１１のように、差動比較器６０を用いる。

【００１７】

【発明が解決しようとする課題】しかしながら、上記の
第２の従来の構成においては、アナログ回路では特に、
低電圧で動作するアナログ回路は精度の良い減算器は実
現し難いという欠点があり、また、図１１に示す差動比
較器は多値化が難しいといった欠点がある。

【００１８】本発明のは上記の点に鑑みなされたもの
で、ノイズシェーピングＡ／Ｄ変換器のＬＳＩ化に対
し、前述した従来の方式に必要なアナログ減算器、差動
比較器を用いずにノイズシェーピングアナログ・ディジ
タル回路を提供することを目的とする。

【００１９】

【課題を解決するための手段】図１は第１の本発明の原
理構成図を示す。

【００２０】本発明は、入力された信号を量子化し、出
力する第１の量子化器１７及び第２の量子化器２０と、
第１の量子化器１７の出力信号Ｙ₁と、第２の量子化器
２０の出力信号を反転した信号Ｙ₂とを加算した信号、
または、加算した信号をさらに１／２の値にした信号
を、遅延手段１８により１サンプリング時間送らせた信
号と、入力信号を加算した信号を出力する第１の加算手
段１３と、第１の加算手段１３より入力された信号を積
分し、積分した信号の反転信号Ｎを出力する第１の積分
手段５１と、第１の積分手段５１の出力信号Ｎと入力信
号を加算した信号とを積分し、積分した信号の反転信号
Ｍを出力する第２の積分手段５２と、第２の積分手段５
２より出力された信号の反転信号Ｍを第２の量子化器２
０に入力し、第１の量子化器１７の出力信号Ｙ₁と第２
の量子化器２０の出力信号の反転信号Ｙ₂を加算した信
号または、加算した信号の１／２を出力信号とする第２
の加算手段１４とを有する。

【００２１】第５図は、第２の本発明の原理構成図を示
す。本発明は、入力された信号を量子化し、出力する第
１の量子化器１７及び第２の量子化器２０と、第１の量
子化器１７の出力信号Ｙ₁の第１の遅延手段１８により
１サンプリング遅れた信号と第２の量子化器２０の出力
信号を反転した信号Ｙ₂の第２の遅延手段１８’により
１サンプリング時間遅れた信号を加算した信号、また
は、加算した信号をさらに１／２の値にした信号と入力
信号とを加算し、出力する第１の加算手段２１と、第１
の加算手段２１の出力信号と入力信号を加算し、出力す
る第２の加算手段１３と、第２の加算手段１３の出力信
号を積分し、積分した信号の反転信号Ｎを出力する第１
の積分手段５１と、第１の積分手段５１の出力信号と入
力信号を加算した信号を積分し、積分された信号の反転
信号を第２の量子化器２０に出力する第２の積分手段５
２と、第１の積分手段５１の出力信号Ｎを第１の量子化
器５１に入力し、第２の量子化器２０の出力信号を反転
させた信号Ｙ₂と第１の量子化器１７の出力信号Ｙ₁を
加算した信号または、加算した信号の１／２を出力信号
とする第３の加算手段１４を有する。

【００２２】

【作用】従来は量子化器の前段で減算を行っていたのに
対し、本発明は上記のように量子化後に減算を行うよう
にすることにより、量子化後の値はディジタル値である
ため２の補数をとることにより減算を簡単に加算に変え
ることができる。

【００２３】このように、本発明は、量子化器と反転器
を付加したアナログ回路であり、第１の量子化器の雑音
と第２の量子化器雑音を加算することにより完全な２次
のシェーピング特性を有する。

【００２４】

【実施例】図１は第１の本発明の原理構成図を示す。同
図において、図９と同一構成部分には同一符号を付し、
その説明を省略する。図９に示される減算器１３、１９
は、図１においては加算器に変更されている。図１にお
いて、図９の構成に第２の量子化器２０が付加されてい
る。本実施例は加算器１４の遅延が帰還ループの中に入
る構成となっている。

【００２５】図１に示す構成において、加算器１４は、
第１の量子化器１７の出力信号Ｙ₁と第２の量子化器２
０の出力を符号反転器５０で反転した信号Ｙ₂を加算
し、その信号を１サンプリングデレー１８に入力する。
加算器１３は、１サンプリングデレー１８により１サン
プリング時間遅延された出力信号と入力信号Ｘを加算し
て、第１の積分器５１に入力する。

【００２６】第１の積分器５１は、積分器１５と符号反
転器５０より構成され、積分器１５は、入力された信号
を積分し、積分した信号を符号反転器５０に出力する。
符号反転器５０は、入力された積分信号の符号を反転
し、出力信号Ｎとして加算器１９に出力する。加算器１
９は、入力信号Ｘと第１の積分器５１から出力された信
号Ｎを加算し、第２の積分器５２に入力する。

【００２７】第２の積分器５２は、積分器１６と符号反
転器５０’より構成される。積分器１６は加算器１９よ
り入力された信号を積分し、積分した信号を符号反転器
５０’に出力する。符号反転器５０’は、入力された積
分された信号の符号を反転し、出力信号Ｍとして第２の
量子化器２０に出力する。一方、第１の積分器５１から
の出力信号Ｎは第１の量子化器１７に入力される。これ
により、加算器１４は、第１の量子化器１７の出力Ｙ₁
と第２の量子化器２０の反転信号を加算した信号Ｙ₂が
入力され、これらを加算して、出力信号Ｙを出力する。

【００２８】図２は、本発明の第１の実施例を適用した
例（その１）を示す。図１における積分器１５と符号反
転器５０により構成される第１の積分器５１はＲＣ積分
器１５１に相当する。また、積分器１６と符号反転器５
０’により構成される第２の積分器５２はＲＣ積分器１
５２に相当する。第１及び第２の量子化器１７、２０は
コンパレータ７４、７４’に対応する。またコンパレー
タ７４、７４’にはそれぞれ基準電圧７０が印加され、
１サンプルデレー１８はディジタル信号をアナログ信号
に変換するディジタル・アナログ変換器７１に対応し、
また、図１における符号反転器５０は、ディジタルイン
バータ７２、加算器１４はディジタル加算器７３に対応
する。

【００２９】また、アナログ加算についても積分器の入
力抵抗を並列にするだけで、構成が可能である。また、
量子化器１７の出力はディジタル値であるため積分入力
への帰還のためディジタル・アナログ変換器７１を用い
て、アナログ値に変換しており、また、１サンプリグデ
レーも同時に行われている。

【００３０】図３は本発明の第１の実施例を適用した例
（その２）を示す。同図は、第１の量子化器（コンパレ
ータ７４）、第２の量子化器（コンパレータ７４＋イン
バータ７２）の出力に乗算係数器９１により係数（１／
２）を乗じたものである。また、係数は１／２でなくと
もよい。図３に示す回路構成は、係数を１以下とするこ
とによりディジタル・アナログ変換器７１の出力振幅を
小さくすることが可能となる。

【００３１】図４は本発明の第１の実施例を適用した例
（その３）を示す。同図は、図２の構成にマルチステー
ジ・ノイズ・シェーピング技術を用いて、３次シェーピ
ング特性が得られるように改善した例である。本実施例
を用いることにより特別なアナログ回路要素無しに、デ
ィジタル微分器１０１の追加を行うのみで構成可能であ
る。

【００３２】図５は、第２の本発明の原理構成図を示
す。同図において、図１と同一構成部分には、同一符号
を付し、その説明を省略する。

【００３３】図５の示される構成は、図１のサンプリグ
デレー１８にさらに１サンプリングデレー１８’を付加
し、加算器２１で第１及び第２のサンプリングデレー１
８、１８’の出力を加算し、加算器１３に入力するもの
である。また、加算器１４は、第１の量子化器１７の
出力Ｙ₁と第２の量子化器２０の反転信号Ｙ₂を加算す
るが、第１の実施例のように帰還ループの中に入らない
特徴がある。

【００３４】以下に第２の実施例の動作を詳細に説明す
る。

【００３５】入力端子１１から入力された入力信号Ｘは
第１の積分器５１及び加算器１９に入力される。第１の
積分器５１は、入力された入力信号Ｘを積分し、積分信
号の反転信号Ｎを加算器１９に出力する。加算器１９
は、入力信号Ｘと第１の積分器５１の出力を加算し、第
２の積分器５２に入力する。第２の積分器５２は、加算
器１９の出力を積分し、その積分信号の反転信号Ｍを第
２の量子化器２０に出力する。第２の量子化器２０は信
号Ｍの量子化を行い、符号反転器５０に入力する。符号
反転器５０は、量子化された信号の符号を反転し、反転
信号Ｙ₂を加算器１４及び第２のサンプリングデレー１
８’に入力する。加算器２１は、第１のサンプリングデ
レー１８と第２のサンプリングデレー１８’の出力を加
算し、その出力を加算器１３に出力する。

【００３６】さらに、第１の量子化器１７の出力Ｙ
₁と、第２の量子化器２０の反転信号Ｙ ₂が加算器１４
に入力される。加算器１４は、入力された２信号を加算
して出力信号Ｙとする。上記の構成をｚ関数で表すと、
以下に示す式となる。

【数７】但し、Ｑ₁は第１の量子化器１７、Ｑ₂は第２の量子化
器２０の量子化雑音であり、Ｙ₁は第１の量子化器１７
の出力、Ｙ₂は第２の量子化器２０の反転出力とする。
式（１６）〜（１９）をＹについて解くと、式（２０）
となる。Ｙ＝Ｘ＋（１−ｚ^-1）²（Ｑ₁＋Ｑ₂）（２０）これは、量子化雑音がＱ₁＋Ｑ₂となるが、式（４）、
式（１３）と同様の式であり、完全な２次のシェーピン
グ特性を有する。

【００３７】図６は本発明の第２の実施例を適用した例
を示す図である。１サンプリングデレー１８、１８’に
は、ディジタル・アナログ変換器７１、７１’が適用さ
れ、これらを並列に設けることにより簡単に実現でき
る。前述したように、この回路では、ディジタル加算器
７３の遅延は帰還ループの中に入らないため、位相余裕
が大きくなり、安定度が高くなる。

【００３８】上記のように、本発明の構成は、第２の量
子化器２０と反転器５０を付加したアナログ回路におい
て容易に実現が可能な加算器のみで、Ａ／Ｄ変換回路の
構成を可能とした点で従来の構成（図９、図１０）と大
きく異なる。

【００３９】以上のように、本発明の構成を用いること
により特願平３−３２９１２６に開示されている回路と
同一特性を得ることができるため、入力信号のダイナミ
ックレンジが広くなり、Ｓ／Ｎが向上する利点を有して
いる。さらに、従来アナログ回路では実現が簡単な加算
器のみで、回路が実現でき、ＬＳＩ化が簡単である長所
を有する。

【００４０】なお、量子化器の出力は、ディジタル信号
であるため反転するのは、ディジタルインバータで簡単
に実現できる。

【００４１】

【発明の効果】上述のように本発明のノイズシェーピン
グ回路をアナログ・ディジタル変換器に用いる場合は、
従来のＲＣ積分器、比較器、抵抗、ディジタル・アナロ
グ回路とディジタルインバータ及び加算器のみを用いて
容易に構成することが可能であり、低電圧で構成の難し
いアナログ減算器を不要とすることができる。

【００４２】これにより、アナログ回路の簡素化が可能
であるとともに、簡単に低電圧のＬＳＩの設計が可能と
なる。

【図面の簡単な説明】

【図１】本発明の第１の実施例の構成図である。

【図２】本発明の第１の実施例を回路に適用した例（そ
の１）を示す図である。

【図３】本発明の第１の実施例を回路に適用した例（そ
の２）を示す図である。

【図４】本発明の第１の実施例を回路に適用した例（そ
の３）を示す図である。

【図５】本発明の第２の実施例の構成図である。

【図６】本発明の第２の実施例を回路に適用した例を示
す図である。

【図７】従来の第１の構成例を示す図である。

【図８】量子化雑音Ｑのノイズシェーピングの効果を示
す図である。

【図９】従来の第２の構成例を示す図である。

【図１０】従来の第２の構成例に反転積分器を用いた例
を示す図である。

【図１１】従来の第２の構成例に反転積分器と差動比較
器を用いた例を示す図である。

【符号の説明】

１１入力端子１２出力端子１３加算器１４加算器１５積分器１６積分器１７第１の量子化器１８，１８’ １サンプルデレー１９加算器２０第２の量子化器２１加算器５０，５０’ 符号反転器５１第１の積分器５２第２の積分器７０基準電圧７１ディジタル・アナログ変換器７２インバータ７３ディジタル加算器７４コンパレータ９１係数乗算器１００積分器１０１微分器１５１、１５２積分器

Claims

(57)【特許請求の範囲】

【請求項１】入力された信号を量子化し、出力する第
１の量子化器及び第２の量子化器と、前記第１の量子化器の出力信号と、前記第２の量子化器
の出力信号を反転した信号とを加算した信号、または、
加算した信号をさらに１／２の値にした信号を、遅延手
段により１サンプリング時間送らせた信号と、入力信号
を加算した信号を出力する第１の加算手段と、前記第１の加算手段より入力された信号を積分し、積分
した信号の反転信号を出力する第１の積分手段と、前記第１の積分手段の出力信号と入力信号を加算した信
号とを積分し、積分した信号の反転信号を出力する第２
の積分手段と、前記第２の積分手段より出力された信号の反転信号を前
記第２の量子化器に入力し、前記第１の量子化器の出力
信号と前記第２の量子化器の出力信号の反転信号を加算
した信号または、加算した信号の１／２を出力信号とす
る第２の加算手段とを有することを特徴とするノイズシ
ェーピングアナログ・ディジタル回路。
【請求項２】入力された信号を量子化し、出力する第
１の量子化器及び第２の量子化器と、前記第１の量子化器の出力信号の第１の遅延手段により
１サンプリング遅れた信号と前記第２の量子化器の出力
信号を反転した信号の第２の遅延手段により１サンプリ
ング時間遅れた信号を加算した信号、または、加算した
信号をさらに１／２の値にした信号と入力信号とを加算
し、出力する第１の加算手段と、前記第１の加算手段の出力信号と入力信号を加算し、出
力する第２の加算手段と、前記第２の加算手段の出力信号を積分し、積分した信号
の反転信号を出力する第１の積分手段と、前記第１の積分手段の出力信号と入力信号を加算した信
号を積分し、積分された信号の反転信号を前記第２の量
子化器に出力する第２の積分手段と、前記第１の積分手段の出力信号を前記第１の量子化器に
入力し、前記第２の量子化器の出力信号を反転させた信
号と該第１の量子化器の出力信号を加算した信号また
は、加算した信号の１／２を出力信号とする第３の加算
手段とを有することを特徴とするノイズシェーピングア
ナログ・ディジタル回路。