JPH04263518A - Ａ／ｄ変換回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、多段雑音抑圧方式に
よる高次ノイズシェービング特性を有するΔ−Σ方式Ａ
／Ｄ変換回路に関し、特に広帯域化する場合の高精度化
に係るものである。

【０００２】

【従来の技術】多段雑音抑圧方式は特願昭６０−１８５
０６号およびアイ・イー・イー（「Ａ　１６−ｂｉｔ　
Ｏｖｅｒｓａｍｐｌｉｎｇ　Ａ　ｔｏ　Ｄ　Ｃｏｎｖｅ
ｒｓｉｏｎ　Ｔｅｃｈｎｏｌｏｇｙ　ｕｓｉｎｇ　Ｔｒ
ｉｐｌｅ−Ｉｎｔｅｇｒａｔｉｏｎ　ＮｏｉｓｅＳｈａ
ｐｉｎｇ　」ＩＥＥＥ　Ｊｏｕｒｎａｌ　ｏｆ　Ｓｏｌ
ｉｄ−Ｓｔａｔｅ　Ｃｉｒｃｕｉｔｓ，Ｖｏｌ．ＳＣ−
２２，Ｎｏ．６，Ｄｅｃｅｍｂｅｒ　１９８７　）等に
記載されている。

【０００３】図５は従来の多段雑音抑圧方式のシグナル
フローチャートを示したものである。同図において、１
−１は１段目Δ−Σ回路入力（Ｘ１）、２−１は１段目
ディジタル出力（Ｙ１）、３−１は１段目アナログ雑音
出力（Ｒ１）、１−２は２段目Δ−Σ回路入力（Ｘ２）
、２−２は２段目ディジタル出力（Ｙ２）、４−１，４
−２はアナログ積分器、５−１，５−２は量子化器、６
ー１，６−２は帰還用局部ディジタルアナログコンバー
タ（ＤＡＣ）、７−１，７−２，８−１はアナログ減算
器、９−２はディジタル微分器、１０はディジタル加算
器、１１はＡ／Ｄディジタル出力（Ｙ）である。

【０００４】このＡ／Ｄ変換回路の動作をＺ関数を用い
て以下に示す。Ｚ関数により積分器４−１，４−２は１
／（１−Ｚ−１）、微分器９−２は（１−Ｚ−１）と表
される。 量子化器５−１，５−２は図６のように表され、量子化
器入力をＰ、出力をＳ、量子化雑音をＱとすると、Ｓ＝
Ｐ＋Ｑなる関係で表される。また、量子化器５−１，５
−２でディジタル化された信号をアナログに戻すＤＡＣ
６ー１，６−２は、入力のディジタル信号に対し１タイ
ミング遅れでアナログ信号を出力するので、Ｚ−１と表
すことができる。

【０００５】以上から、１段目について図５に示された
Ｐ１，Ｙ１，Ｒ１についてＺ関数での関係式を求めると
、下記（１）〜（３）式となる。 　　Ｐ１＝（Ｘ１−Ｙ１・Ｚ−１）／（１−Ｚ−１）　
　　　・・・（１）　　Ｙ１＝Ｐ１＋Ｑ１　　　　　　
　　　　　　　　　　　　　　　　　　　　　　・・・
（２）　　Ｒ１＝Ｙ１−Ｐ１　　　　　　　　　　　　
　　　　　　　　　　　　　　　　・・・（３）上記（
１）〜（３）式をＹ１，Ｒ１について解くと下記（４）
，（５）式となる。 　　Ｙ１＝Ｘ１＋（１−Ｚ−１）・Ｑ１　　　　　　　
　　　　　　　・・・（４）　　Ｒ１＝−Ｑ１　　　　
　　　　　　　　　　　　　　　　　　　　　　　　　
　　・・・（５）２段目については、入力を−Ｑ１とし
、２段目の量子化で発生する量子化雑音をＱ２として、
１段目と同様に関係式を立て、Ｒ１を入力として動作す
るのでＹ２について解くと、下記（６）式が得られる。 　　Ｙ２＝−Ｑ１＋（１−Ｚ−１）・Ｑ２　　　　　　
　　　　　　・・・（６）全体の出力ＹはＹ２を１階微
分してＹ１に加算する。これから下記（７）式が導出さ
れる。 Ｙ＝Ｙ１＋（１−Ｚ−１）・Ｙ２＝Ｘ１＋（１−Ｚ−１
）・Ｑ１−（１−Ｚ−１）・Ｑ１＋（１−Ｚ−１）２・
Ｑ２＝Ｘ１＋（１−Ｚ−１）２・Ｑ２　　　　　　　　
　　　　　　　　・・・（７）　　ここで、Ｑ２の係数
（１−Ｚ−１）２は２次のハイパスフィルタと同等の低
周波側で雑音が小さくなる２次のノイズシェーピングの
特性を示す。

【０００６】一般に、多段雑音抑圧方式を用いれば、１
次のΔ−Σ量子化器をｎ段従属接続することにより、ｎ
次のノイズシェーピング特性が得られる。

【０００７】図７に多段接続した場合の構成を示す。但
し、同図において、Ｎ段目の微分器９−Ｎは、当該段よ
り以前の積分器と逆特性とする特性を有する。すなわち
、この多段接続構成によるＡ／Ｄ変換回路は、入力端子
電圧と帰還電圧との差を入力とする積分器４と、この積
分器４の出力電圧を量子化数が２ビット以上でディジタ
ル信号に量子化する量子化器５と、この量子化器出力の
ディジタル信号をアナログ信号に変換するＤＡＣ６とを
有し、このＤＡＣ６の出力電圧を上記帰還電圧とする量
子化ループを単位とし、Ｎ個（Ｎ段）の量子化ループで
構成され、第（Ｎ−１）段目における図示せぬ積分器４
−（Ｎ−１）の出力電圧とＤＡＣ６−（Ｎ−１）の出力
電圧との差電圧信号を雑音出力として第Ｎ段目の量子化
ループの入力端子に入力し、第１段目から第（Ｎ−１）
段目までのそれぞれの量子化ループに含まれる積分器４
ー１〜４−（Ｎ−１）の伝達特性の積と逆数の関係にあ
る伝達特性を持つ微分回路９−Ｎを有し、第２段目から
第Ｎ段目までの微分器９−２〜９−Ｎの出力信号を全て
第１段目の出力信号Ｙ１に加算して得られる信号をディ
ジタル出力信号Ｙとしている。

【０００８】上述の如く示される従来の多段雑音抑圧方
式において、高精度化するためには、■従属接続段数を
増やしてノイズシェーピング次数を上げる、■オーバー
サンプリング率を上げる、■量子化器５の分解能を上げ
る、という以上の３手法が考えられる。

【０００９】

【発明が解決しようとする課題】しかしながら、従来に
おいては、画像処理用のＡ／Ｄなど信号帯域の広いＡ／
Ｄに多段雑音抑圧方式を適用する場合、上記■〜■の各
手法に対し、次のような欠点を有していた。すなわち、
■の手法に対しては、多段化により、Ａ／Ｄ全体の量子
化語長が増加し、Ａ／Ｄの後段にくるディジタルフィル
タの語長が増加し、回路の増加および処理速度の劣化が
生ずる。■の手法に対しては、元々の信号帯域が広いた
め、素子の速度限界によりオーバーサンプリング率が制
限されて、オーバーサンプリング率の向上が図れない。 ■の手法に対しては、回路規模が大きくなる。

【００１０】

【課題を解決するための手段】本発明はこのような課題
を解決するためになされたもので、（Ｎ−１）段目の雑
音出力とＮ段目の入力との間に振幅をＰ倍に増幅する回
路を設け、かつＮ段目の出力を１／Ｐにする回路を設け
たものである。

【００１１】

【作用】したがってこの発明によれば、例えば２段の量
子化ループで構成されているものとした場合、１段目の
雑音出力がＰ倍されて２段目に入力され、２段目の出力
が１／Ｐにされて入力でのＰ倍が元に戻されるものとな
る。これにより、２段目の入力は元に戻るが、２段目の
量子化雑音は１／Ｐになる。

【００１２】

【実施例】以下、本発明に係るＡ／Ｄ変換回路を詳細に
説明する。

【００１３】図１はこのＡ／Ｄ変換回路の一実施例を示
すシグナルフローチャートである。同図において図５と
同一符号は同一あるいは同等構成要素を示しその説明は
省略する。本実施例では、１段目の雑音出力３−１と２
段目のΔ−Σ回路入力１−２との間にＰ倍の増幅器１２
−１を設け、かつ２段目のディジタル出力２−２と微分
器９−２との間に１／Ｐのディジタル乗算器１３を設け
ている。

【００１４】増幅器１２−１は、振幅をＰ倍にすること
により、１段目の雑音出力Ｒ１のフルスケールを２段目
の入力フルスケールに合わせるように調整するものであ
り、乗算器１３はＰ倍した信号を元に戻す役目を果たす
。なお、量子化数が１のときは１段目の雑音出力が２段
目入力のフルスケールと等しくなるため、量子化数が２
以上のものに適用されるものである。また、本発明は、
多段雑音抑圧方式の１段目の雑音出力Ｒ１が量子化器５
−１での量子化雑音しか含まず、２段目の入力のダイナ
ミックレンジより小さいことに着目している。

【００１５】したがってこの回路によれば、１段目の雑
音出力Ｒ１がＰ倍されて２段目に入力され、２段目の出
力が１／Ｐにされて入力でのＰ倍が元に戻されるものと
なり、これにより、２段目の入力は元に戻るが、２段目
の量子化雑音は１／Ｐになる。すなわち、前述した（７
）式から分かるように、多段雑音抑圧方式は、最終段（
本実施例では２段目）の量子化雑音Ｑ２のみで全体の雑
音が定まるので、最終段の量子化雑音を１／Ｐにするこ
とにより、全体のＳ／Ｎの２０ｌｏｇ１０Ｐだけ改善さ
れるものとなる。すなわち、本実施例によれば、オーバ
サンプリング率やノイズシェーピング次数や量子化器の
分解能を上げなくても高精度化できるため、画像用等の
高速Ａ／Ｄに多段雑音抑圧方式を用いる場合の高精度化
に適するものとなる。

【００１６】図１に示した回路を図５の場合と同様にし
てＺ関数で関係式を立てると以下のようになる。 　　Ｐ１＝（Ｘ１−Ｚ−１・Ｙ１）／（１−Ｚ−１）　
　　　　　　　　　・・・（８）　　Ｒ１＝Ｐ１−Ｙ１
　　　　　　　　　　　　　　　　　　　　　　　　　
　　　　　　　　　・・・（９）　　Ｙ１＝Ｐ１＋Ｑ１
　　　　　　　　　　　　　　　　　　　　　　　　　
　　　　　　　　　・・・（１０）　　Ｘ２＝Ｐ・Ｒ１
　　　　　　　　　　　　　　　　　　　　　　　　　
　　　　　　　　　　・・・（１１）　　Ｐ２＝（Ｘ２
−Ｚ−１・Ｙ２）／（１−Ｚ−１）　　　　　　　　　
　・・・（１２）　　Ｙ２＝Ｐ２＋Ｑ２　　　　　　　
　　　　　　　　　　　　　　　　　　　　　　　　　
　　・・・（１３）　　Ｙ＝Ｙ１＋（１−Ｚ−１）・Ｙ
２／Ｐ　　　　　　　　　　　　　　　　　・・・（１
４）上記（８）〜（１４）式を解くと出力Ｙは（１５）
式となる。 　　Ｙ＝Ｘ１＋（１−Ｚ−１）２・Ｑ２／Ｐ　　　　　
　　　　　　　　　　　・・・（１５）上記（１５）式
は、前記（７）式と比べると、Ｑ２が１／Ｐになってい
る。Ｑ２は２段目の量子化雑音であるので、本実施例で
は従来方式に比し、Ｑ２が１／Ｐになり、高精度化でき
ていることが分かる。

【００１７】図２は図１と同一原理であるが、１段目の
雑音出力Ｒ１を、積分器４−１の出力Ｐ１と１段目Δ−
Σ回路入力Ｘ１とから作る回路である。この場合も図１
と同様にＺ関数で解くと、（１５）式と同一の式が得ら
れ、その効果も図１の場合と同一となる。

【００１８】図３は図２に示した回路をスイッチト　キ
ャパシタ回路で構成した場合の実施例である。１段目Δ
−Σ回路入力１−１の電圧値は容量５１により電荷量に
変換され積分器４−１により積分される。積分器４−１
の出力は量子化器５−１のコンパレータにより、量子化
され、デコーダ５２により「２」のバイナリーコードに
変換される。さらに、デコーダ５２により、ＤＡＣ６−
１をコントロールし、積分器４−１への帰還量が負にな
るようする。 この実施例では、減算器７−１の機能を、ＤＡＣ６−１
と積分器４−１とで兼ねている。また、積分器４−１の
出力は符号が反転しているので、１段目Δ−Σ回路入力
１−１と積分器４−１の出力を抵抗で分圧するのみで、
減算器８−１の機能を果たす。抵抗で分圧された電圧値
を容量５３で電荷量に変換する。このとき、容量５３の
容量値を積分器４−２の容量の２倍にすると、積分され
る電荷は２倍となり、増幅器１２−１の機能となる。量
子化器５−２とＤＡＣ６−２の動作は１段目と同一であ
る。さらに、２段目出力に付加する乗算器１３は、その
乗算値１／Ｐを１／２としている。Ｐを２のべき乗にと
ると、ワイヤーによるビットシフトのみで、１／Ｐの乗
算が可能となる。なお、同図において、９−２および１
０は、それぞれディジタル回路の微分器および加算器で
ある。

【００１９】図４はＲＣ積分回路を用いたときの実施例
である。図４では、図３における容量５１，積分器４−
１で構成していたスイッチト　キャパシタ形積分器を、
抵抗６１，積分器４−１で構成されるＲＣ形積分器に変
更している。この回路では、図３の容量５３に相当する
抵抗は必要なく、１段目Δ−Σ回路入力１−１と積分器
４−１の出力を分圧する抵抗により、増幅器１２−１と
減算器８−１との両者の機能を同時に満たすことができ
る。このように、本実施例によれば、従来の多段雑音抑
圧方式の回路に対し、特別な増幅器がなくとも、１段目
の雑音出力と２段目の入力との間に×Ｐの機能を入れる
ことができ、簡単に実現でき、さらに２段目の出力に付
加する乗算器１３もＰを２のべき乗の値にとることによ
り、ビットシフトのみの簡単な回路ですませることがで
きる。

【００２０】

【発明の効果】以上説明したように本発明によると、（
Ｎ−１）段目の雑音出力とＮ段目の入力との間に振幅を
Ｐ倍に増幅する回路を設け、かつＮ段目の出力を１／Ｐ
倍にする回路を設けたので、例えば２個の量子化ループ
で構成されているものとした場合、１段目の雑音出力が
Ｐ倍されて２段目に入力され、２段目の出力が１／Ｐ倍
されて入力でのＰ倍が元に戻されるものとなり、２段目
の量子化雑音が１／Ｐとなって、オーバサンプリング率
やノイズシェーピング次数や量子化器の分解能を上げな
くても高精度化できるものとなり、画像用等の高速Ａ／
Ｄに多段雑音抑圧方式を用いる場合の高精度化に適する
ものとなる。また、本発明によれば、例えばＰを２のべ
き乗にとることにより、従来の多段雑音抑圧方式Ａ／Ｄ
変換回路に対し、簡単な追加のみで、Ｓ／Ｎを２０ｌｏ
ｇ１０Ｐだけ向上することが可能となる利点を有する。

【図面の簡単な説明】

【図１】本発明に係るＡ／Ｄ変換回路の一実施例を示す
シグナルフローチャート。

【図２】本発明に係るＡ／Ｄ変換回路の他の実施例を示
すシグナルフローチャート。

【図３】スイッチト　　キャパシタによる回路例。

【図４】ＲＣ積分方式による回路例。

【図５】従来の多段雑音抑圧方式Ａ／Ｄ変換回路を例示
するシグナルフローチャート。

【図６】このＡ／Ｄ変換回路に用いる量子化器のシグナ
ルフローチャート。

【図７】多段接続した場合の従来のＡ／Ｄ変換回路を示
すシグナルフローチャート。

【符号の説明】

１−１　　　　１段目Δ−Σ回路入力 １−２　　　　２段目Δ−Σ回路入力 ２−１　　　　１段目ディジタル出力 ２−２　　　　２段目ディジタル出力 ３−１　　　　１段目アナログ雑音出力４−１　　　　
アナログ積分器 ４−２　　　　アナログ積分器 ５−１　　　　量子化器 ５−２　　　　量子化器 ６−１　　　　ディジタル・アナログ変換器６−２　　
　　ディジタル・アナログ変換器７−１　　　　アナロ
グ減算器 ７ー２　　　　アナログ減算器 ８−１　　　　アナログ減算器 ９−２　　　　ディジタル微分器 １０　　　　ディジタル加算器 １１　　　　Ａ／Ｄディジタル出力 １２−１　　　　増幅器 １３　　　　乗算器

Claims (2)

【特許請求の範囲】
1. 【請求項１】　　入力端子電圧と帰還電圧との差を入力
   とする積分回路と、この積分回路の出力電圧を量子化数
   が２ビット以上でディジタル信号に量子化する量子化器
   と、この量子化器出力のディジタル信号をアナログ信号
   に変換するディジタル・アナログ変換器とを有し、この
   ディジタル・アナログ変換器の出力電圧を前記帰還電圧
   とする量子化ループを単位とし、Ｎ個の前記量子化ルー
   プで構成され、第（Ｎ−１）段目における前記積分回路
   の出力電圧と前記ディジタル・アナログ変換器の出力電
   圧との差電圧信号を雑音出力として第Ｎ段目の量子化ル
   ープの入力端子に入力し、第１段目から第（Ｎ−１）段
   目までのそれぞれの量子化ループに含まれる積分回路の
   伝達特性の積と逆数の関係にある伝達特性を持つ微分器
   を有し、第２段目から第Ｎ段目までの微分器の出力信号
   を全て第１段目の出力信号に加算して得られる信号をデ
   ィジタル出力信号とするＡ／Ｄ変換回路において、第（
   Ｎ−１）段目の雑音出力と第Ｎ段目の入力との間に振幅
   をＰ倍に増幅する回路を設け、かつ第Ｎ段目の出力を１
   ／Ｐにする回路を設けたことを特徴とするＡ／Ｄ変換回
   路。
2. 【請求項２】　　請求項１において、第（Ｎ−１）段目
   における積分回路の出力電圧と入力端子電圧との差電圧
   信号を雑音出力として第Ｎ段目の量子化ループの入力端
   子に入力するようにしたことを特徴とするＡ／Ｄ変換回
   路。