JPH0786951A - ３つのシグマ−デルタ変調器をカスケード接続するための方法およびシグマ−デルタ変調器システム - Google Patents
３つのシグマ−デルタ変調器をカスケード接続するための方法およびシグマ−デルタ変調器システムInfo
- Publication number
- JPH0786951A JPH0786951A JP6200727A JP20072794A JPH0786951A JP H0786951 A JPH0786951 A JP H0786951A JP 6200727 A JP6200727 A JP 6200727A JP 20072794 A JP20072794 A JP 20072794A JP H0786951 A JPH0786951 A JP H0786951A
- Authority
- JP
- Japan
- Prior art keywords
- modulator
- output
- modulators
- sigma
- scaled
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M3/00—Conversion of analogue values to or from differential modulation
- H03M3/30—Delta-sigma modulation
- H03M3/39—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators
- H03M3/412—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the number of quantisers and their type and resolution
- H03M3/414—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the number of quantisers and their type and resolution having multiple quantisers arranged in cascaded loops, each of the second and further loops processing the quantisation error of the loop preceding it, i.e. multiple stage noise shaping [MASH] type
- H03M3/418—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the number of quantisers and their type and resolution having multiple quantisers arranged in cascaded loops, each of the second and further loops processing the quantisation error of the loop preceding it, i.e. multiple stage noise shaping [MASH] type all these quantisers being single bit quantisers
Abstract
(57)【要約】
【目的】 ３つのシグマ−デルタ変調器をカスケード接
続するためのシステムおよび方法を提供する。 【構成】 先の変調器の量子化エラーを表わすエラー信
号が後続する変調器に与えられる。エラー信号は後続す
る変調器に与えられる前にファクタによってスケーリン
グされる。後続する変調器における量子化されたエラー
信号はその後元のスケールファクタの逆数によってスケ
ーリングされてから先の変調器の量子化された出力と結
合される。３つの変調器の量子化された出力を結合する
ことは、前の段における量子化エラーを消去し、その一
方で最終段においてノイズを成形し、それによりノイズ
のほとんどが高い周波数におかれるようにするために行
なわれる。
続するためのシステムおよび方法を提供する。 【構成】 先の変調器の量子化エラーを表わすエラー信
号が後続する変調器に与えられる。エラー信号は後続す
る変調器に与えられる前にファクタによってスケーリン
グされる。後続する変調器における量子化されたエラー
信号はその後元のスケールファクタの逆数によってスケ
ーリングされてから先の変調器の量子化された出力と結
合される。３つの変調器の量子化された出力を結合する
ことは、前の段における量子化エラーを消去し、その一
方で最終段においてノイズを成形し、それによりノイズ
のほとんどが高い周波数におかれるようにするために行
なわれる。
Description
【０００１】
【発明の分野】この発明は、一般にシグマ−デルタ変調
器に関する。より特定的には、この発明はシグマ−デル
タ変調器をカスケード接続する方法に関する。
器に関する。より特定的には、この発明はシグマ−デル
タ変調器をカスケード接続する方法に関する。
【０００２】
【関連技術の説明】オーバサンプリングされた補間（ま
たはシグマ−デルタ）変調器は、少なくとも１つの積分
段またはフィルタ、それに続く量子化段（最も典型的に
はコンパレータ）、および量子化段の出力から積分段の
入力へのフィードバックを含む。積分段の数に応じて、
シグマ−デルタ変調器はたとえば二次、三次、または四
次などの次数のタイプに分けることができる。
たはシグマ−デルタ）変調器は、少なくとも１つの積分
段またはフィルタ、それに続く量子化段（最も典型的に
はコンパレータ）、および量子化段の出力から積分段の
入力へのフィードバックを含む。積分段の数に応じて、
シグマ−デルタ変調器はたとえば二次、三次、または四
次などの次数のタイプに分けることができる。
【０００３】シグマ−デルタ変調器は、いくつかの応用
においてアナログ−デジタル（Ａ／Ｄ）およびデジタル
−アナログ（Ｄ／Ａ）の変換を行なうのに普通に用いら
れるようになってきている。これらの応用は、コーダ−
デコーダ（ｃｏｄｅｃｓ）、総合サービスデジタル網
（ＩＳＤＮ）設備、およびオーディオ設備を含む。
においてアナログ−デジタル（Ａ／Ｄ）およびデジタル
−アナログ（Ｄ／Ａ）の変換を行なうのに普通に用いら
れるようになってきている。これらの応用は、コーダ−
デコーダ（ｃｏｄｅｃｓ）、総合サービスデジタル網
（ＩＳＤＮ）設備、およびオーディオ設備を含む。
【０００４】いくつかの理由によって、多くの応用にお
いてより高次のシグマ−デルタ変調器を用いることが望
ましくなってきている。１つの理由は、より高次の変調
器を導入することで、行なわれるべき積分の数が増大
し、その結果量子化ノイズが周波数のより高いレベルに
シフトされるにつれ、通過域のノイズレベルが低くなる
ということである。もう１つの理由は、より高次の変調
器を用いることで、オーバサンプリング比（すなわち変
調器のクロックとナイキストレートとの比率）が低く保
たれるということである。これはある一定の条件下では
望ましいことである。
いてより高次のシグマ−デルタ変調器を用いることが望
ましくなってきている。１つの理由は、より高次の変調
器を導入することで、行なわれるべき積分の数が増大
し、その結果量子化ノイズが周波数のより高いレベルに
シフトされるにつれ、通過域のノイズレベルが低くなる
ということである。もう１つの理由は、より高次の変調
器を用いることで、オーバサンプリング比（すなわち変
調器のクロックとナイキストレートとの比率）が低く保
たれるということである。これはある一定の条件下では
望ましいことである。
【０００５】より高次のシグマ−デルタ変調器を開発す
るため、いくつかの努力がこれまでなされてきた。以下
に、マツヤ（Ｍａｔｓｕｙａ）ら、リブナー（Ｒｉｂｎ
ｅｒ）、チャオ（Ｃｈａｏ）ら、およびカレマ（Ｋａｒ
ｅｍａ）らにより着手されたそのような４つの試みを論
じる。
るため、いくつかの努力がこれまでなされてきた。以下
に、マツヤ（Ｍａｔｓｕｙａ）ら、リブナー（Ｒｉｂｎ
ｅｒ）、チャオ（Ｃｈａｏ）ら、およびカレマ（Ｋａｒ
ｅｍａ）らにより着手されたそのような４つの試みを論
じる。
【０００６】マツヤらは、『ＩＥＥＥ固体回路ジャーナ
ル（IEEEE Journal of Solid StateCircuits ）』１９
８７年１２月、Vol.SC-22, No.67, pp.921-929「三重積
分ノイズ成形を用いた１６ビットオーバサンプリングＡ
−Ｄ変換技術（A 16-bit Oversampling A-D Conversion
Technology Using Triple-Integration Noise Shapin
g）」において、より高次のノイズ成形を提供するため
に３つまたはそれ以上の一次変調器をカスケード接続す
る方法を提示している。この回路のブロック図を図１に
示す。当業者には「ＭＡＳＨ」技術としてよく知られて
いるこの回路において使用される技術は、カレマへの米
国特許第５，０６１，９２８号で詳細に説明されてい
る。その論議はここではそれに対するこの引用によって
援用される。図１の回路を詳細に論じることもできる
が、当業者の技術水準を考えると、図１の回路は３つの
カスケード接続された一次変調器（その各々が包括的に
参照番号２で示される）を表わしていると言えば十分で
ある。各一次変調器２は、積分器４と量子化器６とを含
む。図１では、上方の２つの変調器の積分器４および量
子化器６の出力信号間の差が後続する変調器２に送られ
るということが見てとれるだろう。そうすることによっ
て、量子化されたノイズは上昇させられて帯域の外へ出
され、続いてそこで、容易にフィルタリングで取除かれ
得る。ＭＡＳＨ技術にはしかしながら、いくつかの短所
がある。第１に、良好な分解能を達成するためには、Ｍ
ＡＳＨ技術は変調器の特性が厳密に一致していることを
要求する。ＭＡＳＨ技術はまた、同じ結果を達成するた
め、演算増幅器の利得が高いことをも要求する。さら
に、この技術はＡ／Ｄコンバータとして用いられた場合
アナログ構成要素の不適当な組合わせに対し極めて敏感
であることが明らかになっている。アナログ回路におけ
る不適当な組合わせの結果、消去されない量子化ノイズ
が通過域内に漏れるということが起きる。しかしながら
理論的には、図１の回路に関しては、コンバータの入力
がｘとして与えられ、最後の変調器の量子化エラーがＥ
3 として与えられた場合、出力ｙを以下のように表わす
ことができる。
ル（IEEEE Journal of Solid StateCircuits ）』１９
８７年１２月、Vol.SC-22, No.67, pp.921-929「三重積
分ノイズ成形を用いた１６ビットオーバサンプリングＡ
−Ｄ変換技術（A 16-bit Oversampling A-D Conversion
Technology Using Triple-Integration Noise Shapin
g）」において、より高次のノイズ成形を提供するため
に３つまたはそれ以上の一次変調器をカスケード接続す
る方法を提示している。この回路のブロック図を図１に
示す。当業者には「ＭＡＳＨ」技術としてよく知られて
いるこの回路において使用される技術は、カレマへの米
国特許第５，０６１，９２８号で詳細に説明されてい
る。その論議はここではそれに対するこの引用によって
援用される。図１の回路を詳細に論じることもできる
が、当業者の技術水準を考えると、図１の回路は３つの
カスケード接続された一次変調器（その各々が包括的に
参照番号２で示される）を表わしていると言えば十分で
ある。各一次変調器２は、積分器４と量子化器６とを含
む。図１では、上方の２つの変調器の積分器４および量
子化器６の出力信号間の差が後続する変調器２に送られ
るということが見てとれるだろう。そうすることによっ
て、量子化されたノイズは上昇させられて帯域の外へ出
され、続いてそこで、容易にフィルタリングで取除かれ
得る。ＭＡＳＨ技術にはしかしながら、いくつかの短所
がある。第１に、良好な分解能を達成するためには、Ｍ
ＡＳＨ技術は変調器の特性が厳密に一致していることを
要求する。ＭＡＳＨ技術はまた、同じ結果を達成するた
め、演算増幅器の利得が高いことをも要求する。さら
に、この技術はＡ／Ｄコンバータとして用いられた場合
アナログ構成要素の不適当な組合わせに対し極めて敏感
であることが明らかになっている。アナログ回路におけ
る不適当な組合わせの結果、消去されない量子化ノイズ
が通過域内に漏れるということが起きる。しかしながら
理論的には、図１の回路に関しては、コンバータの入力
がｘとして与えられ、最後の変調器の量子化エラーがＥ
3 として与えられた場合、出力ｙを以下のように表わす
ことができる。
【０００７】ｙ＝ｘｚ-3＋Ｅ3 （１−ｚ-1）3 前述のように、リブナーもまたより高次のシグマ−デル
タ変調器の開発に取組んでいる。『ＩＥＥＥ固体回路ジ
ャーナル』Vol.26, No.12. PP.1764-1774 、１９９１年
１２月の「理想的でない性質に対する感度が低減された
三次多段シグマ−デルタ変調器（A Third-Order Multis
tage Sigma-Delta Modulator with Reduced Sensivity
to Nonidealities）」、ならびに米国特許第５，１４
８，１６７号、第５，１４８，１６６号、および第５，
０６５，１５７号において、リブナーは二次変調器を一
次変調器とカスケード接続する方法を提示している。こ
の回路のブロック図を図２に示す。ここにおいて二次変
調器は包括的に参照番号８で示され、一次変調器は包括
的に参照番号１０で示される。図２の一番下の部分を参
照して、リブナーは変調器８および１０の量子化された
出力ｙ1 およびｙ2 を、二次セクションの量子化による
ノイズが消去される一方で一次セクションの量子化によ
るノイズが三次の態様に成形されるように結合すること
を教示していることが示される。ここでも数学的には、
コンバータの入力がｘとして与えられ、一次変調器の量
子化エラーがＥ2 として与えられた場合、出力ｙは次式
のように表わすことができる。
タ変調器の開発に取組んでいる。『ＩＥＥＥ固体回路ジ
ャーナル』Vol.26, No.12. PP.1764-1774 、１９９１年
１２月の「理想的でない性質に対する感度が低減された
三次多段シグマ−デルタ変調器（A Third-Order Multis
tage Sigma-Delta Modulator with Reduced Sensivity
to Nonidealities）」、ならびに米国特許第５，１４
８，１６７号、第５，１４８，１６６号、および第５，
０６５，１５７号において、リブナーは二次変調器を一
次変調器とカスケード接続する方法を提示している。こ
の回路のブロック図を図２に示す。ここにおいて二次変
調器は包括的に参照番号８で示され、一次変調器は包括
的に参照番号１０で示される。図２の一番下の部分を参
照して、リブナーは変調器８および１０の量子化された
出力ｙ1 およびｙ2 を、二次セクションの量子化による
ノイズが消去される一方で一次セクションの量子化によ
るノイズが三次の態様に成形されるように結合すること
を教示していることが示される。ここでも数学的には、
コンバータの入力がｘとして与えられ、一次変調器の量
子化エラーがＥ2 として与えられた場合、出力ｙは次式
のように表わすことができる。
【０００８】ｙ＝ｚ-3ｘ＋Ｃ（１−ｚ-1）3 Ｅ2 この場合、第２の変調器１０がオーバフローしてしまう
ことを防ぐために、変調器８と変調器１０との間で１／
Ｃの利得が加算される。１／Ｃのファクタを補償するた
めに、Ｃの利得が訂正論理において加算される。これ
は、図２において要素１２（利得加算部分）および要素
１４（補償部分）の形で見ることができる。
ことを防ぐために、変調器８と変調器１０との間で１／
Ｃの利得が加算される。１／Ｃのファクタを補償するた
めに、Ｃの利得が訂正論理において加算される。これ
は、図２において要素１２（利得加算部分）および要素
１４（補償部分）の形で見ることができる。
【０００９】チャオらは、『ＩＥＥＥ回路およびシステ
ムに関する紀要（IEEE Transactions on Circuits and
Systems ）』、１９９０年５月 Vol.37, No.3, pp.309-
318の「Ａ／Ｄコンバータをオーバサンプリングするた
めの補間変調器のためのより高次のトポロジ（A Higher
Order Topology for Interpolative Modulators forOv
ersampling A/D Converters）」で、より高次のシグマ
−デルタ変調器のためのシングルループ構造を提案して
いる。これらの変調器は、所望されるノイズ成形を合成
するために、多数の積分器、フィードフォワード経路、
フィードバック経路、および単一の量子化器からなる。
これらの変調器には、ある一定の入力値については自立
した発振のモードに入ってしまう可能性があるという、
不都合がある。この現象に対するこれらのコンバータの
感度を抑制するために様々な方法が提案されているが、
それらはすべて構造を複雑にするものである。しかしな
がら、このタイプの単一段の一次および二次変調器は、
この現象による不都合を被らないということが注目され
ている。
ムに関する紀要（IEEE Transactions on Circuits and
Systems ）』、１９９０年５月 Vol.37, No.3, pp.309-
318の「Ａ／Ｄコンバータをオーバサンプリングするた
めの補間変調器のためのより高次のトポロジ（A Higher
Order Topology for Interpolative Modulators forOv
ersampling A/D Converters）」で、より高次のシグマ
−デルタ変調器のためのシングルループ構造を提案して
いる。これらの変調器は、所望されるノイズ成形を合成
するために、多数の積分器、フィードフォワード経路、
フィードバック経路、および単一の量子化器からなる。
これらの変調器には、ある一定の入力値については自立
した発振のモードに入ってしまう可能性があるという、
不都合がある。この現象に対するこれらのコンバータの
感度を抑制するために様々な方法が提案されているが、
それらはすべて構造を複雑にするものである。しかしな
がら、このタイプの単一段の一次および二次変調器は、
この現象による不都合を被らないということが注目され
ている。
【００１０】オーディオの応用には、信号対ノイズを含
む全体的な歪みが、標準的な１６ビットの線形コンバー
タのものと等価であることが所望される。シミュレーシ
ョンは、６４のオーバサンプリング比について、および
実用的な回路技術を用いて、上述の方法のいずれに基づ
いて作上げられた三次変調器も、標準的な１６ビット線
形コンバータの性能を上回るということを示している。
しかしながら、１６ビットを超えてのマージンの量はそ
れほど多くはない。したがって、シグマ−デルタコンバ
ータを四次ノイズ成形で作ることが所望される。
む全体的な歪みが、標準的な１６ビットの線形コンバー
タのものと等価であることが所望される。シミュレーシ
ョンは、６４のオーバサンプリング比について、および
実用的な回路技術を用いて、上述の方法のいずれに基づ
いて作上げられた三次変調器も、標準的な１６ビット線
形コンバータの性能を上回るということを示している。
しかしながら、１６ビットを超えてのマージンの量はそ
れほど多くはない。したがって、シグマ−デルタコンバ
ータを四次ノイズ成形で作ることが所望される。
【００１１】カレマらは、米国特許第５，０６１，９２
４号で２つの二次変調器のカスケードを含む四次トポロ
ジを導入している。これは図３で示されており、ここに
おいて２つの二次変調器は、包括的に参照符号１６で示
される。この図で示したように、第２の変調器のオーバ
フローを回避するために、２つの変調器の間には（利得
要素１８の形で）１／Ｃの利得が加算されている。図２
で示したリブナーの変調器と同様に、カレマらのカスケ
ードにもデジタル回路が加えられる。包括的に参照番号
２０で示されるこの回路は、図３の下部に示される。こ
の回路は、第１の変調器の量子化エラーが消去されかつ
第２の変調器の量子化エラーが四次成形を受けるような
態様で、２つの二次セクションの量子化された出力ｙ1
およびｙ 2 を結合する。代数学的には、コンバータへの
入力がｘとして与えられ、第２の変調器の量子化エラー
がＥ2 として与えられた場合、出力ｙを次式のように表
わすことができる。
４号で２つの二次変調器のカスケードを含む四次トポロ
ジを導入している。これは図３で示されており、ここに
おいて２つの二次変調器は、包括的に参照符号１６で示
される。この図で示したように、第２の変調器のオーバ
フローを回避するために、２つの変調器の間には（利得
要素１８の形で）１／Ｃの利得が加算されている。図２
で示したリブナーの変調器と同様に、カレマらのカスケ
ードにもデジタル回路が加えられる。包括的に参照番号
２０で示されるこの回路は、図３の下部に示される。こ
の回路は、第１の変調器の量子化エラーが消去されかつ
第２の変調器の量子化エラーが四次成形を受けるような
態様で、２つの二次セクションの量子化された出力ｙ1
およびｙ 2 を結合する。代数学的には、コンバータへの
入力がｘとして与えられ、第２の変調器の量子化エラー
がＥ2 として与えられた場合、出力ｙを次式のように表
わすことができる。
【００１２】ｙ＝ｚ-4ｘ＋Ｃ（１−ｚ-1）4 Ｅ2 以上のことから、四次シグマ−デルタ変調器には、ある
一定の応用においてはより次数の低い変調器に勝る重要
な利点があるということが理解かつ認識されるはずであ
る。さらにこの点について、理想的なシグマ−デルタ変
調器の信号対ノイズ比（ＳＮＲ）は、次の方程式によっ
て求められる。
一定の応用においてはより次数の低い変調器に勝る重要
な利点があるということが理解かつ認識されるはずであ
る。さらにこの点について、理想的なシグマ−デルタ変
調器の信号対ノイズ比（ＳＮＲ）は、次の方程式によっ
て求められる。
【００１３】 ＳＮＲ＝（２Ｌ＋１）１０ log（ＯＳＲ）−１０ log（π2L／２Ｌ＋１） 上の式において、ＯＳＲはオーバサンプリング比であ
り、Ｌは変調器の次数である。たとえば、Ｌ＝３であ
り、かつＯＳＲ＝６４であれば、ＳＮＲは１０５ｄＢに
等しい。Ｌ＝４でありＯＳＲ＝６４であれば、ＳＮＲは
１３２．３ｄＢに等しい。したがって、四次ループは、
同じオーバサンプリング比の三次ループよりも、１６ビ
ットの性能についての固有のマージンを多く有する。カ
レマらにより教示されるもののような四次シグマ−デル
タ変調器がこれまで提案されてきたが、先行技術におけ
る短所および欠点は、使用すべき付加的なタイプのその
ような変調器がないということである。
り、Ｌは変調器の次数である。たとえば、Ｌ＝３であ
り、かつＯＳＲ＝６４であれば、ＳＮＲは１０５ｄＢに
等しい。Ｌ＝４でありＯＳＲ＝６４であれば、ＳＮＲは
１３２．３ｄＢに等しい。したがって、四次ループは、
同じオーバサンプリング比の三次ループよりも、１６ビ
ットの性能についての固有のマージンを多く有する。カ
レマらにより教示されるもののような四次シグマ−デル
タ変調器がこれまで提案されてきたが、先行技術におけ
る短所および欠点は、使用すべき付加的なタイプのその
ような変調器がないということである。
【００１４】また、単一ループの変調器は二次変調器に
勝るある一定のコスト面での有利さを提供するというこ
とを理解することも重要である。その一方、一次変調器
を用いることには、二次変調器を用いる場合よりも複雑
な組合わせの要求が伴う。先行技術のもう１つの短所お
よび欠点は、純粋に一次ループを使用することと純粋に
二次変調器を使用することとの間でバランスを取る四次
シグマ−デルタ変調器が未だ開発されていないというこ
とである。
勝るある一定のコスト面での有利さを提供するというこ
とを理解することも重要である。その一方、一次変調器
を用いることには、二次変調器を用いる場合よりも複雑
な組合わせの要求が伴う。先行技術のもう１つの短所お
よび欠点は、純粋に一次ループを使用することと純粋に
二次変調器を使用することとの間でバランスを取る四次
シグマ−デルタ変調器が未だ開発されていないというこ
とである。
【００１５】
【発明の概要】この発明は、先の変調器の量子化エラー
を表わすエラー信号を後続する変調器に与えることによ
って、３つのシグマ−デルタ変調器をカスケード接続す
る方法を提供することで、上述の短所および欠点を克服
する。変調器のカスケードの性能を向上させるために
は、エラー信号は後続する変調器に与えられる前に、典
型的には１未満であるファクタによってスケーリングさ
れる。後続する変調器の量子化されたエラー信号はその
後、先行する変調器の量子化された出力と結合される前
に、元のスケールファクタの逆数によってスケーリング
される。３つの変調器の量子化された出力を結合する技
術は、前の段の量子化エラーを消去する一方で最終段の
ノイズを成形し、それによりノイズのほとんどが高い周
波数におかれるようにするというやり方で行なわれる。
を表わすエラー信号を後続する変調器に与えることによ
って、３つのシグマ−デルタ変調器をカスケード接続す
る方法を提供することで、上述の短所および欠点を克服
する。変調器のカスケードの性能を向上させるために
は、エラー信号は後続する変調器に与えられる前に、典
型的には１未満であるファクタによってスケーリングさ
れる。後続する変調器の量子化されたエラー信号はその
後、先行する変調器の量子化された出力と結合される前
に、元のスケールファクタの逆数によってスケーリング
される。３つの変調器の量子化された出力を結合する技
術は、前の段の量子化エラーを消去する一方で最終段の
ノイズを成形し、それによりノイズのほとんどが高い周
波数におかれるようにするというやり方で行なわれる。
【００１６】したがって、この発明の目的は高分解能Ａ
−Ｄ変換を成し遂げるためのシステムおよび方法を提供
することである。
−Ｄ変換を成し遂げるためのシステムおよび方法を提供
することである。
【００１７】この発明の他の目的は、新しいタイプの四
次シグマ−デルタ変調器を提供することである。
次シグマ−デルタ変調器を提供することである。
【００１８】この発明のさらに他の目的は、純粋に一次
ループを使用することと純粋に二次変調器を使用するこ
ととの間でバランスを取る高次シグマ−デルタ変調器を
提供することである。
ループを使用することと純粋に二次変調器を使用するこ
ととの間でバランスを取る高次シグマ−デルタ変調器を
提供することである。
【００１９】この発明の他の目的、利点および新規な特
徴は、この後に記載する詳細な説明を、添付の図面と関
連させながら参照することによって最もよく理解される
であろう。
徴は、この後に記載する詳細な説明を、添付の図面と関
連させながら参照することによって最もよく理解される
であろう。
【００２０】
【発明の詳しい説明】ここで図４を参照して、参照番号
２２によって包括的に示されるこの発明の実施例の、概
略図が示される。実施例２２は、出力ｙ1 を有する従来
の二次変調器（参照番号２４によって包括的に示され
る）を含む。二次セクション２４の出力ｙ1 は次の方程
式によって求められる。
２２によって包括的に示されるこの発明の実施例の、概
略図が示される。実施例２２は、出力ｙ1 を有する従来
の二次変調器（参照番号２４によって包括的に示され
る）を含む。二次セクション２４の出力ｙ1 は次の方程
式によって求められる。
【００２１】ｙ1 ＝ｚ-2ｘ＋（１−ｚ-1）2 Ｅ1 実施例２２では、出力は単に２つのサンプル周期分だけ
遅延された入力と、ハイパスフィルタ関数（１−ｚ-1）
2 でフィルタリングされた量子化エラーとの和である。
従来のすべてのシグマ−デルタ変調器と同様に、そのよ
うな動作は量子化器によって加えられたノイズを高い周
波数に押上げ、そこにおいてノイズは標準的な技術によ
って容易にフィルタリングすることができる。
遅延された入力と、ハイパスフィルタ関数（１−ｚ-1）
2 でフィルタリングされた量子化エラーとの和である。
従来のすべてのシグマ−デルタ変調器と同様に、そのよ
うな動作は量子化器によって加えられたノイズを高い周
波数に押上げ、そこにおいてノイズは標準的な技術によ
って容易にフィルタリングすることができる。
【００２２】量子化され再構成された（ライン２６上
の）出力は、その後（ライン２８上の）量子化器への入
力から減算される。その結果得られる量は、単に量子化
によるエラー−Ｅ1 であって、これはライン３０に表わ
れる。−Ｅ1 はその後、ファクタ１／Ｃ1 によって（要
素３２によって）スケーリングされてから、一次変調器
３４が過負荷になってしまうことを回避するために（参
照番号３４で包括的に示される）一次変調器の入力に与
えられる。
の）出力は、その後（ライン２８上の）量子化器への入
力から減算される。その結果得られる量は、単に量子化
によるエラー−Ｅ1 であって、これはライン３０に表わ
れる。−Ｅ1 はその後、ファクタ１／Ｃ1 によって（要
素３２によって）スケーリングされてから、一次変調器
３４が過負荷になってしまうことを回避するために（参
照番号３４で包括的に示される）一次変調器の入力に与
えられる。
【００２３】一次変調器３４は、次の方程式によって求
められる転送関数を有する。 ｙ＝ｚ-1ｘ＋（１−ｚ-1）Ｅ この場合、出力は単に１サンプル周期分遅延された入力
と、ハイパスフィルタ関数（１−ｚ-1）でフィルタリン
グされた量子化エラーとの和である。ここでも、結果と
して量子化器によって加えられたノイズはより高い周波
数に押上げられ、標準的な技術によって容易にフィルタ
リングすることができる。
められる転送関数を有する。 ｙ＝ｚ-1ｘ＋（１−ｚ-1）Ｅ この場合、出力は単に１サンプル周期分遅延された入力
と、ハイパスフィルタ関数（１−ｚ-1）でフィルタリン
グされた量子化エラーとの和である。ここでも、結果と
して量子化器によって加えられたノイズはより高い周波
数に押上げられ、標準的な技術によって容易にフィルタ
リングすることができる。
【００２４】前述のように、図４のライン３６上のスケ
ーリングされたエラー信号Ｅ1 ／Ｃ 1 は、一次変調器３
４に与えられる。上の方程式を用いて、変調器３４の出
力ｙ 2 は次の方程式によって求められる。
ーリングされたエラー信号Ｅ1 ／Ｃ 1 は、一次変調器３
４に与えられる。上の方程式を用いて、変調器３４の出
力ｙ 2 は次の方程式によって求められる。
【００２５】 ｙ2 ＝−ｚ-1Ｅ1 ／Ｃ1 ＋（１−ｚ-1）Ｅ2 この場合、Ｅ2 は一次変調器３４によって加えられた量
子化エラーである。ここでも、この変調器の（ライン３
８上における）量子化され再構成された出力は、次に
（ライン４０上の）その量子化器への入力から減算され
る。その結果得られた量は、量子化エラー−Ｅ2 であっ
て、これはライン４２に表われる。−Ｅ2 はその後ファ
クタ１／Ｃ2 によって（要素４４によって）スケーリン
グされてから、一次変調器４６が過負荷になってしまう
ことを防ぐために別の一次変調器（参照番号４６によっ
て包括的に示される）に与えられる。上で与えられた一
次変調器のための基本的な方程式を用いて、第３の変調
器４６の出力ｙ3 が、次の方程式によって説明される。
子化エラーである。ここでも、この変調器の（ライン３
８上における）量子化され再構成された出力は、次に
（ライン４０上の）その量子化器への入力から減算され
る。その結果得られた量は、量子化エラー−Ｅ2 であっ
て、これはライン４２に表われる。−Ｅ2 はその後ファ
クタ１／Ｃ2 によって（要素４４によって）スケーリン
グされてから、一次変調器４６が過負荷になってしまう
ことを防ぐために別の一次変調器（参照番号４６によっ
て包括的に示される）に与えられる。上で与えられた一
次変調器のための基本的な方程式を用いて、第３の変調
器４６の出力ｙ3 が、次の方程式によって説明される。
【００２６】 ｙ3 ＝−ｚ-1Ｅ2 ／Ｃ2 ＋（１−ｚ-1）Ｅ3 ここでｙ1 、ｙ2 、およびｙ3 を結合して、量子化エラ
ーＥ1 と量子化エラーＥ2 とが消去されるようにし、そ
の結果得られる最終一次段すなわち段４６における量子
化エラーが四次ノイズ成形を有するようにしなければな
らない。この目標に向かって、出力ｙ2 がサンプル周期
１つ分遅延された場合には（すなわちｚ -1で乗算された
場合には）、結果として得られる出力ｙ2 ′は次式のよ
うなものであるということが認識されるはずである。
ーＥ1 と量子化エラーＥ2 とが消去されるようにし、そ
の結果得られる最終一次段すなわち段４６における量子
化エラーが四次ノイズ成形を有するようにしなければな
らない。この目標に向かって、出力ｙ2 がサンプル周期
１つ分遅延された場合には（すなわちｚ -1で乗算された
場合には）、結果として得られる出力ｙ2 ′は次式のよ
うなものであるということが認識されるはずである。
【００２７】 ｙ2 ′＝−ｚ-2Ｅ1 ／Ｃ1 ＋ｚ-1（１−ｚ-1）Ｅ2 同様に、出力ｙ3 が微分され（すなわち関数（１−
ｚ-1）を通され）、その後Ｃ2 のファクタでスケーリン
グされた場合、結果として得られる出力ｙ3 ′は次式の
ようになる。
ｚ-1）を通され）、その後Ｃ2 のファクタでスケーリン
グされた場合、結果として得られる出力ｙ3 ′は次式の
ようになる。
【００２８】 ｙ3 ′＝Ｃ2 （１−ｚ-1）2 Ｅ3 −ｚ-1（１−ｚ-1）Ｅ2 この場合、ｙ2 ′とｙ3 ′とが合計されると、次式のよ
うになる。
うになる。
【００２９】 ｙ2 ′＋ｙ3 ′＝−ｚ-2Ｅ1 ／Ｃ1 ＋Ｃ2 （１−ｚ-1）2 Ｅ3 この量において、量子化ノイズＥ2 は消去される。
【００３０】その後ｙ2 ′＋ｙ3 ′が一連の２つの微分
器を通され（すなわち関数（１−ｚ -1）2 を通され）、
その後ファクタＣ1 によってスケーリングされる場合、
その結果得られる出力ｙ4 は次式のようになる。
器を通され（すなわち関数（１−ｚ -1）2 を通され）、
その後ファクタＣ1 によってスケーリングされる場合、
その結果得られる出力ｙ4 は次式のようになる。
【００３１】 ｙ4 ＝−ｚ-2（１−ｚ-1）2 Ｅ1 ＋（Ｃ1 ）（Ｃ2 ）（１−ｚ-1）4 Ｅ3 その後、ｙ1 がサンプル周期２つ分遅延される（すなわ
ちｚ-1で２回乗算される）と、その結果得られる量
ｙ1 ′は次式のようになる。
ちｚ-1で２回乗算される）と、その結果得られる量
ｙ1 ′は次式のようになる。
【００３２】ｙ1 ′＝ｚ-2（１−ｚ-1）2 Ｅ1 ＋ｚ-4ｘ 量ｙ1 ′と量ｙ4 とが合計されると、その結果得られる
出力ｙout は、次式のようになる。
出力ｙout は、次式のようになる。
【００３３】 ｙout ＝ｚ-4ｘ＋（Ｃ1 ）（Ｃ2 ）（１−ｚ-1）4 Ｅ3 二次変調器２４の量子化エラーＥ1 と、第１の一次変調
器３４の量子化エラーＥ 2 とは消去されている。最後の
一次変調器４６の量子化エラーＥ3 はこの時点で関数
（１−ｚ-1）4 によってハイパスフィルタにかけられ、
ファクタ（Ｃ1 ）（Ｃ2 ）によってスケーリングされて
いる。これが、四次ノイズ成形を伴うシグマ−デルタ変
調器のための望ましい基本的な形式である。上で展開さ
れた方程式を用いて３つの出力を１つの出力に結合する
回路のブロック図が図５に示されており、この図の中で
参照番号４８によって包括的に示される。
器３４の量子化エラーＥ 2 とは消去されている。最後の
一次変調器４６の量子化エラーＥ3 はこの時点で関数
（１−ｚ-1）4 によってハイパスフィルタにかけられ、
ファクタ（Ｃ1 ）（Ｃ2 ）によってスケーリングされて
いる。これが、四次ノイズ成形を伴うシグマ−デルタ変
調器のための望ましい基本的な形式である。上で展開さ
れた方程式を用いて３つの出力を１つの出力に結合する
回路のブロック図が図５に示されており、この図の中で
参照番号４８によって包括的に示される。
【００３４】実用的なシステム、特にＡ／Ｄコンバータ
では、よく用いられる量子化器は、単なるアナログコン
パレータとそれに続く１ビットＤＡＣとであって、この
１ビットＤＡＣの出力はコンパレータのデジタル出力に
応じて正の電圧でも負の電圧でもあり得る。これらのシ
ステムにおいて、スケーリングはしばしば個々の一次ま
たは二次シグマ−デルタ変調器の内部で行なわれる。ス
ケーリングされた、１ビット量子化器を備える一次シグ
マ−デルタ変調器のブロック図が図６に示され、この図
においては参照番号５０によって包括的に表わされる。
量子化器は１ビットしかないので、この変調器５０の出
力ｙは、量子化器への入力Ｔ1 の符号によって決定され
る。スケールファクタＫ1 は、積分器の出力がその積分
器内でクリッピングを生じるほどに大きくなってしまう
ことを阻止するために加えられる。したがって、理に叶
った大きさの入力信号範囲については、出力ｙはスケー
ルファクタＫ1 の影響を受けない。この変調器５０の出
力ｙは以下の方程式によって求められる。ここでＥは量
子化ノイズである。
では、よく用いられる量子化器は、単なるアナログコン
パレータとそれに続く１ビットＤＡＣとであって、この
１ビットＤＡＣの出力はコンパレータのデジタル出力に
応じて正の電圧でも負の電圧でもあり得る。これらのシ
ステムにおいて、スケーリングはしばしば個々の一次ま
たは二次シグマ−デルタ変調器の内部で行なわれる。ス
ケーリングされた、１ビット量子化器を備える一次シグ
マ−デルタ変調器のブロック図が図６に示され、この図
においては参照番号５０によって包括的に表わされる。
量子化器は１ビットしかないので、この変調器５０の出
力ｙは、量子化器への入力Ｔ1 の符号によって決定され
る。スケールファクタＫ1 は、積分器の出力がその積分
器内でクリッピングを生じるほどに大きくなってしまう
ことを阻止するために加えられる。したがって、理に叶
った大きさの入力信号範囲については、出力ｙはスケー
ルファクタＫ1 の影響を受けない。この変調器５０の出
力ｙは以下の方程式によって求められる。ここでＥは量
子化ノイズである。
【００３５】ｙ＝ｚ-1ｘ＋（１−ｚ-1）Ｅ 量子化器への入力はしかしながら、スケールファクタＫ
1 の影響を受ける。スケーリングされた一次シグマ−デ
ルタ変調器が図４に示されたもののようなカスケード接
続されたシグマ−デルタ変調器の１セクションとして用
いられた場合、段の間での利得１／Ｃ1 を実現するため
に付加的なスケーリングが適用されなければならない。
そのような変調器（参照番号５２によって包括的に表わ
される）は、図７に示される。出力ｙは１／Ｃ1 によっ
てスケーリングされる。量子化器への入力Ｔ1 は、１／
（Ｋ1 Ｃ1 ）のファクタによってスケーリングされる。
たとえば、Ｋ1 が１／２に等しく、かつ１／Ｃ1 が１／
４であることが所望される場合、出力ｙは１／４によっ
てスケーリングされなければならず、量子化器への入力
Ｔ1 は１／２によってスケーリングされなければならな
い。Ｔ1 のスケーリングされた値と出力ｙのスケーリン
グされた値との間の差は、その後カスケード内で後続す
る変調器に与えられる。
1 の影響を受ける。スケーリングされた一次シグマ−デ
ルタ変調器が図４に示されたもののようなカスケード接
続されたシグマ−デルタ変調器の１セクションとして用
いられた場合、段の間での利得１／Ｃ1 を実現するため
に付加的なスケーリングが適用されなければならない。
そのような変調器（参照番号５２によって包括的に表わ
される）は、図７に示される。出力ｙは１／Ｃ1 によっ
てスケーリングされる。量子化器への入力Ｔ1 は、１／
（Ｋ1 Ｃ1 ）のファクタによってスケーリングされる。
たとえば、Ｋ1 が１／２に等しく、かつ１／Ｃ1 が１／
４であることが所望される場合、出力ｙは１／４によっ
てスケーリングされなければならず、量子化器への入力
Ｔ1 は１／２によってスケーリングされなければならな
い。Ｔ1 のスケーリングされた値と出力ｙのスケーリン
グされた値との間の差は、その後カスケード内で後続す
る変調器に与えられる。
【００３６】同様に、実用的な二次変調器も内部におけ
るスケーリングを有していてもよい。そのような変調器
（参照番号５４によって包括的に表わされる）は、図８
に示される。この場合、３つのスケールファクタが加え
られている。第１のスケールファクタ５６、Ｋ1 は、第
１の積分器が大きい信号に対してクリッピングすること
を阻止するために加えられる。変調器のための正しい全
体的な転送関数を維持するために、１／Ｋ1 のファクタ
が第２の積分器より前に減算点への入力に位置づけられ
る。第２のスケールファクタ５８、Ｋ2 は第２の積分器
への入力より前に加算される。１ビット量子化器を備え
た一次シグマ−デルタ変調器の場合のように、量子化器
への入力の符号のみが量子化される。したがってスケー
ルファクタＫ2 は出力ｙに見られるように全体的な転送
関数には影響を与えない。このスケールファクタＫ2 の
持つ唯一の効果は、大きい信号に対する第２の積分器に
おけるクリッピングを阻止することである。入力および
量子化エラーＥに関して、変調器の出力を説明する方程
式は次のようなものである。
るスケーリングを有していてもよい。そのような変調器
（参照番号５４によって包括的に表わされる）は、図８
に示される。この場合、３つのスケールファクタが加え
られている。第１のスケールファクタ５６、Ｋ1 は、第
１の積分器が大きい信号に対してクリッピングすること
を阻止するために加えられる。変調器のための正しい全
体的な転送関数を維持するために、１／Ｋ1 のファクタ
が第２の積分器より前に減算点への入力に位置づけられ
る。第２のスケールファクタ５８、Ｋ2 は第２の積分器
への入力より前に加算される。１ビット量子化器を備え
た一次シグマ−デルタ変調器の場合のように、量子化器
への入力の符号のみが量子化される。したがってスケー
ルファクタＫ2 は出力ｙに見られるように全体的な転送
関数には影響を与えない。このスケールファクタＫ2 の
持つ唯一の効果は、大きい信号に対する第２の積分器に
おけるクリッピングを阻止することである。入力および
量子化エラーＥに関して、変調器の出力を説明する方程
式は次のようなものである。
【００３７】ｙ＝ｚ-2ｘ＋（１−ｚ-1）2 Ｅ スケーリングされた一次変調器の場合と同じく、スケー
ルファクタＫ2 は量子化器への入力の大きさには影響を
与えない。スケーリングされた二次シグマ−デルタ変調
器がカスケード接続されたシグマ−デルタ変調器の一セ
クションとして用いられた場合、段の間におけるスケー
リング１／Ｃ1 を実現するために付加的なスケーリング
が加えられなければならない。そのような変調器（参照
番号６０によって包括的に示される）は、図９に示され
る。出力ｙは１／Ｃ1 によってスケーリングされる。量
子化器への入力は１／（Ｋ2 Ｃ2 ）のファクタによって
スケーリングされる。Ｔ1 およびｙ1 のスケーリングさ
れた値における差は、カスケードにおける次のシグマ−
デルタ変調器に与えられる。
ルファクタＫ2 は量子化器への入力の大きさには影響を
与えない。スケーリングされた二次シグマ−デルタ変調
器がカスケード接続されたシグマ−デルタ変調器の一セ
クションとして用いられた場合、段の間におけるスケー
リング１／Ｃ1 を実現するために付加的なスケーリング
が加えられなければならない。そのような変調器（参照
番号６０によって包括的に示される）は、図９に示され
る。出力ｙは１／Ｃ1 によってスケーリングされる。量
子化器への入力は１／（Ｋ2 Ｃ2 ）のファクタによって
スケーリングされる。Ｔ1 およびｙ1 のスケーリングさ
れた値における差は、カスケードにおける次のシグマ−
デルタ変調器に与えられる。
【００３８】ここで図１０を参照して、スケーリングさ
れたシグマ−デルタ変調器を用いたこの発明の一実施例
（包括的に参照番号６２によって示される）のブロック
図が示される。出力ｙ1 、ｙ2 、およびｙ3 を結合する
キャンセル回路は図５と変わっておらず、したがってこ
こでは示していない。実用的なシステムについては、積
分器は典型的にはスイッチトキャパシタ積分器で実現さ
れる。これにより図におけるすべてのスケールファク
タ、積分器、および微分ノードが、標準的なアナログ技
術を用いて実現され得る。
れたシグマ−デルタ変調器を用いたこの発明の一実施例
（包括的に参照番号６２によって示される）のブロック
図が示される。出力ｙ1 、ｙ2 、およびｙ3 を結合する
キャンセル回路は図５と変わっておらず、したがってこ
こでは示していない。実用的なシステムについては、積
分器は典型的にはスイッチトキャパシタ積分器で実現さ
れる。これにより図におけるすべてのスケールファク
タ、積分器、および微分ノードが、標準的なアナログ技
術を用いて実現され得る。
【００３９】以上のことに基づき、当業者は、この発明
がどのように一次変調器の純粋な使用と二次変調器の純
粋な使用との間でバランスの取れるカスケード接続され
た四次シグマ−デルタ変調器を提供するかを理解かつ認
識するはずである。したがって、この発明は多くの応用
で用いるための先行技術の変調器に対するコスト効率の
よい代替物を提供するものである。この発明の実施例の
性能は図１１に示した図表によって部分的に明らかにさ
れるように、卓越したものであるはずである。図１１は
Ｃ1 が４に等しく、Ｃ2 が２に等しい場合の、シミュレ
ートされたＳＮＲを表わす。このレベルの性能であれ
ば、最高品質のＩＳＤＮおよびオーディオ設備の要求さ
えも十分に満たすものである。
がどのように一次変調器の純粋な使用と二次変調器の純
粋な使用との間でバランスの取れるカスケード接続され
た四次シグマ−デルタ変調器を提供するかを理解かつ認
識するはずである。したがって、この発明は多くの応用
で用いるための先行技術の変調器に対するコスト効率の
よい代替物を提供するものである。この発明の実施例の
性能は図１１に示した図表によって部分的に明らかにさ
れるように、卓越したものであるはずである。図１１は
Ｃ1 が４に等しく、Ｃ2 が２に等しい場合の、シミュレ
ートされたＳＮＲを表わす。このレベルの性能であれ
ば、最高品質のＩＳＤＮおよびオーディオ設備の要求さ
えも十分に満たすものである。
【００４０】上の教示に照らして数多くの修正および変
形が可能であるということは明らかである。したがって
この発明は以上で特定的に説明されたように実施される
以外に、前掲の特許請求の範囲内において実施されても
よい。
形が可能であるということは明らかである。したがって
この発明は以上で特定的に説明されたように実施される
以外に、前掲の特許請求の範囲内において実施されても
よい。
【図１】３つまたはそれ以上の一次変調器をカスケード
接続する、先行技術の方法を示す図である。
接続する、先行技術の方法を示す図である。
【図２】二次変調器を一次変調器と結合する、先行技術
の方法を示す図である。
の方法を示す図である。
【図３】２つの二次変調器からなるカスケードを含む、
先行技術の四次トポロジを示す図である。
先行技術の四次トポロジを示す図である。
【図４】この発明の一実施例の概略図である。
【図５】与えられた方程式を用いて３つの出力を１つの
出力に結合する回路のブロック図である。
出力に結合する回路のブロック図である。
【図６】スケーリングされた、１ビット量子化器を備え
る一次シグマ−デルタ変調器のブロック図である。
る一次シグマ−デルタ変調器のブロック図である。
【図７】段の間における利得１／Ｃ1 を実現するために
適用される付加的なスケーリングを示す図である。
適用される付加的なスケーリングを示す図である。
【図８】内部におけるスケーリングを有する二次変調器
の概略図である。
の概略図である。
【図９】使用される付加的なスケーリングを示す図であ
る。
る。
【図１０】スケーリングされたシグマ−デルタ変調器を
用いるこの発明の一実施例の概略図である。
用いるこの発明の一実施例の概略図である。
【図１１】この発明の一実施例のための、シミュレート
されたＳＮＲの表を示す図である。
されたＳＮＲの表を示す図である。
２４ 二次変調器 ３４ 一次変調器 ４６ 一次変調器
Claims (9)
- 【請求項１】 ３つのシグマ−デルタ変調器をカスケー
ド接続するための方法であって、前記３つの変調器は第
１、第２、および第３の変調器として規定することがで
き、 前記３つの変調器はまた、第１の変調器から後続するも
のを介して最後の変調器まで相互に関連しており、前記
方法は、 その中で量子化されるべきカスケード内で、先の変調器
の量子化エラーを表わすエラー信号を後続する変調器に
与えるステップと、 先の変調器の前記エラー信号を、前記後続する変調器に
与える前に第１のファクタによってスケーリングするス
テップと、 前記後続する変調器によって量子化された前記エラー信
号を、第１のファクタの逆数に実質的に等しい第２のフ
ァクタによってスケーリングするステップと、 前記３つの変調器の各々における量子化された出力を結
合して、それにより最後の変調器を除くすべての変調器
における量子化エラーを消去するステップとを含む、方
法。 - 【請求項２】 前記結合するステップは、 前記第２の変調器の出力をサンプル周期１つ分遅延させ
るステップと、 前記第３の変調器の出力を微分するステップと、 前記第３の変調器の出力を予め定められたファクタでス
ケーリングするステップと、 前記第２の変調器の遅延された出力と前記第３の変調器
の前記微分されかつスケーリングされた出力とを合わせ
るステップとを含む、請求項１に記載の方法。 - 【請求項３】 前記結合するステップはさらに、前記第
２の変調器の前記遅延された出力と前記第３の変調器の
前記微分されかつスケーリングされた出力とを一連の２
つの微分器に通し、それらを予め定められたファクタで
スケーリングするステップと、 前記第１の変調器の出力をサンプル周期２つ分遅延させ
るステップと、 前記第１の変調器の、２回微分されかつスケーリングさ
れた出力と前記遅延された出力とを合わせるステップと
を含み、 それにより前記第１および第２の変調器の双方における
量子化エラーは消去される、請求項２に記載の方法。 - 【請求項４】 前記第１の変調器は二次変調器である、
請求項１に記載の方法。 - 【請求項５】 前記第２の変調器は一次変調器である、
請求項４に記載の方法。 - 【請求項６】 前記第３の変調器は一次変調器である、
請求項５に記載の方法。 - 【請求項７】 前記第３の変調器の前記出力は１未満の
予め定められたファクタでスケーリングされる、請求項
１に記載の方法。 - 【請求項８】 主信号を量子化するための二次シグマ−
デルタ変調器と、 前記二次シグマ−デルタ変調器の量子化エラーを表わす
エラー信号を生成するための手段と、 エラー信号を１よりも小さい第１のスケールファクタで
スケーリングするための第１の手段と、 第１の手段によってスケーリングされた前記エラー信号
を量子化するための一次シグマ−デルタ変調器と、 量子化されたエラー信号を微分するための手段と、 量子化されたエラー信号を第１のスケールファクタの逆
数と実質的に等しい第２のスケールファクタによってス
ケーリングするための第２の手段と、 量子化された主信号から微分され量子化されたエラー信
号を減算するための手段とを含む、シグマ−デルタ変調
器システム。 - 【請求項９】 前記第２の手段によってスケーリングさ
れた前記エラー信号を量子化するための第２の一次シグ
マ−デルタ変調器をさらに含む、請求項８に記載のシグ
マ−デルタ変調器システム。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US112610 | 1993-08-26 | ||
| US08/112,610 US5414424A (en) | 1993-08-26 | 1993-08-26 | Fourth-order cascaded sigma-delta modulator |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0786951A true JPH0786951A (ja) | 1995-03-31 |
Family
ID=22344865
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6200727A Withdrawn JPH0786951A (ja) | 1993-08-26 | 1994-08-25 | ３つのシグマ−デルタ変調器をカスケード接続するための方法およびシグマ−デルタ変調器システム |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5414424A (ja) |
| EP (1) | EP0641085A1 (ja) |
| JP (1) | JPH0786951A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11308110A (ja) * | 1998-04-20 | 1999-11-05 | Asahi Kasei Micro Syst Co Ltd | デルタシグマ型アナログデジタル変換器 |
| JP2004500745A (ja) * | 1999-08-06 | 2004-01-08 | シーメンス アクチエンゲゼルシヤフト | カスケード・シグマデルタ変調器 |
| JP2007267434A (ja) * | 2002-08-13 | 2007-10-11 | Cirrus Logic Inc | 過負荷補償のフィードバックステアリングを用いたノイズシェーピング回路および方法ならびにそれを使用するシステム |
| JP2010114894A (ja) * | 2008-10-28 | 2010-05-20 | Robert Bosch Gmbh | 多段リセット可能シグマデルタアナログ／デジタル変換器 |
| JP2014112775A (ja) * | 2012-12-05 | 2014-06-19 | Asahi Kasei Electronics Co Ltd | カスケードδς変調器及びそのデジタル−アナログ変換器 |
Families Citing this family (24)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5625358A (en) * | 1993-09-13 | 1997-04-29 | Analog Devices, Inc. | Digital phase-locked loop utilizing a high order sigma-delta modulator |
| US5500645A (en) * | 1994-03-14 | 1996-03-19 | General Electric Company | Analog-to-digital converters using multistage bandpass delta sigma modulators with arbitrary center frequency |
| US7073720B2 (en) | 1994-06-22 | 2006-07-11 | Scientific Gaines International, Inc. | Lottery ticket bar code |
| US5581253A (en) * | 1995-08-03 | 1996-12-03 | Advanced Micro Devices | Implementation and method for a digital sigma-delta modulator |
| US5646621A (en) * | 1994-11-02 | 1997-07-08 | Advanced Micro Devices, Inc. | Delta-sigma ADC with multi-stage decimation filter and gain compensation filter |
| GB2298096B (en) * | 1995-02-10 | 1998-09-02 | Motorola Inc | Noise cancelling circuit and arrangement |
| US5818374A (en) * | 1996-05-08 | 1998-10-06 | Telefonaktiebolaget Lm Ericsson | Switched current delta-sigma modulator |
| US5754592A (en) * | 1996-07-02 | 1998-05-19 | Amati Communications Corporation | Method and apparatus for randomized oversampling |
| GB2319939B (en) * | 1996-11-27 | 2001-06-27 | Sony Uk Ltd | Signal processors |
| GB2319931B (en) * | 1996-11-27 | 2001-07-11 | Sony Uk Ltd | Signal processors |
| US6075820A (en) * | 1997-05-28 | 2000-06-13 | Lucent Technologies Inc. | Sampling receiver with multi-branch sigma-delta modulators and digital channel mismatch correction |
| US5982315A (en) * | 1997-09-12 | 1999-11-09 | Qualcomm Incorporated | Multi-loop Σ Δ analog to digital converter |
| US6498926B1 (en) | 1997-12-09 | 2002-12-24 | Qualcomm Incorporated | Programmable linear receiver having a variable IIP3 point |
| US6005506A (en) * | 1997-12-09 | 1999-12-21 | Qualcomm, Incorporated | Receiver with sigma-delta analog-to-digital converter for sampling a received signal |
| KR100346839B1 (ko) * | 2000-10-10 | 2002-08-03 | 삼성전자 주식회사 | 시그마-델타 변조기를 이용한 분수-ｎ 주파수 합성 장치및 그 방법 |
| US6920182B2 (en) * | 2001-01-09 | 2005-07-19 | Microtune (Texas), L.P. | Delta-sigma modulator system and method |
| WO2002056477A2 (en) * | 2001-01-12 | 2002-07-18 | Broadcom Corp | Gain scaling for higher signal-to-noise ratios in multistage, multi-bit delta sigma modulators |
| US6535154B1 (en) * | 2001-11-05 | 2003-03-18 | Texas Instruments Incorporated | Enhanced noise-shaped quasi-dynamic-element-matching technique |
| US7024171B2 (en) * | 2003-02-25 | 2006-04-04 | Icom America, Incorporated | Fractional-N frequency synthesizer with cascaded sigma-delta converters |
| US6924756B2 (en) * | 2003-05-28 | 2005-08-02 | Texas Instruments Incorporated | Method and system for processing a digital signal |
| JP3718706B2 (ja) * | 2003-10-28 | 2005-11-24 | 松下電器産業株式会社 | デルタ・シグマ変調装置 |
| US7034728B2 (en) * | 2004-08-11 | 2006-04-25 | Raytheon Company | Bandpass delta-sigma modulator with distributed feedforward paths |
| DE102005030356B4 (de) * | 2005-06-29 | 2011-07-07 | Infineon Technologies AG, 81669 | Digitaler Phasenregelkreis und Verfahren zur Regelung eines digitalen Phasenregelkreises |
| KR100728921B1 (ko) * | 2005-12-26 | 2007-06-15 | 삼성전자주식회사 | 입력 영상에 적응적인 해상도변환장치 및 그의해상도변환방법 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4704600A (en) * | 1985-02-04 | 1987-11-03 | Nippon Telegraph And Telephone Corporation | Oversampling converter |
| US4876542A (en) * | 1988-01-25 | 1989-10-24 | Motorola, Inc. | Multiple output oversampling A/D converter with each output containing data and noise |
| FI80548C (fi) * | 1988-11-09 | 1990-06-11 | Nokia Oy Ab | Foerfarande foer kaskadkoppling av tvao eller flera sigma-deltamodulatorer samt ett sigma-delta-modulatorsystem. |
| US5103229A (en) * | 1990-04-23 | 1992-04-07 | General Electric Company | Plural-order sigma-delta analog-to-digital converters using both single-bit and multiple-bit quantization |
| US5148167A (en) * | 1990-04-06 | 1992-09-15 | General Electric Company | Sigma-delta oversampled analog-to-digital converter network with chopper stabilization |
| US5153593A (en) * | 1990-04-26 | 1992-10-06 | Hughes Aircraft Company | Multi-stage sigma-delta analog-to-digital converter |
| US5084702A (en) * | 1990-11-01 | 1992-01-28 | General Electric Company | Plural-order sigma-delta analog-to-digital converter using both single-bit and multiple-bit quantizers |
| US5283578A (en) * | 1992-11-16 | 1994-02-01 | General Electric Company | Multistage bandpass Δ Σ modulators and analog-to-digital converters |
-
1993
- 1993-08-26 US US08/112,610 patent/US5414424A/en not_active Expired - Lifetime
-
1994
- 1994-08-03 EP EP94305762A patent/EP0641085A1/en not_active Withdrawn
- 1994-08-25 JP JP6200727A patent/JPH0786951A/ja not_active Withdrawn
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11308110A (ja) * | 1998-04-20 | 1999-11-05 | Asahi Kasei Micro Syst Co Ltd | デルタシグマ型アナログデジタル変換器 |
| JP2004500745A (ja) * | 1999-08-06 | 2004-01-08 | シーメンス アクチエンゲゼルシヤフト | カスケード・シグマデルタ変調器 |
| JP2007267434A (ja) * | 2002-08-13 | 2007-10-11 | Cirrus Logic Inc | 過負荷補償のフィードバックステアリングを用いたノイズシェーピング回路および方法ならびにそれを使用するシステム |
| JP2010114894A (ja) * | 2008-10-28 | 2010-05-20 | Robert Bosch Gmbh | 多段リセット可能シグマデルタアナログ／デジタル変換器 |
| JP2014112775A (ja) * | 2012-12-05 | 2014-06-19 | Asahi Kasei Electronics Co Ltd | カスケードδς変調器及びそのデジタル−アナログ変換器 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0641085A1 (en) | 1995-03-01 |
| US5414424A (en) | 1995-05-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0786951A (ja) | ３つのシグマ−デルタ変調器をカスケード接続するための方法およびシグマ−デルタ変調器システム | |
| US5103229A (en) | Plural-order sigma-delta analog-to-digital converters using both single-bit and multiple-bit quantization | |
| US6271782B1 (en) | Delta-sigma A/D converter | |
| US5061928A (en) | System and method of scaling error signals of caseload second order modulators | |
| US5084702A (en) | Plural-order sigma-delta analog-to-digital converter using both single-bit and multiple-bit quantizers | |
| US5181032A (en) | High-order, plural-bit-quantization sigma-delta modulators using single-bit digital-to-analog conversion feedback | |
| EP0513241B1 (en) | Sigma delta modulator | |
| US5369403A (en) | Dual quantization oversampling digital-to-analog converter | |
| US6744392B2 (en) | Noise shapers with shared and independent filters and multiple quantizers and data converters and methods using the same | |
| US5682161A (en) | High-order delta sigma modulator | |
| JP3452200B2 (ja) | 入力から出力までの遅延が減少されたシグマデルタ変調器 | |
| GB2317064A (en) | Delta-sigma modulator | |
| US20050088327A1 (en) | Delta sigma modulating apparatus | |
| US5949361A (en) | Multi-stage delta sigma modulator with one or more high order sections | |
| JPH0793581B2 (ja) | シグマデルタアナログ／デジタル変換器 | |
| JP3830924B2 (ja) | 縦続型デルタシグマ変調器 | |
| JPH053436A (ja) | Ａｄ変換器 | |
| JP3290314B2 (ja) | ３つのシグマ−デルタ変調器をカスケード接続する方法、およびシグマ−デルタ変調器システム | |
| JP2001094429A (ja) | アナログデジタル混在δς変調器 | |
| US6940438B2 (en) | Method and circuit for reducing quantizer input/output swing in a sigma-delta modulator | |
| EP0624290B1 (en) | Method for cascading sigma-delta modulators and a sigma-delta modulator system | |
| JP3362718B2 (ja) | マルチビット−デルタシグマａｄ変換器 | |
| Ortmanns et al. | Successful design of cascaded continuous-time/spl Sigma//spl Delta/modulators | |
| Johns et al. | Highly selective'analog'filters using/spl Delta//spl Sigma/based IIR filtering | |
| Adams et al. | A novel architecture for reducing the sensitivity of multibit sigma-delta ADCs to DAC nonlinearity |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20011106 |