JP2010114894A - 多段リセット可能シグマデルタアナログ/デジタル変換器 - Google Patents
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Abstract
【解決手段】リセット可能多段シグマデルタA/D変換器は、総数の積分器及び遅延の割当てを有する少なくとも2つのリセット可能シグマデルタループから成るカスケードと、デジタルデシメーションフィルタであって、該デジタルデシメーションフィルタは少なくとも2つのリセット可能シグマデルタループに結合され、複数の積分器から成るカスケードであって、カスケード内の積分器の数は、少なくとも2つのリセット可能シグマデルタループから成るカスケード内の積分器の総数に等しく、低い分解能を有する複数のA/D変換器と、複数のD/A変換器は少なくとも2つのリセット可能シグマデルタループから成るカスケードをデジタルデシメーションフィルタに結合し、複数の積分器から成るカスケード内の積分器に結合されるリセットラインとを備える。
【選択図】図1
Description
Claims (19)
- リセット可能多段シグマデルタアナログ/デジタル(A/D)変換器であって、
総数の積分器及び遅延の割当てを有する少なくとも2つのリセット可能シグマデルタループから成るカスケードと、
デジタルデシメーションフィルタであって、該デジタルデシメーションフィルタは前記少なくとも2つのリセット可能シグマデルタループに結合され、該デジタルデシメーションフィルタは、
複数の積分器から成るカスケードであって、該デジタルデシメーションフィルタのための、該複数の積分器から成るカスケード内の前記積分器の数は、前記少なくとも2つのリセット可能シグマデルタループから成るカスケード内の前記積分器の総数に等しく、該複数の積分器から成るカスケード内の遅延の割当ては、前記少なくとも2つのリセット可能シグマデルタループから成るカスケード内の前記遅延の割当てに等しい、複数の積分器から成るカスケードを備える、デジタルデシメーションフィルタと、
該リセット可能多段シグマデルタA/D変換器の分解能よりも低い分解能を有する複数のA/D変換器と、
複数のデジタル/アナログ(D/A)変換器であって、前記複数のA/D変換器及び該複数のD/A変換器は前記少なくとも2つのリセット可能シグマデルタループから成るカスケードを前記デジタルデシメーションフィルタに結合する、複数のD/A変換器と、
前記少なくとも2つのリセット可能シグマデルタループのための、前記複数の積分器から成るカスケード内の前記積分器に結合されると共に、前記デジタルデシメーションフィルタのための、前記複数の積分器から成るカスケード内の前記積分器に結合されるリセットラインと、
を備える、リセット可能多段シグマデルタA/D変換器。 - 前記少なくとも2つのリセット可能シグマデルタループから成るカスケードは、前記少なくとも2つのリセット可能シグマデルタループの間に複数のフィードフォワードループを含み、
前記デジタルデシメーションフィルタのための、前記複数の積分器から成るカスケードは、前記少なくとも2つのリセット可能シグマデルタループの間の前記フィードフォワードループの数に対応する複数の非遅延積分器を含む、請求項1に記載のリセット可能多段シグマデルタA/D変換器。 - 前記フィードフォワードループは、前記少なくとも2つのリセット可能シグマデルタループの最後のループ内にあり、前記非遅延積分器は、前記デジタルデシメーションフィルタのための、前記複数の積分器から成るカスケード内の最後から2番目の積分器である、請求項2に記載のリセット可能多段シグマデルタA/D変換器。
- 前記デジタルデシメーションフィルタのための、前記複数の積分器から成るカスケード内の前記遅延の割当ては、前記少なくとも2つのリセット可能シグマデルタループから成るカスケード内の前記遅延の割当てのうちの、前記遅延に対応するデジタルスケーリングを含む、請求項1に記載のリセット可能多段シグマデルタA/D変換器。
- 前記少なくとも2つのリセット可能シグマデルタループから成るカスケードは、前記少なくとも2つのリセット可能シグマデルタループの各リセット可能シグマデルタループ内にフィードフォワードループを含む、請求項1に記載のリセット可能多段シグマデルタA/D変換器。
- 前記複数のA/D変換器のうちの最後のA/D変換器の出力を、前記デジタルデシメーションフィルタのための、前記複数の積分器から成るカスケード内の最後の積分器の出力に加算して、前記リセット可能多段シグマデルタA/D変換器によって出力されるビット数を増大させる加算器をさらに備える、請求項1に記載のリセット可能多段シグマデルタA/D変換器。
- 前記最後のA/D変換器の前記出力は、前記加算器のみに提供される、請求項6に記載のリセット可能多段シグマデルタA/D変換器。
- 前記最後のA/D変換器の前記出力は、前記加算器、及び前記複数のD/A変換器のうちの最後のD/A変換器に提供される、請求項6に記載のリセット可能多段シグマデルタA/D変換器。
- 前記少なくとも2つのリセット可能シグマデルタループのうちの1つはリセット可能二次シグマデルタループである、請求項1に記載のリセット可能多段シグマデルタA/D変換器。
- 前記少なくとも2つのリセット可能シグマデルタループは、リセット可能二次シグマデルタループと、リセット可能一次シグマデルタループとを含む、請求項1に記載のリセット可能多段シグマデルタA/D変換器。
- 前記少なくとも2つのリセット可能シグマデルタループから成る前記カスケードにおいて、前記リセット可能一次シグマデルタループは前記リセット可能二次シグマデルタループに後続する、請求項10に記載のリセット可能多段シグマデルタA/D変換器。
- アナログ信号をデジタル値に変換する方法であって、
第1の数の遅延積分器を有するカスケード多段シグマデルタ変換器にアナログ信号を結合すること、
前記多段シグマデルタ変換器の各段の出力を、最終出力よりも少ないビットを有するデジタル値に変換すること、
変換された各出力をデジタルフィルタリングすることであって、該デジタルフィルタリングは、第2の数の遅延積分器を用いて実施され、該遅延積分器の第2の数は前記遅延積分器の第1の数に等しい、デジタルフィルタリングすること、及び
前記デジタルフィルタリングにおいて最後の遅延積分器に関するデジタル出力値が整定された後に、前記第1の数及び前記第2の数の前記遅延積分器のすべてをリセットすること、
を含む、方法。 - 前記デジタルフィルタリングはデシメーションフィルタを用いて実施される、請求項12に記載の方法。
- 前記多段シグマデルタ変換器の各段は、デジタル/アナログ(D/A)変換器によって前記カスケード内の次の段に結合される、請求項12に記載の方法。
- 前記多段シグマデルタ変換器の各段は、フォワードループによって前記カスケード内の次の段に結合される、請求項12に記載の方法。
- 最後のD/A変換器の出力をスケーリングすること、及び
前記スケーリングされた出力を、前記デジタルフィルタリングに使用される前記最後の遅延積分器の出力に加算することであって、最終デジタル出力を生成する、加算すること、
をさらに含む、請求項15に記載の方法。 - 前記カスケードシグマデルタ変換器内の前記最後の遅延積分器の出力をデジタル値に変換すること、
前記デジタル値をスケーリングすること、及び
前記スケーリングされた出力を、前記デジタルフィルタリングに使用される前記最後の遅延積分器の出力に加算することであって、最終デジタル出力を生成する、加算すること、
をさらに含む、請求項15に記載の方法。 - 前記多段シグマデルタ変換器の前記段は1−1構成に配列される、請求項12に記載の方法。
- 前記多段シグマデルタ変換器の前記段は2−1−1構成に配列される、請求項12に記載の方法。
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