JP5154659B2 - フィードバックパスにおいてビット数の減少したマルチビットシグマ・デルタ変調器 - Google Patents

Description

本発明は、シグマ・デルタ変調器、シグマ・デルタ変調器を有するＡ／Ｄ変換器、及び信号を変換する方法に関する。

シグマ・デルタ（ΣΔ）変調器は、Ａ／Ｄ変換器（ＡＤＣ）に用いられている。特許文献１は、図３及びそれに付随するテキストにおいて、オーバサンプリングタイプのＡＤＣに用いられるべきΣΔ変調器を開示している。このΣΔ変調器は、デジタルΣΔ変調器に結合されたアナログΣΔ変調器を含む。このアナログΣΔ変調器は、１ビットフィードバック信号をアナログ信号に変換するＤ／Ａ変換器（ＤＡＣ）と、このＤＡＣから送信された出力信号とアナログ入力信号との差を計算するアナログ加算器または減算器と、を含む。このアナログΣΔ変調器はまた、アナログ加算器または減算器から送信された出力信号を積分するアナログ積分器と、このアナログ積分器から送信された出力信号をデジタル信号に変換する第１の量子化器を含む。デジタルΣΔ変調器は、第１の量子化器から送信された出力信号と１ビットフィードバック信号との差を計算するデジタル加算器または減算器と、デジタル加算器または減算器から送信された出力信号を積分するデジタル積分器と、このデジタル積分器から送信された出力信号を１ビットデジタル信号に変換する第２の量子化器と、第２の量子化器から送信された１ビットデジタル信号を遅延させ、そのように遅延された信号を１ビットフィードバック信号としてフィードバックする遅延素子と、を含む。アナログ変調器に送信されるフィードバック信号は１ビット信号であるため、ＤＡＣの非直線性誤差により引き起こされる歪みを減少させることができる。

米国特許第６，４０４，３６８号明細書

本発明の第１の態様によれば、入力信号とフィードバック信号の差としての誤差信号を生成する加算段と、前記加算段の出力に結合され、前記誤差信号をフィルタリングするループフィルタと、前記ループフィルタの出力に結合され、フィルタリングされた前記誤差信号を量子化するマルチビット量子化器と、前記マルチビット量子化器の出力に結合されたデジタルフィルタと、前記デジタルフィルタの出力を前記加算段に結合させ、前記フィードバック信号を前記加算段に与えるフィードバックパスと、を備え、
前記フィードバック信号は前記マルチビット量子化器により生成されたビットの数よりも少ないビットを有し、かつ、前記デジタルフィルタの出力を前記デジタルフィルタの入力に結合させる他のフィードバックパスは存在しないことを特徴とするΣΔ変調器が提供される。

本発明の第２の態様によれば、入力信号とフィードバック信号の差としての誤差信号を生成し、前記誤差信号をフィルタリングし、マルチビット量子化器を用いて、前記フィルタリングされた誤差信号を量子化し、デジタルフィルタを用いて、前記フィルタリングされ量子化された誤差信号をフィルタリングし、前記デジタルフィルタの出力信号から前記フィードバック信号を生成する信号変換方法であって、前記フィードバック信号は前記マルチビット量子化器により生成されたビットの数よりも少ないビットを有し、かつ、前記デジタルフィルタの出力信号の、前記デジタルフィルタの入力への他のフィードバックパスは存在しないことを特徴とする信号変換方法が提供される。

マルチビット量子化器の使用は量子化雑音を低減するのに役立ち、より少ないビットを有するフィードバックは、フィードバックパスにおいて起こり得る非直線性誤差を低減するのに役立つ。

上記の従来のΣΔ変調器は、アナログΣΔ変調器用のフィードバックループと、デジタルΣΔ変調器用のフィードバックループを別個に有する。それに対して、本発明は、デジタルフィルタの出力をデジタルフィルタの入力に結合させるフィードバックパス以外に、デジタルフィルタの出力をデジタルフィルタの入力に結合させるフィードバックパスを有しない。換言すれば、本発明によるΣΔ変調器は、デジタルフィルタの出力を加算段に結合させるフィードバックパスである単一のフィードバックパスしか有しない。このことは、複数ループの安定解析に対する必要性がより少なく、若しくは全くないことを意味する。従って、ループフィルタが一次のフィルタとして構成されるのであれ、若しくはより高次のフィルタとして構成されるのであれ、ΣΔ変調器の安定動作のためにループフィルタを設計もしくは調整することをより容易にすることができる。

本発明の第３の態様によれば、入力信号とフィードバック信号の差としての誤差信号を生成する加算段と、前記加算段の出力に結合され、前記誤差信号をフィルタリングするループフィルタと、前記ループフィルタの出力に結合され、フィルタリングされた前記誤差信号を量子化するマルチビット量子化器と、前記マルチビット量子化器の出力に結合されたデジタルフィルタと、前記デジタルフィルタの出力を前記加算段に結合させ、前記マルチビット量子化器により生成されたビットの数よりも少ないビットを有する前記フィードバック信号を前記加算段に与えるフィードバックパスと、を備えるΣΔ変調器であって、前記デジタルフィルタは前記ΣΔ変調器のパスバンドにおいて１より大きい次数を有することを特徴とするΣΔ変調器が提供される。

本発明の第４の態様によれば、入力信号とフィードバック信号の差としての誤差信号を生成し、前記誤差信号をフィルタリングし、マルチビット量子化器を用いて、前記フィルタリングされた誤差信号を量子化し、デジタルフィルタを用いて、前記フィルタリングされ量子化された誤差信号をフィルタリングし、前記デジタルフィルタの出力信号から前記フィードバック信号を生成する信号変換方法であって、前記フィードバック信号は前記マルチビット量子化器により生成されたビットの数よりも少ないビットを有し、かつ、前記デジタルフィルタは前記ΣΔ変調器のパスバンドの内側において１より大きい次数を有することを特徴とする信号変換方法が提供される。

１より大きい次数を有するデジタルフィルタをマルチビット量子化器の後に設けることによって、デジタルフィルタは、フィードバックパスの量子化雑音の抑圧を改善するのに十分な、ΣΔ変調器のパスバンドの内外における利得差を有することができる。また、入力信号と残りの量子化雑音との相関をより小さくすることができる。これは、残りの雑音が、入力信号において支配的な周波数に集中しなくなることを意味する。このことは、興味のある周波数において出力の歪みが小さくなることを意味する。これは、ΣΔ変調器、又は、前に利得を与えることによって抑圧可能な大きな雑音源が存在する、任意のフィードバックタイプの変調器に適用することができる。

第１の態様の場合と同様に、マルチビット量子化器の使用は量子化雑音を低減するのに役立つ。より少ないビットを有するフィードバックは、非直線性誤差を低減するのに役立つ。

いくつかの実施形態の追加的な特徴は、ΣΔ変調器のパスバンドの外側でほぼ平坦な利得プロファイルを有するデジタルフィルタの周波数応答である。この平坦な利得の注目すべき結果は、ループフィルタの特性にわずかな影響、又は全く影響がないということである。このことは、デジタルフィルタと、より少ないビットを有するフィードバック信号を調整するために、従来のループフィルタを変更する必要性が少ない、若しくは全くないことを意味する。これにより、ループフィルタを再設計および最適化するという負担をほとんど若しくは全く負うことなく、性能を向上させることが可能になる。その他の点で、これは考慮すべき負荷になる可能性がある。例えば、フィルタ係数のように複数の調整が存在する場合や、不安定性を増やさずに調整するのに時間がかかる場合、又はその他の理由の場合である。さらに、幾つかの場合には、再設計、製造および再試験のコストを節約することができる。又は、平坦な利得特性を与えることによって、ループフィルタの設計をより簡単に若しくはより効率的にすることができる。

いくつかの実施形態の追加的な特徴は、ΣΔ変調器のパスバンドの内外におけるデジタルフィルタの利得差が２０ｌｏｇ_１０（（２^ｙ―１）／（２^ｚ−１））ｄＢ以上である。ここで、ｙはフィードバック信号のビット数であり、ｚはマルチビット量子化器のビット数である。これにより、量子化雑音の抑制を向上させることができる。

いくつかの実施形態の追加的な特徴は、ΣΔ変調器のパスバンドの外側において利得の一次のロールオフを有する、ループフィルタとデジタルフィルタの組み合わせの周波数応答である。これにより、ΣΔ変調器ループの安定性を提供することができる。

任意の追加的な特徴は、任意の態様の組み合わせでもよい。他の利点は、特に他の従来技術に対して当業者には明らかであろう。本発明の特許請求の範囲から離れることなく、多くの変形や改良をなすことができる。なお、本発明の第３の態様に係るΣΔ変調器および本発明の第４の態様に係る信号変換方法から、デジタルフィルタへのフィードバックの可能性を除外することは意図するものではない。

連続時間ΣΔ変調器のブロック図である。 量子化器が直線的にモデル化された連続時間ΣΔ変調器のブロック図である。 図１の変調器または本発明の実施形態において用いられる、アナログループフィルタの一例のブロック図である。 図１の変調器の、ループフィルタ伝達関数（Ｈ）、ノイズ伝達関数（ＮＴＦ）、及び信号伝達関数（ＳＴＦ）を示す。 フルスケール入力信号に対する、図３のフィルタを用いた４次ΣΔ変調器の周波数応答のシミュレーションである。 比較のための選択肢として、１ビット変調器と５ビット変調器の出力信号を示す。 比較のための選択肢として、４次１ビットΣΔ変調器と４次５ビットΣΔ変調器の出力スペクトルを示す。 本発明の実施形態に係るΣΔ変調器の構成を示す。 図８のΣΔ変調器の構成の線型化モデルを示す。 実施形態で用いるための、フィルタの周波数応答特性の一例のグラフを示す。 変調器および追加のデジタルフィルタを有する変換器を表す、他の実施形態を示す。 従来の変調器の出力スペクトル、及び５次５ビットΣΔ変調器を有する本発明の実施形態の出力スペクトルを示す。

次に添付図面を参照して、好ましい実施形態を単に例示の目的で説明する。

実施形態への前置きのために、ＡＤＣに用いることのできる既知のΣΔ変調器の動作について論じる。ΣΔ変調器を用いるＡＤＣ（ΣΔＡＤＣと称する。）は、低消費電力で、受信信号の高いダイナミックレンジを許容する点で、性能の利益をもたらすことができる。もしΣΔ変調器に続くデジタルフィルタを効率的に実現することができさえすれば、そのようなΣΔＡＤＣを用いる電力優位は最大化される。ΣΔ変調器の高度にオーバサンプリングされた出力は、デジタル領域に余分な処理負荷を課すことになり、結果として消費電力を増大させる。ＡＤＣ（１ビットＡＤＣ／ＤＡＣとフィルタ）のアナログ側は、比較的簡素にすることができる。デジタル側は、実際に製造するために、フィルタリングとデシメーション（decimation）を行い、ＡＤＣを安価にする。

ΣΔ変調器の動作原理は周知である。要約すれば、アナログ入力情報が、ノイズ整形用の積分器のような連続時間アナログフィルタと、それに続く、信号をサンプリングする量子化器と、ＤＡＣを用いたフィードバックパスとを備えるフィードバックループに入力される。ΣΔ変調器の出力信号は、高度にオーバサンプリングされたレートでのビットストリームである。オーバサンプリングされたビットストリームは、任意選択的に、後段のデジタル処理に入力される。このデジタル処理は、より多くのビットをもつバリューストリーム及びより低いサンプリング周波数を供給するために、デシメーション及びデジタルフィルタリングによってビットストリームをより低いレート表現の情報信号に変換する。オーバサンプリング周波数はｋｆ_ｓに設定される。ここで、ｆ_ｓはナイキストサンプリング周波数であり、ｋはオーバサンプリング比である。オーバサンプリングは、ノイズフロア（noise floor）が同じバンド幅において低下することを引き起こす。周波数範囲０−ｆｓにおける信号対雑音比（ＳＮＲ）は以前と同じである。しかし、雑音エネルギーはより広い周波数範囲にわたって拡散している。ΣΔＡＤＣは、１ビットＡＤＣの後に後段のデジタルフィルタを設けることによって、この効果を生かしている。そのような後段のデジタルフィルタＳＦを有する本発明の実施形態の一例を、図１１に示し、以下に説明する。ほとんどの雑音はこの後段のデジタルフィルタによって除去されるので、ＲＭＳ雑音は低減される。この作用によって、ΣΔＡＤＣは低解像度の量子化器から広いダイナミックレンジを達成することができる。入力信号とフィードバック信号との差である誤差電圧を合計することによって、積分器機能の形をしたループフィルタは、その入力信号に対してローパスフィルタの役割を果たす。量子化雑音のほとんどは、デジタルフィルタリングによって除去される、より高い周波数に押し込められる。

オーバサンプリングと積分によって全体の雑音電力は変化しないが、その分布は変化する。

後段のデジタルフィルタは、１ビットデータストリームを平均化し、ＡＤＣの解像度を向上させ、関心のあるバンドの外側にある量子化雑音を除去することができる。それにより、信号バンド幅、整定時間、および阻止帯域での除去が決まる。この後段のデジタルフィルタはΣΔ変調器の後にあるものであり、以下に説明するΣΔ変調器のデジタルフィルタと混同してはならない。参考のために、ΣΔ変調器１００のいくつかの特徴を説明する比較例を図１に示す。ΣΔ変調器１００は、入力信号Ｘを受信するアナログ入力１５と、アナログのループフィルタ２０と、サンプリング周波数ｆ_ｓのマルチビット量子化器３０と、出力信号Ｙを与えるデジタル出力１７と、量子化信号のアナログ表現を計算するＤＡＣ４０と、入力信号Ｘと量子化信号の差としての誤差信号を計算する加算段１０と、を備える。ｆ_ｓ＝ｋ×２×ｆ_ＢＷのサンプリング周波数が、ΣΔ変調器１００に加えられる。ここで、ｆ_ＢＷは信号バンド幅である。オーバサンプリング比ｋは、サンプリング周波数がナイキストにより定義されるサンプリング周波数よりも何倍高いかを示す。高い信号対雑音比を有するために、量子化器３０は高解像度でなければならない。

量子化信号のアナログ表現を計算するために、ＤＡＣ４０は量子化器３０と同じ解像度を有さなければならない。あいにく実際には、フィードバックにおける非直線性のため、十分な直線性をもつＤＡＣ４０を用意することは困難である。ＤＡＣ４０量子化雑音は信号バンド幅の中に折り返す可能性があり、このことが最大ＳＤＮＲ（signal-to-noise-and-distortion ratio）を減少させる。さらに、ＤＡＣ４０の非直線性により、入力信号の高調波ひずみも引き起こされる。

図１のΣΔ変調器１００は、図２に示す構成でモデル化することができる。ここで、量子化器３０は、雑音Ｎと、量子化器の利得を示す利得Ｃとを有する量子化雑音源で置き換えられる。このモデルから伝達関数を次のように計算することができる。

ここで、Ｈはループフィルタ２０の伝達関数である。ループフィルタ２０については、積分器で実行されるローパスフィルタを仮定している。このローパスフィルタは、低周波数に対して非常に高い利得を有し、且つ、より高い周波数に対してある次数のロールオフを有する。低周波数では、入力１５における信号Ｘは、ループフィルタ２０の高利得のためファクタ１で出力１７に増幅される。また、量子化雑音はこの利得により抑圧される。高周波数では、ループフィルタ２０の利得は低く、雑音はループフィルタの次数とともに増大する。これが任意に選択されたΣΔ変換器である。それは、任意の次数および任意のビット数で構成することができる。

一例として４次のループフィルタのブロック図を図３に示す。これは、図８の実施形態のような本発明の実施形態において用いることができる。それはアナログ回路またはデジタル回路を用いて実施することができる。第１の積分器７０、その後に第１のクリップ回路８０が続く。第１のクリップ回路８０の出力は、利得ａ_１を有する第１の増幅器９０によって増幅される。第１のクリップ回路８０の出力は、直列に結合された、さらなる積分器７２，７４，７６及びクリップ回路８２，８４，８６からなるチェーンに沿っても供給される。各段において、クリップ回路８２，８４，８６の出力はそれぞれ、利得ａ_１，ａ_２，ａ_３，ａ_４をそれぞれ有する増幅器９２，９４，９６に供給される。増幅器９０，９２，９４，９６の出力は、加算段９８によって合計され、ループフィルタ２０の全体の出力を供給する。チェーンにおける積分器の数を変えることにより、他の次数のフィルタを提供することができる。

高周波数では、ループ安定性を確保するために、フィードフォワード利得係数ａ_２，ａ_３及びａ_４によってループ伝達関数は１次に減じられる。振幅の大きい入力信号における安定性を確保するために、クリップレベルが実装される。

図４に、４次のループフィルタ２０の伝達関数Ｈ（３本の線の上側）を、閉ループ信号伝達関数（ＳＴＦ、３本の線の中央の線）及び雑音伝達関数（ＮＴＦ、３本の線の下側）とともに示す。ＳＴＦ及びＮＴＦは、以下のように定義される。

ループフィルタの次数はプロットから読み取ることができるが、実際に４次である。雑音伝達関数は周波数とともに４次で上昇する。

ＳＴＦには、バンプが存在する。これは、ループフィルタＨの制限された位相マージンによって引き起こされたものである。高周波数において、このループは、ループ安定性のために一次に戻らなければならない。しかし、一次に戻る周波数では、信号バンド幅における量子化雑音の抑制が低減される。このことは望ましくない。したがって、位相マージンと、量子化雑音の抑制との間で、トーレドオフがなされなければならない。

図１のΣΔ変調器１００の周波数応答のシミュレーションを図５に示す。このプロットから計算された信号対雑音比は、１５３．６ＭＨｚのサンプリングレートで２ＭＨｚバンド幅において６８ｄＢである。このスペクトルでは、４次のノイズ整形を認めることができる。

ΣΔ変調器１００の量子化器３０とＤＡＣ４０は、通常同じ分解能をであり、１ビット又はマルチビットであり得る。１ビットΣΔ変調器および５ビットΣΔ変調器の出力ビットストリームを、理想的な入力サイン波とともに図６に示す。ここで、ｎは量子化レベルの数であり、それぞれ２および３２である。１ビットストリームは１と−１の間で変化する一方、５ビットストリームは、理想的な、即ち、量子化前のアナログサイン波に近い。

２つのビットストリームを比較すると、マルチビット量子化器とＤＡＣの組み合わせを用いた場合、量子化雑音はより小さいことが容易にわかる。２レベルから、ｗビット量子化器に対するより高いレベル数２^ｗまで行く場合における、量子化雑音の改善は下の公式で計算することができる。

この公式は、マルチビット量子化器の各ビットに対して約６ｄＢの改善を示している。最大入力信号を示す図６のサイン波を比較すると、ビットストリームから別のこと、即ち、マルチビット変調器の入力振幅は、１ビット変調器と比較してより大きいということがわかる。信号対量子化雑音比（ＳＱＮＲ）の最大値は次の公式で与えられる。

ここで、Ｖ_{ｉｎ，ｍａｘ，ｗ}は、２^ｗ個の量子化レベルを持つｗビット量子化器に対する入力信号の最大振幅であり、Ｖ_{ｉｎ，ｍａｘ，２}は、２個のレベルを持つ１ビット量子化器に対する入力信号の最大振幅である。

図７に１ビット変調器および５ビット変調器のノイズ振幅のシミュレーションを、１０ｋＨｚの分解能バンド幅（ＲＢＷ）について示す。２つの線のうち下側は５ビット変調器についてのものであり、上側の線は１ビット変調器についてのものである。シミュレーションから、１ビット変調器に対して６７．７ｄＢのＳＱＮＲが導かれ、５ビット変調器に対して１０１．１ｄＢのＳＱＮＲが導かれる。

これは、１ビットから５ビットにしたときの約３３ｄＢの改善である。理論的な推定は、公式３から２９．８ｄＢのＳＱＮＲの改善を与え、公式４から２．９ｄＢを与える。

マルチビットΣΔ変調器の問題は、ＤＡＣ４０の直線性である。フィードバックＤＡＣ４０の非直線性のために、量子化雑音は信号バンド幅の中に折り返す可能性があり、このことは達成可能な最大ＳＮＤＲを減少させる。さらに、ＤＡＣの非直線性により、入力信号の高調波歪みも引き起こされる。

静的な非直線性と動的な非直線性が、フィードバックＤＡＣ４０で発生し得る。静的な非直線性は、フィードバックＤＡＣ４０の単位セルにおける不整合に起因する。これらの単位セルは抵抗、キャパシタ又は電流源で実現され、ＤＡＣ４０で異なる出力レベルを生成するために用いられる。そして、これら単位セルに不整合があると、ＤＡＣ４０の伝達曲線は直線にならない。単位セルの手段によるが、経験に基づけば、約６０−７０ｄＢの静的ＤＡＣ直線性が達成可能である。ＤＡＣ４０の静的な非直線性を減少させるために、動的要素整合（ＤＥＭ：Dynamic Element Matching）及びデータ加重平均（ＤＷＡ：Data Weighted Averaging）法を用いることができ、そのトポロジーは周知であり、ここでは議論しない。それらの実装に依存して、余分なチップ面積及びより高いサンプリング周波数が改善計画を促進するためにしばしば必要となる。その上、ＳＮＤＲの改善はわずかである。

マルチビット変調器において発生する第２の非直線性は、動的な性質のものである。動的な非直線性は、例えば寄生により、スイッチ電荷がＤＡＣの出力レベルごとに同じではないときに発生する。高速においてこれは深刻であり、回路設計及びレイアウトにおいて非常に注意深く考慮されなければならない。

１ビット変調器の特別な種類は１．５ビット変調器である。この変調器では、量子化器３０とフィードバックＤＡＣ４０の両方が３つのレベル（＋１，０，−１）を持つ。真ん中のレベルでは、フィードバック電流はゼロであり、回路設計において実現が容易である。１．５ビット変調器では、フィードバックＤＡＣ４０の良好な静的な直線性を実現することは、むしろ容易である。

従前のマルチビットΣΔ変調器の解決法において、フィードバックＤＡＣ４０もマルチビットであり、動的な直線性の問題は次のように異なる方法で解決することができる。

動的要素整合／データ加重平均。ＤＡ４０を直線化にするこの種の技術は、ループフィルタ２０の次数により制限され、しばしばΣΔ変調器１００に用いられるサンプリング周波数ｆ_ｓよりも高いクロック周波数を必要とする。

単位要素のバレルシフト。この技術では、ＤＡＣ４０の単位セルは使用中に回転する。これによる直線性の改善はほんの僅かである。

電流源のキャリブレーション。電流源のキャリブレーションによりＤＡＣ４０の直線性は改善する。１４ビットまでの直線性が出版物に示されているが、この種の直線化技術は設計が非常に複雑である。

本発明の実施形態は異なるアプローチを伴うが、これらの既知のアプローチ又はそれらの特徴を、説明される実施形態の異なるアプローチと組み合わせることもできる。

説明する本発明の実施形態は、マルチビット変調器により直線的な（linear）フィードバックを提供する装置または方法に関する。いくつかの実施形態では、連続的にループフィルタを持つ信号処理チェーンと、ｎビット量子化器と、デジタルフィルタと、１ビット量子化器とを備えるΣΔ変調器が提供される。以下に説明する本発明のいくつかの実施形態は、標準的なノイズ整形を行うループフィルタ２０、及びマルチビット量子化器３０に加えて、マルチビット量子化器３０の出力をフィルタリングするデジタルフィルタと、デジタルフィルタの出力を量子化し、出力信号Ｙ及びフィードバック信号を与える１ビット量子化器と、を備えることができる。一方では、１ビット量子化器は本質的に直線的（linear）である。他方では、マルチビット量子化器３０が存在することで、デジタルフィルタがループフィルタリングの一部を処理することが可能となる。別の方法として、１ビット量子化器の代わりにさらなるマルチビット量子化器を用いることができる。処理の不完全性にさらされることなく、興味のある周波数領域のノイズをずっと良く抑制するために、デジタルフィルタは、より柔軟に整形可能な周波数特性を有することができる。デジタルフィルタによって利得が与えられる場合、単一のフィルタが利得特性を与えることは必須ではない。その代わりに、直列の２以上のフィルタとしてデジタルフィルタを実現することができる。例えば、一方のフィルタは興味のある第１の周波数帯における利得を与えるためのものであり、他方のフィルタはより高い周波数で平坦な利得を与えるためのものである。

さらなる特徴は次の通りである。これらの特徴は全ての実施形態について必ずしも必須ではなく、省略し、又は置き換えることができる。

デジタルフィルタは、ΣΔ変調器のパスバンドにおいて１より大きい次数を有してもよい。ΣΔ変調器のパスバンドの外側においてデジタルフィルタの利得特性は、平坦な利得プロファイルを持ってもよい。フィードバック信号は１ビット信号を備えてもよい。フィードバック信号はデジタルフィルタの出力の最上位ビットを備えてもよい。ループフィルタ２０は、連続時間フィルタ、スイッチドキャパシタフィルタ（switched capacitor filter）またはデジタルフィルタのいずれを備えてもよい。デジタルフィルタの場合、アナログ入力をデジタルループフィルタ２０への入力用のデジタル信号に変換するために、変換器が使用されるだろう。ループフィルタ２０は、一次またはより高い次数のフィルタを備えてもよい。ループフィルタ２０は、積分器を備えてもよい。デジタルフィルタは、ΣΔ変調器のパスバンドにおいて、ΣΔ変調器のパスバンドの外側での利得を少なくとも２０ｌｏｇ_１０（（２^ｙ―１）／（２^ｚ−１））ｄＢだけ超える利得を有してもよい。ここで、ｙはフィードバック信号のビット数であり、ｚはマルチビット量子化器３０のビット数である。ループフィルタとデジタルフィルタの組み合わせの周波数応答は、ΣΔ変調器のパスバンドの外側で、利得の一次のロールオフを有するかもしれない。アナログのループフィルタ２０及びデジタルフィルタはバンドパスフィルタとして実現してもよく、バンドパスΣΔ変調器を与える。

上記の文書ＵＳ６，４０４，３６８は複数ループの安定解析を必要とするのに対し、本発明の実施形態は１つのループしか有しない。ＵＳ６，４０４，３６８と対比するために、本発明に係るΣΔＡＤＣのシミュレーションについても以下に説明する。

図８に示すΣΔ変調器２００の実施形態を参照する。ここで、図１の要素と同じ要素には同じ参照符号を付している。フィードバックループは上述したループフィルタ２０、マルチビット量子化器３０、デジタルフィルタ５０及び１ビット量子化器６０を含む。もしデジタルフィルタ５０と１ビット量子化器６０を除外すれば、このループは、ノイズ整形機能を提供するループフィルタ２０と、量子化雑音を６ｘｄＢだけ低下させるマルチビット量子化器３０とを有する、（図１のような）従来のΣΔループになるだろう。ここで、上述のように、ｘはマルチビット量子化器のビット数である。

ＤＡＣ４０は、高周波量子化雑音が信号帯の中に折り返すことを回避するために、直線的でなければならない。

デジタルフィルタ５０によって、ΣΔ変調器２００のパスバンドにおいて０ｄＢより大きな利得が、マルチビット量子化器３０と１ビット量子化器６０の間にもたらされるかもしれない。

デジタルフィルタ５０は、１ビット量子化器６０によってもたらされる量子化雑音を抑制することができる。出力１１７は１ビット量子化器６０の後ろから取ることができる。もしマルチビット量子化器３０によりデジタルフィルタ５０に与えられるビット数よりも少ないビットが取られるならば、１ビット量子化器６０の代替手段は複数のビットを用いることである。特定の用途に適合させるために、他の要素をループに追加することができる。図８に示されたΣΔ変調器は直線化することができ、このことは図９に示すモデルにつながる。

図９において、Ｑ_１はマルチビット量子化器３０の量子化雑音を表し、Ｑ_２は１ビット量子化器６０の量子化雑音を表している。出力１１７における出力信号Ｙは、次のようにして入力１５における入力信号Ｘに関して計算することができる。

ここで、Ｈはループフィルタ２０の伝達関数であり、Ｆはデジタルフィルタ５０の伝達関数であり、Ｑ１はマルチビット量子化器３０による量子化雑音であり、Ｑ２は１ビット量子化器６０による量子化雑音である。上記の公式からわかるように、ループフィルタ２０及びデジタルフィルタ５０がΣΔ変調器２００のパスバンドにおいて高い利得を有するとき、パスバンドにおいて入力信号Ｘは出力信号Ｙに１で増幅される。従来のΣΔ変調器のように、Ｑ１はループフィルタ２０の利得によって抑制される。Ｑ２はＨとＦの積によって抑制され、デジタルフィルタ５０がΣΔ変調器２００のパスバンドにおいて高い利得を有するならば、Ｑ２はＱ１に比べてさらにずっと抑制される。代わりに、もしデジタルフィルタ５０がΣΔ変調器のパスバンドの内外で少なくとも２０ｌｏｇ_１０（（２^ｙ―１）／（２^ｚ−１））ｄＢの高い利得差を有するならば、デジタルフィルタ５０は高い利得を有する必要はない。マルチビット量子化器３０の利点を最大限活かすために、Ｑ２は、Ｑ１未満でなければならず、出力１７のために計算される。上述のように、マルチビット量子化器３０に１つのビットを追加することにより、マルチビット量子化器３０によってもたらされる量子化雑音は約６ｄＢ低減されるだろう。

したがって、１ビット量子化器６０と比較して、ΣΔ変調器２００の性能は約６．ｚｄＢ良くなるだろう。５ビット量子化器を例にとれば、これは、マルチビット量子化器３０用に使用されたときの５ビット量子化器の量子化雑音が１ビット量子化器６０のそれを約３０ｄＢ下回ることを意味するだろう。これは、Ｑ１未満のＱ２を得るために、直線的なフィードバックパスを本質的に与える１ビット量子化器６０と一緒のマルチビット量子化器３０を最大限に活かすために、デジタルフィルタ５０がパスバンドにおいて約３０ｄＢより大きい利得を必要とすることを意味する。あるいは、デジタルフィルタ５０が、ΣΔ変調器のパスバンド内外で少なくとも約３０ｄＢの利得差を必要とする。正確な数字は、２０ｌｏｇ_１０（（２^ｙ―１）／（２^ｚ−１））ｄＢで計算することができる。

図１０は、周波数応答の振幅を示す３つのグラフである。左側のグラフは、ループフィルタ２０の応答｜Ｈ｜の一例であり、中央のグラフは、デジタルフィルタ５０の応答｜Ｆ｜の一例を示し、右側のグラフは、ループフィルタ２０とデジタルフィルタ５０の組み合わせ応答｜ＨＦ｜を示している。前述のように、デジタルフィルタ５０は、Ｑ１のレベル未満である量子化雑音Ｑ２のレベルを抑圧するために、高い利得または高い利得差を、最初の周波数帯、例えば入力信号Ｘのバンド幅において、又は等価にΣΔ変調器のパスバンドにおいて、有しなければならない。より高い周波数における利得は、より低くなければならず、好ましくは少なくとも２０ｌｏｇ_１０（（２^ｙ―１）／（２^ｚ−１））ｄＢだけ低くなければならない。他の制約は、デジタルフィルタ５０がループの安定性を危険にさらしてはならないということである。したがって、幾つかの実施形態において、ループの不安定性を低減または回避するために、デジタルフィルタ５０は、ループを不安定にする可能性のある、高周波数での過剰な位相シフトを回避するために、ΣΔ変調器のパスバンドの外側で平らな利得を持たなければならない。デジタルフィルタ５０によりもたらされる高周波数での群遅延が低く保たれるならば、従来のΣΔ変調器１００のループフィルタ２０に要求される利得係数と比較して、ループフィルタ２０の利得係数の組に殆ど若しくは全く変化無く、ループは安定を保つだろう。よって、ループフィルタとデジタルフィルタの組み合わせの周波数応答は、ΣΔ変調器のパスバンドの外側において利得の一次ロールオフを与えることができる。

図１０の右側のグラフから、左側のグラフと比較して、信号バンド幅においてより多くの利得があることがわかる（差は｜Ｆ｜）。Ｑ２の量子化雑音は、ループフィルタ２０によって抑圧されるだけでなく、デジタルフィルタ５０によっても抑圧される。同じグラフから、ΣΔ変調器２００の安定性は、従来のΣΔ変調器１００と比較して変化がないことがわかる。なぜなら、デジタルフィルタ５０の周波数応答は平坦であり、高周波数において過剰な位相シフトを有しないからである。ループフィルタ２０の安定性はアナログのループフィルタ２０のフィードフォワード利得係数ａ_１，ａ_２，ａ_３，ａ_４によって決まるため、追加的なフィードバックパスは要求されないだろう。このことは、そのようなΣΔ変調器の設計をずっと簡単にするのに役立つ。

図１０のグラフでは、一次の応答と、より高次の応答との間におけるループフィルタ２０の周波数応答Ｈの遷移は、デジタルフィルタ５０のバンド幅と同じ周波数で起こる。しかしながら、これは必須の要求ではなく、より高い周波数またはより低い周波数で遷移が発生してもよい。

有利には、デジタルフィルタ５０の利得プロファイルは、平坦であり、デジタルフィルタ５０のパスバンドの外側で１を超えてはならない。フィードバックループの安定性、典型的にはループにおけるフィルタリングの利得プロファイルの一次のスロープを確保するために、この場合、ループフィルタ２０とデジタルフィルタ５０の組み合わせは０ｄＢを通過しなければならない。

従来のΣΔ変調器１００のループフィルタ２０はこの一次のスロープを有する。それゆえ、特性における他のスロープがループに追加されれば、ループは不安定になる傾向があるだろう。従って、平坦で、かつデジタルフィルタ５０のパスバンドの外側で１を超えない利得プロファイルを持つデジタルフィルタ５０を与えることによって、従来のΣΔ変調器１００の係数は、典型的には、変化させる必要がない。明らかに、利得特性は、信号帯の上方および下方の周波数においてより低い利得を持つバンドパス特性となり得る。

図１１は、図８に示すΣΔ変調器２００を用いたＡ／Ｄ変換器３００の実施形態を示している。ΣΔ変調器２００の出力信号Ｙは、伝達関数ＳＦを有する後段のデジタルフィルタ７０の入力に与えられる。

図１２には、５ビット量子化器を備える従来の５次ΣΔ変調器１００の、１００Ｈｚ〜３００ＭＨｚの範囲における出力スペクトルが対数目盛で示されている（下側のプロット）。この図はまた、本発明に係る新しい構成の出力スペクトルを示している（上側のプロット）。この場合でも、５次のループフィルタ２０と５ビット量子化器３０を用いて実現されている。この場合、ΣΔ変調器２００は、５００ｋＨｚのパスバンドにおいて利得３０ｄＢを有し、且つ、より高い周波数において利得０ｄＢを有するデジタルフィルタ５０を用いている。

新しいΣΔ変調器２００の信号対雑音比（ＳＮＲ）は１３４．３ｄＢであり、１３８．４ｄＢのＳＮＲを持つ従来のΣΔ変調器１００に比べて約４ｄＢ悪化している。これはデジタルフィルタ５０の利得によるものである。上述のように、ΣΔ変調器２００のパスバンドにおけるデジタルフィルタ５０の利得、又はバンド内とバンド外の利得差は、少なくとも２０ｌｏｇ_１０（（２^ｙ―１）／（２^ｚ−１））ｄＢでなければならない。この例ではそうではない。利得は３０ｄＢであり、これはＱ２をＱ１と同じレベルに減衰させるには足りる。このことは、ノイズの合計が従来のΣΔ変調器１００に比べて３ｄＢ上昇することを意味する。これは、デジタルフィルタ５０の利得、又はバンド内とバンド外の利得差を増加させることによって改善することができる。高周波数では、新しい構成の方が従来の構成に比べて量子化雑音が高い。これは、１ビット量子化器の量子化雑音である。なぜならデジタルフィルタ５０は高周波数において利得０ｄＢを有するからである。

本発明の実施形態は、ループ内にマルチビット量子化器３０があるという事実から利益を得ることができ、１ビットの本質的に直線的なフィードバックＤＡＣ４０という利点から利益を得ることができ、そして、より高度なデジタル化を有することができる。なぜなら非常に直線的でなければならない、（したがって精密なアナログ部品を必要とする）マルチビットＤＡＣをデジタルフィルタで置き換えるからである。

無線周波数（ＲＦ）受信機又は他のシステムにおける応用例は、ΣΔ変調器２００と、チャンネル選択若しくはノイズ除去又は他の目的のための、後段の適応デジタルフィルタと、を備えるＡＤＣを有することができる。検出器は、所望の信号帯の外側からの干渉のレベルを決定し、この情報を適応フィルタにフィードフォワードする。他のアナログ回路段をＡＤＣの前に置くことができ、他のデジタル処理段が適応デジタルフィルタの後に続くことができる。適応フィルタの前には、自動利得制御（ＡＧＣ）のような他のデジタル処理段があってもよい。この構成は、無線受信機の一部を構成することができ、又は、変化する干渉信号に敏感な他のシステムに適用することができる。例えば等価器または復調器のような他の後段の回路段に対して、任意選択的に、干渉情報をフィードフォワードすることができる。その情報に従って、異なる状況に適合するために、これら後段による処理量を調整することができる。例えば、消費電力を節約するために、使用する最下位ビットの数を変化させてもよいし、又は、フィルタリング段の数を変化させてもよい。

また、任意選択的に、ＡＤＣの前にアナログ信号から検出器が与えられてもよい。この場合、アナログ部品を用いて、検出器により比較的簡単なフィルタを実現することができる。又は、信号をデジタル形式に変換することができ、比較的少ない数の係数および比較的低い更新レートで簡単なデジタルフィルタを実現することができる。

適応デジタルフィルタ及びΣΔＡＤＣを有する受信機において、適応デジタルフィルタは、ＡＤＣ用のデシメーション機能およびチャンネルフィルタ機能を兼ね備えることができる。これは、ＡＳＩＣ（application specific integrated circuit）又はＦＰＧＡ（field programmable gate array）タイプの回路で実現することができ、又は、ＤＳＰ（digital signal processor）によって要望通りに実行することができる。ＤＳＰは、復調、等価などの後段のデジタル処理のために与えられる。

受信機は、アンテナと、ＲＦフィルタのような従来のアナログ回路と、その後に続く、局部発振器信号ＬＯを混合するミキサーとを有することができる。アナログ低域通過フィルタの後ろにΣΔＡＤＣが続く。これは、デジタル信号を適応デジタルフィルタに入力する。電力効率が最適になるようにチャンネルフィルタ機能を適応させるために、適応デジタルフィルタは不要な信号情報に応じて適応する。検出器は適応デジタルフィルタよりもずっと簡単にすることができ、電力を節約し、又は複雑さを低減する。とりわけ、デジタルフィルタ処理の適応は比較的自立的であり、換言すれば、回路を用いるシステム又はアプリケーションを制御するより高レベルのソフトウェアから独立することができ、従って、そのようなソフトウェアへのインタフェースの複雑さを追加する必要がない。検出情報は、電力レベル、平均化レベル、周波数、周波数範囲、閾値との比較、信号の不要部分との比較、それらの組み合わせなどを含むことができる。

代案としてのＡＤＣの他の用途は、デジタル−デジタル雑音整形器である。この実施形態では、図８又は図１１の構成を使用することができる。ループフィルタ２０はデジタルフィルタであり、入力信号Ｘはアナログ信号よりもむしろデジタル信号である。この場合、量子化器３０は、低い量子化レベルで多くのサンプルを取り、より高い量子化レベルで単一のサンプルを出力するリサンプラー（re-sampler）として機能する。また、フィードバックパスからＤＡＣ４０を省くことができ、加算段１０をデジタル的に実現することができる。他の変形および追加は特許請求の範囲内で想定することができる。

特定の実施形態に関し、特定の図面を参照して本発明について説明したが、本発明はこれに限定されるものではなく、請求項によってのみ限定される。説明した図面は図解のものに過ぎず、これに限定されるものではない。本願明細書及び請求項において「備える（comprise）」という用語が使用されているが、この用語は他の要素または工程を除外するものではない。単数名詞を参照するときに、「ある（”a” or “an”）」、「その（”the”）」のように不定冠詞又は定冠詞が使用されているが、これは特に断らない限りその名詞の複数を含む。請求項で使用される「備える（comprise）」という用語は、その後に記載される手段に限定されるものと解釈してはならず、他の要素又は工程を除外しない。数値または範囲への言及はおおよそのものである。

１０ 加算段
１５ アナログ入力
１７，１１７ デジタル出力
２０ ループフィルタ
３０ マルチビット量子化器
４０ ＤＡＣ
５０ デジタルフィルタ
６０ １ビット量子化器
１００，２００ ΣΔ変調器
３００ Ａ／Ｄ変換器

Claims (14)

1. 入力信号とフィードバック信号の差としての誤差信号を生成する加算段と、
   前記加算段の出力に結合され、前記誤差信号をフィルタリングするループフィルタと、
   前記ループフィルタの出力に結合され、フィルタリングされた前記誤差信号を量子化するマルチビット量子化器と、
   前記マルチビット量子化器の出力に結合されたデジタルフィルタと、
   前記デジタルフィルタの出力を前記加算段に結合させ、前記マルチビット量子化器により生成されたビットの数よりも少ないビットを有する前記フィードバック信号を前記加算段に与えるフィードバックパスと、
   を備えるΣΔ変調器であって、
   前記ΣΔ変調器のパスバンドの内側と外側における前記デジタルフィルタの利得差は、２０ｌｏｇ_１０（（２^ｙ―１）／（２^ｚ−１））ｄＢ（ここで、ｙは前記フィードバック信号のビット数であり、ｚは前記マルチビット量子化器によって生成されたビットの数である。）以上であることを特徴とするΣΔ変調器。
2. 前記デジタルフィルタは、前記デジタルフィルタのパスバンドの外側で１を超えない利得を有することを特徴とする請求項１に記載のΣΔ変調器。
3. 前記デジタルフィルタは、前記ΣΔ変調器のパスバンドにおいて１より大きい次数を有することを特徴とする請求項１に記載のΣΔ変調器。
4. 前記デジタルフィルタの周波数応答は、前記ΣΔ変調器のパスバンドの外側で略平坦な利得を有することを特徴とする請求項１に記載のΣΔ変調器。
5. 前記ループフィルタ及び前記デジタルフィルタの組み合わせの周波数応答は、前記ΣΔ変調器のパスバンドの外側で利得の一次のロールオフを有することを特徴とする請求項１に記載のΣΔ変調器。
6. 前記デジタルフィルタの出力に結合され、前記フィードバック信号を１ビットフィードバック信号として生成する１ビット量子化器を備えることを特徴とする請求項１に記載のΣΔ変調器。
7. 前記１ビット量子化器は、前記デジタルフィルタの出力の最上位ビットをフィードバックするように構成されていることを特徴とする請求項６に記載のΣΔ変調器。
8. 前記フィードバックパスはＤ／Ａ変換器を含むことを特徴とする請求項１に記載のΣΔ変調器。
9. 前記ループフィルタは、連続時間フィルタ、スイッチドキャパシタフィルタ又はデジタルフィルタのうちいずれか１つを備えることを特徴とする請求項１に記載のΣΔ変調器。
10. 前記ループフィルタは、１より大きい次数のフィルタを備えることを特徴とする請求項１に記載のΣΔ変調器。
11. 前記ループフィルタは積分器を備えることを特徴とする請求項１に記載のΣΔ変調器。
12. 前記ループフィルタ及び前記デジタルフィルタは、バンドパス振幅応答を有することを特徴とする請求項１に記載のΣΔ変調器。
13. 請求項１に記載のΣΔ変調器と、前記デジタルフィルタの出力に結合された、さらなるデジタルフィルタと、を有することを特徴とするＡ／Ｄ変換器。
14. 入力信号とフィードバック信号の差としての誤差信号を生成し、
    前記誤差信号をフィルタリングし、
    マルチビット量子化器を用いて、前記フィルタリングされた誤差信号を量子化し、
    デジタルフィルタを用いて、前記フィルタリングされ量子化された誤差信号をフィルタリングし、
    前記デジタルフィルタの出力信号から前記フィードバック信号を生成する、
    ΣΔ変調器における信号変換方法であって、
    前記フィードバック信号は前記マルチビット量子化器により生成されたビットの数よりも少ないビットを有し、
    前記ΣΔ変調器のパスバンドの内側と外側における前記デジタルフィルタの利得差は、２０ｌｏｇ_１０（（２^ｙ―１）／（２^ｚ−１））ｄＢ（ここで、ｙは前記フィードバック信号のビット数であり、ｚは前記マルチビット量子化器によって生成されたビットの数である。）以上であることを特徴とする信号変換方法。

Images