CN101971502B - 在反馈路径中具有减小的位数的多位西格玛-德尔塔调制器 - Google Patents

Abstract

本发明提供一种用于ADC的西格玛-德尔塔调制器(200)，将输入信号传送到环路滤波器(20)，随后传到该调制器(200)的多位数字转换器(30)。将数字转换器(30)的输出传送到数字滤波器(50)，并且将反馈信号反馈到环路滤波器(20)，该反馈信号具有比多位数字转换器(30)产生的位更少的位。没有为数字滤波器(50)采用单独的反馈环路，从而减少了为稳定操作调节环路滤波器的需要。数字滤波器(50)在西格玛-德尔塔调制器(200)的通带中可以具有大于1的阶次。

Description

在反馈路径中具有减小的位数的多位西格玛-德尔塔调制器

技术领域

本发明涉及西格玛-德尔塔调制器、具有西格玛-德尔塔调制器的模数转换器以及信号转换方法。

背景技术

西格玛-德尔塔(∑Δ)调制器被用于模数转换器(ADC)。US6404368在图3以及所附文字中公开了用于过采样型ADC中的∑Δ调制器，其包括与数字∑Δ调制器耦接的模拟∑Δ调制器。模拟∑Δ调制器包括将一位反馈信号转换为模拟信号的数模转换器(DAC)、对从DAC传来的输出信号与模拟输入信号之差进行计算的模拟加法器或减法器。模拟∑Δ调制器还具有模拟积分器，其对从模拟加法器或减法器传来的输出信号进行积分，以及第一数字转换器，其将从模拟积分器传来的输出信号转换为数字信号。数字∑Δ调制器包括：数字加法器或减法器，其计算从第一数字转换器传来的输出信号与一位反馈信号之差；数字积分器，其对从数字加法器或减法器传来的输出信号进行积分；第二数字转换器，其将从数字积分器传来的输出信号转换为一位数字信号；以及延时元件，其将从第二数字转换器传来的一位数字信号进行延时并将如此延时后的信号作为一位反馈信号进行反馈。由于传送到模拟调制器的反馈信号是一位信号，因此可以减小由DAC的非线性误差导致的失真。

发明内容

根据本公开的第一方面，提供了一种西格玛-德尔塔调制器，包括：

求和级，用于产生作为输入信号和反馈信号之差的误差信号；

环路滤波器，耦接于所述求和级的输出端，用于对所述误差信号滤波；

多位数字转换器，耦接于所述环路滤波器的输出端，用于将滤波后的误差信号数字化；

数字滤波器，耦接于所述多位数字转换器的输出端；以及

反馈路径，将所述数字滤波器的输出端耦接到所述求和级，用于将所述反馈信号提供到所述求和级，

其中所述反馈信号具有比所述多位数字转换器产生的位数更少的位，并且没有其它反馈路径将所述数字滤波器的输出端耦接到所述数字滤波器的输入端。

根据本公开的第二方面，提供了一种信号转换方法，包括：

产生作为输入信号和反馈信号之差的误差信号；

对所述误差信号滤波；

利用多位数字转换器将滤波后的误差信号数字化；

利用数字滤波器对数字化并且滤波后的误差信号滤波；以及

从所述数字滤波器的输出产生反馈信号，

其中所述反馈信号具有比所述多位数字转换器产生的位数更少的位，并且没有其它反馈路径将所述数字滤波器的输出端耦接到所述数字滤波器的输入端。

多位数字转换器的使用有助于减小量化噪声，并且具有更少位的反馈有助于减小会在反馈路径中出现的非线性误差。

上文所述现有技术的∑Δ调制器对于模拟∑Δ调制器和数字∑Δ调制器具有独立的反馈环路。与之相反，本发明除了将数字滤波器的输出端耦接到求和级的反馈路径以外，没有反馈路径将数字滤波器的输出端耦接到数字滤波器的输入端。换言之，本发明的∑Δ调制器仅具有单个反馈路径，该反馈路径是将数字滤波器的输出端耦接到求和级的反馈路径。这表明很少或根本没有必要进行多环路稳定性分析。因此，无论环路滤波器被布置为一阶滤波器还是高阶滤波器，都可以更容易地为∑Δ调制器的稳定操作设计或调节环路滤波器。

根据本公开的第三方面，提供了一种西格玛-德尔塔调制器，包括：

求和级，用于产生作为输入信号和反馈信号之差的误差信号；

环路滤波器，耦接于所述求和级的输出端，用于对所述误差信号滤波；

多位数字转换器，耦接于所述环路滤波器的输出端，用于将滤波后的误差信号数字化；

数字滤波器，耦接于所述多位数字转换器的输出端；以及

反馈路径，将所述数字滤波器的输出端耦接到所述求和级，用于将所述反馈信号提供到所述求和级，所述反馈信号具有比所述多位数字转换器产生的位数更少的位，

其中所述数字滤波器在所述西格玛-德尔塔调制器的通带中具有大于1的阶次。

根据本公开的第四方面，提供了一种信号转换方法，包括：

产生作为输入信号和反馈信号之差的误差信号；

对所述误差信号滤波；

利用多位数字转换器将滤波后的误差信号数字化；

利用数字滤波器对数字化并且滤波后的误差信号滤波；以及

从所述数字滤波器的输出信号产生反馈信号，

其中所述反馈信号具有比所述多位数字转换器产生的位数更少的位；并且

其中所述数字滤波器在所述西格玛-德尔塔调制器的通带中具有大于1的阶次。

通过在多位数字转换器之后提供具有大于1的阶次的数字滤波器，该数字滤波器可以具有在∑Δ调制器的通带之内和之外的增益差，该增益差足以提供反馈信号中的改善的量化噪声抑制。而且，剩下的量化噪声与输入信号相关性较小。这表明剩下的噪声不倾向于集中在输入信号中的主要频率中，表明在所关心的频率处的输出具有更小失真。这可以应用于∑Δ调制器中，或者可以应用于能够通过在大噪声源前面提供增益来抑制该大噪声源的任何反馈型的调制器中。

如在第一方面中那样，使用多位数字转换器有助于减小量化噪声。具有更少位的反馈有助于减小非线性误差。

一些实施例中的附加特征是数字滤波器的频率响应在所述西格玛-德尔塔调制器的通带之外具有实质平坦的增益曲线。平坦的增益的显著效果是对环路滤波器的特性具有很少或根本没有影响。这表明很少或根本没有必要改变传统环路滤波器以适应数字滤波器和具有更少位的反馈信号。这可以使性能增强，而很少有或根本没有重新设计和优化环路滤波器的负担。否则，这会是很重的负担，例如在存在比如滤波器系数之类多重调节的情况下，以及在不增加非稳定性而耗时地进行调节的情况下，或由于其它原因。此外，在一些情况中，通过提供平坦的增益特性，可以节省重新设计、制造和再测试的成本，或者可以使环路滤波器的设计做得更简单或更有效。

一些实施例中的附加特征是数字滤波器在所述西格玛-德尔塔调制器的通带之内和之外的增益差大于或等于20log₁₀((2^y-1)/(2^z-1))dB，其中y是反馈信号的位数，z是多位数字转换器的位数。这可以提供改善的量化噪声抑制。

一些实施例中的附加特征是环路滤波器和数字滤波器的组合的频率响应在所述西格玛-德尔塔调制器的通带之外具有一阶衰减的增益。这可以提供西格玛-德尔塔调制器环路的稳定性。

任何附加特征都可以相互结合并且可以与任一方面结合。对于所属领域技术人员，尤其是覆盖了其它现有技术的领域中的技术人员而言，本发明的其它有点是显而易见的。可以在不脱离本发明权利要求的情况下做出多种改型和修改。应当注意，并不意在从根据本公开第三方面的西格玛-德尔塔调制器以及根据本公开第四方面的信号转换方法中排除对数字滤波器实施反馈的可能性。

附图说明

现在参考附图仅以示例的方式描述优选实施例，其中：

图1是连续时间∑Δ调制器的框图，

图2是连续时间∑Δ调制器的框图，其中对数字转换器进行线性建模，

图3是用于图1的调制器或用于本发明的实施例中的示例模拟环路滤波器的框图，

图4示出了图1的调制器的环路滤波器传递函数(H)、噪声传递函数(NFT)和信号传递函数(STF)，

图5示出了采用图3的滤波器的四阶∑Δ调制器对全标度输入信号的仿真频率响应，

图6示出了作为用于比较的两个替代方案的1位和5位调制器输出信号，

图7示出了作为用于比较的两个替代方案的四阶1位∑Δ调制器和四阶5位∑Δ调制器的输出频谱，

图8示出了根据本发明的一个实施例的∑Δ调制器结构，

图9示出了图8的∑Δ调制器结构的线性模型，

图10示出了用于实施例中的示例滤波器频率响应特性的曲线，

图11示出了另一实施例，其示出了具有调制器和附加的数字滤波器的转换器，

图12示出了传统调制器的输出频谱和具有五阶五位∑Δ调制器的本发明实施例的输出频谱。

具体实施方式

为了介绍实施例，将讨论已知的∑Δ调制器(诸如可用于ADC的∑Δ调制器)的操作。采用∑Δ调制器的ADC(将称其为∑ΔADC)在允许以少量功耗接收高动态范围信号的方面可以提供性能优势。只有能够高效地执行跟随于∑Δ调制器之后的数字滤波器时，才能使利用这种∑ΔADC的功率优势最大化。∑Δ调制器的高过采样输出对数字域设置了额外的处理负担，导致能耗增大。ADC(1位ADC/DAC和滤波器)的模拟侧可以相对简单。数字侧执行滤波和抽取(decimation)，并降低ADC成本以满足实际生产。

∑Δ调制器的操作原理是公知的。概括地说，把输入模拟信息信号馈送到包含连续时间模拟滤波器(诸如用于噪声整形的积分器)的反馈环路，该连续时间模拟滤波器跟随有对信号采样的数字转换器和使用了DAC的反馈环路。∑Δ调制器的输出信号是高过采样速率的位流。可选地，可以将过采样位流馈送到后续的数字处理，该数字处理通过抽取和数字滤波将位流转换为该信息信号的较低速率表示，以提供具有更多位的值的流和更低的采样频率。过采样频率被设置为kf_s，这里f_s是奈奎斯特采样频率，k是过采样比。过采样使本底噪声(noise floor)下降到相同带宽。频率范围0至f_s中的信噪比(SNR)与之前相同，然而噪声能量已经扩展到更宽频率范围。∑ΔADC通过跟随具有后续数字滤波的1位ADC充分利用了该效应。图11中示出了下文所述的具有这种后续数字滤波器SF的本发明实施例的示例。因为该后续数字滤波器去除了大多数噪声，所以RMS噪声减小。该操作使∑ΔADC能够以低分辨率数字转换器实现宽动态范围。通过加入作为输入信号与反馈信号之差的误差电压，具有积分器功能形式的环路滤波器用作其输入信号的低通滤波器。大多数量化噪声被促使进入更高的频率，在此通过数字滤波将其。

过采样和积分改变的不是总噪声功率，而是噪声功率的分布。

后续数字滤波器可以使1位数字流平均，提高ADC分辨率，并去除所关心的频带之外的量化噪声。其确定信号带宽、整定时间和阻带抑制度。后续数字滤波器处在∑Δ调制器之后，并且不应当将其与下文所述的∑Δ调制器的数字滤波器相混淆。在图1中以参考的目的示出了说明∑Δ调制器100的一些特征的比较示例。∑Δ调制器100包括用于接收输入信号X的模拟输入端15、模拟环路滤波器20、采样频率为fs的多位数字转换器30、用于提供输出信号Y的数字输出端17、用于计算量化信号的模拟表示的反馈DAC40、以及用于计算作为输入信号X与量化信号之差的误差信号的求和级。向∑Δ调制器100应用采样频率f_s＝k×2×f_BW，这里f_BW是信号带宽。过采样比k表示该采样频率是奈奎斯特定义的采样频率的多少倍。为了具有高信噪比，数字转换器30应当具有高分辨率。

为了计算量化信号的模拟表示，DAC40应当具有与数字转换器30相同的分辨率。遗憾的是，因为反馈中的非线性，实际上很难提供具有足够线性度的这种DAC40。DAC40的量化噪声可以折返到信号带宽中，这减小了最大信噪失真比(SDNR)。此外，DAC40中的非线性还会导致输入信号的谐波失真。

图1的∑Δ调制器100可以通过图2所示的方案来建模，其中数字转换器30由具有噪声N和增益C(其代表数字转换器的增益)的量化噪声源代替。根据该模型，传递函数可以计算为：

$Y=\frac{C.H}{1+C.H}X+\frac{C}{1+C.H}N---\left(1\right)$

其中H是环路滤波器20的传递函数。对于环路滤波器20，假设为以积分器实现的低通滤波器，其对低频率具有非常高的增益并且对较高的频率具有一定阶次的衰减。在低频处，由于环路滤波器20的高增益，以系数1将输入端15处的信号X放大并送到输出端17，并且以该增益来抑制量化噪声。在高频处，环路滤波器20具有低增益，并且噪声以环路滤波器的阶次增加。这是任意选择的∑Δ转换器。它可以具有任意阶次和任意位数。

在图3中，以示例方式示出了四阶环路滤波器的框图。这可以用在本发明的实施例中，比如图8的实施例。可以利用模拟电路或数字电路来实现。第一积分器70后面跟随第一限幅电路80。第一限幅电路80的输出被具有增益a₁的第一放大器90放大。第一限幅电路80的输出还沿着串联耦接的其它积分器72、74、76和限幅电路82、84、86的链馈送。在每一级，每个限幅电路82、84、86的输出被馈送到具有各自增益a₂、a₃和a₄的各个放大器92、94、96。放大器90、92、94、96的输出由求和级98相加来提供环路滤波器20的总输出。可以通过改变该链中的积分器数量来提供其它阶次的滤波器。

对于高频，前馈增益系数a₂、a₃和a₄将环路传递函数减小到一阶以确保环路稳定性。实施限幅电压来确保大幅度输入信号的稳定。

在图4中，一起示出了四阶环路滤波器20的传递函数H(三条线中上面的那条线)，闭环信号传递函数(STF，三条线中的中间那条线)和噪声传递函数(NTF，三条线中下面的那条线)。STF和NTF定义如下：

$\mathrm{STF}=\frac{Y}{X}=\frac{C.H}{1+C.H}---\left(2a\right)$

$\mathrm{NTF}=\frac{Y}{N}=\frac{C}{1+C.H}---\left(2b\right)$

环路滤波器的阶次可以从该曲线图读出，确实是四阶。噪声传递函数在频率方面增加了四阶。

在STF中，存在由环路滤波器H的受限相位容限导致的凸起(bump)。在高频率处，环路必须为了环路稳定性而返回一阶，但降低返回到一阶的频率会减小对信号带宽中量化噪声的抑制，这是所不希望的。因此，在相位容限和量化噪声抑制之间不得不进行折衷。

在图5中示出了图1的∑Δ调制器100的仿真频率响应。在2MHz的带宽、153.6MHz的采样频率的情况下，从曲线图计算出的信噪比是68dB。在该频谱中可以识别出四阶噪声形状。

∑Δ调制器100中的数字转换器30和DAC40通常有相同分辨率，并且可以是1位或多位的。图6中一起显示了1位和5位∑Δ调制器的输出位流，以及理想的输入正弦波，其中n是量化电平数量，分别为2和32。1位的流在1和-1之间变化，而5位的流接近理想波形，即量化之前的模拟正弦波。

当比较这两个位流时，容易看出在使用多位数字转换器和DAC的组合时量化噪声更小。对于w位的数字转换器，可以通过下面的公式来计算从2个电平到更高数量的2^w个电平的量化噪声中的改善：

$\frac{N_{1-\mathrm{bil}}}{N_{w-\mathrm{bil}}}=201{\mathrm{og}}_{10}(2^w-1)---\left(3\right)$

该公式表示对于多位数字转换器的每个位大约有6dB的改善。当比较图6中表示最大输入信号的正弦波时，可以从位流中看出的另一件事是，与1位调制器比较时，多位调制器中的输入幅度更大。最大信号量化噪声比(SQNR)由下面公式给出：

$\frac{V_{\mathrm{in},\max ,w}}{V_{\mathrm{in},\max ,2}}=201\mathrm{og}(\frac{0.5\sqrt{2}+n-2}{n-1}\·\frac{1}{0.5\sqrt{2}})---\left(4\right)$

这里V_in，mx，w是具有2^w个量化电平的w位数字转换器的输入信号的最大幅度，V_in，max，2是具有2个电平的1位数字转换器的输入信号的最大幅度。

图7中示出了对于10kHz的分辨带宽(RBW)1位和5位调制器的仿真噪声幅度，两条线中下面的那条线针对5位调制器，而上面那条线针对1位调制器。从该仿真中，对于1位调制器得出了67.7dB的SQNR，对于5位调制器得出101.1dB的SQNR。

当从1位换成5位时改善了大约33dB。理论估计从公式3得出SQNR有29.8dB的改善，而从公式4得出2.9dB。

多位∑Δ调制器的问题是在DAC40中的线性。由于反馈DAC40中的非线性，量化噪声会折返到信号带宽中，这减小了最大可达到的SNDR。另外，DAC40中的非线性还会导致输入信号的谐波失真。

在反馈DAC40中会发生静态和动态非线性。静态非线性来源于反馈DAC40单位元件中的失配。这些以电阻器、电容器或电流源实现的单位元件用来在DAC40中产生不同的输出电平，当在这些单位元件中存在失配时，DAC40的转换曲线将不是一条直线。根据经验，取决于单位元件的实现，可以达到大约60至70dB的静态DAC线性度。为了减小DAC40中的静态非线性度，可以利用动态元件匹配(DEM)和数据加权平均(DWA)技术，这些技术的拓扑结构是公知的，并且这里将不再讨论。取决于它们的实现，通常需要额外的芯片区域和更高采样频率以有助于改善方案。另外，只有很少的SNDR的改善。

在多位调制器中发生的第二种非线性是动态非线性。例如，当由于寄生效应而导致在每个DAC输出电平处的开关电荷(switchingcharge)不相同时，会发生动态非线性。在高速度下，此现象变得更为严重，并且在电路设计和布线时不得不非常仔细地考虑。

一种特殊的1位调制器是1.5位调制器。在该调制器中，数字转换器30和反馈DAC40均具有三个电平(+1，0，-1)。在中间电平处，反馈电流是0，这在电路设计中很容易实现。在1.5位调制器中，反馈DAC40的良好静态线性非常容易实现。

在现有的多位∑Δ调制器解决方案中，反馈DAC40也是多位的，并且可以以不同方式来解决动态线性问题：

动态元件匹配/数据加权平均。将DAC40线性化的这类技术受到环路滤波器20的阶次的限制，通常需要比用于∑Δ调制器100的采样频率f_s更高的时钟频率。

单位元件的桶式移位。在该技术中，DAC40的单位元件在使用中轮换，其仅提供小的线性度改善。

电流源校准。电流源的校准改善了DAC40的线性度，在出版物中示出线性度高达14位，但设计这类线性化技术是非常复杂的。

本发明的实施例涉及不同的措施，但这些已知的措施或它们的特征也可以与所描述实施例的不同措施相结合。

所述的本发明实施例涉及用于对多位调制器提供线性度更高的反馈的设备或方法。在一些实施例中，提供的∑Δ调制器包括信号处理链，该链相继地布置有环路滤波器、多位数字转换器、数字滤波器和1位数字转换器。下文将描述的本发明的一些实施例除了标准的噪声整形环路滤波器20和多位数字转换器30以外，还可以包括用于对多位数字转换器30的输出滤波的数字滤波器，以及用于对该数字滤波器的输出进行量化并提供输出信号Y和反馈信号的1位数字转换器。一方面，所述1位数字转换器本质上是线性的。另一方面，多位数字转换器30的存在使环路滤波的部分由所述数字滤波器来控制。可替换地，可以使用另外的多位数字转换器来替代所述1位数字转换器。所述数字滤波器可以具有能被整形得更稳定的频率特性，以在所关心的频率区域中提供更好的噪声抑制，而不受处理缺陷的影响。一旦由数字滤波器提供增益，则本质上不再是单个滤波器提供增益特性；相反，数字滤波器可以实现为串联的两个或更多滤波器，比如一个滤波器提供所关心的第一频带中的增益，而另一个滤波器则提供在更高频率处的平坦的增益。

附加的特征可以如下文所述。这些特征对所有实施例而言并非必不可少的；它们可以被省略或替代。

数字滤波器可以具有比∑Δ调制器的通带中的阶次更高的阶次。在∑Δ调制器的通带之外的数字滤波器的增益特性可以具有平坦的增益曲线。反馈信号可以包括1位信号。反馈信号可以包括数字滤波器的输出的最高有效位。环路滤波器20可以包括连续时间滤波器、开关电容滤波器或者数字滤波器中的任一个。在数字滤波器的情况下，将使用转换器来把模拟输入转换为数字信号，以输入到数字环路滤波器20中。环路滤波器20可以包括一阶或更高阶的滤波器。环路滤波器20可以包括积分器。数字滤波器可以在∑Δ调制器的通带中具有超过∑Δ调制器的通带之外的增益至少20log₁₀((2^y-1)/(2^z-1))dB的增益，这里y是反馈信号的位数，z是多位数字转换器30的位数。环路滤波器和数字滤波器的组合的频率响应在西格玛-德尔塔调制器的通带之外的增益可以具有一阶衰减。模拟环路滤波器20和数字滤波器可以实现为带通滤波器，成为带通∑Δ调制器。

上面提到的US6404368文献需要多环路的稳定性分析，而本发明的实施例仅具有一个环路。与US6404368相反，根据本发明的∑ΔADC的仿真还可描述如下。

参考图8所示∑Δ调制器200的实施例，与图1相同的元件具有相同参考数字。反馈环路包含上述的环路滤波器20、多位数字转换器30、数字滤波器50和1位数字转换器60。如果不考虑数字滤波器50和1位数字转换器60，该环路将是传统∑Δ环路(如图1所示)，其中环路滤波器20提供噪声整形功能，多位数字转换器30将量化噪声降低6x dB，这里x是多位数字转换器的位数，如上所述。

DAC40应当是线性的，以避免高频量化噪声折返到信号带中。

可以通过数字滤波器50在多位数字转换器30与1位数字转换器60之间引入在∑Δ调制器200的通带中高于0dB的增益。

数字滤波器50可以抑制由1位数字转换器60引入的量化噪声。可以从1位数字转换器60的后面引出输出端117。可以使用多位数字转换器替代1位数字转换器60，与多位数字转换器30提供到数字滤波器50的位数相比，替代1位数字转换器60的多位数字转换器提供更少的被引出的位。可以对环路添加其它元件来满足特定的应用。在图8中示出的∑Δ调制器可以被线性化，得到图9中所示的模型。

在图9中，Q₁代表多位数字转换器30的量化噪声，Q₂代表1位数字转换器60的量化噪声。在输出端117处的输出信号Y可以根据输入端15处的输入信号X计算为：

$Y=\frac{\mathrm{HF}}{1+\mathrm{HF}}X+\frac{F}{1+\mathrm{HF}}{Q}_1+\frac{1}{1+\mathrm{HF}}{Q}_2---\left(5\right)$

这里H是环路滤波器20的传递函数，F是数字滤波器50的传递函数，Q₁是多位数字转换器30所导致的量化噪声，Q₂是1位数字转换器60所导致的量化噪声。从上面的公式可看出，当环路滤波器20和数字滤波器50在∑Δ调制器200的通带中具有高增益时，在通带中以1将输入信号X放大为输出信号Y。环路滤波器20的增益抑制Q₁，如在传统∑Δ调制器中那样。H和F的乘积抑制Q₂，并且，如果数字滤波器50在∑Δ调制器200的通带中具有高增益，则与Q₁相比，Q₂甚至受到更大的抑制。可替换地，如果将数字滤波器50提供为在∑Δ调制器的通带和通带之外间具有至少20log₁₀((2^y-1)/(2^z-1))dB的高增益差，则数字滤波器50不需要具有高增益。为了完全达到多位数字转换器30的优势，被计算到输出端117的Q₂必须低于Q₁。如上所述，在多位数字转换器30中添加一位，将会使由多位数字转换器30引入的量化噪声降低大约6dB。

因此，与1位数字转换器60相比，∑Δ调制器200的性能会更好约为6.z dB。如果采取5位数字转换器的示例，这表明用于多位数字转换器30时的5位数字转换器的量化噪声比1位数字转换器60的量化噪声低大约30dB。这表明数字滤波器50需要在通带中高于大约30dB的增益来使得Q₂低于Q₁，以完全达到多位数字转换器30与1位数字转换器60(其本质上提供了线性反馈路径)一起时的优势。可替换地，数字滤波器50在∑Δ调制器的通带与通带之外间需要至少30dB的增益差。准确的数字可以计算为20log₁₀((2^y-1)/(2^z-1))dB。

图10示出了频率响应的幅度的三个曲线。左侧曲线是环路滤波器20的响应|H|的示例；中间曲线示出了数字滤波器50的响应|F|的示例；右侧曲线示出了环路滤波器20和数字滤波器50的结合的响应|HF|。如上所述，在第一频率带内(例如在输入信号X的带宽内)或等同于∑Δ调制器的通带内，数字滤波器50应当具有高增益或高增益差，以便将量化噪声Q₂的电平抑制到Q₁的电平以下。在更高频率处的增益应当更低，优选地至少低20log₁₀((2^y-1)/(2^z-1))dB。另一约束条件是，数字滤波器50不应危及环路的稳定性。因此，在一些实施例中，为了减小或避免环路的不稳定，数字滤波器50应当在∑Δ调制器的通带之外具有平坦的增益，以避免高频率处的额外相位，额外相位会导致环路不稳定。如果由数字滤波器50引入的高频处的群延时保持很低，则该环路将保持稳定，与用于传统∑Δ调制器的环路滤波器20所需增益系数相比，对环路滤波器20中的增益系数组的改变极少或根本没有改变。因此，环路滤波器与数字滤波器的组合的频率响应可以提供在西格玛-德尔塔调制器的通带之外的增益的一阶衰减。

从图10中右侧的曲线可看出，与左侧曲线(差为|F|)相比在信号带宽中增益更大。Q₂的量化噪声不仅被环路滤波器20抑制，还被数字滤波器50抑制。从相同曲线中可看出，与传统∑Δ调制器100相比，∑Δ调制器200的稳定性保持不变，这是因为数字滤波器50的频率响应是平坦的，并且在高频处没有额外相位。因为环路滤波器20的稳定性由模拟环路滤波器20的反馈增益系数a₁、a₂、a₃、a₄来确定，所以不需要另外的反馈路径。这有助于使∑Δ调制器的设计更简单。

在图10的曲线中，环路滤波器20在一阶响应与更高阶次响应之间的频率响应H中的转换发生在与数字滤波器50的带宽相同的频率上。然而，这并非本质上必须的，该转换可以发生在更高或更低的频率处。

优选地，数字滤波器50的增益曲线应当是平坦的，并且不超过数字滤波器50的通带之外。为了确保反馈环路的稳定性，典型地环路中的滤波(在本情况下是环路滤波器20和数字滤波器50的组合)的增益曲线的一次斜坡必须经过0dB。

传统∑Δ调制器100的环路滤波器20具有该一次斜坡，因此，如果将特性中其它斜坡添加到该环路中，则将会变得不稳定。因此，通过提供具有平坦的增益曲线而且不超出数字滤波器50的通带之外的数字滤波器50，通常不需要改变传统∑Δ调制器100的系数。显然，增益特性可以是带通特性，其在信号频带之上和之下的频率处具有更低增益。

图11示出了采用了图8所示的∑Δ调制器200的模数转换器300的实施例。∑Δ调制器200的输出信号Y被馈送到具有传递函数SF的后续数字滤波器310的输入端。

在图12中，示出了包括5位数字转换器的传统五阶∑Δ调制器100的在对数标度上覆盖从1kHz到100MHz范围的输出频谱(下面的曲线)。该图还示出了根据本发明的新结构的输出频谱(上面的曲线)，其在这种情况下也被实现为采用五阶环路滤波器20和5位数字转换器30。∑Δ调制器200在这种情况下采用的数字滤波器50在500kHz通带中具有30dB增益并且在更高频率处具有0dB增益。

新∑Δ调制器200的信噪比(SNR)是134.3dB，与具有138.4dB的SNR的传统∑Δ调制器100相比，差了大约4dB。这是由于数字滤波器50的增益造成的。如上面所指出的那样，数字滤波器50在∑Δ调制器200的通带中的增益或在带内与带外之间的增益差应当至少为20log₁₀((2^y-1)/(2^z-1))dB。在本示例中不是这样；该增益是30dB，仅仅刚够将Q₂衰减到Q₁的同等水平，这意味着总噪声与传统∑Δ调制器100相比上升了3dB。这可通过在数字滤波器50中增大增益或者增大带内与带外的增益差来改善。在高频率处，新结构的量化噪声与传统结构相比更高。这是1位数字转换器的量化噪声，因为数字滤波器50在高频率处具有0dB的增益。

本发明的实施例能够从在环路中存在多位数字转换器30这样的事实中受益，能够从本质上线性反馈的1位DAC40的优点中受益，并且因为线性度必须非常高的多位DAC(因此需要精确的模拟部件)由数字滤波器所替代，从而可以具有更高的数字化程度。

在射频(RF)接收机或其它系统中的示例应用可以具有ADC，其包括∑Δ调制器200以及随后的用于信道选择或噪声去除或其它目的的自适应数字滤波器。检测器确定来自期望信号频带之外的干扰的水平，并将该信息向前馈送到自适应滤波器。在ADC之前可以有其它模拟电路级，并且其它数字处理级可以跟在自适应数字滤波器之后。在自适应滤波器之前也可以具有其它数字处理级，比如自动增益控制(AGC)。所述布置可以形成无线接收机的一部分，或者可以应用于对变化的干扰信号敏感的其它系统。可选地，可以将干扰信息馈送到其它后续的电路级，比如均衡器，或者例如解调器。可以根据信号来调节由这些后续级处理的量，以适应不同状况。例如，可以改变所用的最低有效位的数量，或者改变滤波级的数量来节省功耗。

另外，可选地，可以将ADC之前的模拟信号馈送到检测器。在这种情况下，借助于模拟元件可以在检测器中实现相对简单的滤波器，或者可以将信号转换为数字格式，并且以相对较低数量的系数和相对较低的更新速率来实现简单的数字滤波器。

在具有自适应数字滤波器和∑ΔADC的接收机中，自适应滤波器可以将ADC的抽取功能与信道滤波器功能结合起来。根据需要，这可以在ASIC(专用集成电路)或FPGA(现场可编程门阵列)典型电路中实现，或者可以由DSP(数字信号处理器)来执行。可以为后续数字处理(比如解调、均衡等)提供DSP。

接收机可以具有天线和传统模拟电路比如RF滤波器，后面跟随用于混合本地振荡器信号L0的混频器。模拟低通滤波器后面跟随∑AADC。其将数字信号馈送到自适应数字滤波器(其根据不期望信号信息来进行调节)，以调节信道滤波器功能来使其实现功效最优化。检测器可以比自适应数字滤波器简单很多，以节省功率或减小复杂性。值得注意的是，数字滤波器处理的适应性可以相对独立，换言之，独立于对系统的更高层次进行控制的软件或使用该电路的应用程序，因此不需要对到这样的软件的接口增加复杂性。检测信息可以包括功率电平、平均电平、频率、频率范围、与阈值的比较结果、与想要的信号部分的比较结果、上述信息的结合等等。

作为ADC替代物的另一应用是数字-数字噪声整形。在该实施例中，可以采用图8或图11的布置，其中环路滤波器20是数字滤波器，输入信号X是数字信号而非模拟信号。数字转换器30在这种情况下用作重采样器，在低量化电平处取得多个采样，并在较高量化电平处输出单个采样。另外，DAC40可以从反馈路径中省略，并且可以数字地实现求和级10。可以在权利要求的范围内构想出其它变型和添加。

虽然已经参考特定附图并针对特定实施例描述了本发明，但本发明并不局限于此，而仅由权利要求来限定。所述附图仅为示意性而非限制性的。在本说明书和权利要求书中使用的术语“包括”并不排除其它部件或步骤。除非特别说明，指代单个名词的不定冠词或定冠词，例如“一”、“一个”或“这”，包括了多个所述名词。不应当把在权利要求书中使用的术语“包括”解释为被限制于在其后列出的方法；其并不排除其它部件或步骤。对于数值或范围的引用是个概数。

Claims (13)

1.一种西格玛-德尔塔调制器，包括：

求和级，用于产生作为输入信号和反馈信号之差的误差信号；

环路滤波器，耦接于所述求和级的输出端，用于对所述误差信号滤波；

多位数字转换器，耦接于所述环路滤波器的输出端，用于将滤波后的误差信号数字化；

数字滤波器，耦接于所述多位数字转换器的输出端；

反馈路径，将所述数字滤波器的输出端耦接到所述求和级，用于将所述反馈信号提供到所述求和级，所述反馈信号具有比所述多位数字转换器产生的位数更少的位，

其中所述数字滤波器在所述西格玛-德尔塔调制器的通带之内和之外的增益差大于或等于20log₁₀((2^y-1)/(2^z-1))dB，其中y是所述反馈信号的位数，z是所述多位数字转换器产生的位数。

2.如权利要求1所述的西格玛-德尔塔调制器，其中所述数字滤波器在所述西格玛-德尔塔调制器的通带中具有大于1的阶次。

3.如权利要求1所述的西格玛-德尔塔调制器，其中所述数字滤波器的频率响应在所述西格玛-德尔塔调制器的通带之外具有平坦的增益。

4.如权利要求1所述的西格玛-德尔塔调制器，其中所述环路滤波器和所述数字滤波器的组合的频率响应在所述西格玛-德尔塔调制器的通带之外的增益具有一阶衰减。

5.如权利要求1所述的西格玛-德尔塔调制器，包括1位数字转换器，其耦接于所述数字滤波器的输出端，用于产生作为1位反馈信号的反馈信号。

6.如权利要求5所述的西格玛-德尔塔调制器，所述1位数字转换器配置来反馈所述数字滤波器的输出的最高有效位。

7.如权利要求1所述的西格玛-德尔塔调制器，其中所述反馈路径包括数模转换器。

8.如权利要求1所述的西格玛-德尔塔调制器，所述环路滤波器包括连续时间滤波器、开关电容滤波器和数字滤波器中的任一个。

9.如权利要求1所述的西格玛-德尔塔调制器，所述环路滤波器包括阶次大于1的滤波器。

10.如权利要求1所述的西格玛-德尔塔调制器，所述环路滤波器包括积分器。

11.如权利要求1所述的西格玛-德尔塔调制器，所述环路滤波器和所述数字滤波器具有带通幅度响应。

12.一种模数转换器，其具有权利要求1所述的西格玛-德尔塔调制器和耦接于所述数字滤波器的输出端的另一个数字滤波器。

13.一种在西格玛-德尔塔调制器中进行信号转换的方法，该方法包括：

产生作为输入信号和反馈信号之差的误差信号；

对所述误差信号滤波；

利用多位数字转换器将滤波后的误差信号数字化；

利用数字滤波器对数字化并且滤波后的误差信号滤波；以及

从所述数字滤波器的输出信号产生反馈信号，

其中所述反馈信号具有比所述多位数字转换器产生的位数更少的位，并且

其中所述数字滤波器在所述西格玛-德尔塔调制器的通带之内和之外的增益差大于或等于20log₁₀((2^y-1)/(2^z-1))dB，其中y是所述反馈信号的位数，z是所述多位数字转换器产生的位数。

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