JP6156339B2 - Δς変調器 - Google Patents
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Description
∴Y=a0・HPI(DC)・X/(a0・HPI(DC)+b1)
従って、フィードバック型のΔΣ変調器50は、以下の直流利得G2を有するものとなる。
ここで、a0・HPI(DC)≫1かつb1>0が成立するように定数設定(例えば、a0・HPI(DC)=20、かつ、b1=1)がなされると、上記直流利得G2は、"1"より小さい値となる。このため、フィードバック型のΔΣ変調器50は、積分器リークによるゲインエラーが発生し得るものである。また、パッシブ積分器14の直流利得HPI(DC)又は比例係数a0に代表される量子化器16の利得が製造プロセスや温度変化などにより変動すると、直流利得G2が変動してしまう。
∴Y=X
従って、フィードフォワード型のΔΣ変調器10は、以下の直流利得G1を有するものとなる。
このため、フィードフォワード型のΔΣ変調器10は、積分器リークによるゲインエラーが発生しないものである。また、この直流利得G1は、比例係数a0,a1やパッシブ積分器14の直流利得HPI(DC)に依存しないので、製造プロセスや温度変化などが変動しても、直流利得G1自体は変動しない。従って、本実施例のΔΣ変調器10によれば、発振を抑制して安定した動作を確保しつつ、ゲインエラーを無くすことができる。
1/2×Δq≦Vdither≦2×Δq
尚、量子化ステップ幅Δqを2×Viq(rms)よりも小さく設定すれば、量子化器の回路雑音によって、デジタルのディザ信号Ditherの印加有無によらずデッドゾーンをほぼ消滅させることはできる。しかし、かかる構成では、同じ入力電圧範囲で量子化ステップ幅Δqを小さくするためには、量子化器に必要な比較器の数を増やすことが必要であり、回路規模が大きくなるという欠点がある。逆に、量子化器の回路雑音を設計的に増加させることでもデッドゾーンをほぼ消滅させることはできる。しかし、量子化器の入力換算雑音の実効値Viq(rms)がΔq/2よりも大きくなると、量子化器の量子化誤差よりも入力換算雑音が大きくなり、A/D変換器全体のSNRが悪化するという欠点がある。
但し、上記式の右辺の係数(1/100)は、パッシブ積分器14の回路構成と素子定数とで決まる係数である。
以下、今回のシミュレーションで使用した回路設計値を示す。尚、その示した回路設計値を、基準電位Vrefで正規化した設定値で表す。また、括弧内に、その回路設計値の、Vref=5ボルトの設定がなされた場合の電圧換算値を示す。
14 積分器(パッシブ積分器)
16 量子化器
18 加算器
20 デジタル積分器
22 バイパス経路
24 デジタル量子化器
26 D/A変換器
52 フィードバック経路
100 ΔΣ型A/D変換器
102 デジタルフィルタ
Claims (5)
- 入力されるアナログ量を、所定ビット数で量子化されたデジタル値に変換して出力するΔΣ変調器であって、
入力されるアナログ量と出力されるデジタル値をD/A変換器でD/A変換して得られるアナログ量との差を積分する、キャパシタを用いて構成される積分器と、
前記積分器により積分されて得られるアナログ量を量子化する量子化器と、
前記量子化器により量子化されて得られるデータに対して積分演算を行うデジタル積分器と、
前記量子化器により量子化されて得られるデータに、2値以上のデジタル値を周期的に繰り返しかつ前記量子化器の量子化ステップ幅の1/2倍以上の振幅を有するディザ信号を印加するディザ信号印加手段と、
を備え、
前記量子化ステップ幅は、前記量子化器の入力換算雑音の実効値の2倍以上かつ8倍以下に設定されていることを特徴とするΔΣ変調器。 - 入力側から出力側にかけての信号経路上に設けられた、前記デジタル積分器をバイパスするフィードフォワード経路を備えることを特徴とする請求項1記載のΔΣ変調器。
- 出力されるデジタル値を前記デジタル積分器の入力側に戻すフィードバック経路を備えることを特徴とする請求項1記載のΔΣ変調器。
- 前記量子化器、前記デジタル積分器、及び前記D/A変換器は、同一クロック信号により同期して動作することを特徴とする請求項1乃至3の何れか一項記載のΔΣ変調器。
- 前記デジタル積分器は、2段以上縦続接続されて設けられていることを特徴とする請求項1乃至4の何れか一項記載のΔΣ変調器。
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