JP2016100871A - Δς変調器 - Google Patents

Abstract

【課題】本発明は、ΔΣ変調器に係り、高い動作周波数を確保しつつ、積分器での電荷漏れによる誤差発生を抑制して高い分解能を確保することにある。
【解決手段】ΔΣ変調器は、入力されるアナログ量を、所定ビット数で量子化されたデジタル値に変換して出力する。ΔΣ変調器は、入力されるアナログ量と出力されるデジタル値をＤ／Ａ変換器でＤ／Ａ変換して得られるアナログ量との差を積分する、キャパシタを用いて構成される積分器と、その積分器により積分されて得られるアナログ量を量子化する量子化器と、その量子化器により量子化されて得られるデータに対して積分演算を行うデジタル積分器と、を備える。
【選択図】図１

Description

本発明は、複数の積分器が縦続接続されるΔΣ変調器に関する。

従来、Ａ／Ｄ変換器などに適用される、入力されるアナログ量をデジタル値に変換して出力するΔΣ変調器が知られている（例えば、非特許文献１参照）。Ａ／Ｄ変換器において高い分解能を得るためには、２次又はそれ以上の次数のΔΣ変調器を用いること、すなわち、２段以上の縦続接続された積分器を有するΔΣ変調器を用いることが一般的である。ΔΣ変調器の積分器としては、オペアンプ等の増幅回路を用いて構成されるアナログ回路である積分器（以下、アクティブ積分器と称す。）以外に、オペアンプを用いることなくキャパシタを用いて構成される積分器（以下、パッシブ積分器と称す。）がある。上記した非特許文献１記載のΔΣ変調器は、縦続接続された複数のパッシブ積分器を備えている。

上記のパッシブ積分器は、上記のアクティブ積分器と異なり、オペアンプの有するスルーレートやフィードバックの発振安定性の制約が無く、スイッチ抵抗とキャパシタとによる時定数でセトリング動作することが可能である。このため、かかるパッシブ積分器を有するΔΣ変調器によれば、パッシブ積分器のスイッチ抵抗を十分に小さく設計することで、その積分器を、オペアンプの動作周波数限界を超えた高い動作周波数で動作させることが可能となる。

Feng Chen, Srinath Ramaswamy, Bertan Bakkaloglu, "A 1.5V 1mA 80dB Passive ΣΔ ADC in 0.13μm Digital CMOS Process", ISSCC 2003

ところで、パッシブ積分器においては、後段への出力として電荷を取り出す際にその積分キャパシタから電荷の漏れが発生してパッシブ積分器の出力が変動するので、その変動分だけ変換特性に誤差が生ずる。かかる誤差を抑えるためには、パッシブ積分器から出力として取り出せる電荷を、キャパシタに蓄積される電荷に比較して無視できる程度の微小な量に抑えることが必要である。このため、上記の如く複数のパッシブ積分器が縦続接続される構成では、後段のパッシブ積分器ほど出力として取り出せる電荷が小さくなってしまう。

また、パッシブ積分器において積分器リークを小さく抑えるためには、出力電圧振幅を入力電圧振幅に比して十分に小さくすることが必要である。このため、上記の如く複数のパッシブ積分器が縦続接続される構成では、後段のパッシブ積分器ほど信号振幅が小さくなり、その結果として、最終段の積分器の出力信号振幅が著しく小さくなり、最終段の積分器の出力信号が入力される量子化器の入力信号振幅が微小なものとなる。このため、パッシブ積分器を多段化してΔΣ変調器を高次化した構成では、高い分解能を確保するうえで限界がある。

本発明は、上述の点に鑑みてなされたものであり、高い動作周波数を確保しつつ、積分器での電荷漏れによる誤差発生を抑制して高い分解能を確保することが可能なΔΣ変調器を提供することを目的とする。

本発明の一態様は、入力されるアナログ量を、所定ビット数で量子化されたデジタル値に変換して出力するΔΣ変調器であって、入力されるアナログ量と出力されるデジタル値をＤ／Ａ変換器でＤ／Ａ変換して得られるアナログ量との差を積分する、キャパシタを用いて構成される積分器と、前記積分器により積分されて得られるアナログ量を量子化する量子化器と、前記量子化器により量子化されて得られるデータに対して積分演算を行うデジタル積分器と、を備えるΔΣ変調器である。

本発明によれば、高い動作周波数を確保しつつ、積分器での電荷漏れによる誤差発生を抑制して高い分解能を確保することができる。

本発明の一実施例であるΔΣ変調器の構成図である。 本実施例のΔΣ変調器と対比されるΔΣ変調器の構成図である。 本実施例のΔΣ変調器が適用されるΔΣ型Ａ／Ｄ変換器の構成図である。 本実施例のΔΣ変調器が備えるパッシブ積分器の回路図である。 本実施例のΔΣ変調器において用いられるディザ信号Ditherの波形を表した図である。 シミュレーション結果としてのＡ／Ｄ変換の入出力特性の一例を表した図である。 本実施例のΔΣ変調器の代表的な回路図である。

以下、図面を用いて、本発明に係るΔΣ変調器の具体的な実施の形態について説明する。

図１は、本発明の一実施例であるΔΣ変調器１０の構成図を示す。本実施例のΔΣ変調器１０は、入力されるアナログ量をデジタル値に変換するアナログ−デジタル変換装置であるΔΣ型Ａ／Ｄ変換器に適用される変調器である。ΔΣ型Ａ／Ｄ変換器は、例えば車載エレクトロニクス制御に用いられるセンサ検知やモータ／ソレノイド電流検出，負荷短絡／オープン検出などに採用されるＡ／Ｄ変換器であって、高分解能を実現できるＡ／Ｄ変換方式である。

本実施例において、ΔΣ変調器１０は、入力されるアナログ量を、所定ビット数で量子化されたデジタル信号列（デジタル値）に変換して出力する装置である。ΔΣ変調器１０は、差分信号生成器１２と、積分器１４と、量子化器１６と、加算器１８と、積分器２０と、バイパス経路２２と、デジタル量子化器２４と、Ｄ／Ａ変換器２６と、を備えている。ΔΣ変調器１０は、積分器１４と積分器２０とが混在する、具体的には、積分器１４と積分器２０とが積分器として縦続接続された高次（２次以上）のΔΣ変調器である。

差分信号生成器１２には、外部からアナログ量が入力されると共に、Ｄ／Ａ変換器２６の出力する後述のアナログ量が入力される。差分信号生成器１２は、入力されるアナログ量とＤ／Ａ変換器２６からのアナログ量との差分（具体的には、外部から入力されるアナログ量から、Ｄ／Ａ変換器２６から入力されるアナログ量を減算した差分）を示す差分信号を生成する。

差分信号生成器１２には、積分器１４が接続されている。差分信号生成器１２の生成した差分信号は、積分器１４に入力される。積分器１４は、差分信号生成器１２からの上記差分信号を加算積分したアナログ値を出力値とするアナログ積分器である。積分器１４は、増幅回路としてのオペアンプを用いることなくキャパシタとスイッチとで構成された、積分キャパシタに電荷を蓄積することにより積分演算を行う積分器である。以下、積分器１４をパッシブ積分器１４と称す。尚、ΔΣ変調器１０は、パッシブ積分器１４が１段だけ設けられたものである。

パッシブ積分器１４には、量子化器１６が接続されている。パッシブ積分器１４により積分されて得られる値（アナログ量）は、量子化器１６に入力される。量子化器１６は、パッシブ積分器１４からのアナログ量を複数のしきい値を用いて階段状の値に変換する量子化を行って、デジタル数値化された値を出力値とするアナログ値入力／デジタル値出力の量子化器である。

量子化器１６は、しきい値電圧の互いに異なる複数の比較器を並列に並べたマルチビット量子化器である。量子化器１６の各比較器は、入力アナログ量が予め定めたしきい値よりも大きいか否かを判定して、デジタルのハイレベル／ローレベル（例えば、電源電圧が５ボルトであるときは５ボルト又は０ボルト）に増幅し波形成形して出力する。量子化器１６は、パッシブ積分器１４からのアナログ量を１ビット又は数ビットの所定ビット数（例えば４ビット）で量子化したデジタル値（デジタル信号列）を出力する。

量子化器１６には、加算器１８が接続されている。量子化器１６の出力するデジタル値は、加算器１８に入力される。加算器１８は、量子化器１６からのデジタル値と予め定められたディザ信号Ditherとを加算する演算器である。ディザ信号Ditherは、２値以上のデジタル値が周期的に繰り返される信号であって、かつ、量子化器１６の量子化ステップ幅の１／２倍以上の振幅を有する信号である。ディザ信号Ditherは、周期的に方形波を発生する回路などのディザ発生回路により生成される。加算器１８は、量子化器１６からのデジタル値にディザ印加回路からのディザ信号Ditherを印加する印加回路として機能する。

加算器１８には、乗算器２８を介して積分器２０が接続されている。加算器１８の演算したデジタル値は、乗算器２８で比例係数ａ０が乗算された後に、積分器２０に入力される。積分器２０は、加算器１８からのデジタル値を加算積分した値を出力値とするデジタル積分器である。以下、積分器２０をデジタル積分器２０と称す。デジタル積分器２０は、デジタル回路の加算器とフリップフロップ回路とで構成された、加算器１８からのデジタル数値化されたデータに対してデジタル処理で積分演算を行う積分器である。尚、ΔΣ変調器１０は、複数のデジタル積分器２０が多段接続されて縦続接続されたものであってもよい。

ΔΣ変調器１０の入力側から出力側にかけての信号経路上には、デジタル積分器２０をバイパスするバイパス経路２２が設けられている。バイパス経路２２は、デジタル積分器２０の入力端子側と出力端子側とを繋ぐフィードフォワード経路である。バイパス経路２２上には、乗算器３０が設けられている。乗算器３０は、デジタル積分器２０に入力されるデジタル値を比例係数ａ１で乗算してデジタル積分器２０の出力端子側へ出力する回路である。デジタル積分器２０により積分されて得られる値（デジタル値）は、加算器３２でバイパス経路２２からのデジタル値と加算される。

デジタル積分器２０（より具体的には、加算器３２）には、デジタル量子化器２４が接続されている。デジタル積分器２０により積分されて得られるデジタル値（より具体的には、デジタル積分器２０により積分されて得られるデジタル値とバイパス経路２２からのデジタル値とが加算されて得られるデジタル値）は、デジタル量子化器２４に入力される。デジタル量子化器２４は、デジタル信号処理として、デジタル積分器２０側からのデジタル値を複数のしきい値を用いて更に粗い階段状の値に変換する量子化を行って、デジタル数値化された値を出力値とするデジタル値入力／デジタル値出力の量子化器である。デジタル量子化器２４は、デジタル積分器２０側からのデジタル値を１ビット又は数ビットの所定ビット数（例えば１４ビット）で量子化したデジタル値（デジタル信号列）を、ΔΣ変調器１０の出力として出力する。

デジタル量子化器２４には、Ｄ／Ａ変換器２６が接続されていると共に、ΔΣ型Ａ／Ｄ変換器を構成するデジタルフィルタが接続されている。デジタル量子化器２４の出力するデジタル値は、Ｄ／Ａ変換器２６及びデジタルフィルタに入力される。尚、デジタル量子化器２４の出力側には、図１に示す如く、遅延回路３４が設けられていてもよい。この遅延回路３４は、デジタル量子化器２４で量子化されて出力されるデジタル値を所定時間だけ遅延させてＤ／Ａ変換器２６及びデジタルフィルタに向けて出力する回路である。

Ｄ／Ａ変換器２６は、デジタル量子化器２４からのデジタル値をアナログ量に変換する変換器である。Ｄ／Ａ変換器２６が変換して出力するアナログ量は、帰還信号として、上記した差分信号生成器１２に入力される。差分信号生成器１２は、ΔΣ変調器１０に入力されるアナログ量から、Ｄ／Ａ変換器２６からのアナログ量を減算することにより、その差分を示す差分信号を生成する。

また、上記のデジタルフィルタは、デジタル量子化器２４からのデジタル値について移動平均フィルタ処理などのフィルタリングを行うことで量子化誤差成分を除去し、最終的なデジタルデータを出力するフィルタである。デジタルフィルタの出力は、ΔΣ型Ａ／Ｄ変換器によるＡ／Ｄ変換後のデジタル出力として機能する。

尚、ΔΣ変調器１０においてデジタル処理を行う各構成要素は、一つのΔΣ変調器１０として一体化して動作する。すなわち、量子化器１６とデジタル積分器２０とデジタル量子化器２４とＤ／Ａ変換器２６とは、同一クロック信号によって同期して動作する。

上記構造を有するΔΣ変調器１０は、縦続接続される複数の積分器で構成された高次のΔΣ変調器であって、オペアンプを用いることなくキャパシタとスイッチとで構成されたパッシブ積分器１４と、デジタル演算で積分処理を施すデジタル積分器２０と、を備える。ΔΣ変調器１０は、入力アナログ量をパッシブ積分器１４でサンプリングして積分し、その後、量子化器１６でデジタル値に変換し、そして、デジタル積分器２０でデジタル処理による積分演算を行い、デジタル量子化器２４を介してデジタル値を出力する。

かかるΔΣ変調器１０においては、積分器としてオペアンプを用いることなくキャパシタを用いて構成されたパッシブ積分器１４が用いられる。このため、本実施例の構成によれば、積分器としてオペアンプを用いて構成される積分器（アクティブ積分器）が用いられる構成と異なり、オペアンプの有するスルーレートやフィードバックの発振安定性の制約が無いので、パッシブ積分器１４のスイッチ抵抗を十分に小さく設計することで、その積分器を、オペアンプの動作周波数限界を超えた高い動作周波数で動作させることができる。また、本実施例の構成によれば、パッシブ積分器１４がオペアンプを用いないので、積分器の小型化及び低消費電力化を図ることができる。

また、ΔΣ変調器１０においては、パッシブ積分器１４の後段に積分器としてデジタル積分器２０が設けられている。デジタル積分器２０は、デジタル処理で積分演算を行って、デジタルデータ化された信号を扱うので、設計上で演算ビット長を十分に確保しておけば、積分器リークや雑音などの誤差要因を排除した理想的な積分器特性を実現することが可能である。このため、本実施例の如く、デジタル積分器２０をパッシブ積分器１４に対して縦続接続させる構成においても、複数のパッシブ積分器を縦続接続させる構成と比較して、各積分器からの出力電荷の漏れに起因する誤差が発生し難いので、積分演算ごとに出力電圧振幅が小さくなる事態、或いは、雑音が加算されて信号対雑音比（Signal-to-Noise Ratio；ＳＮＲ）が劣化する事態は抑制される。

従って、本実施例のΔΣ変調器１０によれば、高い動作周波数を確保しつつ、積分器での電荷漏れによる誤差発生を抑制して高い分解能を確保することができる。

ところで、複数のパッシブ積分器が縦続接続される構成では、後段のパッシブ積分器ほど出力信号振幅が小さくなる。パッシブ積分器の後段に設けられる量子化器では、入力信号振幅が小さいほど、その量子化器内の比較器で比較・増幅動作を行うのに多くの時間を要することとなる。そして、量子化器における入力信号振幅が微小である場合、量子化器内の比較器は高速で動作することができなくなり、その結果、要求される動作周波数が高くなると、量子化器が与えられた比較時間内に比較・増幅動作を完了することができず、デジタル出力のハイレベルとローレベルとが確定されない誤動作現象（メタスタビリティ）が生ずることがある。つまり、量子化器における入力信号振幅が微小であると、その量子化器が高速動作できず、その量子化器での動作速度の制約に起因してΔΣ変調器の回路全体が高速動作できなくなる。

高い分解能を確保しかつメタスタビリティを防ぐためには、量子化器の前段に増幅器（プリアンプ）を１段又は複数段配置することで、量子化器内の比較器への入力信号を増幅した後に比較動作させることが考えられる。かかるプリアンプは、比較的低い利得（数〜数十）のオープンループ構成のものであれば、クローズドループ構成でフィードバックをかけて使用されるオペアンプと異なり、発振安定性の制約が無いので、高速動作することができる。また、プリアンプは、量子化器の出力の急峻なハイとローとの変化がパルス状のノイズとなって量子化器の入力側すなわち積分器の出力側に戻る現象（いわゆるキックバック）を抑えるうえで有効である。また、微小振幅の信号を量子化器でハイレベルとローレベルとに判別できる振幅まで増幅するためには、プリアンプとして高い利得のものを使用することが必要であると共に、更に高い利得を得るためには、プリアンプを複数段接続することが考えられる。

しかし、高利得のプリアンプは、一般に、回路時定数が大きくなって動作速度が遅くなり、また、多段接続されると更に動作速度が低下するので、動作速度の観点からは逆効果である。つまり、プリアンプでは、分解能をある程度向上させる効果はあるが、量子化器の動作を高速化するには限界がある。また、高利得のプリアンプを複数段追加する構成では、チップ面積及び消費電力が増してしまう。

これに対して、本実施例のΔΣ変調器１０においては、１段目の積分器であるパッシブ積分器１４の出力するアナログ量が量子化器１６に入力されるので、縦続接続された複数のパッシブ積分器のうち最終段の積分器が出力するアナログ量が量子化器に入力される構成に比して、量子化器１６の入力信号振幅が大きい。このため、本実施例によれば、複数のパッシブ積分器が縦続接続される構成と比較して、比較・増幅動作を高速かつ高分解能で行うことができ、上記したメタスタビリティを抑えることができ、これにより、高速なかつ安定した量子化器動作を実現することができる。また、本実施例によれば、量子化器１６の入力信号振幅が大きいため、プリアンプの利得を比較的低く設定すること或いはプリアンプを削除し又はその段数を減らすことができ、これにより、プリアンプを含む量子化器の回路部分の動作を高速化することができると共に、プリアンプによるチップ面積の増大や消費電力の増大を抑止することができる。

また、量子化器１６の後段に設けられたデジタル積分器２０は、上記の如くデジタル回路の加算器とフリップフロップ回路とで構成された簡素な回路からなるので、アナログ回路であるパッシブ積分器や量子化器に比較して高速動作可能である。また、デジタル積分器２０の後段に設けられたデジタル量子化器２４は、デジタル回路による下位ビットの切り上げ又は切り捨てを含む簡単な回路からなるので、高速動作可能である。従って、本実施例のΔΣ変調器１０によれば、オペアンプを用いたアクティブ積分器によるΔΣ変調器やパッシブ積分器を多段化したΔΣ変調器に比較して、変調器全体の回路を格段に高速動作させることができる。

また、ΔΣ変調器では、回路内部の量子化器及びフィードバックのためのＤ／Ａ変換器を１ビットではなく多ビット化することで、量子化雑音が減少し分解能が向上することなどの効果がある。しかし、パッシブ積分器が多段化されて量子化器における入力信号振幅が微小（例えば１００μボルトのオーダー）になると、この入力信号を多ビット量子化器で直接的に多ビットデジタルデータ化することは非常に困難である。

例えば、量子化器として並列型のＡ／Ｄ変換器を用いると共に、この量子化器の構成要素である各比較器をＣＭＯＳ回路で構成すると、各比較器の入力オフセットは、±数ｍボルトのバラツキを持つことがあるので、その数ｍボルト以上の精度を得ることができない。量子化器の前段にプリアンプを配置すれば、分解能をある程度向上させることはできる。しかし、例えば振幅±１ｍボルトの信号を±５ｍボルトの入力バラツキを持つ比較器で４ビットデジタル値に変換するためには、例えば数百倍の高い利得を有するプリアンプを設けることが必要であるので、回路動作速度が著しく遅くなるなどの不都合が生ずる。また、高利得のプリアンプを使用しても、プリアンプの入力換算雑音による分解能限界があるので、振幅１ｍボルト以下の微小信号を多ビット（マルチビット）量子化することは困難である。

これに対して、本実施例のΔΣ変調器１０においては、上記の如く、量子化器１６の入力信号振幅が十分に大きいため、多ビット量子化を実現することが可能である。例えば、パッシブ積分器１４の出力振幅が±１２．５ｍボルトである場合は、１６倍のプリアンプで増幅した後、２５ｍボルトの入力範囲で出力レベルが１６レベルのうちで変動する並列型Ａ／Ｄ変換器（量子化ステップ幅＝２５ｍボルト／２^４＝１．５６２５ｍボルト）で４ビット量子化を行うことができる。

更に、本実施例のΔΣ変調器１０は、複数段の積分器のうち、アナログ回路であるパッシブ積分器１４が１段設けられ、かつ、そのパッシブ積分器１４以外の積分器としてデジタル積分器２０が設けられる構成を有する。このため、本実施例によれば、積分器を含むアナログ回路の数をできるだけ削減することができる。例えば、デザインルール０．６μメートル以下の微細ＣＭＯＳプロセステクノロジーを用いれば、アナログ回路による積分器に比較してデジタル積分器の占有面積及び消費電力は十分に小さい。従って、本実施例によれば、ΔΣ変調器としての全体回路を簡素化し、チップ面積を縮小し、消費電力を低減することができる。

ところで、２次以上のΔΣ変調器は、２つ以上の積分器とフィードバックとを有するため、積分器１段で９０°の位相シフトが生じ、また、積分器２段で１８０°の位相シフトが生じるので、全体の系が不安定になって意図しない発振が生じることがある。かかる発振を抑制して安定した動作を確保するためには、（１）本実施例の如く、入力から出力にかけての信号経路上にデジタル積分器２０をバイパスするバイパス経路２２を設けたフィードフォワード型のΔΣ変調器を構成すること、或いは、（２）そのバイパス経路２２に代えて、図２に示す如く、出力されるデジタル出力値をデジタル積分器２０の入力に戻すフィードバック経路を設けたフィードバック型のΔΣ変調器を構成すること、が考えられる。以下、図２に示すΔΣ変調器をΔΣ変調器５０と、また、そのフォードバック経路をフィードバック経路５２と、それぞれ称す。

ΔΣ変調器１０又はΔΣ変調器５０の構成において、デジタル積分器２０の入力の十分長い時間における時間平均値（つまり、その直流成分）は、ゼロである。これは、仮にそのデジタル積分器２０の入力の直流成分がゼロでないとすると、時間の経過に伴ってデジタル積分器２０にその直流成分が加算積分され続けるため、その積分器の出力が正又は負の一方向に振り切ることで動作継続できなくなるからである。つまり、かかるΔΣ変調器１０においては、デジタル積分器２０の入力の時間平均値がゼロになるように出力から入力へフィードバックが施され、デジタル積分器２０の直流利得Ｈ_ＤＩ（ＤＣ）が無限大である。

一方、パッシブ積分器１４の入力の十分長い時間における時間平均値（つまり、直流成分）は、ゼロにならないことがある。この入力直流成分がゼロでないときはそのパッシブ積分器１４の出力が正又は負の一方向に振れることとなるが、パッシブ積分器１４は、出力に比例した積分器リークを発生するため、その出力が振り切ることなく所定範囲内に収まることで安定した動作を行うこととなる。つまり、パッシブ積分器１４は、有限値の直流利得Ｈ_ＰＩ（ＤＣ）を有する。

しかし、パッシブ積分器１４で発生する積分器リークは、Ａ／Ｄ変換器でのＡ／Ｄ変換において誤差となる。このため、積分器リークが入力又は出力に比例すると、ゲインエラーが生ずることとなる。以下、ΔΣ変調器１０，５０のアナログ入力をＸとし、デジタル出力をＹとし、パッシブ積分器１４の直流利得をＨ_ＰＩ（ＤＣ）とする。また、ここでは、ディザ信号は無負荷（ゼロ）であるものとし、量子化器の分解能は十分に高く、量子化による誤差は無視できるものとする。

図２に示すΔΣ変調器５０において、デジタル積分器２０の入力は、"（パッシブ積分器１４の出力）×ａ０−（ΔΣ変調器５０の出力）×ｂ１"である。尚、ｂ１は、フィードバック経路５２上に設けられた乗算器５４で、乗算器２８で比例係数ａ０を乗算して得られたデジタル値に対して減算すべき値を算出するのに用いられる、ΔΣ変調器５０の出力に対して乗算すべき比例係数である。上記デジタル積分器２０の入力はゼロであるので、次式が成立する。

（Ｘ−Ｙ）×Ｈ_ＰＩ（ＤＣ）×ａ０−Ｙ×ｂ１＝０
∴Ｙ＝ａ０・Ｈ_ＰＩ（ＤＣ）・Ｘ／（ａ０・Ｈ_ＰＩ（ＤＣ）＋ｂ１）
従って、フィードバック型のΔΣ変調器５０は、以下の直流利得Ｇ２を有するものとなる。

Ｇ２＝Ｙ／Ｘ＝１／（１＋ｂ１／（ａ０・Ｈ_ＰＩ（ＤＣ）））
ここで、ａ０・Ｈ_ＰＩ（ＤＣ）≫１かつｂ１＞０が成立するように定数設定（例えば、ａ０・Ｈ_ＰＩ（ＤＣ）＝２０、かつ、ｂ１＝１）がなされると、上記直流利得Ｇ２は、"１"より小さい値となる。このため、フィードバック型のΔΣ変調器５０は、積分器リークによるゲインエラーが発生し得るものである。また、パッシブ積分器１４の直流利得Ｈ_ＰＩ（ＤＣ）又は比例係数ａ０に代表される量子化器１６の利得が製造プロセスや温度変化などにより変動すると、直流利得Ｇ２が変動してしまう。

一方、本実施例のΔΣ変調器１０において、デジタル積分器２０の入力は、パッシブ積分器１４の出力に比例係数ａ０を乗じたものである。このデジタル積分器２０の入力はゼロであるので、次式が成立する。

（Ｘ−Ｙ）×Ｈ_ＰＩ（ＤＣ）×ａ０＝０
∴Ｙ＝Ｘ
従って、フィードフォワード型のΔΣ変調器１０は、以下の直流利得Ｇ１を有するものとなる。

Ｇ１＝Ｙ／Ｘ＝１
このため、フィードフォワード型のΔΣ変調器１０は、積分器リークによるゲインエラーが発生しないものである。また、この直流利得Ｇ１は、比例係数ａ０，ａ１やパッシブ積分器１４の直流利得Ｈ_ＰＩ（ＤＣ）に依存しないので、製造プロセスや温度変化などが変動しても、直流利得Ｇ１自体は変動しない。従って、本実施例のΔΣ変調器１０によれば、発振を抑制して安定した動作を確保しつつ、ゲインエラーを無くすことができる。

また、上記の如く、デジタル積分器２０の入力の直流成分はゼロである。このため、フィードフォワード型のΔΣ変調器１０においては、デジタル積分器２０の入力信号に比例係数ａ０を乗ずる前の量子化器１６の出力についても、更に、量子化誤差分を無視すればその量子化器１６の入力についても、直流成分がゼロになる。つまり、フィードフォワード型のΔΣ変調器１０は、アナログ入力に依存して量子化器１６の入力の動作中心値が変動するフィードバック型のΔΣ変調器５０に比べて、量子化器１６の入力と出力とがゼロを動作中心値としてより狭い範囲で動作する。従って、本実施例のΔΣ変調器１０によれば、量子化器１６を構成する比較器の数を削減することができ回路規模を小さくすることができる。また、量子化器１６のリニアリティ性を向上させることができ、ΔΣ変調器全体の分解能を向上させることができる。

ところで、ΔΣ変調器では、ある特定値近傍のアナログ量が入力された場合に、その入力信号にない低周波トーンを出力するアイドルトーン現象が発生し得る。また、パッシブ積分器１４の如く積分器リークのある積分器を用いたΔΣ変調器では、特定の入力値近傍で出力が一定値に維持されてその出力変化が生じないデッドゾーン（無反応入力範囲）現象が発生することがある。このデッドゾーン現象は、入力がある特定値近傍にある場合に積分器リークと入力値とが釣り合うことによって生ずる。

ΔΣ変調器においてアイドルトーンやデッドゾーンを低減するためには、ディザ（Dither）信号を印加することが有効である。例えば、量子化器１６の比較器の入力側にアナログ回路としてのディザ印加回路を設け、その比較器の入力にディザ信号を印加することが考えられる。ディザ信号は、適切な振幅で量子化器１６の入力に印加することが要求される。ディザ信号の振幅が小さすぎると、ディザ信号としての効果が十分に得られず、一方、ディザ信号の振幅が大きすぎると、量子化誤差が大きくなりすぎてＳＮＲが低下し、或いは、パッシブ積分器１４の出力が大きく振られて量子化器１６の動作入力範囲を超え（つまり、信号オーバフローが生じて）、量子化器１６が正常動作せず、かえってＡ／Ｄ変換の誤差が大きくなってしまうことがある。

本実施例のΔΣ変調器１０の如くパッシブ積分器の出力を量子化器で量子化する構成では、例えば、パッシブ積分器の出力振幅が１０ｍボルトのオーダー以下であり、かつ、量子化器の分解能が数ｍボルトのオーダー以下であるような低いレベルになると、量子化器の比較器の入力に印加するディザ信号の振幅も、ミリボルトのオーダー又はそれ以下のオーダーという微小レベルになる。しかし、かかる構成では、微小振幅のディザ信号を印加するディザ印加回路をアナログ回路として量子化器の比較器の入力側に追加して、製造バラツキの無い正確な振幅のディザ信号を発生印加することは容易ではない。

これに対して、本実施例のΔΣ変調器１０においては、量子化器１６の後段のデジタル領域でディザ信号ditherを発生する回路を設け、かつ、量子化器１６の後段にその量子化器１６の出力に対してディザ信号を印加する加算器１８を設けることで、量子化器１６の出力に対してディザ信号Ditherを印加することとしている。ディザ信号Ditherは、デジタル領域において周期的に方形波を発生する方形波発生回路などの比較的シンプルなデジタル回路により生成される。

従って、本実施例のΔΣ変調器１０によれば、量子化器１６の前段のアナログ領域に高精度アナログ回路によるディザ印加回路を設けることなく、量子化器１６の後段のデジタル領域にディザ印加回路を設けることで、アナログ領域でディザ信号を印加する構成と等価的に高精度なディザ信号Ditherを安定的に発生させ印加させることができる。このため、本実施例によれば、ディザ信号を発生印加する構成の簡素化を図りつつ、アイドルトーン及びデッドゾーンを低減することができる。

尚、本実施例の如くディザ信号Ditherとして周期的波形が用いられれば、ΔΣ変調器１０の後段のデジタルフィルタ（例えば、ディザ信号Ditherの周波数においてゼロ特性を有するノッチフィルタや移動平均フィルタなど）において、ディザ信号Ditherにより発生する誤差成分を除去することは容易である。

更に、デジタル領域でのディザ信号Ditherの印加による動作点の移動とパッシブ積分器１４のフィルタ特性と積分器リークとを組み合わせて、量子化器１６のアナログ入力に量子化ステップ幅よりも小振幅のディザ信号Ditherを印加することは可能である。

一般に、パッシブ積分器では、出力信号振幅が相当分小さくなる。パッシブ積分器の出力を量子化器で量子化する構成では、出力振幅が量子化器の入力換算雑音と比較して無視できないレベルになると、その量子化器の回路雑音がディザ信号として作用することとなる。量子化器の入力換算雑音の振幅と量子化器の量子化ステップ幅とを適切な大きさに設定し、更にデジタル領域で適切な周期的波形のディザ信号を印加すると、量子化器の入力換算雑音とデジタルのディザ信号との双方によってデッドゾーンは効果的に分散され、雑音と比較して無視できるレベルまで縮小されることがある。

具体的には、量子化器の入力換算雑音の実効値をＶｉｑ（ｒｍｓ；root-mean-square）とし、量子化器の量子化ステップ幅をΔｑとした場合、以下の関係式が成立し、更に、デジタルのディザ信号の振幅Ｖditherを以下の関係式が成立するように設定すると、デッドゾーンは、ほぼ消滅する。

２×Ｖｉｑ（ｒｍｓ）≦Δｑ≦８×Ｖｉｑ（ｒｍｓ）
１／２×Δｑ≦Ｖdither≦２×Δｑ
尚、量子化ステップ幅Δｑを２×Ｖｉｑ（ｒｍｓ）よりも小さく設定すれば、量子化器の回路雑音によって、デジタルのディザ信号Ditherの印加有無によらずデッドゾーンをほぼ消滅させることはできる。しかし、かかる構成では、同じ入力電圧範囲で量子化ステップ幅Δｑを小さくするためには、量子化器に必要な比較器の数を増やすことが必要であり、回路規模が大きくなるという欠点がある。逆に、量子化器の回路雑音を設計的に増加させることでもデッドゾーンをほぼ消滅させることはできる。しかし、量子化器の入力換算雑音の実効値Ｖｉｑ（ｒｍｓ）がΔｑ／２よりも大きくなると、量子化器の量子化誤差よりも入力換算雑音が大きくなり、Ａ／Ｄ変換器全体のＳＮＲが悪化するという欠点がある。

これに対して、本実施例のΔΣ変調器１０においては、量子化器１６の入力換算雑音の実効値Ｖｉｑ（ｒｍｓ）及び量子化ステップ幅Δｑが、上記関係式に従って設定される。従って、本実施例によれば、回路規模を増大させることなくかつＳＮＲを大きく悪化させることなく、効果的にデッドゾーンを分散・消滅させることができる。

以下、図３〜図６を参照して、本実施例のΔΣ変調器１０における特定条件でディザ信号Ditherが印加された場合のＡ／Ｄ変換特性の、回路モデル化によるシミュレーション結果の一例を示す。

図３は、本実施例のΔΣ変調器１０が適用されるΔΣ型Ａ／Ｄ変換器１００の構成図を示す。図４は、本実施例のΔΣ変調器１０が備えるパッシブ積分器１４の回路図を示す。図５は、本実施例のΔΣ変調器１０において用いられるディザ信号Ditherの波形を表した図を示す。また、図６は、シミュレーション結果としてのＡ／Ｄ変換の入出力特性の一例を表した図を示す。

図３に示すΔΣ型Ａ／Ｄ変換器１００は、ΔΣ変調器１０と、デジタルフィルタ１０２と、を備えている。すなわち、ΔΣ型Ａ／Ｄ変換器１００は、ΔΣ変調器としてフィードフォワード型の本実施例のΔΣ変調器１０を用いることとした。

尚、遅延素子として、図１に示す如くデジタル量子化器２４の後段に配置した遅延回路３４に代えて、デジタル量子化器２４の出力をアナログ入力側へ戻すフィードバック経路上に配置した遅延回路Ｚ^−１を用いることとした。かかる遅延回路Ｚ^−１を用いたΔΣ変調器の構成においては、遅延回路３４を用いたΔΣ変調器の構成に比べて、出力列が遅延されない分だけ１サンプル早く出力されることを除いて、他の回路動作は同じである。また、量子化器１６の入力側に回路雑音Ｖ_Ｎを入力する加算器を追加して設けることとした。また、ΔΣ変調器１０は、離散時間系とし、パッシブ積分器１４は、積分器リークのある積分器としてＳＣ（Switched Capacitor）回路による離散時間系の積分回路とし、伝達関数Ｈ_ＰＩ（ｚ）は次式で与えられるものとした。

Ｈ_ＰＩ（ｚ）＝（１／１００）×（１／（１−０．９５×Ｚ^−１））
但し、上記式の右辺の係数（１／１００）は、パッシブ積分器１４の回路構成と素子定数とで決まる係数である。

例えば図４に示す如く、パッシブ積分器１４が、サンプリングキャパシタＣｓと、積分キャパシタＣＩと、基準電位サンプリングキャパシタＣｒｅｆと、スイッチＳ１〜Ｓ６と、を有するものとすると、かかるパッシブ積分器１４においては、上記の係数（１／１００）は、サンプリングキャパシタＣｓの容量値Ｃｓと、積分処理時に積分キャパシタＣＩに接続されるキャパシタの容量値の合計Ｃｔｏｔａｌ（＝Ｃｓ＋Ｃｒｅｆ＋ＣＩ）との比（Ｃｓ／Ｃｔｏｔａｌ）で決まる。

かかるパッシブ積分器１４において、サンプリングキャパシタＣｓの入力側端子には、スイッチＳ１を介して、Ａ／Ｄ変換の対象となるアナログ入力電位Ｖｉｎが入力される入力端子が接続されていると共に、スイッチＳ２を介して、基準電位が入力される基準端子が接続されている。また、サンプリングキャパシタＣｓの出力側端子には、スイッチＳ３を介して、入力コモンモード電位Ｖｉｃｍが入力される基準端子が接続されていると共に、スイッチＳ４を介して、パッシブ積分器１４の出力電位Ｖｏｕｔが出力される出力端子が接続されていると共に、他端が基準端子に接続される積分キャパシタＣＩの一端が接続されている。サンプリングキャパシタＣｓの出力側端子には、また、基準電位サンプリングキャパシタＣｒｅｆの一端が接続されている。基準電位サンプリングキャパシタＣｒｅｆの他端は、スイッチＳ５を介して基準端子が接続されていると共に、スイッチＳ６を介して基準電位Ｖｒｅｆ＋が入力される基準端子又は基準電位Ｖｒｅｆ−が入力される基準端子が接続されている。

スイッチＳ１，Ｓ３，Ｓ５はそれぞれ、入力端子に入力されるアナログ入力電位ＶｉｎをサンプリングキャパシタＣｓでサンプリングすべきでないときはオフされ、一方、そのアナログ入力電位ＶｉｎをサンプリングキャパシタＣｓでサンプリングすべきとき（サンプリングフェーズφ１）はオンされる。また、スイッチＳ２，Ｓ４，Ｓ６はそれぞれ、スイッチＳ１，Ｓ３，Ｓ５とは反転したモードでオン／オフされ、具体的には、サンプリングキャパシタＣｓ１に蓄積された電荷を積分キャパシタＣＩに転送して加算積分すべきでないときはオフされ、一方、その加算積分すべきとき（積分フェーズφ２）はオンされる。

サンプリングキャパシタＣｓは、そのスイッチＳ１を介して入力されるアナログ入力電位Ｖｉｎに従った入力電荷を蓄積することが可能であり、その入力電荷の蓄積によりアナログ入力電位Ｖｉｎのサンプリングを行う。また、積分キャパシタＣＩは、サンプリングキャパシタＣｓから転送される電荷を蓄積することが可能であり、そのサンプリングキャパシタＣｓに蓄積されている電荷の転送によって電荷の加算積分を行う。

また、図３に示すΔΣ型Ａ／Ｄ変換器において、デジタル積分器２０は、積分器リークのない遅延付き積分器であって、伝達関数Ｈ_ＤＩ（ｚ）は次式で与えられるものとした。また、乗算器２８の比例係数ａ０を"１００"とし、乗算器３０の比例係数ａ１を"２"とした。

Ｈ_ＤＩ（ｚ）＝Ｚ^−１／（１−×Ｚ^−１）
以下、今回のシミュレーションで使用した回路設計値を示す。尚、その示した回路設計値を、基準電位Ｖｒｅｆで正規化した設定値で表す。また、括弧内に、その回路設計値の、Ｖｒｅｆ＝５ボルトの設定がなされた場合の電圧換算値を示す。

量子化器１６の量子化ステップ幅Δｑは（１／１００）×（１／３２）（＝１．５６２５ｍボルト）であり、その出力範囲は−（１／１００）×（１／４）〜＋（１／１００）×（１／４）（＝−１２．５ｍボルト〜＋１２．５ｍボルト）である。また、デジタル量子化器２４の量子化ステップ幅は１／８（＝６２５ｍボルト）であり、その出力範囲は−１〜＋１（＝−５ボルト〜＋５ボルト）である。更に、デジタルのディザ信号は、図５に示す如く、４つの値（±（１／１００）×（３／６４），±（１／１００）×（１／６４））（＝±２．３４３７５ｍボルト，±０．７８１２５ｍボルト）が周期的に繰り返されるものとし、一周期当たりにサンプル数が"６４"である方形波状の周期波形であるものとした。

また、量子化器１６の入力側に印加される回路雑音Ｖ_Ｎは、実効値ｒｍｓが（１／１００）×（１／１６０）（＝約０．３ｍボルト（ｒｍｓ））である白色雑音であるものとした。アナログ入力信号Ｖｉｎは、−０．００５〜＋０．００５（＝−２５ｍボルト〜＋２５ｍボルト）の範囲で１×１０^−７／サンプルの傾きで変化されるものとした。更に、ΔΣ変調器１０の後段のデジタルフィルタ１０２は、６４サンプルの移動平均をとる移動平均フィルタが３段縦続接続されたものを用いた。

図３に示すΔΣ型Ａ／Ｄ変換器１００において上記した回路モデルに従ってシミュレーションが行われると、図６に示す如くＡ／Ｄ変換の入出力特性が得られる。尚、図６（Ａ）には、量子化器１６の入力側に回路雑音Ｖ_Ｎが印加されずかつデジタルのディザ信号Ditherが印加されない場合（シミュレーションＡ）を、図６（Ｂ）には、量子化器１６の入力側に回路雑音Ｖ_Ｎが印加されない一方でデジタルのディザ信号Ditherが印加される場合（シミュレーションＢ）を、図６（Ｃ）には、量子化器１６の入力側に回路雑音Ｖ_Ｎが印加される一方でデジタルのディザ信号Ditherが印加されない場合（シミュレーションＣ）を、また、図６（Ｄ）には、量子化器１６の入力側に回路雑音Ｖ_Ｎが印加されると共にかつデジタルのディザ信号Ditherが印加される場合（シミュレーションＤ）を、それぞれ示す。また、図６に示すグラフ内には、上記したシミュレーション結果としての入出力特性の波形を示すと共に、アナログ入力電位Ｖｉｎに対して上記したデジタルフィルタ１０２によるフィルタ処理を施した場合の入出力特性の波形を参考として示した。

シミュレーションＡでは、±０．０００８（＝±４ｍボルト）の幅でデッドゾーンが発生することが確認された。シミュレーションＢでは、デッドゾーンはシミュレーションＡのものに対して分散して縮小されるが、その消滅は生じないことが確認された。シミュレーションＣでは、デッドゾーンはシミュレーションＡのものに対して縮小されるが、±０．０００２（＝±１ｍボルト）の幅で発生することが確認された。一方、シミュレーションＤでは、デッドゾーンはほとんど発生しないことが確認された。

このように、ΔΣ変調器１０においては、量子化器１６の入力換算雑音と量子化ステップ幅とを適切に設計し、かつ、印加すべきデジタルのディザ信号を適切に設計することで、回路規模を増大させることなくかつＳＮＲを大きく悪化させることなくデッドゾーンを分散させて消滅させることが確認された。

図７は、本実施例のΔΣ変調器１０の代表的な回路図を示す。本実施例のΔΣ変調器１０は、フィードフォワード型のΔΣ変調器であって、図７に示す全差動回路で構成されることが可能である。図７に示す如く、ΔΣ変調器１０において、パッシブ積分器１４は、キャパシタとスイッチとを用いて構成されるＳＣ回路による離散時間系の積分回路である。但し、パッシブ積分器１４は、離散時間系のＳＣ回路を用いることなく、連続時間系の積分回路（例えば、抵抗とキャパシタとを用いて構成されるＲＣ回路など）を用いることとしてもよい。

パッシブ積分器１４の有する積分キャパシタは、対コモンモード容量ＣＩｐ，ＣＩｎと、差動出力（Ｖｏ＋，Ｖｏ−）間容量ＣＩｄ１，ＣＩｄ２と、の双方からなり、容量増加が図られている。半導体集積回路（ＩＣ）では、大容量のキャパシタは大きなチップ面積を占有するが、差動出力間容量ＣＩｄ１，ＣＩｄ２は対コモンモード容量ＣＩｐ，ＣＩｎに比べて積分器容量値が２倍に見える効果を有する。このため、上記の構成によれば、面積効率よく大容量の積分キャパシタＣＩを構成することができ、積分器リークの小さなパッシブ積分器１４を実現することができる。

尚、ＩＣにおけるキャパシタにおいては、２端子間が構造上非対称であることが一般的であり、上部電極と下部電極とで寄生容量の付加される量が異なる。そこで、積分キャパシタの電極の対称性を向上させるべく、２つの差動出力間容量ＣＩｄ１，ＣＩｄ２を、互いに極性を反転させて並列接続させることが有効である。かかる構成によれば、各電極の寄生容量をバランスさせてそれらの電極の対称性を向上させることができる。

また、図７に示す如く、量子化器１６の入力を周期的に反転させるオフセットキャンセル回路２００を量子化器１６の前段に設けることとしてもよい。入力反転時に量子化器１６の入力寄生容量に残留した電荷が積分キャパシタＣＩに流入して、積分器に誤差が発生することがある。そこで、上記の残留電荷が積分キャパシタＣＩへ流入されるのを抑制すべく、量子化器１６の入力側に、その残留電荷を放電させるための放電スイッチを設けることとしてもよい。また、この放電スイッチの代わりに、入力反転スイッチのオン状態を時間的にオーバーラップさせることにより、量子化器１６の入力側の残留電荷を放電させることとしてもよい。

また、図７に示す如く、パッシブ積分器１４の積分キャパシタＣＩと量子化器１６の入力側との間に抵抗を挿入することとしてもよい。かかる挿入された抵抗により熱雑音が発生することで量子化器１６の入力側への回路雑音が増すが、その雑音がランダムノイズで適切な振幅を有する場合はディザ信号として有効に作用することがある。また、この抵抗をパッシブ積分器１４の積分キャパシタＣＩとオフセットキャンセル回路２００の入力反転スイッチとの間に挿入すると、オフセットキャンセルのための量子化器１６の入力反転時に、積分キャパシタＣＩから入力反転スイッチを介して電荷が漏れるのを防ぐことができ、その抵抗を電流制限抵抗として作用させることができる。

また、図７に示す如く、Ｄ／Ａ変換器２６としては、基準電位Ｖｒｅｆ（＝（Ｖｒｅｆ＋）−（Ｖｒｅｆ−））をサンプリングする複数のキャパシタペアＣｒｅｆｐ，Ｃｒｅｆｎを用いた多ビット（マルチビット）Ｄ／Ａ変換器を用いることとしてもよい。尚、このキャパシタＣｒｅｆのスイッチングでは、ＤＥＭ（Dynamic Element Matching）などのミスマッチキャンセル技術を用いることとしてもよい。また、サンプリングフェーズφ１で一定の初期値をサンプリングし、積分フェーズφ２でＤ／Ａ変換出力を行ってもよい。更に、サンプリングフェーズφ１のタイミング及び積分フェーズφ２のタイミングの双方でＤＥＭなどのミスマッチキャンセル技術を用いることとしてもよい。

また、図７に示す如く、量子化器１６としては、しきい値電圧の互いに異なる比較器を複数回路並列に用いたもの（並列型Ａ／Ｄ変換器）を用いることとしてもよい（マルチビット量子化器）。尚、量子化器１６の前段にプリアンプを配置することとしてもよい。

また、図７に示す如く、デジタル積分器２０としては、遅延付きの積分器を用いることとしてもよい。

また、上記の実施例においては、ΔΣ変調器１０が、１段のパッシブ積分器１４と１段のデジタル積分器２０とを備える２次のΔΣ変調器である。しかし、本発明はこれに限定されるものではなく、デジタル積分器２０を２段以上縦続接続させた３次以上のΔΣ変調器に適用することとしてもよい。

また、上記の実施例においては、パッシブ積分器１４の後段に他のアナログ積分器が設けられていない。しかし、本発明はこれに限定されるものではなく、パッシブ積分器１４の後段にＬＰＦ（Low-Pass Filter）などのアナログ積分器を設けることとしてもよい。

また、上記の実施例においては、パッシブ積分器１４の前段に何ら他の積分器が設けられていない。しかし、本発明はこれに限定されるものではなく、パッシブ積分器１４の前段に例えばオペアンプを用いたアクティブ積分器などの積分器を配置することとしてもよい。

また、上記の実施例においては、デジタル積分器２０のデジタル出力値に対してデジタル量子化器２４で量子化を行うこととしている。しかし、本発明はこれに限定されるものではなく、デジタル積分器２０のデジタル出力値に対してデジタル領域でΔΣ変調を行ってそのΔΣ変調後の値を出力するものに適用することとしてもよい。

尚、上記の実施例においては、パッシブ積分器１４が特許請求の範囲に記載した「積分器」に、バイパス経路２２が特許請求の範囲に記載した「フィードフォワード経路」に、加算器１８が特許請求の範囲に記載した「ディザ信号印加手段」に、それぞれ相当している。

１０，５０ ΔΣ変調器
１４ 積分器（パッシブ積分器）
１６ 量子化器
１８ 加算器
２０ デジタル積分器
２２ バイパス経路
２４ デジタル量子化器
２６ Ｄ／Ａ変換器
５２ フィードバック経路
１００ ΔΣ型Ａ／Ｄ変換器
１０２ デジタルフィルタ

Claims (7)

1. 入力されるアナログ量を、所定ビット数で量子化されたデジタル値に変換して出力するΔΣ変調器であって、
   入力されるアナログ量と出力されるデジタル値をＤ／Ａ変換器でＤ／Ａ変換して得られるアナログ量との差を積分する、キャパシタを用いて構成される積分器と、
   前記積分器により積分されて得られるアナログ量を量子化する量子化器と、
   前記量子化器により量子化されて得られるデータに対して積分演算を行うデジタル積分器と、
   を備えることを特徴とするΔΣ変調器。
2. 入力側から出力側にかけての信号経路上に設けられた、前記デジタル積分器をバイパスするフィードフォワード経路を備えることを特徴とする請求項１記載のΔΣ変調器。
3. 出力されるデジタル値を前記デジタル積分器の入力側に戻すフィードバック経路を備えることを特徴とする請求項１記載のΔΣ変調器。
4. 前記量子化器により量子化されて得られるデータに、２値以上のデジタル値を周期的に繰り返しかつ前記量子化器の量子化ステップ幅の１／２倍以上の振幅を有するディザ信号を印加するディザ信号印加手段を備えることを特徴とする請求項１乃至３の何れか一項記載のΔΣ変調器。
5. 前記量子化ステップ幅は、前記量子化器の入力換算雑音の実効値の２倍以上かつ８倍以下に設定されていることを特徴とする請求項４記載のΔΣ変調器。
6. 前記量子化器、前記デジタル積分器、及び前記Ｄ／Ａ変換器は、同一クロック信号により同期して動作することを特徴とする請求項１乃至５の何れか一項記載のΔΣ変調器。
7. 前記デジタル積分器は、２段以上縦続接続されて設けられていることを特徴とする請求項１乃至６の何れか一項記載のΔΣ変調器。

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