JP5754550B2 - Δς変調器及びδς型ａ／ｄ変換器 - Google Patents

Description

本発明は、ΔΣ変調器及びΔΣ型Ａ／Ｄ変換器に係り、特に複数の積分器が縦続接続されたΔΣ変調器、及び、そのΔΣ変調器を用いたΔΣ型Ａ／Ｄ変換器に関する。

従来、高分解能のＡ／Ｄ変換方式としてΔΣ型Ａ／Ｄ変換器が知られている（例えば、特許文献１参照）。ΔΣ型Ａ／Ｄ変換器は、前段に設けられたΔΣ変調器と、後段に設けられたデジタルフィルタと、を備えている。ΔΣ変調器は、アナログ入力信号を１ビット又は数ビットの比較的粗いビット数で量子化された出力値（デジタル信号列）に変換して出力する。また、デジタルフィルタは、ΔΣ変調器の出力信号であるデジタル信号列から量子化誤差成分を除去して、最終的なデジタル出力を行う。

ΔΣ変調器は、アナログ入力信号と帰還信号との差分信号を生成する差分信号生成器と、差分信号を増幅して出力する積分器と、積分器の出力信号を所定閾値と比較して量子化する量子化器と、量子化器の出力信号をデジタル−アナログ変換して帰還信号を生成するＤ／Ａ変換器と、を備えている。上記した特許文献１記載のΔΣ変調器において、積分器は、縦続接続された複数の積分器からなる。各積分器はそれぞれ、オペアンプとスイッチトキャパシタ回路とを用いたアクティブＳＣ積分器であって、入力信号をサンプリングするサンプリングキャパシタと、サンプリングキャパシタに充電された電荷が転送されて加算積分を行う積分キャパシタと、を有している。各積分器において、サンプリングキャパシタへのサンプリング（サンプリングフェーズ）と積分キャパシタへの積分（積分フェーズ）とは、交互に繰り返し実施される。かかる動作が行われると、積分器においてアナログ入力信号と量子化された出力との差が加算積分される。

また、例えば二段の積分器が縦続接続されている場合、１段目の積分器の積分フェーズにおいては、オペアンプの入力端子が１段目のサンプリングキャパシタに接続される一方、オペアンプの出力端子が２段目のサンプリングキャパシタから切り離される。また、２段目の積分器のサンプリングフェーズにおいては、１段目のオペアンプの入力端子が１段目のサンプリングキャパシタから切り離される一方、その１段目のオペアンプの出力端子が２段目のサンプリングキャパシタに接続される。かかる構成において、１段目のサンプリングキャパシタと２段目のサンプリングキャパシタとが１段目の積分器のオペアンプに交互に接続されるものとし、かかる積分器への両サンプリングキャパシタの同時接続が生じないものとすれば、オペアンプの積分動作におけるセトリング時定数と次段サンプリング動作におけるセトリング時定数とが均等化されるので、オペアンプの駆動能力が緩和されることとなる。

特開２００９−２６０６０５号公報の図６

ところで、上記の如くスイッチトキャパシタ回路とオペアンプとを用いたアクティブＳＣ積分器のセトリング時定数τは、オペアンプのフィードバックループのユニティゲイン周波数ｆｕに応じて決定され、次式（１）で与えられる。

τ＝１／（２π・ｆｕ） ・・・（１）
アクティブＳＣ積分器のセトリング時定数τを小さくして高速動作を実現するためには、ユニティゲイン周波数ｆｕを高くする必要があるが、ユニティゲイン周波数ｆｕが高すぎると、オペアンプの位相遅れに起因してフィードバック系が不安定となり、セトリング波形がオーバーシュートしてしまう。更にユニティゲイン周波数ｆｕが高くなると、回路が異常発振してしまい、積分器での回路動作が正常に行われなくなり、同一チップ上にある他の回路の安定性に影響が及ぶおそれがある。この点、ユニティゲイン周波数ｆｕには、オペアンプの位相余裕に応じて決まる上限値ｆｕ＿ｍａｘがあり、そのため、セトリング時定数τにも、最短限界値（最小限界値）τ＿ｍｉｎ（＝１／（２π・ｆｕ＿ｍａｘ））がある。アクティブＳＣ積分器をセトリング波形のオーバーシュートを防ぎつつ高速動作させるためには、サンプリングフェーズ時及び積分フェーズ時の双方でオペアンプのフィードバックループのユニティゲイン周波数ｆｕを上記の上限値ｆｕ＿ｍａｘ以下に抑えることが必要である。

以下、アクティブＳＣ積分器をオペアンプの位相遅れにより制限される安定性限界まで高速動作させるうえでの定量的な考察を行う。尚、オペアンプは、入力電圧Ｖｉと出力電流Ｉｏとの関係が相互コンダクタンスＧｍを用いて次式（２）で与えられる電圧入力−電流出力のＯＴＡ（Operational Transconductance Amplifier）であるとする。この場合、オペアンプのフィードバックの帰還率及び実効負荷容量をβ及びＣＬｅｆｆとすると、オペアンプのフィードバックループのユニティゲイン周波数ｆｕは一般に次式（３）で与えられる。

Ｉｏ＝Ｇｍ・Ｖｉ ・・・（２）
ｆｕ＝１／（２π・τ）＝（１／２π）・（Ｇｍ・β）／ＣＬｅｆｆ・・・（３）
ここで、サンプリングフェーズ及び積分フェーズそれぞれの動作における帰還率β及び実効負荷容量ＣＬｅｆｆは、次式（４−１）、（４−２）、（５−１）、及び（５−２）に示される。ただし、Ｃｓ１は１段目の積分器のサンプリングキャパシタの容量であり、Ｃｆ１は１段目の積分器の積分キャパシタの容量であり、Ｃｓ２は２段目の積分器のサンプリングキャパシタの容量であり、Ｃｉ１は１段目の積分器のオペアンプの入力寄生容量であり、また、Ｃｏ１は１段目の積分器のオペアンプの出力寄生容量である。また、簡単化のため、積分器の各アナログスイッチのオン抵抗及び寄生容量を無視する。

β（ｓ）＝Ｃｆ１／（Ｃｉ１＋Ｃｆ１） ・・・（４−１）
ＣＬｅｆｆ（ｓ）＝Ｃｏ１＋Ｃｓ２＋Ｃｆ１・（１−β）＝Ｃｏ１＋Ｃｓ２＋Ｃｆ１・Ｃｉ１／（Ｃｉ１＋Ｃｆ１） ・・・（４−２）
β（ｉ）＝Ｃｆ１／（Ｃｓ１＋Ｃｉ１＋Ｃｆ１） ・・・（５−１）
ＣＬｅｆｆ（ｉ）＝Ｃｏ１＋Ｃｆ１・（１−β）＝Ｃｏ１＋Ｃｆ１・（Ｃｓ１＋Ｃｉ１）／（Ｃｓ１＋Ｃｉ１＋Ｃｆ１） ・・・（５−２）
サンプリングフェーズにおいては、オペアンプの入力端子にサンプリングキャパシタが接続されないため、帰還率βが大きくなり（Ｃｉ１≪Ｃｆ１が成立すればβ≒１）、その帰還率βの増大分だけ実効負荷容量ＣＬｅｆｆが小さくなる傾向となるが、次段のサンプリングキャパシタがオペアンプの出力端子に負荷容量として接続されるため、実効負荷容量ＣＬｅｆｆが増す傾向となる。また、積分フェーズにおいては、オペアンプの入力端子にサンプリングキャパシタが接続されるため、帰還率βが小さくなり、その帰還率βの減少分だけ実効負荷容量ＣＬｅｆｆが大きくなる傾向となるが、オペアンプの出力端子から次段のサンプリングキャパシタが切り離されるため、実効負荷容量ＣＬｅｆｆが減る傾向となる。

従って、回路定数の設定により、サンプリングフェーズ及び積分フェーズそれぞれのユニティゲイン周波数ｆｕが互いに略同じ値になるように設計することが可能であり、これらのユニティゲイン周波数ｆｕが共にオペアンプの位相余裕で決まる上限ｆｕ＿ｍａｘになるように相互コンダクタンスＧｍなどを設定することにより、１段目のアクティブＳＣ積分器を最高速でセトリング動作させることが可能である。この点、あるアクティブＳＣ積分器に着目した場合、その積分器の出力側に次段のサンプリングキャパシタが接続され得る構造であれば、自サンプリングキャパシタ（Ｃｓ１）と次段のサンプリングキャパシタ（Ｃｓ２）とがオペアンプに交互に接続されることにより、サンプリングフェーズ及び積分フェーズにおいて、オペアンプのフィードバックループのユニティゲイン周波数ｆｕの均等化を図りつつその最大化を図ることができる。

しかし、複数の積分器が縦続接続されたΔΣ変調器において、最終段の積分器にとっては次段のサンプリングキャパシタが存在しないため、最終段の積分器がアクティブＳＣ積分器であると、最終段の積分器のサンプリングフェーズにおいてオペアンプの位相余裕を充分に確保するのに、積分フェーズにおけるセトリング速度を低速とすることが必要である。ΔΣ変調器は、一般的に、すべての積分器を同一クロックで同期して動作させる。このため、上記の如く最終段の積分器がアクティブＳＣ積分器であると、その最終段の積分器の積分フェーズにおける動作速度がΔΣ変調器全体の動作速度を制限し、その結果として、ΔΣ変調器全体でのサンプリング周波数の高速化を図ることが困難となってしまう。

尚、最終段の積分器の積分フェーズにおけるセトリング速度を高速とするためには、例えば、その最終段の積分器に帯域制限用の擬似負荷容量（キャパシタ等）とスイッチとを追加接続することなどの手法が考えられる。しかし、かかる構成では、集積回路で大きな面積を占めるキャパシタなどの追加素子を準備することが必要となるので、その分チップ面積が増してコストアップが招来する不都合が生じてしまう。

本発明は、上述の点に鑑みてなされたものであり、最終段の積分器のセトリング時定数を簡素な構成で高速化することで、ΔΣ変調器全体でのサンプリング周波数を高速化させることが可能なΔΣ変調器及びΔΣ型Ａ／Ｄ変換器を提供することを目的とする。

上記の目的は、縦続接続された複数の積分器を備えるΔΣ変調器であって、最終段に位置する前記積分器が、増幅回路を用いないパッシブ積分器であり、かつ、最終段の一段以上前に位置する前記積分器が、増幅回路とスイッチトキャパシタ回路とを用いたアクティブＳＣ積分器であるΔΣ変調器により達成される。

尚、「最終段の一段以上前」とは、「最終段の一段前すなわち最終段の直前」を含む概念である。

本発明によれば、最終段の積分器のセトリング時定数を簡素な構成で高速化することで、ΔΣ変調器全体でのサンプリング周波数を高速化させることができる。

本発明の第１実施例であるΔΣ変調器を備えるΔΣ型Ａ／Ｄ変換器の全体構成図である。 本実施例のΔΣ変調器のブロック図である。 本実施例のΔΣ変調器の回路図である。 本実施例のΔΣ変調器においてサンプリングフェーズφ１と積分フェーズφ２とが異なる時間タイミングで行われることを表した図である。 本実施例のΔΣ変調器におけるサンプリングフェーズφ１での回路動作と積分フェーズφ２での回路動作とを表した図である。 本実施例のΔΣ変調器における回路動作を説明するための図である。 本発明の第２実施例であるΔΣ変調器の要部回路図である。 本実施例と対比される対比ΔΣ変調器の要部回路図である。 本発明の変形例であるΔΣ変調器の要部回路図である。 本発明の変形例であるΔΣ変調器の回路図である。 本発明の変形例であるΔΣ変調器の回路図である。 本発明の第３実施例であるΔΣ変調器のブロック図である。 図１２に示すΔΣ変調器における、量子化器の量子化間隔に対する入力換算熱雑音の実効値の比ごとの、最終段のパッシブ積分器の積分器リーク（１−ｃ）とアイドルトーン振幅との関係を表したシミュレーション結果を示す図である。 図１２に示すΔΣ変調器における、量子化器の量子化間隔に対する入力換算熱雑音の実効値の比が１／３２に固定されている場合の、最終段のパッシブ積分器の積分器リーク（１−ｃ）とアイドルトーン振幅との関係を表したシミュレーション結果を、入力換算熱雑音が無い場合と比較した図である。 図１２に示すΔΣ変調器における入力換算熱雑音の実効値がゼロである場合のアイドルトーン波形の時間変化を表したシミュレーション結果である。 図１２に示すΔΣ変調器における入力換算熱雑音の実効値が所定値に固定されている場合のアイドルトーン波形の時間変化を表したシミュレーション結果である。 本発明の変形例のΔΣ変調器のブロック図である。

以下、図面を用いて、本発明に係るΔΣ変調器及びΔΣ型Ａ／Ｄ変換器の具体的な実施の形態について説明する。

図１は、本発明の第１実施例であるΔΣ変調器１０を備えるΔΣ型Ａ／Ｄ変換器１２の全体構成図を示す。本実施例のΔΣ型Ａ／Ｄ変換器１２は、ΔΣ変調器１０を用いて、入力されるアナログ入力信号をデジタルデータに変換するアナログ−デジタル変換装置である。ΔΣ型Ａ／Ｄ変換器１２は、例えば車載エレクトロニクス制御に用いられるセンサ検知やモータ／ソレノイド電流検出，負荷短絡／オープン検出などに適用される。

図１に示す如く、ΔΣ型Ａ／Ｄ変換器１２は、前段に設けられたΔΣ変調器１０と、後段に設けられたデジタルフィルタ１４と、を備えている。ΔΣ変調器１０には、アナログ入力信号が入力される。ΔΣ変調器１０は、入力されるアナログ入力信号を所定ビット数で量子化されたデジタル信号列に変換して出力する。ΔΣ変調器１０の出力には、デジタルフィルタ１４の入力が接続されている。デジタルフィルタ１４は、ΔΣ変調器１０から供給されるデジタル信号列から量子化誤差成分を除去して最終的なデジタルデータの出力を行う。

ΔΣ変調器１０は、差分信号生成器１６と、積分器１８と、量子化器２０と、Ｄ／Ａ変換器２２と、を備えている。積分器１８は、縦続接続された複数（ｎ（≧２）個）の積分器からなる。以下、縦続接続されたｎ個の積分器のうち、１段目の積分器を第１積分器１８＿１とし、２段目の積分器を第２積分器１８＿２とし、ｎ段目の積分器を第ｎ積分器１８＿ｎとする。ΔΣ変調器１０は、２以上のｎ個の積分器１８＿１〜１８＿ｎが縦続接続されたｎ次ΔΣ変調器である。ΔΣ変調器１０は、すべての積分器１８＿１〜１８＿ｎを同一クロックで同期して動作させる。

差分信号生成器１６は、複数の加減算器からなる。加減算器は、縦続接続される積分器１８の数と同数ｎだけ設けられている。以下、１段目の加減算器を第１加減算器１６＿１とし、２段目の加減算器を第２加減算器１６＿２とし、ｎ段目の加減算器を第ｎ加減算器１６＿ｎとする。第１加減算器１６＿１には、外部からアナログ入力信号が入力されると共に、後述の帰還信号が入力される。第１加減算器１６＿１は、入力されるアナログ入力信号と帰還信号との差分を示す差分信号を生成し、具体的には、アナログ入力信号から帰還信号を減算した差分信号を生成する。

第１加減算器１６＿１の出力には、乗算器２４＿１の入力が接続されている。乗算器２４＿１は、第１加減算器１６＿１からの差分信号を所定係数ａ１で乗算する。乗算器２４＿１の出力には、第１積分器１８＿１の入力が接続されている。第１積分器１８＿１は、乗算器２４＿１からの信号を積分する。第１積分器１８＿１の出力には、第２加減算器１６＿２の入力が接続されている。第２加減算器１６＿２には、また、乗算器２６＿２を介して後述の帰還信号が入力される。乗算器２６＿２は、帰還信号を所定係数ｂ２で乗算して第２加減算器１６＿２へ向けて出力する。第２加減算器１６＿２は、第１積分器１８＿１からのアナログ入力信号と乗算器２６＿２からの帰還信号との差分を示す差分信号、具体的には、第１積分器１８＿１からのアナログ入力信号から乗算器２６＿２からの帰還信号を減算した差分信号を生成する。

第２加減算器１６＿２の出力には、乗算器２４＿２の入力が接続されている。乗算器２４＿２は、第２加減算器１６＿２からの差分信号を所定係数ａ２で乗算する。乗算器２４＿２の出力には、第２積分器１８＿２の入力が接続されている。第２積分器１８＿２は、乗算器２４＿２からの信号を積分する。第２積分器１８＿２の出力には、第３加減算器１６＿３の入力が接続されている。第３加減算器１６＿３は、上記した第２加減算器１６＿２の処理と同様の処理を実行する。そして、第ｎ加減算器１６＿ｎは、第（ｎ−１）積分器１８＿（ｎ−１）からのアナログ入力信号と乗算器２６＿ｎからの帰還信号との差分を示す差分信号、具体的には、第（ｎ−１）積分器１８＿（ｎ−１）からのアナログ入力信号から乗算器２６＿ｎからの帰還信号を減算した差分信号を生成する。

そして、第ｎ加減算器１６＿ｎの出力には、乗算器２４＿ｎの入力が接続されている。乗算器２４＿ｎは、第ｎ加減算器１６＿ｎからの差分信号を所定係数ａｎで乗算する。乗算器２４＿ｎの出力には、第ｎ積分器１８＿ｎの入力が接続されている。第ｎ積分器１８＿ｎは、乗算器２４＿ｎからの信号を積分する。第ｎ積分器１８＿ｎの出力には、遅延回路２８を介して量子化器２０の入力が接続されている。遅延回路２８は、第ｎ積分器１８＿ｎにおいて積分された信号を所定時間だけ遅延させる。量子化器２０は、第ｎ積分器１８＿ｎからの信号を所定閾値と比較することで１ビット又は数ビットの所定ビット数で量子化されたデジタル信号列をΔΣ変調器１０の出力として出力する。

量子化器２０の出力には、デジタルフィルタ１４の入力が接続されていると共に、Ｄ／Ａ変換器２２の入力が接続されている。尚、量子化器２０の出力とＤ／Ａ変換器２２の入力との間に遅延回路３０を設けることとしてもよい。この遅延回路３０は、上記した遅延回路２８と共に或いはその遅延回路２８に代えて設けられる。デジタルフィルタ１４は、量子化器２０からのデジタル信号列について移動平均フィルタ処理などのフィルタリングを行うことで量子化誤差成分を除去し、最終的なデジタルデータを出力する。

Ｄ／Ａ変換器２２は、量子化器２０からのデジタル信号列をアナログの帰還信号に変換する。Ｄ／Ａ変換器２２の出力には、差分信号生成器１６の入力が接続されている。差分信号生成器１６は、アナログ入力信号からＤ／Ａ変換器２２からの帰還信号又は乗算器２６＿２，・・・，２６＿ｎなどで増幅されたＤ／Ａ変換器２２からの帰還信号を減算した差分信号を生成する。

図２は、本実施例のΔΣ変調器１０のブロック図を示す。また、図３は、本実施例のΔΣ変調器１０の回路図を示す。また、以下では、ｎ＝２が成立するものとし、ΔΣ変調器１０が、縦続接続された２段の積分器１８＿１，１８＿２を有する二次ΔΣ変調器であるものとする。

ΔΣ変調器１０は、シングルエンド出力のΔΣ変調器である。ΔΣ変調器１０は、スイッチトキャパシタを有している。すなわち、ΔΣ変調器１０は、積分器１８＿１，１８＿２ごとに、入力されるアナログ電位をサンプリング可能なサンプリングキャパシタＣｓ１，Ｃｓ２を備えている。１段目の第１積分器１８＿１に対応して第１サンプリングキャパシタＣｓ１が、また、２段目の第２積分器１８＿２に対応して第２サンプリングキャパシタＣｓ２が、それぞれ設けられている。

第１サンプリングキャパシタＣｓ１の入力側端子には、スイッチＳ１１を介して入力端子３２が接続されている。入力端子３２には、ΔΣ変調器１０においてＡ／Ｄ変換の対象となるアナログ入力電位Ｖｉｎが入力される。スイッチＳ１１は、第１サンプリングキャパシタＣｓ１の入力側端子と上記の入力端子３２とを導通／遮断するスイッチであって、具体的には、入力端子３２に入力されるアナログ入力電位Ｖｉｎをサンプリングすべきでないときはその遮断を行うようにオフされ、一方、そのアナログ入力電位Ｖｉｎをサンプリングすべきときはその導通を行うようにオンされる。

第１サンプリングキャパシタＣｓ１は、スイッチＳ１１がオン状態にあるときは、そのスイッチＳ１１を介して入力されるアナログ入力電位Ｖｉｎに従った入力電荷を蓄積することが可能であり、その入力電荷の蓄積によりアナログ入力電位Ｖｉｎのサンプリングを行う。

第１サンプリングキャパシタＣｓ１の入力側端子には、また、スイッチＳ１２を介して第１基準端子３４及び第２基準端子３６が接続されている。スイッチＳ１２は、第１基準端子３４と第１サンプリングキャパシタＣｓ１の入力側端子とを導通／遮断するスイッチであって、かつ、第２基準端子３６と第１サンプリングキャパシタＣｓ１の入力側端子とを導通／遮断するスイッチである。スイッチＳ１２は、第１サンプリングキャパシタＣｓ１の入力側端子を第１基準端子３４又は第２基準端子３６に接続し又は切り離す。

第１基準端子３４には第１基準電位Ｖｒｅｆ＋が、また、第２基準端子３６には第２基準電位Ｖｒｅｆ−が、それぞれ供給されている。第１基準電位Ｖｒｅｆ＋は、正側の電源電位であって、例えば５ボルトである。また、第２基準電位Ｖｒｅｆ−は、負側の電源電位であって、例えばゼロボルトである。第１及び第２基準電位Ｖｒｅｆ＋，Ｖｒｅｆ−は共に、Ｄ／Ａ変換器２２から出力されるアナログの帰還信号として作用する。

スイッチＳ１２は、第１サンプリングキャパシタＣｓ１に蓄積された電荷を転送して加算積分すべきときは第１基準端子３４又は第２基準端子３６と第１サンプリングキャパシタＣｓ１の入力側端子とを導通させると共に、また、第１サンプリングキャパシタＣｓ１の電荷を転送すべきでなく加算積分を行うべきでないときは第１及び第２基準端子３４，３６を共にサンプリングキャパシタＣｓ１の入力側端子から切り離す。尚、第１サンプリングキャパシタＣｓ１の電荷転送時にその入力側端子と導通させるべき基準端子３４，３６は、ΔΣ変調器１０のデジタル信号列としての出力電位Ｄｏｕｔに応じて決定される。

第１サンプリングキャパシタＣｓ１は、スイッチＳ１２が第１基準端子３４又は第２基準端子３６と第１サンプリングキャパシタＣｓ１の入力側端子とを導通させているときは、そのスイッチＳ１２を介して入力される基準電位Ｖｒｅｆ＋，Ｖｒｅｆ−を基準として電荷転送を行うことが可能である。

ΔΣ変調器１０は、第１積分器１８＿１に対応して設けられたオペアンプ４０を備えている。すなわち、第１積分器１８＿１は、オペアンプ４０を有している。オペアンプ４０は、入力電位を増幅した電位を第１積分器１８＿１の出力電位Ｖｏ１として出力する。オペアンプ４０は、十分に高いゲインを有しており、出力電圧範囲内において積分器リークのほとんど無い理想的な積分器特性を有している。オペアンプ４０は、出力インピーダンスが十分に低く設計され、出力に次段の負荷（容量や抵抗など）が接続されても、セトリング開始から十分な時間が経過すれば自身の積分器特性にほとんど影響を受けないアンプである。

上記の第１サンプリングキャパシタＣｓ１の出力側端子には、スイッチＳ１３を介してオペアンプ４０の反転入力端子が接続されている。スイッチＳ１３は、第１サンプリングキャパシタＣｓ１の出力側端子とオペアンプ４０の反転入力端子とを導通／遮断するスイッチであって、具体的には、第１サンプリングキャパシタＣｓ１の電荷を転送して加算積分すべきときはその導通を行うようにオンされ、一方、その電荷転送を行うべきでなく加算積分を行うべきでないときはその遮断を行うようにオフされる。

第１サンプリングキャパシタＣｓ１の出力側端子には、また、スイッチＳ１４を介して第３基準端子４２が接続されていると共に、オペアンプ４０の非反転入力端子が接続されている。第３基準端子４２には、所定の入力コモンモード電位Ｖｉｃｍが入力されている。このため、オペアンプ４０の非反転入力端子には、入力コモンモード電位Ｖｉｃｍが入力される。入力コモンモード電位Ｖｉｃｍは、オペアンプ４０を動作させるための適当な電圧であって、例えば０．８ボルトなどである。オペアンプ４０は、反転入力端子の電位Ｖｉ−と非反転入力端子の電位Ｖｉ＋（＝Ｖｉｃｍ）との差を増幅した電位Ｖｏ１を出力する。

スイッチＳ１４は、第１サンプリングキャパシタＣｓ１の出力側端子と第３基準端子４２とを導通／遮断するスイッチであって、第１サンプリングキャパシタＣｓ１でサンプリングを行うべきでないときはその遮断を行うようにオフされ、一方、第１サンプリングキャパシタＣｓ１でサンプリングを行うべきときはその導通を行うようにオンされる。

オペアンプ４０の反転入力端子と出力端子との間には、キャパシタＣｆ１が接続されている。キャパシタＣｆ１は、上記の第１サンプリングキャパシタＣｓ１に蓄積された電荷が転送される一時記憶キャパシタである。以下、キャパシタＣｆ１を第１積分キャパシタＣｆ１と称す。尚、第１積分キャパシタＣｆ１の容量は、上記の第１サンプリングキャパシタＣｓ１の容量よりも大きな値に設定されている。以下、適宜、キャパシタの容量をそのキャパシタの符号と同じ符号で示す。第１積分器１８＿１のゲインは、上記のａ１であって、Ｃｓ１／Ｃｆ１で表される（ａ１＝Ｃｓ１／Ｃｆ１）。

また、第２サンプリングキャパシタＣｓ２の入力側端子には、スイッチＳ２１を介してオペアンプ４０の出力端子及び第１積分キャパシタＣｆ１が接続されている。スイッチＳ２１は、第２サンプリングキャパシタＣｓ２の入力側端子とオペアンプ４０の出力端子すなわち第１積分キャパシタＣｆ１とを導通／遮断するスイッチであって、具体的には、オペアンプ４０すなわち第１積分器１８＿１の出力電位Ｖｏ１をサンプリングすべきでないときはその遮断を行うようにオフされ、一方、その出力電位Ｖｏ１をサンプリングすべきときはその導通を行うようにオンされる。

第２サンプリングキャパシタＣｓ２は、スイッチＳ２１がオン状態にあるときは、そのスイッチＳ２１を介して入力される第１積分器１８＿１の出力電位Ｖｏ１に従った入力電荷を蓄積することが可能であり、その入力電荷の蓄積により第１積分器１８＿１の出力電位Ｖｏ１のサンプリングを行う。

第２サンプリングキャパシタＣｓ２の入力側端子には、また、スイッチＳ２２を介して第１基準端子３４及び第２基準端子３６が接続されている。スイッチＳ２２は、第１基準端子３４と第２サンプリングキャパシタＣｓ２の入力側端子とを導通／遮断するスイッチであって、かつ、第２基準端子３６と第２サンプリングキャパシタＣｓ２の入力側端子とを導通／遮断するスイッチである。スイッチＳ２２は、第２サンプリングキャパシタＣｓ２の入力側端子を第１基準端子３４又は第２基準端子３６に接続し又は切り離す。

スイッチＳ２２は、第２サンプリングキャパシタＣｓ２に蓄積された電荷を転送して加算積分すべきときは第１基準端子３４又は第２基準端子３６と第２サンプリングキャパシタＣｓ２の入力側端子とを導通させると共に、また、第２サンプリングキャパシタＣｓ２の電荷を転送すべきでなく加算積分を行うべきでないときは第１及び第２基準端子３４，３６を共にサンプリングキャパシタＣｓ２の入力側端子から切り離す。尚、第２サンプリングキャパシタＣｓ２の電荷転送時にその入力側端子と導通させるべき基準端子３４，３６は、ΔΣ変調器１０のデジタル信号列としての出力電位Ｄｏｕｔに応じて決定される。

第２サンプリングキャパシタＣｓ２は、スイッチＳ２２が第１基準端子３４又は第２基準端子３６と第２サンプリングキャパシタＣｓ２の入力側端子とを導通させているときは、そのスイッチＳ２２を介して入力される基準電位Ｖｒｅｆ＋，Ｖｒｅｆ−を基準として電荷転送を行うことが可能である。

ΔΣ変調器１０は、量子化器２０としてのコンパレータ４４を備えている。コンパレータ４４は、入力電位を所定閾値と比較することでデジタル信号列を出力する。上記の第２サンプリングキャパシタＣｓ２の出力側端子には、スイッチＳ２３を介してコンパレータ４４の反転入力端子が接続されている。スイッチＳ２３は、第２サンプリングキャパシタＣｓ２の出力側端子とコンパレータ４４の反転入力端子とを導通／遮断するスイッチであって、具体的には、第２サンプリングキャパシタＣｓ２の電荷を転送して加算積分すべきときはその導通を行うようにオンされ、一方、その電荷転送を行うべきでなく加算積分を行うべきでないときはその遮断を行うようにオフされる。

第２サンプリングキャパシタＣｓ２の出力側端子には、また、スイッチＳ２４を介して第３基準端子４２が接続されていると共に、コンパレータ４４の非反転入力端子が接続されている。第３基準端子４２には、所定の入力コモンモード電位Ｖｉｃｍが入力されているため、コンパレータ４４の非反転入力端子には、入力コモンモード電位Ｖｉｃｍが入力される。入力コモンモード電位Ｖｉｃｍは、コンパレータ４４での比較処理を行ううえでの閾値として機能する。

コンパレータ４４の反転入力端子と非反転入力端子との間には、キャパシタＣｆ２が接続されている。キャパシタＣｆ２は、上記の第２サンプリングキャパシタＣｓ２に蓄積された電荷が転送される一時記憶キャパシタである。以下、キャパシタＣｆ２を第２積分キャパシタＣｆ２と称す。尚、第２積分キャパシタＣｆ２の容量は、上記の第２サンプリングキャパシタＣｓ２の容量よりも大きな値に設定されている。第２積分器１８＿２のゲインは、上記のａ２であって、Ｃｓ２／Ｃｆ２で表される（ａ２＝Ｃｓ２／Ｃｆ２）。

コンパレータ４４は、第２サンプリングキャパシタＣｓ２の出力側端子に現れる第２積分器１８＿２の出力電位Ｖｏ２を、閾値としての入力コモンモード電位Ｖｉｃｍと比較して、１ビット又は数ビットのデジタル信号列を出力する。コンパレータ４４には、Ｄフリップフロップ（Ｄ−ＦＦ）４６が接続されている。Ｄフリップフロップ４６は、また、Ｄフリップフロップ４６の出力は、スイッチＳ１２，Ｓ２２での選択に用いられる。

図４は、本実施例のΔΣ変調器１０においてサンプリングフェーズφ１と積分フェーズφ２とが異なる時間タイミングで行われることを表した図を示す。また、図５は、本実施例のΔΣ変調器１０におけるサンプリングフェーズφ１での回路動作と積分フェーズφ２での回路動作とを表した図を示す。尚、図５には、オペアンプ４０の入力寄生容量Ｃｉ１及び出力寄生容量Ｃｏ１が示されている。

本実施例のΔΣ変調器１０において、第１積分器１８＿１でアナログ入力信号Ｖｉｎのサンプリングが行われるとき（サンプリングフェーズφ１時）は、スイッチＳ１１，Ｓ１４が共にオンされ、かつ、スイッチＳ１２，Ｓ１３が共にオフされる。スイッチＳ１１，Ｓ１４が共にオンされ、かつ、スイッチＳ１２，Ｓ１３が共にオフされると、第１サンプリングキャパシタＣｓ１の両端に、入力端子３２に入力されるアナログ入力電位Ｖｉｎと入力コモンモード電位Ｖｉｃｍとの電位差（入力電圧）が印加されるので、入力コモンモード電位Ｖｉｃｍを基準としたアナログ入力電位Ｖｉｎに応じた電荷（入力電荷）が蓄積されていく。従って、サンプリングフェーズφ１においては、第１サンプリングキャパシタＣｓ１で入力コモンモード電位Ｖｉｃｍを基準としてアナログ入力電位Ｖｉｎのサンプリングが行われる。

第１サンプリングキャパシタＣｓ１でのアナログ入力電位Ｖｉｎのサンプリングが完了してそのキャパシタＣｓ１にそのアナログ入力電位Ｖｉｎに従った入力電荷が蓄積されると、次に、その第１サンプリングキャパシタＣｓ１に蓄積された電荷を第１積分キャパシタＣｆ１へ転送する加算積分が行われる。この加算積分が行われるとき（積分フェーズφ２時）は、スイッチＳ１１，Ｓ１４が共にオフされ、かつ、スイッチＳ１２，Ｓ１３が共にオンされると共に、また、スイッチＳ２１がオフされる。尚、サンプリングフェーズφ１でのサンプリングと積分フェーズφ２での積分とはそれぞれ、互いに異なる時間タイミングで行われ、サンプリングフェーズφ１と積分フェーズφ２とは時間的に重ならず交互に繰り返される。

スイッチＳ１１，Ｓ１４が共にオフされ、かつ、スイッチＳ１２，Ｓ１３が共にオンされると共に、また、スイッチＳ２１がオフされると、第１サンプリングキャパシタＣｓ１の入力側端子に基準電位Ｖｒｅｆ＋又はＶｒｅｆ−が印加されたうえで、その第１サンプリングキャパシタＣｓ１と、第２積分器１８＿２から切り離された第１積分キャパシタＣｆ１とが接続される。

この場合には、第１サンプリングキャパシタＣｓ１に蓄積されているアナログ入力電位Ｖｉｎに応じた電荷が、基準電位Ｖｒｅｆ＋又はＶｒｅｆ−を基準として第１積分キャパシタＣｆ１へ転送される。このため、積分フェーズφ２においては、第１積分キャパシタＣｆ１の両端に生ずる電圧が、第１サンプリングキャパシタＣｓ１及び第１積分キャパシタＣｆ１の容量とアナログ入力電位Ｖｉｎとに応じたものとなるので、オペアンプ４０の出力端子に、第１サンプリングキャパシタＣｓ１及び第１積分キャパシタＣｆ１の容量とアナログ入力電位Ｖｉｎとに応じた、入力コモンモード電位Ｖｉｃｍを基準としたアナログ電位が、第１積分器１８＿１の出力電位Ｖｏ１として現れる。

また、次のサンプリングフェーズφ１時には、第１積分器１８＿１でのサンプリングが上記と同様の手法で行われると共に、更に、第２積分器１８＿２で第１積分器１８＿１の出力電位Ｖｏ１のサンプリングが行われる。すなわち、ΔΣ変調器１０の各積分器１８＿１，１８＿２はそれぞれ、同時にサンプリングを行い、同じサンプリングフェーズφ１においてアナログ入力電位Ｖｉｎ又は第１積分器１８＿１の出力電位Ｖｏ１をサンプリングする。

具体的には、サンプリングフェーズφ１では、第２積分器１８＿２において、スイッチＳ２１，Ｓ２４が共にオンされ、かつ、スイッチＳ２２，Ｓ２３が共にオフされる。スイッチＳ２１，Ｓ２４が共にオンされ、かつ、スイッチＳ２２，Ｓ２３が共にオフされると、第２サンプリングキャパシタＣｓ２の両端に、第１積分器１８＿１の出力電位Ｖｏ１と入力コモンモード電位Ｖｉｃｍとの電位差（入力電圧）が印加されるので、入力コモンモード電位Ｖｉｃｍを基準とした第１積分器１８＿１の出力電位Ｖｏ１に応じた電荷（入力電荷）が蓄積されていく。従って、サンプリングフェーズφ１においては、第２サンプリングキャパシタＣｓ２で入力コモンモード電位Ｖｉｃｍを基準として第１積分器１８＿１の出力電位Ｖｏ１のサンプリングが行われる。

また、次の積分フェーズφ２時には、第１積分器１８＿１での第１サンプリングキャパシタＣｓ１から第１積分キャパシタＣｆ１への電荷転送に伴う積分が上記と同様の手法で行われると共に、更に、第２積分器１８＿２で第２サンプリングキャパシタＣｓ２から第２積分キャパシタＣｆ２への電荷転送に伴う積分が行われる。すなわち、ΔΣ変調器１０の各積分器１８＿１，１８＿２はそれぞれ、同時に積分処理を行い、同じ積分フェーズφ２においてサンプリングキャパシタＣｓから積分キャパシタＣｆへの電荷転送に伴う積分処理を行う。

具体的には、積分フェーズφ２では、第２積分器１８＿２において、スイッチＳ２１，Ｓ２４が共にオフされ、かつ、スイッチＳ２２，Ｓ２３が共にオンされる。スイッチＳ２１，Ｓ２４が共にオフされ、かつ、スイッチＳ２２，Ｓ２３が共にオンされると、第２サンプリングキャパシタＣｓ２の入力側端子に基準電位Ｖｒｅｆ＋又はＶｒｅｆ−が印加されたうえで、その第２サンプリングキャパシタＣｓ２と第２積分キャパシタＣｆ２とが接続される。

この場合には、第２サンプリングキャパシタＣｓ２に蓄積されている第１積分器１８＿１の出力電位Ｖｏ１に応じた電荷が、基準電位Ｖｒｅｆ＋又はＶｒｅｆ−を基準として第２積分キャパシタＣｆ２へ転送される。かかる転送が行われると、第２積分キャパシタＣｆ２の両端に生ずる電圧が、第２サンプリングキャパシタＣｓ２及び第２積分キャパシタＣｆ２の容量と第１積分器１８＿１の出力電位Ｖｏ１とに応じたものとなる。このため、積分フェーズφ２においては、入力コモンモード電位Ｖｉｃｍを基準として、第２サンプリングキャパシタＣｓ２及び第２積分キャパシタＣｆ２の容量と第１積分器１８＿１の出力電位Ｖｏ１とに応じたアナログ電位が、第２積分器１８＿２の出力電位Ｖｏ２として、コンパレータ４４の反転入力端子に入力される。

コンパレータ４４は、反転入力端子に印加される第２積分器１８＿２の出力電位Ｖｏ２を入力コモンモード電位Ｖｉｃｍと比較した結果をデジタル信号列として出力し、そして、Ｄフリップフロップ４６は、コンパレータ４４から出力されるデジタル信号列を遅延させたデジタル信号列をΔΣ変調器１０の出力電位Ｄｏｕｔとして出力する。このように、ΔΣ変調器１０は、アナログ入力電位Ｖｉｎをデジタル信号列に変換する。

本実施例のΔΣ変調器１０は、２以上のｎ個の積分器１８＿１〜１８＿ｎが縦続接続されたｎ次ΔΣ変調器（尚、図２及び図３では、ｎ＝２が成立する二次ΔΣ変調器）である。ΔΣ変調器１０において、ｎ個の積分器１８＿１〜１８＿ｎのうち、最終段に位置する第ｎ積分器１８＿ｎは、オペアンプなどの増幅回路を用いないパッシブ積分器であると共に、その最終段の前段に位置する第（ｎ−１）積分器１８＿（ｎ−１）は、オペアンプ４０による増幅回路とスイッチ及びキャパシタによるスイッチトキャパシタ回路とを用いたアクティブＳＣ積分器である。

尚、第１積分器１８＿１〜第（ｎ−２）積分器１８＿（ｎ−２）はそれぞれ、アクティブＳＣ積分器であってもよいが、次段にサンプリングキャパシタが存在すれば何れの積分器であってもよい。尚、以下では、ｎ＝２が成立する二次ΔΣ変調器を例として、第１積分器１８＿１をアクティブＳＣ積分器１８＿１と、第２積分器１８＿２をパッシブ積分器１８＿２と、それぞれ称す。

本実施例において、最終段の前段に位置するアクティブＳＣ積分器１８＿１は、自己の有する第１サンプリングキャパシタＣｓ１と次段（パッシブ積分器１８＿２）の第２サンプリングキャパシタＣｓ２とに交互に接続される。具体的には、アクティブＳＣ積分器１８＿１において、積分処理が行われる積分フェーズφ２では、その入力が第１サンプリングキャパシタＣｓ１に接続される一方、その出力が第２サンプリングキャパシタＣｓ２から切り離される。また、サンプリングが行われるサンプリングフェーズφ１では、その入力が第１サンプリングキャパシタＣｓ１から切り離される一方、その出力が第２サンプリングキャパシタＣｓ２に接続される。

このように、本実施例においては、アクティブＳＣ積分器１８＿１（尚、三次以上のΔΣ変調器では、最終段のパッシブ積分器を除く他の、アクティブＳＣ積分器を含むすべての積分器である。以下同じ）が、自己の有するサンプリングキャパシタＣｓと次段のサンプリングキャパシタＣｓとに交互に接続されるので、ΔΣ変調器１０内の回路設計により、サンプリングフェーズφ１及び積分フェーズφ２それぞれの、オペアンプ４０のフィードバックループのユニティゲイン周波数ｆｕを共に、オペアンプ４０の位相余裕で決まる上限ｆｕ＿ｍａｘに維持させることが可能であり、そのユニティゲイン周波数ｆｕの均等化を図りつつその最大化を図ることができる。このため、本実施例によれば、アクティブＳＣ積分器１８＿１のセトリング時定数τを最短にして、アクティブＳＣ積分器１８＿１を最高速でセトリング動作させることができ、サンプリングをオペアンプ４０の性能で決まる最高周波数で動作させることができる。

また、本実施例において、最終段に位置する積分器１８＿２は、増幅回路を用いないパッシブ積分器であって、スイッチトキャパシタにより構成された積分器である。パッシブ積分器では、オペアンプのフィードバックループが無いため、発振安定性の問題は本質的に皆無である。このため、最終段の積分器１８＿２としてパッシブ積分器を用いることで、サンプリングフェーズφ１において最終段の積分器１８＿２の発振安定性が損なわれるのを回避することができる。

パッシブ積分器１８＿２のセトリング時定数は、スイッチＳ２１，Ｓ２２，Ｓ２３のスイッチ抵抗とキャパシタＣｓ２，Ｃｆ２のキャパシタ容量とによる時定数により決定されるが、スイッチ抵抗は、スイッチサイズを変えることにより変化する。具体的には、スイッチ抵抗は、スイッチＳ２１，Ｓ２２，Ｓ２３を構成する例えばＭＯＳトランジスタのゲート幅／ゲート長（Ｗ／Ｌ）が大きくされることで低下する。この点、スイッチＳ２１，Ｓ２２，Ｓ２３のスイッチサイズを大きくしてそのスイッチ抵抗を下げることとすれば、パッシブ積分器１８＿２のセトリング時定数を短くすることが可能である。このため、本実施例によれば、パッシブ積分器１８＿２のセトリング動作を高速化させることができると共に、また、そのパッシブ積分器１８＿２のセトリング動作を高速化させるうえで、最終段の積分器に帯域制限用の擬似負荷容量（キャパシタ等）などを追加接続させることは不要であるので、そのパッシブ積分器１８＿２のセトリング動作の高速化を簡易に実現することができ、最終段の積分器１８＿２のセトリング時定数を簡素な構成で高速化することができる。

従って、本実施例によれば、ΔΣ変調器１０を構成するすべての積分器１８＿１，１８＿２を、オペアンプ４０の最高のユニティゲイン周波数ｆｕ＿ｍａｘで決まる最速セトリング時定数で動作させることができ、その結果として、ΔΣ変調器１０全体でのサンプリング周波数を最大限まで高速化させることができる。

また、本実施例においては、最終段の積分器１８＿２が増幅回路を用いないパッシブ積分器であるので、増幅回路を用いたアクティブＳＣ積分器である場合と比べて、ΔΣ変調器１０の有するオペアンプを削減することができ、その結果として、回路規模を縮小し、小チップ面積を実現し、また、低消費電力を実現することが可能となる。

また、本実施例においては、ΔΣ変調器１０における最終段の積分器の後段に量子化器２０（すなわち、コンパレータ４４）が接続される。かかるコンパレータ４４としては、クロックに同期してその立ち上がりエッジ又はその立ち下がりエッジで比較動作を行うラッチトコンパレータが用いられることがある。このラッチトコンパレータは、クロック入力に基づいて比較動作を開始してから出力値（ハイ又はロー）を確定するまで、ある程度の動作時間が必要である。特に差動入力が小さいときは出力確定に多くの時間がかかることがある（メタスタビリティ）。メタスタビリティに起因したΔΣ変調器の誤動作を避けるためには、ラッチトコンパレータの出力確定までの動作時間を十分に確保することが必要であり、最終段の積分器での積分動作が完了した後にその最終段積分器の後段のコンパレータ４４での比較動作を行うことが必要である。この点、ΔΣ変調器においては、すべての積分器が同一の構成からなるものとすると、各積分器での積分動作が完了してもコンパレータ４４での比較動作を行うための演算時間を要することがあるため、ΔΣ変調器全体での動作速度が制限されるおそれがある。

図６は、本実施例のΔΣ変調器１０における回路動作を説明するための図を示す。尚、一般に、増幅回路を用いないパッシブ積分器のゲインは、増幅回路を用いるアクティブＳＣ積分器のゲインに比べて小さく設定されるため、パッシブ積分器の出力振幅は、アクティブＳＣ積分器の出力振幅に比べて小さいが、図６には、パッシブ積分器とアクティブＳＣ積分器とで出力セトリング波形を比較するため、パッシブ積分器の出力振幅（縦軸）を拡大した図が示されている。

これに対して、本実施例においては、ΔΣ変調器１０の最終段の積分器１８＿２が増幅回路を用いないパッシブ積分器であり、前段の積分器１８＿１が増幅回路を用いるアクティブＳＣ積分器である。増幅回路を用いないパッシブ積分器では、上記の如く、オペアンプのフィードバックループが無いため、発振安定性の制約が無く、オペアンプの最大出力変化（スルーレート）による動作速度限界がほとんど無い（尚、ＭＯＳトランジスタなどからなるスイッチの飽和電流による動作速度限界は存在するが、スイッチサイズ（ＭＯＳトランジスタサイズ（＝アスペクト比Ｗ／Ｌ）など）の設計次第で十分に高速化することは容易である）。このため、パッシブ積分器は、アクティブＳＣ積分器に比べて格段に高速なセトリング動作を実現できる。

従って、本実施例の構成においては、最終段の積分器１８＿２をパッシブ積分器とすることで、図６に示す如く、最終段の積分器１８＿２のセトリング動作を他の積分器（アクティブＳＣ積分器）１８＿１のセトリング動作の完了前に完了させることができ、その結果として、他の積分器（アクティブＳＣ積分器）１８＿１のセトリング動作の完了前に（時刻ｔ１で）後段のコンパレータ４４の比較動作を開始することができ、他の積分器（アクティブＳＣ積分器）１８＿１のセトリング動作の完了時（時刻ｔ２）に量子化器２０（コンパレータ４４）の比較動作による出力値を確定させることが可能である。

このため、本実施例のΔΣ変調器１０によれば、コンパレータ４４での出力確定とＤ／Ａ変換器２２での出力タイミングとの間に時間的余裕を確保することができ、コンパレータ４４及びＤ／Ａ変換器２２での動作速度要求を緩和させることができ、また、コンパレータ４４でのメタスタビリティを回避することができ、その結果として、ΔΣ変調器全体をより高速にかつ安定して動作させることができる。

尚、上記の第１実施例においては、オペアンプ４０が特許請求の範囲に記載した「増幅回路」に、サンプリングフェーズφ１が特許請求の範囲に記載した「第１動作フェーズ」に、積分フェーズφ２が特許請求の範囲に記載した「第２動作フェーズ」に、差分信号生成器１６が特許請求の範囲に記載した「差分信号生成器」に、積分器１８が特許請求の範囲に記載した「積分手段」に、量子化器２０及びコンパレータ４４が特許請求の範囲に記載した「量子化器」に、Ｄ／Ａ変換器２２が特許請求の範囲に記載した「Ｄ／Ａ変換器」に、それぞれ相当している。

上記した第１実施例では、ΔΣ変調器１０の最終段の積分器（パッシブ積分器）１８＿２がシングルエンド回路により構成されている。これに対して、本発明の第２実施例においては、最終段の積分器（パッシブ積分器）が、入力及び出力が共に差動構成とされた全差動回路により構成される。

一般に、ΔΣ変調器のアクティブＳＣ積分器においては、積分フェーズφ２で、オペアンプの利得が十分に高ければ、セトリング動作後はオペアンプの差動入力（（Ｖｉ−）−（Ｖｉ＋））が略ゼロとなり、サンプリングキャパシタＣｓに蓄積されている電荷の略すべてが積分キャパシタＣｆに転送されるので、アクティブＳＣ積分器は、積分器リークのほとんど無い理想的な積分器となる。

一方、パッシブ積分器においては、積分フェーズφ２で、サンプリングキャパシタＣｓに蓄積されている電荷の略すべてが積分キャパシタＣｆに転送される訳ではなく、サンプリングキャパシタＣｓに電荷が残る積分器リークが発生するので、パッシブ積分器が理想的な積分器とはならない。発生する積分器リークが大きいと、ノイズシェイプ特性が理想的なものとならず、帯域内量子化雑音が増加するなどの性能低下が生じることがある。

パッシブ積分器において、積分器リークは、一回の積分動作後に積分器からリークする割合であって、寄生容量などを無視すれば、一回の積分動作後にサンプリングキャパシタから積分キャパシタへ転送される電荷の割合ｃ（ただし、ｃ＝Ｃｆ／（Ｃｓ＋Ｃｆ）が成立する。尚、このｃは図２に示されている。）を用いて、（１−ｃ）で表される。また、最終段のパッシブ積分器のゲインａは、Ｃｓ／（Ｃｓ＋Ｃｆ）で表される。

１−ｃ＝ａ＝Ｃｓ／（Ｃｓ＋Ｃｆ）＝１／（１＋（Ｃｆ／Ｃｓ））・・・（１０）
この点、最終段のパッシブ積分器において、積分器リークは、寄生容量などを無視すれば、上記（１０）式に示す如く、積分器の出力／入力ゲインに比例し又は一致する。かかるパッシブ積分器において、積分器リークを小さくして理想積分器に近づけるためには、サンプリングキャパシタＣｓの容量値に対して積分キャパシタＣｆの容量値を十分に大きくし、積分器自身のゲインを小さくすることが必要である。

ここで、上記した第１実施例で示したように、前段のアクティブＳＣ積分器のサンプリングフェーズφ１及び積分フェーズφ２でユニティゲイン周波数の均等化及び最大化を図るうえでは、後段のパッシブ積分器のサンプリングキャパシタＣｓをある程度大きな容量値とすることが必要であり、そのパッシブ積分器のサンプリングキャパシタＣｓの容量値をあまり小さい値に設定することができない。このパッシブ積分器のサンプリングキャパシタＣｓに与えられた容量値に対して（Ｃｆ／Ｃｓ）比を大きくするためには、積分キャパシタＣｆの容量値を大きくすることが必要である。

集積回路では、一般に、キャパシタは、容量値の大きさに比例して占有チップ面積が増大するものであるので、大容量のキャパシタではチップ面積が増大してしまう。更に、全差動回路の構成では、各素子を一対（２個）設けることが必要であるため、素子面積が約２倍必要である。この点、全差動回路により構成されたパッシブ積分器では、積分器リークを小さくするうえでの大容量の積分キャパシタを一対（２個）設けることが必要であるため、積分キャパシタが大きなチップ面積を占め、コストが高くなってしまう。

図７は、本発明の第２実施例であるΔΣ変調器１００の要部回路図を示す。本実施例は、上記した第１実施例のΔΣ型Ａ／Ｄ変換器１２において、入力及び出力が共に差動構成とされたΔΣ変調器１００を用いて実現されるΔΣ型Ａ／Ｄ変換器の例である。

本実施例のΔΣ変調器１００には、差動構成とされた一対のアナログ入力信号（アナログ入力電位）が入力される。ΔΣ変調器１００は、最終段に位置するパッシブ積分器１０２を備えている。パッシブ積分器１０２には、そのパッシブ積分器１０２の前段に位置するアクティブＳＣ積分器から出力される差動アナログ電位Ｖｉｎ＋，Ｖｉｎ−が入力される。パッシブ積分器１０２は、入力されるアナログ電位Ｖｉｎ＋，Ｖｉｎ−をサンプリング可能な一対のサンプリングキャパシタＣｓｐ，Ｃｓｎを有している。一対のサンプリングキャパシタＣｓｐ，Ｃｓｎは、略同等の容量を有している。

サンプリングキャパシタＣｓｐの入力側端子には、スイッチＳｐ１を介して入力端子１０４が接続されている。また、サンプリングキャパシタＣｓｎの入力側端子には、スイッチＳｎ１を介して入力端子１０６が接続されている。入力端子１０４にはアクティブＳＣ積分器からのアナログ入力電位Ｖｉｎ＋が、また、入力端子１０６にはアクティブＳＣ積分器からのアナログ入力電位Ｖｉｎ−が、それぞれ入力される。スイッチＳｐ１は、サンプリングキャパシタＣｓｐの入力側端子と入力端子１０４とを導通／遮断するスイッチであり、また、スイッチＳｎ１は、サンプリングキャパシタＣｓｎの入力側端子と入力端子１０６とを導通／遮断するスイッチである。

サンプリングキャパシタＣｓｐは、スイッチＳｐ１がオン状態にあるときは、そのスイッチＳｐ１を介して入力される前段アクティブＳＣ積分器からのアナログ入力電位Ｖｉｎ＋に従った入力電荷を蓄積することが可能であり、その入力電荷の蓄積により前段アクティブＳＣ積分器からのアナログ入力電位Ｖｉｎ＋のサンプリングを行う。また、サンプリングキャパシタＣｓｎは、スイッチＳｎ１がオン状態にあるときは、そのスイッチＳｎ１を介して入力される前段アクティブＳＣ積分器からのアナログ入力電位Ｖｉｎ−に従った入力電荷を蓄積することが可能であり、その入力電荷の蓄積により前段アクティブＳＣ積分器からのアナログ入力電位Ｖｉｎ−のサンプリングを行う。

サンプリングキャパシタＣｓｐの入力側端子には、また、スイッチＳｐ２を介して基準端子１０８が接続されていると共に、サンプリングキャパシタＣｓｎの入力側端子には、また、スイッチＳｎ２を介して基準端子１１０が接続されている。スイッチＳｐ２は、基準端子１０８とサンプリングキャパシタＣｓｐの入力側端子とを導通／遮断するスイッチであって、サンプリングキャパシタＣｓｐの入力側端子を基準端子１０８に接続し又は切り離す。スイッチＳｎ２は、基準端子１１０とサンプリングキャパシタＣｓｎの入力側端子とを導通／遮断するスイッチであって、サンプリングキャパシタＣｓｎの入力側端子を基準端子１１０に接続し又は切り離す。

スイッチＳｐ２は、サンプリングキャパシタＣｓｐに蓄積された電荷を転送して加算積分すべきときはオンされて基準端子１０８とサンプリングキャパシタＣｓｐの入力側端子とを導通させると共に、また、サンプリングキャパシタＣｓｐの電荷を転送すべきでなく加算積分を行うべきでないときはオフされて基準端子１０８をサンプリングキャパシタＣｓｐの入力側端子から切り離す。また、スイッチＳｎ２は、サンプリングキャパシタＣｓｎに蓄積された電荷を転送して加算積分すべきときはオンされて基準端子１１０とサンプリングキャパシタＣｓｎの入力側端子とを導通させると共に、また、サンプリングキャパシタＣｓｎの電荷を転送すべきでなく加算積分を行うべきでないときはオフされて基準端子１１０をサンプリングキャパシタＣｓｎの入力側端子から切り離す。

基準端子１０８及び基準端子１１０には、出力コモンモード電位Ｖｏｃｍ（又は基準電位Ｖｒｅｆ）が供給されている。この供給電位は、ΔΣ変調器１００のＤ／Ａ変換器から出力されるアナログの帰還信号として作用する。サンプリングキャパシタＣｓｐ，Ｃｓｎはそれぞれ、スイッチＳｐ２，Ｓｎ２がオン状態にあるときは、そのスイッチＳｐ２，Ｓｎ２を介して入力される出力コモンモード電位Ｖｏｃｍ（又は基準電位Ｖｒｅｆ）を基準として電荷転送を行うことが可能である。

ΔΣ変調器１００は、パッシブ積分器１０２の後段に位置する量子化器としてのコンパレータ（図示せず）を備えている。パッシブ積分器１０２から出力される差動アナログ電位Ｖｏ＋，Ｖｏ−は、このコンパレータの差動入力端子に入力される。具体的には、上記のサンプリングキャパシタＣｓｐの出力側端子には、スイッチＳｐ３を介してコンパレータの反転入力端子が接続されている。また、上記のサンプリングキャパシタＣｓｎの出力側端子には、スイッチＳｎ３を介してコンパレータの反転入力端子が接続されている。スイッチＳｐ３は、サンプリングキャパシタＣｓｐの出力側端子とコンパレータの反転入力端子とを導通／遮断するスイッチであり、また、スイッチＳｎ３は、サンプリングキャパシタＣｓｎの出力側端子とコンパレータの非反転入力端子とを導通／遮断するスイッチである。

コンパレータの反転入力端子と非反転入力端子との間（すなわち、パッシブ積分器１０２の差動出力端子間）には、キャパシタＣｆｄが接続されている。キャパシタＣｆｄは、互いに逆向きに並列接続された、２つのキャパシタＣｆｄ１，Ｃｆｄ２からなる。キャパシタＣｆｄ（すなわち、キャパシタＣｆｄ１及びＣｆｄ２）は、上記のサンプリングキャパシタＣｓｐ，Ｃｓｎに蓄積された電荷が転送される一時記憶キャパシタである。以下、キャパシタＣｆｄを積分キャパシタＣｆｄと称す。尚、積分キャパシタＣｆｄの容量は、上記のサンプリングキャパシタＣｓｐ，Ｃｓｎの容量よりも大きな値に設定されている。また、積分キャパシタＣｆｄ１の容量と積分キャパシタＣｆｄ２の容量とは、略同一である。

サンプリングキャパシタＣｓｐの出力側端子には、また、スイッチＳｐ４を介して基準端子１１２が接続されている。また、サンプリングキャパシタＣｓｎの出力側端子には、また、スイッチＳｎ４を介して基準端子１１４が接続されている。基準端子１１２，１１４には、所定のコモンモード電位Ｖｃｍが入力されている。

本実施例のΔΣ変調器１００において、パッシブ積分器１０２で差動アナログ入力電位（すなわち、前段のアクティブＳＣ積分器の差動アナログ出力電位）Ｖｉｎ＋，Ｖｉｎ−のサンプリングが行われるとき（サンプリングフェーズφ１時）は、スイッチＳｐ１，Ｓｎ１，Ｓｐ４，Ｓｎ４が共にオンされ、かつ、スイッチＳｐ２，Ｓｎ２，Ｓｐ３，Ｓｎ３が共にオフされる。各スイッチについてかかるオン／オフ状態が実現されると、サンプリングキャパシタＣｓｐの両端に、入力端子１０４に入力されるアナログ入力電位Ｖｉｎ＋とコモンモード電位Ｖｃｍとの電位差（入力電圧）が印加されると共に、サンプリングキャパシタＣｓｎの両端に、入力端子１０６に入力されるアナログ入力電位Ｖｉｎ−とコモンモード電位Ｖｃｍとの電位差（入力電圧）が印加される。

この場合には、サンプリングキャパシタＣｓｐにコモンモード電位Ｖｃｍを基準としたアナログ入力電位Ｖｉｎ＋に応じた電荷（入力電荷）が蓄積され、かつ、サンプリングキャパシタＣｓｎにコモンモード電位Ｖｃｍを基準としたアナログ入力電位Ｖｉｎ−に応じた電荷（入力電荷）が蓄積されていく。従って、サンプリングフェーズφ１においては、サンプリングキャパシタＣｓｐでコモンモード電位Ｖｃｍを基準としてアナログ入力電位Ｖｉｎ＋のサンプリングが行われ、かつ、サンプリングキャパシタＣｓｎでコモンモード電位Ｖｃｍを基準としてアナログ入力電位Ｖｉｎ−のサンプリングが行われる。

サンプリングキャパシタＣｓｐ，Ｃｓｎでのアナログ入力電位Ｖｉｎ＋，Ｖｉｎ−のサンプリングが完了してそれらのキャパシタＣｓｐ，Ｃｓｎにそのアナログ入力電位Ｖｉｎ＋，Ｖｉｎ−に従った入力電荷が蓄積されると、次に、それらのサンプリングキャパシタＣｓｐ，Ｃｓｎに蓄積された電荷を積分キャパシタＣｆｄへ転送する加算積分が行われる。

積分キャパシタＣｆｄへの加算積分が行われる積分フェーズφ２時は、スイッチＳｐ１，Ｓｎ１，Ｓｐ４，Ｓｎ４が共にオフされ、かつ、スイッチＳｐ２，Ｓｎ２，Ｓｐ３，Ｓｎ３が共にオンされる。尚、サンプリングフェーズφ１でのサンプリングと積分フェーズφ２での積分とはそれぞれ、互いに異なる時間タイミングで行われ、サンプリングフェーズφ１と積分フェーズφ２とは時間的に重ならず交互に繰り返される。

各スイッチについて上記のオン／オフ状態が実現されると、サンプリングキャパシタＣｓｐ，Ｃｓｎの入力側端子に出力コモンモード電位Ｖｏｃｍ（又は基準電位Ｖｒｅｆ）が印加されたうえで、それらのサンプリングキャパシタＣｓｐ，Ｃｓｎが共に積分キャパシタＣｆｄに接続され、それらのサンプリングキャパシタＣｓｐ，Ｃｓｎの出力側端子間に積分キャパシタＣｆｄの両端が接続される。尚、この積分フェーズφ２において、サンプリングキャパシタＣｓｐ，Ｃｓｎの入力側端子間がスイッチにより互いに接続されるものとしてもよい。

この場合には、サンプリングキャパシタＣｓｐ，Ｃｓｎに蓄積されている前段のアクティブＳＣ積分器の出力電位Ｖｉｎ＋，Ｖｉｎ−に応じた電荷が、出力コモンモード電位Ｖｏｃｍ（又は基準電位Ｖｒｅｆ）を基準として積分キャパシタＣｆｄへ転送される。かかる転送が行われると、積分キャパシタＣｆｄの両端に生ずる電圧が、サンプリングキャパシタＣｓｐ，Ｃｓｎ及び積分キャパシタＣｆｄの容量と前段のアクティブＳＣ積分器の出力電位Ｖｉｎ＋，Ｖｉｎ−とに応じたものとなる。このため、積分フェーズφ２においては、サンプリングキャパシタＣｓｐ，Ｃｓｎ及び積分キャパシタＣｆｄの容量と前段のアクティブＳＣ積分器の出力電位Ｖｉｎ＋，Ｖｉｎ−とに応じた差動アナログ電位が、パッシブ積分器１０２の出力電位Ｖｏ＋，Ｖｏ−としてコンパレータの差動入力端子に入力される。

パッシブ積分器１０２の後段に位置するコンパレータは、差動入力端子に入力される差動アナログ電位Ｖｏ＋，Ｖｏ−の大小結果をデジタル信号列として出力してＤフリップフロップ（図示せず）に供給する。従って、ΔΣ変調器１００は、差動アナログ入力電位をデジタル信号列に変換する。

本実施例においても、ΔΣ変調器１００は、２以上のｎ個の積分器が縦続接続されたｎ次ΔΣ変調器であって、最終段に増幅回路を用いないパッシブ積分器１０２を有し、かつ、最終段の前段に増幅回路とスイッチトキャパシタとを用いたアクティブＳＣ積分器を有する。このアクティブＳＣ積分器は、自己の有するサンプリングキャパシタＣｓと次段のサンプリングキャパシタＣｓとに交互に接続される。このため、上記第１実施例と同様に、アクティブＳＣ積分器のセトリング時定数τを最短にして、アクティブＳＣ積分器を最高速でセトリング動作させることができ、サンプリングをオペアンプの性能で決まる最高周波数で動作させることができる。

また、最終段の積分器１０２がパッシブ積分器である。このため、上記第１実施例と同様に、サンプリングフェーズφ１において最終段の積分器１０２の発振安定性が損なわれるのを回避しつつ、パッシブ積分器１０２のセトリング動作の高速化を簡易に実現することができる。従って、本実施例においても、ΔΣ変調器１００を構成するすべての積分器を、オペアンプの最高のユニティゲイン周波数ｆｕ＿ｍａｘで決まる最速セトリング時定数で動作させることができ、その結果として、ΔΣ変調器１００全体でのサンプリング周波数を最大限まで高速化させることができる。

また、本実施例においても、上記第１実施例と同様に、最終段の積分器１０２をパッシブ積分器とすることで、ΔΣ変調器１００の有するオペアンプを削減することができ、その結果として、回路規模を縮小し、小チップ面積を実現し、また、低消費電力を実現することができる。更に、最終段の積分器１０２のセトリング動作を他の積分器（アクティブＳＣ積分器）のセトリング動作の完了前に完了させて、他の積分器（アクティブＳＣ積分器）のセトリング動作の完了前に後段の量子化器２０（コンパレータ４４）の比較動作を開始することができるので、ΔΣ変調器全体をより高速にかつ安定して動作させることができる。

ところで、集積回路に形成されるキャパシタは、一般に、下部電極と上部電極とからなる。下部電極と基板（サブストレート）との間には構造上、寄生容量が介在するため、単一のキャパシタが積分器の差動出力間に接続されるものとすると、各電極の寄生容量がバランスせず非対称となる。この現象は、全差動回路では好ましくない。

そこで、本実施例において、最終段のパッシブ積分器１０２の積分キャパシタＣｆｄは、２つの積分キャパシタＣｆｄ１，Ｃｆｄ２に分割されている。これらの積分キャパシタＣｆｄ１の容量と積分キャパシタＣｆｄ２の容量とは略同一であり、積分キャパシタＣｆｄ１，Ｃｆｄ２は互いに逆向きに並列接続されている。このため、ΔΣ変調器１００の有するパッシブ積分器１０２を全差動回路の正側と負側とでバランスさせることができ、全差動回路での望ましい動作を実現することができる。

更に、本実施例のΔΣ変調器１００は、以下に示す効果を有する。以下、本実施例のΔΣ変調器１００の効果を、図８に示す対比ΔΣ変調器１５０と対比させつつ説明する。尚、図８において、図７に示す構成と同一の部分については、同一の符号を付してその説明を省略する。パッシブ積分器の差動出力Ｖｏ＋，Ｖｏ−側から見たサンプリングキャパシタＣｓ及び積分キャパシタＣｆの実効的な容量をそれぞれＣｓ（ｅｆｆ），Ｃｆ（ｅｆｆ）とする。

対比ΔΣ変調器１５０は、最終段に位置する対比パッシブ積分器１５２を有しているものとする。対比パッシブ積分器１５２は、本実施例のΔΣ変調器１００のパッシブ積分器１０２と異なり、コンパレータの反転入力端子と非反転入力端子との間（すなわち、パッシブ積分器１０２の差動出力端子間）に接続される積分キャパシタを有しておらず、２つの積分キャパシタＣｆｃｐ，Ｃｆｃｎを有しているものとする。積分キャパシタＣｆｃｐは、コンパレータの反転入力端子とコモンモード電位Ｖｃｍが入力される基準端子１５４との間に接続されているものとする。また、積分キャパシタＣｆｃｎは、コンパレータの非反転入力端子とコモンモード電位Ｖｃｍが入力される基準端子１５６との間に接続されているものとする。

本実施例のパッシブ積分器１０２と対比Δ変調器１５０の対比パッシブ積分器１５２とでは共に、サンプリングフェーズφ１において、差動出力Ｖｏ＋，Ｖｏ−側から見ると、サンプリングキャパシタＣｓｐ，Ｃｓｎの２素子が直列接続されたものとなる。この場合、サンプリングキャパシタＣｓｐ，Ｃｓｎの実効容量Ｃｓ（ｅｆｆ）は、それらのサンプリングキャパシタＣｓｐ，Ｃｓｎの直列合成容量であり、各サンプリングキャパシタＣｓｐ，Ｃｓｎの容量値の逆数の総和の逆数で与えられる。

各サンプリングキャパシタＣｓｐ，Ｃｓｎの容量値としてＣｓｐ＝Ｃｓｎ＝Ｃｓ０が成立するものとすると、パッシブ積分器１０２及び対比パッシブ積分器１５２の何れでも、実効容量Ｃｓ（ｅｆｆ）は、次式（１１）に示すものとなり、一対のサンプリングキャパシタＣｓｐ，Ｃｓｎの容量値Ｃｓ０の１／２倍となる。

Ｃｓ（ｅｆｆ）＝１／（（１／Ｃｓｐ）＋（１／Ｃｓｎ））
＝（１／２）・Ｃｓ０ ・・・（１１）
一方、本実施例のパッシブ積分器１０２と対比パッシブ積分器１５２とでは、積分フェーズφ２において、回路の接続が互いに異なるものとなるため、差動出力Ｖｏ＋，Ｖｏ−側から見た積分キャパシタＣｆの実効容量Ｃｆ（ｅｆｆ）が互いに異なるものとなる。

対比パッシブ積分器１５２においては、積分フェーズφ２において、差動出力Ｖｏ＋，Ｖｏ−側から見ると、積分キャパシタＣｆｃｐ，Ｃｆｃｎが直列接続されたものとなる。このため、各積分キャパシタＣｆｃｐ，Ｃｆｃｎの容量値としてＣｆｃｐ＝Ｃｆｃｎ＝Ｃｆｃ０が成立するものとすると、差動出力Ｖｏ＋，Ｖｏ−側から見た積分キャパシタＣｆの実効容量Ｃｆ（ｅｆｆ）は、次式（１２）に示すものとなり、一対の積分キャパシタＣｆｃｐ，Ｃｆｃｎの容量値Ｃｆｃ０の１／２倍となる。

Ｃｆ（ｅｆｆ）＝１／（（１／Ｃｆｃｐ）＋（１／Ｃｆｃｎ））
＝（１／２）・Ｃｆｃ０ ・・・（１２）
また、パッシブ積分器１０２においては、積分フェーズφ２において、差動出力Ｖｏ＋，Ｖｏ−側から見ると、積分キャパシタＣｆｄ１，Ｃｆｄ２が並列接続されたものとなる。このため、各積分キャパシタＣｆｄ１，Ｃｆｄ２の容量値としてＣｆｄ１＝Ｃｆｄ２＝Ｃｆｄ０が成立するものとすると、差動出力Ｖｏ＋，Ｖｏ−側から見た積分キャパシタＣｆの実効容量Ｃｆ（ｅｆｆ）は、次式（１３）に示すものとなり、一対の積分キャパシタＣｆｄ１，Ｃｆｄ２の容量値Ｃｆｃ０の和（２倍）となる。

Ｃｆ（ｅｆｆ）＝Ｃｆｄ１＋Ｃｆｄ２＝２・Ｃｆｄ０・・・（１３）
すなわち、積分キャパシタが互いに同じ素子面積でかつ同じ素子数で構成された本実施例のΔΣ変調器１００と対比ΔΣ変調器１５０とを比較した場合、本実施例のΔΣ変調器１００において差動出力Ｖｏ＋，Ｖｏ−側から見たパッシブ積分器１０２の積分キャパシタＣｆの実効容量Ｃｆ（ｅｆｆ）は、対比ΔΣ変調器１５０における実効容量Ｃｆ（ｅｆｆ）に対して実質的に４倍となる。

パッシブ積分器は、全差動回路で構成されていても、サンプリングキャパシタＣｓの容量値に対する積分キャパシタＣｆの容量値の比（＝Ｃｆ／Ｃｓ）を等価的に大きくすることで、積分器リークを小さくできる。本実施例のパッシブ積分器１０２と対比パッシブ積分器１５２とでは共に、積分器リークは、寄生容量などを無視すれば、積分器の出力／入力ゲインに等しい。この場合、対比パッシブ積分器１５２の積分器リークは次式（１４）に示すものとなり、本実施例のパッシブ積分器１０２の積分器リークは次式（１５）に示すものとなる。

（１−ｃ）＝（１／２）・Ｃｓ０／（（１／２）・Ｃｓ０＋（１／２）・Ｃｆｃ０）＝Ｃｓ０／（Ｃｓ０＋Ｃｆｃ０） ・・・（１４）
（１−ｃ）＝（１／２）・Ｃｓ０／（（１／２）・Ｃｓ０＋２・Ｃｆｄ０）＝Ｃｓ０／（Ｃｓ０＋４・Ｃｆｄ０） ・・・（１５）
このため、本実施例のパッシブ積分器１０２によれば、同じ積分器リークを実現するのに積分キャパシタの容量値を、対比パッシブ積分器１５２に比べて１／４とすれば十分である。すなわち、対比パッシブ積分器１５２に比べて、積分器リーク及び積分器ゲインを小さく抑制することができ、特にＣｓ０≪Ｃｆｃ０＝Ｃｆｄ０が成立するときは、同じサイズの積分キャパシタで積分器リークを略１／４に抑えることができる。従って、本実施例のΔΣ変調器１００によれば、対比パッシブ積分器１５２に比べて、約４倍の積分キャパシタの面積効率で積分器リーク及び積分ゲインを低下させることが可能であり、回路装置の小型化を図ることが可能である。

尚、上記の第２実施例においては、サンプリングキャパシタＣｓｐ，Ｃｓｎが特許請求の範囲に記載した「一対のサンプリングキャパシタ」に、積分キャパシタＣｆｄ，Ｃｆｄ１，Ｃｆｄ２が特許請求の範囲に記載した「積分キャパシタ」に、それぞれ相当している。

ところで、上記の第２実施例においては、コンパレータの反転入力端子と非反転入力端子との間（すなわち、パッシブ積分器１０２の差動出力端子間）に積分キャパシタＣｆｄ１，Ｃｆｄ２が接続されるが、図９に示す如く、パッシブ積分器２００の差動出力端子間に積分キャパシタＣｆｄ１，Ｃｆｄ２が接続されると共に、更に、そのパッシブ積分器２００の差動出力端子それぞれとコモンモードとの間にキャパシタを接続すること、すなわち、パッシブ積分器２００の反転出力端子（コンパレータ４４の反転入力端子）とコモンモード（基準端子２０２）との間にキャパシタＣｆｃｐを接続し、かつ、パッシブ積分器２００の非反転出力端子（コンパレータ４４の非反転入力端子）とコモンモード（基準端子２０４）との間にキャパシタＣｆｃｎを接続することとしてもよい。尚、基準端子２０２，２０４には共に、所定のコモンモード電位Ｖｃｍが入力されている。

かかる変形例のパッシブ積分器２００において、キャパシタＣｆｃｐ，Ｃｆｃｎは、パッシブ積分器の出力のコモンモード電位を安定化させる作用を有している。一般に、集積回路に形成されるキャパシタは、下部電極と基板（サブストレート）との間に寄生容量が数十％存在するため、コモンモード電位をある程度安定化させることは可能であるが、更に上記のキャパシタＣｆｃｐ，Ｃｆｃｎが追加接続されることで、そのコモンモード電位の安定性を更に向上させることが可能である。尚、このパッシブ積分器２００において、Ｃｆｃｐ＝Ｃｆｃｎ＝Ｃｆｃ０が成立するものとすると、積分器リーク（１−ｃ）は、次式（１６）に示すものとなる。このため、かかるパッシブ積分器２００によれば、上記の第２実施例のパッシブ積分器１０２に比べて、積分器リーク及び積分器ゲインを更に小さく抑制することができる。

（１−ｃ）＝Ｃｓ０／（Ｃｓ０＋４・Ｃｆｄ０＋Ｃｆｃ０）・・・（１６）
また、上記の第２実施例においては、量子化器の出力に応じて各積分器に基準電圧Ｖｒｅｆをフィードバック加減算するＤ／Ａ変換器を、アナログ入力電位Ｖｉｎ＋，Ｖｉｎ−をサンプリングするサンプリングキャパシタＣｓｐ，Ｃｓｎで兼用することとした。しかし、本発明はこれに限定されるものではなく、図１０及び図１１に示す如く、各積分器ごとに、サンプリングキャパシタＣｓｐ，Ｃｓｎとは別に、基準電位ｖｒｅｆ＋，Ｖｒｅｆ−をサンプリングする基準電圧用サンプリングキャパシタＣｒｅｆｐ，Ｃｒｅｆｎ（前段のアクティブＳＣ積分器３００，４００では基準電圧用サンプリングキャパシタＣｒｅｆ１ｐ，Ｃｒｅｆ１ｎ、及び、後段のパッシブ積分器３０２，４０２では基準電圧用サンプリングキャパシタＣｒｅｆ２ｐ，Ｃｒｅｆ２ｎ）を設けることとしてもよい。

尚、図１０及び図１１において、前段のアクティブＳＣ積分器３００，４００のサンプリングキャパシタはＣｓ１ｐ，Ｃｓ１ｎであり、積分キャパシタはＣｆ１ｐ，Ｃｆ１ｎであり、差動出力はＶｏ１＋，Ｖｏ１−である。また、後段のパッシブ積分器３０２，４０２のサンプリングキャパシタはＣｓ２ｐ，Ｃｓ２ｎであり、積分キャパシタはＣｆｄ１，Ｃｆｄ２であり、差動出力はＶｏ２＋，Ｖｏ２−である。

図１０に示す変形例の構成において、基準電圧用サンプリングキャパシタＣｒｅｆｐ，Ｃｒｅｆｎは、サンプリングフェーズφ１においては、基準電位Ｖｒｅｆ＋と基準電位Ｖｒｅｆ−との中点である基準電圧用コモンモード電位Ｖｒｅｆｃｍが入力される端子に接続されるので、そのコモンモード電位Ｖｒｅｆｃｍのサンプリングが行われる。一方、積分フェーズφ２においては、コンパレータ出力に応じて基準電位Ｖｒｅｆ＋が入力される端子と基準電位Ｖｒｅｆ−が入力される端子とに選択的に接続されるので、基準電圧用サンプリングキャパシタＣｒｅｆｐ，Ｃｒｅｆｎに蓄積されている基準電圧用コモンモード電位Ｖｒｅｆｃｍに応じた電荷が、基準電位Ｖｒｅｆ＋，Ｖｒｅｆ−を基準として積分キャパシタＣｆ（具体的には、Ｃｆ１ｐ，Ｃｆ１ｎ，Ｃｆｄ１，Ｃｆｄ２）へ転送されることで積分が行われる。

また、図１１に示す変形例の構成においては、図１０に示す変形例の構成において用いた基準電圧用コモンモード電位Ｖｒｅｆｃｍを用いず、基準電圧用サンプリングキャパシタＣｒｅｆｐ，Ｃｒｅｆｎの接続がコンパレータ出力に応じてサンプリングフェーズφ１と積分フェーズφ２とで切り替わる。かかる変形例によれば、図１０に示す変形例と異なり、基準電圧用コモンモード電位Ｖｒｅｆｃｍを不要とすることができる。また、基準電圧Ｖｒｅｆ（＝（Ｖｒｅｆ＋）−（Ｖｒｅｆ−））は２倍されて加減算されるので、入力換算では等価的に基準電圧が２・（Ｃｒｅｆ／Ｃｓ）・Ｖｒｅｆとなる。

また、図１１に示す変形例の構成においては、前段のアクティブＳＣ積分器４００にキャパシタＣｏｓ１ｐ，Ｃｏｓ１ｎを設ける。このキャパシタＣｏｓ１ｐ，Ｃｏｓ１ｎは、積分フェーズφ２においては、オペアンプ４０４の差動入力端子とサンプリングキャパシタＣｓ１ｐ，Ｃｓ１ｎ及び基準電圧用サンプリングキャパシタＣｒｅｆ１ｐ，Ｃｒｅｆ１ｎとの間に介在する。また、サンプリングフェーズφ１においては、入力コモンモード電位Ｖｉｃｍとオペアンプ出力Ｖｏｉ＋，Ｖｏｉ−との間で積分キャパシタＣｆ１ｐ，Ｃｆ１ｎと直列接続される。かかる変形例によれば、キャパシタＣｏｓ１ｐ，Ｃｏｓ１ｎの存在により回路オフセットをキャンセルすることができるので、アクティブＳＣ積分器４００を高ゲインの差動出力を維持する電圧範囲で動作させることが可能である。

ところで、ΔΣ型Ａ／Ｄ変換器では、アナログ入力電位Ｖｉｎとして一定の有理数（ｕ＝ｘ／ｙ）近傍のＤＣ値が印加された時にΔΣ変調器が周期的系列を出力することで好ましくない周期信号（アイドルトーン）が発生し得る。このアイドルトーンは、特に、一次や二次の比較的低次のΔΣ変調器では、アナログ入力電位Ｖｉｎとして“０”や“１／２”，“１／３”のような単純な有理数値の近傍のＤＣ値が印加された時に生じ易く、また、積分器リークのあるパッシブ積分器では発生し易い。アイドルトーンの持つ周波数成分がアナログ入力電位Ｖｉｎの信号帯域内に含まれると、そのアイドルトーンをΔΣ変調器の後段に位置するデジタルフィルタで除去することができず、信号対雑音比（ＳＮＲ；Signal-to-Noise Ratio）が悪化するなどの特性低下が生じる。

最終段にパッシブ積分器が設けられたΔΣ型Ａ／Ｄ変換器において、上記のアイドルトーンを低減するうえでは、（ａ）パッシブ積分器の積分器リークを小さくすることでより理想に近いノイズシェイプ特性を得ることや、（ｂ）より高次のΔΣ変調器を用いることが考えられる。しかし、パッシブ積分器で積分器リークを小さくするためには、積分キャパシタを極めて大きく設計することが必要であるので、上記（ａ）の手法では、パッシブ積分器が大きなチップ面積を占め、高コストが招来してしまう。また、上記（ｂ）の手法では、積分器の段数が比較的多くなるので、回路規模が増大して、高コストが招来してしまう。

図１２は、本発明の第３実施例であるΔΣ変調器５００のブロック図を示す。尚、図１２には、二次のΔΣ変調器５００が示されている。また、図１２において、図２に示す構成と同一の部分については、同一の符号を付してその説明を省略又は簡略する。本実施例のΔΣ変調器５００は、上記第１又は第２実施例で示すΔΣ変調器１０，１００などと同様の構成を有しつつ、所定の定数設計が行われることにより実現される。

本実施例において、ΔΣ変調器５００は、式（２０）に示す如く、第１積分器１８＿１へのフィードバックＤ／Ａ変換器２２の量子化間隔（Quantization Interval）Ｖｉｎｔｅｒｖａｌに、各積分器１８＿１〜１８＿ｎのゲインの積（ａ１×ａ２×・・・×ａｎ）を乗じたものが、量子化器２０の入力換算熱雑音の実効値Ｖｃｏｍｐ（ｒｍｓ；root-mean-square）の３２倍以下になるように定数設計される。特に、量子化器２０が単一のコンパレータからなる１ビット量子化器であって、Ｄ／Ａ変換器２２がその量子化器２０の出力に応じて出力を（＋Ｖｒｅｆ）と（−Ｖｒｅｆ）とで切り替える場合は、式（２１）を満足するように定数設計される。この場合は、Ｖｉｎｔｅｒｖａｌ＝（＋Ｖｒｅｆ）−（−Ｖｒｅｆ）＝２・Ｖｒｅｆが成立するからである。

（ａ１×ａ２×・・・×ａｎ）・Ｖｉｎｔｅｒｖａｌ≦３２・Ｖｃｏｍｐ（ｒｍｓ）・・・（２０）
（ａ１×ａ２×・・・×ａｎ）・（２・Ｖｒｅｆ）≦３２・Ｖｃｏｍｐ（ｒｍｓ）・・・（２１）
以下、本実施例のΔΣ変調器５００において、上記した定数設計がなされる理由について説明する。尚、ΔΣ変調器５００は二次のΔΣ変調器であって、量子化器２０は１ビット量子化器であるものとする。

量子化器を構成するコンパレータ回路には、オフセットや回路素子雑音などの様々な誤差要因が存在する。最終段のパッシブ積分器のゲインが小さくされることで、その出力信号振幅及び量子化器の量子化間隔が比例して小さくなると、その出力信号振幅とその量子化間隔とで決まる量子化誤差（以下、量子化雑音）が、量子化器のコンパレータ回路の誤差に近いレベルとなり、その誤差がΔΣ変調器の特性に影響を与えることとなる。コンパレータ回路の主な誤差要因は、入力換算特性から、オフセット、ヒステリシス、低周波雑音であるフリッカ雑音、及びホワイトノイズである熱雑音に分類される。以下、それらの分類ごとにΔΣ変調器への影響を考察する。

［オフセット］
一般にＣＭＯＳ回路によるコンパレータは数十ミリボルト程度のオフセットを有することがある。量子化器が１ビット量子化器である場合は、コンパレータがＤＣ的なオフセット誤差を有していても、最終段のパッシブ積分器の出力及び前段のアクティブＳＣ積分器の出力がそのオフセット誤差を補正する分だけＤＣ的にシフトするだけであるので、前段のアクティブＳＣ積分器がその補正分を許容する十分に大きな出力振幅範囲を有していれば、オフセットは、ΔΣ変調器の入力−出力特性に影響を与えない。

［ヒステリシス］
コンパレータ回路のヒステリシスは、一般に、比較動作前に回路内部をリセットする後に詳述するラッチトコンパレータを用いれば、十分に小さくなり、通常の設計では問題になる量ではない。このため、ヒステリシスは、ΔΣ変調器の入力−出力特性に影響を与えない。

［フリッカ雑音］
ＭＯＳトランジスタのフリッカ雑音のような低周波雑音の成分は、ΔΣ変調器のノイズシェイプ特性により大きく減衰される。前段にアクティブＳＣ積分器を有する二次以上のΔΣ変調器では、ノイズシェイプ特性によって信号帯域成分は大きく減衰される。このため、フリッカ雑音は、ΔΣ変調器の入力−出力特性に影響を与えない。

［熱雑音］
熱雑音は、周波数スペクトラムが均一なランダムな雑音であって、その振幅は、実効値ｒｍｓ（root-mean-square）で表される。ＣＭＯＳラッチトコンパレータの熱雑音実効値は、通常は、数百マイクロボルト（大きくても数ミリボルト以下）と比較的小さい。量子化雑音に比較してコンパレータの熱雑音振幅が十分に小さい場合は、熱雑音がΔΣ変調器の入力−出力特性に与える影響は小さい。しかし、積分器ゲインが下がって量子化雑音が小さくなり、コンパレータの熱雑音振幅が相対的に無視できないレベルになると、熱雑音がΔΣ変調器の入力−出力特性に与える影響が大きくなる。

コンパレータ回路の入力部の熱雑音は、量子化雑音と同様に、ΔΣ変調器によりノイズシェイプされて減衰するが、量子化雑音に比べて大幅に大きな振幅では、信号対雑音比ＳＮＲが悪化する。或いは、前段のアクティブ積部の出力振幅が大きくなってオペアンプの正常動作範囲を超えると、ΔΣ変調器のリニアリティや雑音特性が低下することもある。一方、コンパレータ回路の熱雑音振幅が一定の範囲内にある場合、その熱雑音がディザーとして機能することでアイドルトーンを低減する効果を生み出す。

ここで、量子化器の量子化雑音は、量子化間隔に略比例する。量子化器の入力（最終段の積分器の出力）における量子化間隔は、最前段の積分器（第１積分器）へのフィードバックＤ／Ａ変換器の量子化間隔Ｖｉｎｔｅｒｖａｌに各積分器ゲインの積（ａ１×ａ２×・・・×ａｎ）を乗じたものと考えることができる。

実際、コンパレータ回路の微小な自己熱雑音でアイドルトーン低減効果を生み出すためには、量子化雑音を微小レベルまで下げるように積分器ゲインの積（ａ１×ａ２×・・・×ａｎ）を小さく設定することが必要である。尚、二次ΔΣ変調器において、前段の積分器ゲインａ１を下げすぎると、この段における雑音は前段積分器までの一次ノイズシェイプ効果でしか減衰されないので、その前段の積分器の出力信号振幅が小さくなって信号対雑音比ＳＮＲが低下してしまう。従って、積分器ゲインの積（ａ１×ａ２×・・・×ａｎ）を小さくするためには、最終段の積分器ゲインａ２を十分に小さく設定することが必要である。

これに対して、本実施例のΔΣ変調器５００は、上記第１又は第２実施例で示すΔΣ変調器１０，１００などと同様の構成を有している。すなわち、前段のアクティブＳＣ積分器１８＿１では、積分器ゲイン及び信号振幅を共に下げることなく積分器リークのほとんど無い理想的な積分器が実現されるので、十分なノイズシェイプ特性及び信号対雑音比ＳＮＲを確保することができる。また、後段（最終段）のパッシブ積分器１８＿２では、上述の如く、（Ｃｆ／Ｃｓ）比を大きくすることで積分器リーク及び積分器ゲインを共に十分に下げることが可能である。

また、ΔΣ変調器５００では、量子化器２０のコンパレータ回路に熱雑音が加わっても、その熱雑音が量子化雑音と同様にノイズシェイプされて減衰するので、その熱雑音が量子化雑音を超えない条件範囲内であれば、アイドルトーンを低減する効果を得ることができる。

更に、本実施例のΔΣ変調器５００のパッシブ積分器が、上記第２実施例に示す如き全差動回路により構成されたパッシブ積分器であれば、積分キャパシタを従来比約４倍の面積効率で実現することができ、積分器リークだけでなく積分器ゲインを効率的に下げることが可能となる。このため、アイドルトーンの抑えられたΔΣ変調器を小チップ面積で実現することが可能である。

図１３は、図１２に示すΔΣ変調器５００における、量子化器２０の量子化間隔Ｖｉｎｔｅｒｖａｌに対する入力換算熱雑音の実効値Ｖｃｏｍｐ（ｒｍｓ）の比ごとの、最終段のパッシブ積分器１８＿２の積分器リーク（１−ｃ）とアイドルトーン振幅との関係を表したシミュレーション結果を示す。図１４は、図１２に示すΔΣ変調器５００における、量子化器２０の量子化間隔Ｖｉｎｔｅｒｖａｌに対する入力換算熱雑音の実効値Ｖｃｏｍｐ（ｒｍｓ）の比が１／３２に固定されている場合の、最終段のパッシブ積分器１８＿２の積分器リーク（１−ｃ）とアイドルトーン振幅との関係を表したシミュレーション結果を、入力換算熱雑音が無い場合と比較した図を示す。図１５は、図１２に示すΔΣ変調器５００における入力換算熱雑音の実効値Ｖｃｏｍｐ（ｒｍｓ）＝０が成立する場合のアイドルトーン波形の時間変化を表したシミュレーション結果を示す。また、図１６は、図１２に示すΔΣ変調器５００における入力換算熱雑音の実効値Ｖｃｏｍｐ（ｒｍｓ）が所定値に固定されている場合のアイドルトーン波形の時間変化を表したシミュレーション結果を示す。

尚、図１３に示すシミュレーション結果は、前段のアクティブＳＣ積分器１８＿１のゲインａ１を“１”とし、最終段のパッシブ積分器１８＿２のゲインａ２を“１”とし、Ｄ／Ａ変換器２２から最終段のパッシブ積分器１８＿２へのゲインｂを“２”とし、アナログ入力電位Ｖｉｎとしてゼロ近傍（例えば、−０．０００５・Ｖｒｅｆ〜＋０．０００５・Ｖｒｅｆ）のＤＣ値を印加し、量子化器２０の入力に内部雑音としてコンパレータ自己熱雑音に相当する白色雑音を印加したうえで、ΔΣ変調器５００の後段のデジタルフィルタとして２５６サンプル移動平均フィルタの三段縦続接続を用いると共に、その量子化器２０の入力換算熱雑音の実効値Ｖｃｏｍｐ（ｒｍｓ）を、量子化雑音Ｖｉｎｔｅｒｖａｌ（＝２・Ｖｒｅｆ）のゼロ倍（つまり印加せず）、１／３２倍、１／１６倍、１／８倍、３／１６倍、及び１／４倍それぞれに変化させた場合のものである。

この図１３に示すシミュレーション結果からは以下のことが示された。量子化器２０に熱雑音を印加しないときは、アイドルトーン振幅は、最終段のパッシブ積分器１８＿２の積分器リーク（１−ｃ）に略比例する。量子化器２０に熱雑音を印加してその熱雑音を徐々に大きくしていくと、実効値Ｖｃｏｍｐ（ｒｍｓ）≦（１／６４）・Ｖｉｎｔｅｒｖａｌが成立する範囲では、アイドルトーン振幅にあまり顕著な変化は見当たらないが、熱雑音をそれ以上に大きくすると、アイドルトーン振幅が低下し始め、そして、Ｖｃｏｍｐ（ｒｍｓ）≧（１／３２）・Ｖｉｎｔｅｒｖａｌが成立する範囲では、アイドルトーン振幅が大きく低減された。尚、この条件下では、量子化器２０の入力換算熱雑音の実効値Ｖｃｏｍｐ（ｒｍｓ）が量子化間隔Ｖｉｎｔｅｒｖａｌの１／８〜１／４倍でアイドルトーンを含む雑音振幅（peak-to-peak）は最小となった。

また、図１４に示すシミュレーション結果は、前段のアクティブＳＣ積分器１８＿１のゲインａ１を“１”とし、Ｄ／Ａ変換器２２から最終段のパッシブ積分器１８＿２へのゲインｂを“２”とし、量子化器２０の入力換算熱雑音の実効値Ｖｃｏｍｐ（ｒｍｓ）を量子化雑音Ｖｉｎｔｅｒｖａｌ（＝２・Ｖｒｅｆ）の１／３２倍に固定したうえで、最終段のパッシブ積分器１８＿２のゲインａ２を積分器リーク（１−ｃ）に伴って比例して変化させた場合（ａ２＝（１／２）・（１−ｃ））のものである。

この図１４に示すシミュレーション結果からは以下のことが示された。最終段のパッシブ積分器１８＿２の積分器リーク（１−ｃ）を下げていくと、アイドルトーン振幅が小さくなるが、量子化器２０の入力換算熱雑音がゼロである場合は、そのアイドルトーン振幅は、その積分器リーク（１−ｃ）に比例して小さくなる。一方、量子化器２０の入力換算熱雑音がある場合は、更に、その積分器リーク（１−ｃ）が小さくなるに従って、最終段のパッシブ積分器１８＿２のゲインａ２が比例して下がるので、全体としてアイドルトーンが加速度的に小さくなる（コンパレータ回路の自己熱雑音によるアイドルトーン低減効果）。

更に、図１５及び図１６に示すシミュレーション結果は、二次のΔΣ変調器のアナログ入力電位Ｖｉｎを（１／４０００）・Ｖｒｅｆとし、前段のアクティブＳＣ積分器１８＿１のゲインａ１を“１／２”とし、最終段のパッシブ積分器１８＿２のゲインａ２を“１／３５”とし、Ｄ／Ａ変換器２２から最終段のパッシブ積分器１８＿２へのゲインｂを“１”とし、最終段のパッシブ積分器１８＿２の積分器リーク（１−ｃ）を“２／３５”とすると共に、ΔΣ変調器５００の後段のデジタルフィルタとして２５６サンプル移動平均フィルタの三段縦続接続を用いた場合のものである。また、図１５に示すシミュレーション結果は、量子化器２０の入力換算熱雑音の実効値Ｖｃｏｍｐ（ｒｍｓ）をゼロとした場合のものである。更に、図１６に示すシミュレーション結果は、量子化器２０の入力換算熱雑音の実効値Ｖｃｏｍｐ（ｒｍｓ）を（１／８）・（ａ１・ａ２）・（２・Ｖｒｅｆ）＝（１／８）・（１／７０）・（２・Ｖｒｅｆ）とした場合のものである。

この図１５及び図１６に示すシミュレーション結果からは、量子化器２０に熱雑音を入力させた場合の方が、入力させない場合よりも、アイドルトーン振幅が１／３以下に小さく抑制されていることがわかった。

本実施例において、ΔΣ変調器５００は、上記の如く、第１積分器１８＿１へのフィードバックＤ／Ａ変換器２２の量子化間隔Ｖｉｎｔｅｒｖａｌに各積分器１８＿１〜１８＿ｎのゲインの積（ａ１×ａ２×・・・×ａｎ）を乗じたものが、量子化器２０の入力換算熱雑音の実効値Ｖｃｏｍｐ（ｒｍｓ；root-mean-square）の３２倍以下になるように（上記の式（２０）が成立するように）定数設計される。特に、量子化器２０が単一のコンパレータからなる１ビット量子化器であって、Ｄ／Ａ変換器２２がその量子化器２０の出力に応じて出力を（＋Ｖｒｅｆ）と（−Ｖｒｅｆ）とで切り替える場合は、式（２１）が成立するように定数設計される。

例えば、図３に示す如き二次のΔΣ変調器の構成では、第１積分器１８＿１への量子化器２０（コンパレータ４４）の量子化間隔ＶｉｎｔｅｒｖａｌはＶｒｅｆ（＝（Ｖｒｅｆ＋）−（Ｖｒｅｆ−））であり、第１積分器１８＿１のゲインａ１は（Ｃｓ１／Ｃｆ１）であり、また、第２積分器１８＿２のゲインａ２は（Ｃｓ２／Ｃｆ２）である。このため、この構成では、（ａ１・ａ２）・Ｖｉｎｔｅｒｖａｌ≦３２・Ｖｃｏｍｐ（ｒｍｓ）に従って、次式（２２）が成立するように回路設定が行われる。

（Ｃｓ１／Ｃｆ１）・（Ｃｓ２／Ｃｆ２）・Ｖｒｅｆ≦３２・Ｖｃｏｍｐ（ｒｍｓ）・・・（２２）
また、図１０に示す如き二次のΔΣ変調器の構成では、Ｃｓ１ｐ＝Ｃｓ１ｎ（＝Ｃｓ１０）、Ｃｒｅｆ１ｐ＝Ｃｒｅｆ１ｎ（＝Ｃｒｅｆ１０）、Ｃｆ１ｐ＝Ｃｆ１ｎ（＝Ｃｆ１０）、Ｃｓ２ｐ＝Ｃｓ２ｎ（＝Ｃｓ２０）、Ｃｒｅｆ２ｐ＝Ｃｒｅｆ２ｎ（＝Ｃｒｅｆ２０）、Ｃｆｄ１＝Ｃｆｄ２（＝Ｃｆｄ０）が成立するものとする。また、この構成においては、パッシブ積分器１８＿２が全差動回路で構成され、量子化器２０が単一のコンパレータ４４からなる１ビット量子化器であって、Ｄ／Ａ変換器２２がその量子化器２０の出力に応じて出力を（＋Ｖｒｅｆ）と（−Ｖｒｅｆ）とで切り替える場合、第１積分器１８＿１へのコンパレータ４４の量子化間隔Ｖｉｎｔｅｒｖａｌは２・Ｖｒｅｆであり、また、基準電圧用サンプリングキャパシタＣｒｅｆがサンプリングキャパシタＣｓと独立に設定される場合、基準電圧Ｖｒｅｆはアナログ入力電位Ｖｉｎ換算で（Ｃｒｅｆ／Ｃｓ）倍される。

Ｖｉｎｔｅｒｖａｌ＝２・（Ｃｒｅｆ１０／Ｃｓ１０）・Ｖｒｅｆ
ａ１＝（Ｃｓ１０／Ｃｆ１０）
ａ２＝Ｃｓ２０／（Ｃｓ２０＋Ｃｒｅｆ２０＋４・Ｃｆｄ０）
このため、図１０に示す二次のΔΣ変調器の構成では、（ａ１・ａ２）・Ｖｉｎｔｅｒｖａｌ≦３２・Ｖｃｏｍｐ（ｒｍｓ）に従って、次式（２３）が成立するように回路設定が行われる。但し、Ｖｒｅｆ＝（Ｖｒｅｆ＋）−（Ｖｒｅｆ−）が成立する。

（Ｃｓ１０／Ｃｆ１０）・（Ｃｓ２０／（Ｃｓ２０＋Ｃｒｅｆ２０＋４・Ｃｆｄ０））・（２・（Ｃｒｅｆ１０／Ｃｓ１０）・Ｖｒｅｆ）＝（Ｃｒｅｆ１０／Ｃｆ１０）・（Ｃｓ２０／（Ｃｓ２０＋Ｃｒｅｆ２０＋４・Ｃｆｄ０））・（２・Ｖｒｅｆ）≦３２・Ｖｃｏｍｐ（ｒｍｓ） ・・・（２３）
例えば、Ｃｒｅｆ１０／Ｃｆ１０＝１／２、Ｖｒｅｆ＝２５６ｍＶ、及びＶｃｏｍｐ（ｒｍｓ）＝０．５ｍＶが成立するときは、第２積分器（最終段のパッシブ積分器）１８＿２のゲインａ２を“１／１６”以下に設定すればよい。

かかるΔΣ変調器５００の構成によれば、アイドルトーンを効果的に低減することができる。このため、最終段のパッシブ積分器１８＿２の積分キャパシタの容量値を、積分器リーク（１−ｃ）だけから理論的に予測される容量値よりも更に小さく設定することができるので、サイズが極めて大きい積分キャパシタを用意することは不要であって、チップサイズ及びコストの更なる低減を図ることができる。また、ΔΣ変調器５００の構成によれば、アイドルトーンを低減するのに専用のディザー発生印加回路を設けることは不要である。このため、効率的にアイドルトーンを抑えることが可能なΔΣ変調器を実現することができ、回路規模やコストの削減を図ることができる。

従って、本実施例のΔΣ変調器５００を備えるΔΣ型Ａ／Ｄ変換器によれば、Ａ／Ｄ変換の広帯域・高分解能を小チップ面積で実現することが可能である。

尚、量子化器２０が単一のコンパレータ４４からなる１ビット量子化器である場合は、コンパレータ４４は正／負の何れかを判定・出力するだけであるので、最終段のパッシブ積分器１８＿２の積分キャパシタが非線形性を有していても、ΔΣ変調器の線型性は維持される。このため、最終段のパッシブ積分器１８＿２の積分キャパシタとして、ゲート酸化膜ＭＯＳキャパシタやＰＮジャンクションキャパシタなど、容量／面積効率の高いキャパシタを使用することができ、小チップ面積で効率良いΔΣ変調器を実現することができる。

ところで、上記の第１〜第３実施例においては、ΔΣ変調器における最終段のパッシブ積分器を、スイッチとキャパシタとからなるスイッチトキャパシタ回路により構成されたパッシブＳＣ積分器としたが、本発明はこれに限定されるものではなく、キャパシタを抵抗に置き換えたパッシブＲＣ積分器としてもよい。

また、上記の第１〜第３実施例においては、主に積分器が２個縦続接続される二次ΔΣ変調器を用いたが、積分器が３個以上縦続接続される三次以上のΔΣ変調器に適用することも可能である。

また、上記の第１〜第３実施例においては、ΔΣ変調器が、縦続接続される複数の積分器と、最終段の積分器（パッシブ積分器）の出力に接続される唯一つの量子化器と、を備えることとしている。しかし、本発明は、図１７に示す如く、ΔΣ変調器６００が、縦続接続される複数ｎの積分器と、最終段の第ｎ積分器（パッシブ積分器）６０２の前段に位置する第（ｎ−１）積分器（アクティブＳＣ積分器）６０４の出力に接続される第１量子化器６０６と、最終段に位置する積分器（パッシブ積分器）６０２の出力に接続される第２量子化器６０８と、を備え、両量子化器６０６，６０８の出力をΔΣ変調器６００の出力Ｄｏｕｔ１，Ｄｏｕｔ２として用いるＭＡＳＨ（Multi Stage Noise Shaping）方式のΔΣ変調器に適用することとしてもよい。かかる変形例においても、上記した実施例と同様の効果を得ることが可能である。

更に、上記の第１〜第３実施例においては、増幅回路とスイッチトキャパシタ回路とを用いたアクティブＳＣ積分器１８＿１を、最終段のパッシブ積分器１８＿２，１０２の前段に位置させるものとしたが、本発明はこれに限定されるものではなく、最終段のパッシブ積分器１８＿２，１０２の二段以上前に位置させるものであってもよい。すなわち、アクティブＳＣ積分器１８＿１を、少なくとも最終段のパッシブ積分器１８＿２，１０２の一段以上前に位置させるものとすればよい。尚、この「最終段のパッシブ積分器の一段以上前」とは、「最終段の一段前すなわち最終段の直前」を含む概念である。

１０，１００，５００ ΔΣ変調器
１２ ΔΣ型Ａ／Ｄ変換器
１４ デジタルフィルタ
１６ 差分信号生成器
１８ 積分器
１８＿１，３００，４００ 第１積分器（アクティブＳＣ積分器）
１８＿２，１０２，２００，３０２，３０４ 第２積分器（パッシブ積分器）
２０ 量子化器
２２ Ｄ／Ａ変換器
４０ オペアンプ
４４ コンパレータ
Ｖｉｎ アナログ入力電位
Ｖｒｅｆ 基準電位
Ｃｓ サンプリングキャパシタ
Ｃｆ 積分キャパシタ
Ｄｏｕｔ ΔΣ変調器出力
φ１ サンプリングフェーズ
φ２ 積分フェーズ

Claims (11)

1. 縦続接続された複数の、入力及び出力が共に差動構成される全差動回路により構成された積分器を備えるΔΣ変調器であって、
   最終段に位置する前記積分器が、増幅回路を用いない、差動入力信号それぞれをサンプリングする一対のサンプリング素子と、差動出力端子の間に接続される、前記一対のサンプリング素子に充電された電荷が転送される積分キャパシタと、を有するパッシブ積分器であり、かつ、
   最終段の一段以上前に位置する前記積分器が、増幅回路とスイッチトキャパシタ回路とを用いたアクティブＳＣ積分器であることを特徴とするΔΣ変調器。
2. 各積分器はそれぞれ、入力信号をサンプリングしてサンプリング素子に充電する第１動作フェーズと、前記サンプリング素子に充電された電荷を積分キャパシタに転送して加算積分する第２動作フェーズと、を交互に繰り返すことで、積分演算を行うことを特徴とする請求項１記載のΔΣ変調器。
3. 前記アクティブＳＣ積分器は、前記第２動作フェーズで前記サンプリング素子を増幅回路の入力端子に接続して積分演算を行うと共に、前記第１動作フェーズで前記サンプリング素子を前記増幅回路の入力端子から切り離しかつ該増幅回路の出力端子を次段の前記積分器の前記サンプリング素子に接続することを特徴とする請求項２記載のΔΣ変調器。
4. 前記パッシブ積分器の前記積分キャパシタは、差動出力端子の間に並列接続される同等容量値を有する２個のキャパシタからなることを特徴とする請求項１乃至３の何れか一項記載のΔΣ変調器。
5. 前記パッシブ積分器の差動出力端子それぞれとコモンモードとの間に接続される安定化キャパシタを備えることを特徴とする請求項１乃至４の何れか一項記載のΔΣ変調器。
6. アナログ入力信号と帰還信号との差分を示す差分信号を生成する差分信号生成器と、
   前記複数の積分器からなり、前記差分信号を増幅して出力する積分手段と、
   前記積分手段の出力信号を所定閾値と比較して量子化する量子化器と、
   前記量子化器の出力信号をデジタル−アナログ変換して前記帰還信号を出力するＤ／Ａ変換器と、
   を備えることを特徴とする請求項１乃至５の何れか一項記載のΔΣ変調器。
7. アナログ入力信号と帰還信号との差分を示す差分信号を生成する差分信号生成器と、
   縦続接続された複数の積分器からなり、前記差分信号を増幅して出力する積分手段と、
   前記積分手段の出力信号を所定閾値と比較して量子化する量子化器と、
   前記量子化器の出力信号をデジタル−アナログ変換して前記帰還信号を出力するＤ／Ａ変換器と、
   を備えるΔΣ変調器であって、
   最終段に位置する前記積分器が、増幅回路を用いないパッシブ積分器であり、かつ、
   最終段の一段以上前に位置する前記積分器が、増幅回路とスイッチトキャパシタ回路とを用いたアクティブＳＣ積分器であると共に、
   前記量子化器は、前記パッシブ積分器の出力信号の量子化を、該パッシブ積分器でのセトリング動作が完了した後、前記アクティブＳＣ積分器でのセトリング動作が完了する前に開始することを特徴とするΔΣ変調器。
8. 前記量子化器は、前記パッシブ積分器の出力信号を量子化する最終段用量子化器と、前記アクティブＳＣ積分器の出力信号を量子化する前段用量子化器と、からなることを特徴とする請求項６又は７記載のΔΣ変調器。
9. 最前段に位置する前記積分器への前記Ｄ／Ａ変換器の量子化間隔に各積分器のゲインの積を乗じた値が、前記量子化器の入力換算熱雑音の実効値の３２倍以下であることを特徴とする請求項６乃至８の何れか一項記載のΔΣ変調器。
10. アナログ入力信号と帰還信号との差分を示す差分信号を生成する差分信号生成器と、
    縦続接続された複数の積分器からなり、前記差分信号を増幅して出力する積分手段と、
    前記積分手段の出力信号を所定閾値と比較して量子化する量子化器と、
    前記量子化器の出力信号をデジタル−アナログ変換して前記帰還信号を出力するＤ／Ａ変換器と、
    を備えるΔΣ変調器であって、
    最終段に位置する前記積分器が、増幅回路を用いないパッシブ積分器であり、かつ、
    最終段の一段以上前に位置する前記積分器が、増幅回路とスイッチトキャパシタ回路とを用いたアクティブＳＣ積分器であると共に、
    最前段に位置する前記積分器への前記Ｄ／Ａ変換器の量子化間隔に各積分器のゲインの積を乗じた値が、前記量子化器の入力換算熱雑音の実効値の３２倍以下であることを特徴とするΔΣ変調器。
11. 請求項１乃至１０の何れか一項記載のΔΣ変調器と、
    前記ΔΣ変調器の出力信号をデジタルフィルタ処理するデジタルフィルタと、
    を備えることを特徴とするΔΣ型Ａ／Ｄ変換器。

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