JP5431577B2 - シグマ−デルタ変換器及びアナログ−デジタル変換の方法 - Google Patents

シグマ−デルタ変換器及びアナログ−デジタル変換の方法 Download PDF

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Description

この書類で説明される装置及び方法は、電子回路設計に関する。より具体的には、装置及び方法は、チョッパ安定化アナログ−デジタル変換器（chopper-stabilized analog-to-digital converter）及びシグマ−デルタ変調器（sigma-delta modulator）に関する。
シグマ−デルタ変調器及び他のタイプのアナログ−デジタル変換器（ＡＤＣ）は、通信システム及び多くの他のアプリケーションで広く用いられている。通信システムでは、例えば、そのようなデバイスは、デジタル信号処理に対するダイナミックレンジ要求に適合させるため、及び受信機回路に改善された適合性及びプログラム性を与えるために、中間周波数（intermediate frequency）（ＩＦ）信号をベースバンド周波数信号に変換するために用いられるかもしれない。シグマ−デルタ変調器の有利な点は、高いダイナミックレンジを含むことであり、それは小さな所望の信号をブロッカー（blocker）及びインターフェア（interferer）から区別するためにしばしば必要とされる。シグマ−デルタ変調器は、帯域外の量子化ノイズ（quantization noise out of band）を成形し（shape）、選択的なデジタルフィルタリングによってデシメーション（decimation）フィルタリングをコンバインすること、及び量子化ノイズ及び隣接するブロッカーの両者を減衰させるためにＩＦミキシングすることを許容する。さらに、シグマ−デルタ変調器構造において異なったサンプリングレートを選択する能力は、単一のデバイスが、例えば複数のＲＦスタンダードによって課される要求といった異なった要求に適合させられることを可能にする。さらに、高いサンプリングレート及び複雑なデジタル信号処理を用いることは、シグマ−デルタ変換器がアナログ信号に干渉することに対する相対的に低い感度を呈することを可能にする。
ｆ分の１（one-over-f）（１／ｆ）ノイズは、典型的な変換器（ここではその語句は、シグマ−デルタ変換器及びＡＤＣに適用される）の出力でのノイズの１つのタイプである。ｆ分の１ノイズは、変換される信号と同じ帯域内に存在するために低減することが困難であり、変換される信号からノイズをフィルタすることは困難である。一般に、そのようなノイズを減少させることは、チップ面積及び電力消費の観点からコストがかかる。
チョッパ安定化変換器（chopper-stabilized converter）トポロジーにおいて、入力及び出力の極性は、１以上の変換器積分器（converter integrator）（一般に、入力からの第１の積分器）内で同時にスイッチされる。入力及び出力の極性は、ほとんど同時にスイッチされるため、積分器及び変換器のコンバインされた極性は影響を受けない。１以上の積分器における入力及び出力の極性のスイッチング（いわゆる“チョッピング（chopping）”）は、積分器の演算増幅器（ｏｐ ａｍｐ）の内側の処理される信号を、それによってチョッピングが実行されるより高い周波数に変換する。チョッピング周波数が十分に高いとすると、１／ｆノイズは、処理される信号の低い周波数よりも十分に高く（例えば、２０ＫＨｚよりも低いオーディオ信号よりも高く）変換される。より高い周波数に変換された１／ｆノイズをフィルタアウト（filter out）することは、容易である。
興味ある読者は、チョッパ安定化変換器に対するさらなる情報について、米国特許番号４，９３９，５１６を調査することを望むかもしれない。他のソースは、YuQing Yang et al. A 114-DB 68-MW CHOPPER-STABILIZED STEREO MULTIBIT AUDIO ADC IN 5.62 MM2, 38 IEEE Journal of Solid-State Circuits 12, at pp. 2061-68 (IEEE 2003) である。
チョッピングは典型的には、変換器のサンプリングクロックのクロック位相の中間において行われる。スイッチングの後に落ち着かせる（settle down）ために行われる事があり、セットリングタイム（settling time）がサンプリングクロック期間に比べて長いと、セットリングの問題はセットリング歪み（settling distortion）につながるかもしれない。セットリングタイムのアッパーリミットは、サンプリング周波数によって課され（imposed）、それはオーバーサンプリング比の関数である。より高いオーバーサンプリング比は、全体のシステムの信号−ノイズ比（ＳＮＲ）を改善するため、オーバーサンプリング比は、システムの要求であり、相対的に高い数で維持されることが好ましい。セットリングタイムはまた、ある設計テクニックによって改善されるかもしれないが、そのようなテクニックは電力消費の観点から一般にコストがかかる。
サイズ、電力消費、スピード、ＳＮＲ及び製造コストが、電子機器、特に無線アクセスターミナルのようなポータブルの電池動作の電子機器の設計において大きく立ちはだかる。したがって、シグマ−デルタ変調器及びＡＤＣを含んだ電子機器のＳＮＲを改善するため及び電力消費を低減するための必要性がある。また、シグマ−デルタ変調器及びＡＤＣを含んだ電子機器のサイズ及び重量を減少させる必要性がある。さらに、シグマ−デルタ変調器及び積分器及び加算器を含んだ他のデバイスを含んだ電子機器の製造コストを下げる必要性がある。
ここで説明される実施形態は、チョッパ安定化変換器（chopper-stabilized converter）を提供することによって１以上の上述したニーズを処理するかもしれず、チョッピングは特別の時間で及び／又は特別のクロック遷移シーケンスにしたがって実行される。
一実施形態において、スイッチトキャパシタ変換器（switched capacitor converter）は、加算器（summer）、量子化器（quantizer）、少なくとも１つの積分器（integrator）、及びクロック発生器モジュールを含む。加算器、量子化器及び少なくとも１つの積分器は、チョッパ安定化シグマ−デルタ変調器（chopper-stabilized sigma-delta modulator）として構成される。クロック発生器モジュールは、サンプリングクロックの第１の位相（first phase）、サンプリングクロックの第２の位相（second phase）、チョッピングクロック（chopping clock）の第１の位相及びチョッピングクロックの第２の位相を発生するように構成される。サンプリングクロックの第１及び第２の位相は非オーバーラッピング(non-overlapping)であり、チョッピングクロックの第１及び第２の位相は非オーバーラッピングである。クロック発生器モジュールは、サンプリングクロックの第１の位相及び第２の位相が非アクティブ（inactive）であるときに、チョッピングクロックの第１及び第２の位相のアクティブから非アクティブへの遷移（transition）を生じさせるように構成されている。
一実施形態において、スイッチトキャパシタ変換器（switched capacitor converter）は、加算器（summer）、量子化器（quantizer）、少なくとも１つの積分器（integrator）、及びクロック発生器モジュールを含む。加算器、量子化器及び少なくとも１つの積分器は、チョッパ安定化シグマ−デルタ変調器（chopper-stabilized sigma-delta modulator）として構成される。クロック発生器モジュールは、サンプリングクロックの第１の位相（first phase）、サンプリングクロックの第２の位相（second phase）、チョッピングクロック（chopping clock）の第１の位相及びチョッピングクロックの第２の位相を発生するように構成される。サンプリングクロックの第１及び第２の位相は非オーバーラッピング(non-overlapping)であり、チョッピングクロックの第１及び第２の位相は非オーバーラッピングである。クロック発生器モジュールは、サンプリングクロックの第１の位相及び第２の位相が非アクティブ（inactive）であるときに、チョッピングクロックの第１及び第２の位相のアクティブから非アクティブへの遷移（transition）を生じさせ、サンプリングクロックの第１の位相及び第２の位相が非アクティブ（inactive）であるときに、チョッピングクロックの第１及び第２の位相の非アクティブからアクティブへの遷移（transition）を生じさせる手段を含む。
一実施形態において、アナログ−デジタル変換（analog-to-digital conversion）の方法は、スイッチトキャパシタと、加算器、量子化器及び少なくとも１つの積分器を有するチョッパ安定化シグマ−デルタ変調器とを供給することを含む。方法はまた、サンプリングクロックの第１の位相、サンプリングクロックの第２の位相、チョッピングクロックの第１の位相及びチョッピングクロックの第２の位相を発生することを含む。サンプリングクロックの第１及び第２の位相は非オーバーラッピングであり、チョッピングクロックの第１及び第２の位相は非オーバーラッピングである。サンプリングクロックの第１の位相及び第２の位相が非アクティブであるときに、チョッピングクロックの第１及び第２の位相のアクティブから非アクティブへの遷移が生じる。方法はさらに、サンプリングクロックの第１の位相及びサンプリングクロックの第２の位相を、変調器のキャパシタをスイッチするために変調器に供給することを含む。方法はさらに、チョッピングクロックの第１の位相及びチョッピングクロックの第２の位相を、変調器のチョッパ安定化（chopper stabilization）のために少なくとも１つの積分器に供給することを含む。
一実施形態において、アナログ−デジタル変換（analog-to-digital conversion）の方法は、スイッチトキャパシタと、少なくとも１つの加算器、量子化器及び少なくとも１つの積分器を有するチョッパ安定化シグマ−デルタ変調器とを供給することを含む。方法はまた、サンプリングクロックの第１の位相、サンプリングクロックの第２の位相、チョッピングクロックの第１の位相及びチョッピングクロックの第２の位相を発生することのステップを含み、サンプリングクロックの第１及び第２の位相は非オーバーラッピングであり、チョッピングクロックの第１及び第２の位相は非オーバーラッピングであり、サンプリングクロックの第１の位相及び第２の位相が非アクティブであるときに、チョッピングクロックの第１及び第２の位相のアクティブから非アクティブへの遷移が生じ、サンプリングクロックの第１の位相及び第２の位相が非アクティブであるときに、チョッピングクロックの第１及び第２の位相の非アクティブからアクティブへの遷移が生じる。方法はさらに、サンプリングクロックの第１の位相及びサンプリングクロックの第２の位相を、変調器のキャパシタをスイッチするために変調器に供給することを含む。方法はさらに、チョッピングクロックの第１の位相及びチョッピングクロックの第２の位相を、変調器のチョッパ安定化（chopper stabilization）のために少なくとも１つの積分器に供給することを含む。
本発明のこれら及び他の実施形態及び視点は、以下の説明、図面及び添付されたクレームを参照することによって、より理解されるであろう。
図１は、シグマ−デルタ変調器の選択されたブロックを示す。 図２は、図１のスイッチトキャパシタ差動シグマ−デルタ変調器の実施形態の選択されたコンポーネントを示す。 図３は、図２のシグマ−デルタ変調器に用いられるアクティブデバイス及びフィードバックキャパシタの実施形態の選択されたコンポーネントを示す。 図４は、図２のシグマ−デルタ変調器におけるサンプリング及びチョッピングクロック位相のタイミングシーケンスを示す。 図５は、図４に示されたクロックの位相の遷移においてステートマシンによって実行される方法の選択されたステップを示す。
このドキュメントにおいて、“実施形態（embodiment）”、“変形（variant）”なる語句及び同様の表現は、特別の（particular）装置、プロセス、或いは製造のアーティクルを指すために用いられ、必ずしも同一の装置、プロセス、或いは製造のアーティクルを指すわけではない。それ故、一箇所或いはコンテキスト（context）で用いられる“一実施形態（one embodiment）”（或いは同様の表現）は、特別の（particular）装置、プロセス、或いは製造のアーティクルを指すかもしれず、異なった箇所における同一或いは類似の表現は、異なった装置、プロセス、或いは製造のアーティクルを指すかもしれかもしれない。“代替的な実施形態（alternative embodiment）”及び同様の句は、異なった可能な実施形態の１以上を指し示すために用いられるかもしれない。可能な実施形態の数は、２或いは任意の他の量に必ずしも限定されない。
“例示的（exemplary）”なる語句は、“例（example）、例（instance）或いは例証（illustration）として”なる意味としてここでは用いられるかもしれない。“例示的（exemplary）”としてここで説明される任意の実施形態或いは変形は、他の実施形態或いは変形にわたって好ましい或いは効果的であるとして必ずしも解釈されない。この説明において述べられる全ての実施形態及び変形は、当業者が発明を作成及び使用することを可能にするために提供される例示的な実施形態及び変形であり、発明が与えられた法的保護の範囲を必ずしも限定しない。
“バッファ（buffer）”及び“増幅器（amplifier）”なる語句は、互換的に用いられ、それぞれは、増幅、減衰、バッファリング、増幅を伴ったバッファリング、及び減衰を伴ったバッファリングの機能を含む。バッファ及び増幅器は、含有される信号の特有のタイプに依存して、アナログ又はデジタルドメインにおいて（プロセス信号を）機能させるように構成されることができる。
異なったサンプリング及びチョッピングクロック位相の立ち下がり及び立ち上がりエッジの議論のコンテキスト（context）において、“生じる（cause）”及びその種々のインフレクショナルな形態素（inflectional morphemes）は、因果関係（causation）及び／又は連続（sequencing）を指し示すために用いられる。それ故、“第１のエッジは第２のエッジを生じさせる（cause）”は、第１のエッジによる第２のエッジの直接的又は間接的な因果関係（causation）として理解することができ、同様の句が、第２のエッジは第１のエッジをフォロウ（follow）しなければならない”というように理解することができる。
クロックの“非オーバーラッピング（non-overlapping）”という句は、同一のクロックの位相が同時にアクティブではないことを意味する。アクティブである位相は典型的には、位相によって制御されるスイッチを閉じる。
図１は、例示的なシグマ−デルタ変調器（sigma-delta modulator）１００の選択されたブロックを示している。シグマ−デルタ変調器１００は、入力バッファ／増幅器１０５、加算器（summer）１１０、積分器（integrator）１１５、中間増幅器（intermediate amplifier）１２０、他の積分器１２５、他の加算器１３０、フィードフォワード増幅器１３５、量子化器（quantizer）１４０、及びフィードバックデジタル−アナログ変換器１４５を含んでいる。これらのブロックは、この実施形態において、図１に示されるようにしてアレンジされている。
シグマ−デルタ変調器１００の選択された或いは全てのアナログブロックは、スイッチトキャパシタ（switched capacitor）回路を用いてインプリメントされているかもしれない。スイッチトキャパシタ回路設計において、電荷（charge）は、異なったクロック位相（clock phase）を用いてオープンされ（opened）及びクローズされた（closed）スイッチによって、異なったキャパシタ間を移動する。典型的には、クロック位相は、いくつかのスイッチがオンで他のスイッチがオフ、及びその逆となるように、非オーバーラッピング（non-overlapping）である。
量子化器１４０は、コンパレータのようにシングルビットの量子化器であるかもしれず、或いはマルチビットの量子化器であるかもしれない。例示的な変形では、量子化器１４０は、２ビット量子化器である。より長いビット長も可能である。典型として、ビット長（量子化器の分解能（resolution））は、シグマ−デルタ変調器１００の出力の分解能（resolution）よりも低い。
図２は、シグマ−デルタ変調器１００の差動変形（differential variant）の選択されたコンポーネントの拡張された図である。まず、表記（notation）については、ＶinP 及びＶinN は、ポジティブ及びネガティブの差動入力電圧（differential input voltage）を表し、φ２Ｐ及びφ２Ｎは、量子化器１４０によって実行される、前の量子化比較の結果を示す信号である。一般に、２つの信号φ２Ｐ及びφ２Ｎの１つは、量子化器の出力信号の制御下で、φ２がアクティブであるときにアクティブである。スイッチＳφ1 が、アクティブであるスイッチング又はサンプリングクロックの１つの位相によってターンオンし（クローズし）、２つの位相が非オーバーラッピングである。スイッチＳφ2 が、アクティブであるスイッチング又はサンプリングクロックの第２の位相によってターンオンする。同様に、ＳφP はφ２Ｐによってターンオンするスイッチであり、ＳφN はφ２Ｎによってターンオンするスイッチである。差動リファレンス電圧ＶrefP及びＶrefNは、シグマ−デルタ変調器１００への有効な（valid）入力のレンジを規定し、Ｖrefmidは、ＶrefP及びＶrefNによって規定されるレンジの中間におけるリファレンス電圧である。変形において、サンプリング及び積分位相（sampling and integration phase）は、逆であるかもしれない。
キャパシタンスＣffは、（図１の）増幅器１３５によって規定されるパス（path）内のフィードフォワードキャパシタであり、図２の変形において、増幅器１３５に対応するアクティブデバイスはない。キャパシタＣfb1 及びＣfb2 は、積分器１１５及び１２５に対するフィードバックキャパシタである。キャパシタＣin1 及びＣin2 は、それぞれ加算器１１０及び１３０の一部を形成する。キャパシタＣDAC は、加算器１１０、積分器１１５、及び／又はフィードバックＤＡＣ１４５の一部であるように考えられるかもしれない。キャパシタＣquant は、量子化器１４０への入力での必須のサンプルアンドホールドキャパシタである。
デバイス１１５ａ及び１２５ａは、それぞれ積分器１１５及び１２５のアクティブデバイスである。この実施形態において、これらのアクティブデバイスのそれぞれは、加算器の１つをインプリメントし、それ故、デバイス１１５ａは積分器１１５及び加算器１１０の一部であり、デバイス１２５ａは積分器１２５及び加算器１３０の一部である。以下により詳細に述べるように、これらのデバイスの少なくとも１つは、チョッパ安定化（chopper stabilization）によって構成され、チョッパ安定化は、以下に述べられる特有の方法内で実行される。第１の積分器（デバイス１１５ａの周囲に構成され、シグマ−デルタ変調器１００の入力に最も近い）は、１／ｆノイズのバルク（bulk）に寄与する（contribute）ため、いくつかの実施形態では、第１の積分器のアクティブデバイスのみが、このドキュメントで述べられるようにチョッパ安定化に用いられる。
最後に、図２のブロック１８０は、以下により詳細に説明されるように、サンプリングクロックの位相φ１及びφ２を発生し、チョッピングクロックの位相Ｔ１及びＴ２を発生するように構成されたクロック発生器（clock generator）である。典型的には、φ１及びφ２間の遅延（delay）及び位相差（phase difference）は、位相Ｔ１及びＴ２間の遅延のように、非同期（asynchronous）である。同時に、φ１及びφ２は、同一のサンプリングクロックの異なった位相であり、したがって同一の周波数で動作する。同様に、Ｔ１及びＴ２は、同一のチョッピングクロックの位相であり、同一の周波数で動作する。チョッピングクロック周波数は、この実施形態において、整数で分周された（divided down）サンプリング周波数である。変形において、分周数（divide by number）は、プログラマブルであり、２に等しいか或いは１より大きい任意の他の整数であるかもしれない。
図３は、アクティブデバイス１１５ａ（点線内）及びキャパシタＣfb1 のコンビネーション３００の選択されたコンポーネントの拡大された図であり、以下に説明されるように、チョッパ安定化に用いられる。同一の原理が、例えばアクティブデバイス１２５ａのような、シグマ−デルタ変調器の他の加算器／積分器内の他のアクティブデバイスに適用されるかもしれない。図３において、非反転入力（non-inverting input）３０５は、アクティブデバイス１１５ａ（図２に示されるような）のポジティブ入力（＋）に対応し、反転入力（inverting input）３１０は、デバイス１１５ａのネガティブ入力（−）に対応し、ネガティブ出力３１５はデバイス１１５ａのネガティブ出力に対応し、ポジティブ出力３２０はデバイス１１５ａのポジティブ出力に対応する。
アクティブデバイス１１５ａは、演算増幅器（operational amplifier）或いは類似の差動デバイス（differential device）（例えば、高入力インピーダンス、低出力インピーダンス、及び高ゲインを有するデバイス）を含む。ｏｐａｍｐ３５０への入力は、４つのスイッチのセットを通してアクティブデバイス１１５ａの入力に接続され、同様に、ｏｐａｍｐ３５０の出力は、４つのスイッチの他のセットを通してアクティブデバイス１１５ａの出力に接続される。示されるように、スイッチＳT1は、チョッピングクロックの位相Ｔ１がアクティブであるときにターンオンし、スイッチＳT2は、チョッピングクロックの他の位相Ｔ２がアクティブであるときにターンオンする。それ故、それが採用される積分器／加算器或いはコンビネーション３００の伝達関数（transfer function）が変化しないように、入力及び出力が交換される（interchanged）ことができる。クロックの２つの位相の非オーバーラッピング期間は、クロックのアクティブ期間（クロックの各位相）の各サイドで実質的に等しく分周されるかもしれない。例えば、アクティブハイクロックの立ち上がりエッジの前及び立ち下がりエッジの後の５パーセントの非オーバーラッピング期間であるかもしれない。
実施形態において、位相Ｔ１及びＴ２は、サンプリングクロックの位相φ１及びφ２のように、非オーバーラッピングである。例えば、非オーバーラッピングクロックのデューティサイクルは、５０パーセントよりもいくぶん低いかもしれず、例えば４０パーセント或いは４０及び５０パーセントの間の他の値である。チョッピングクロックは、サンプリングクロックに由来するかもしれず、例えば、サンプリングクロックに位相ロックされた発振器によって、或いは他の周波数分周器回路によって発生させられることができる。実施形態において、チョッピングクロック周波数は、全体の整数（whole integer）によって分周されたサンプリングクロック周波数に等しい。特定の変形において、チョッピングクロックの周波数は、サンプリングクロックの周波数の半分であり、与えられたサンプリング周波数に対する最も高いチョッピング周波数が許容される。
動作において、２つの積分器１１５及び１２５は、サンプリングクロックの位相φ１のアクティブ期間の最中に入力信号をサンプルする。φ２（サンプリングクロックの他の位相）がアクティブであるときに、これらのサンプルは積分される。φ２の終わりに、積分されたサンプルは、対応する積分器の出力で利用可能（available）となる。φ１のその次の（subsequent）アクティブ期間の最中に、第２の積分器１２５は第１の積分器の出力信号をサンプルする。第２の積分器１２５がそのサンプルを取得（take）した後、第１の積分器のチョッピング位相は、第２の積分器が取得したサンプルに影響を与えることなく、チェンジすることができる。チョッピングクロック位相をトグルする（toggle）のによい時間（good time）は、φ１のアクティブ期間にフォロウしている（follow）。チョッピング位相Ｔ１及びＴ２をトグルすることは、第１の積分器１１５が落ち着く（settle）のに十分な時間となるように、現実的なできるだけ短い時間であるべきである。そして、チョッピングクロックの位相Ｔ１及びＴ２は、φ２のアクティブ位相内でトグルされるかもしれない。実施形態において、しかしながら、チョッピング位相Ｔ１及びＴ２は、図４に示されるように、φ１及びφ２間の非オーバーラッピングインターバルにおいてトグルされる。図４のようにアレンジされたクロック位相により、チョッピングクロックはサンプリングクロックの周波数の半分である。他の実施形態において、チョッピングはより低い周波数で実行される。変形において、サンプリング及び積分位相（φ１及びφ２）は逆であってもよい。
サンプリング及びチョッピングクロックは同期しているとしても、これらのクロックのそれぞれの位相の１つのタイミングは典型的には非同期である。これは、サンプリングクロックの期間のフラクション（fraction）の遅延が、典型的には１以上のゲート或いはトランスミッションラインによって生成されるからであり、それ故に遅延はクロックに依存していない。
図４は、チョッピングクロック（位相Ｔ１及びＴ２）がサンプリングクロック（位相φ１及びφ２）の半分の周波数で動作している実施形態のタイミング位相（timing phase）の典型的なシーケンス４００を示している。図５は、２つのクロック（サンプリング及びチョッピング）の４つの位相をチェンジするプロセスにおける、非同期ステートマシンによって実行される方法５００の選択されたステップを示している。ステートマシンは、図２のクロック発生器１８０の一部であるかもしれない。
フローポイント５０１において、サンプリング及びチョッピングクロック発生器は動作可能である。
ステップ５１０において、第１のサンプリング位相φ１の第１の立ち下がりエッジ（最も左）が発生され、それによって第１のサンプリング位相が非アクティブになる。この遷移は、第２のチョッピング位相Ｔ２の立ち下がりエッジを生じさせ（わずかな典型的には非同期遅延の後に）、それによって第２のチョッピングクロックは非アクティブになる。因果関係（causation）は、矢印４０５によって示され、ステップ５２０に対応する。
ステップ５３０において、Ｔ２の立ち下がりエッジは、（わずかな典型的には非同期遅延の後に）第１のチョッピングクロック位相Ｔ１の立ち上がりエッジを生じさせ、位相Ｔ１をアクティブ状態に遷移させる。この遷移の因果関係は、矢印４１０によって示される。
ステップ５４０において、Ｔ１の立ち上がりエッジは、（わずかな典型的には非同期遅延の後に）第２のサンプリングクロック位相φ２の立ち上がりエッジを生じさせ、φ２をアクティブ状態に遷移させる。この遷移の因果関係は、点線矢印４１５によって示される。この矢印が点線なのは、因果関係或いは関連性が、いくつかの実施形態においてオミットされるかもしれないからである。
φ１の第２の（次に続く、或いは最も右の）パルスに移ると、ステップ５５０において、φ１の第２の立ち下がりエッジが発生する。図４からわかるように、ここで議論される第２のエッジは、次のφ１パルス、すなわち上述したφ１の第１の立ち下がりエッジのパルスに続くパルスに属している。
ステップ５６０において、φ１の第２の立ち下がりエッジは、（わずかな典型的には非同期遅延の後に）Ｔ１の立ち下がりエッジを生じさせる。この因果関係は、矢印４２０によって示される。図４に関連して議論されるＴ１の立ち下がり及び立ち上がりエッジは、Ｔ１の同一のパルスに属している。
ステップ５７０において、Ｔ１の立ち下がりエッジは、（わずかな典型的には非同期遅延の後に）Ｔ２の立ち上がりエッジを生じさせる。このＴ２の立ち上がりエッジは、上述したＴ２の立ち下がりエッジに含まれるＴ２パルスに続くＴ２のパルスに属する。このＴ１の立ち下がりエッジによるＴ２の立ち上がりエッジの因果関係は、矢印４２５によって示される。
次に、ステップ５８０において、Ｔ２の立ち上がりエッジは、（わずかな典型的には非同期遅延の後に）φ２の第２の立ち上がりエッジを生じさせる。このφ２の第２の立ち上がりエッジは、（上述した）φ２の第１の立ち上がりエッジが一部（part）であったパルスに続くφ２のパルスに属する。Ｔ２の立ち上がりエッジによるφ２の第２の立ち上がりエッジの因果関係は、点線矢印４３０によって示される。この矢印が点線なのは、因果関係或いは関連性が、いくつかの実施形態においてオミットされるかもしれないからである。それ故、Ｔ２の立ち上がりエッジは、いくつかの実施形態において、φ２の第２の立ち上がりエッジと同時或いは遅れて生じるかもしれない。
プロセス５００は、フローポイント５９９で終了する。通常の動作では、プロセスのステップは、クロックの発生及びクロックが動作する変換器の動作の最中に、繰り返され続けることを理解すべきである。
種々の方法のステップ及び決定が、この開示においてシリアルに説明されているかもしれないが、これらのステップ及び決定のいくつかは、結合して或いは並列に、非同期で或いは同期して、パイプライン手法等で、分離されたエレメントによって実行されるかもしれない。ステップ及び決定が、明確に示されている、そうでなくてもコンテキストから明らかにされる或いは本質的に要求されている場合を除いて、本説明が載せている（list）のと同じ順序で実行されるという特別の要求はない。しかしながら、選択された変形では、ステップ及び決定は、添付の図面で説明された及び／又は示された特定のシーケンスで実行されることに留意すべきである。さらに、説明された全てのステップ及び決定が全ての実施形態及び変形で要求されないかもしれないが、特別に説明されていないいくつかのステップ及び決定は、いくつかの実施形態／変形において望ましいかもしれない。
当業者は、情報及び信号が、種々の異なったテクノロジー及びテクニックを用いて表現されるかもしれないことを理解すべきである。例えば、上記説明を通して参照されるかもしれないデータ、インストラクション、コマンド、情報、信号、ビット、シンボル及びチップは、電圧、電流、電磁波、磁気的フィールド及びパーティクル、光学的フィールド及びパーティクル、或いはそれらの任意の組み合わせによって表現されるかもしれない。
当業者はさらに、ここで説明された実施形態に関連して述べられた種々のロジカルブロック、モジュール、回路及びアルゴリズムステップは、電子的ハードウェア、コンピュータソフトウェア、或いは両者の組み合わせとしてインプリメントされるかもしれないことを了解すべきである。このハードウェア及びソフトウェアの互換性を明確に示すために、種々のコンポーネント、ブロック、モジュール、回路及びステップが、一般にそれらの機能の観点から上述されているかもしれない。そのような機能が、ハードウェア、ソフトウェア、或いはハードウェア及びソフトウェアの組み合わせとしてインプリメントされるかどうかは、全体のシステムに課された特別のアプリケーション及びデザイン制約に依存している。当業者は、上述した機能をそれぞれの特別のアプリケーションに対する異なる方法でインプリメントするかもしれないが、そのようなインプリメンテーションの決定は、本発明の範囲からの逸脱を生じさせるものとして解釈すべきではない。
ここで説明された実施形態に関連して述べられた種々のロジカルブロック、モジュール及び回路は、ここで説明された機能を実行するように設計された、汎用目的プロセッサ、デジタルシグナルプロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、或いは他のプログラマブルロジックデバイス、ディスクリートゲート或いはトランジスタロジック、ディスクリートハードウェアコンポーネント、或いはそれらの任意の組み合わせによって、インプリメント或いは実行されるかもしれない。汎用目的プロセッサは、マイクロプロセッサであるかもしれないが、プロセッサは、コンベンショナルなプロセッサ、コントローラ、マイクロコントローラ、或いはステートマシンであるかもしれない。プロセッサは、例えば、ＤＳＰ及びマイクロプロセッサの組み合わせ、複数のマイクロプロセッサ、ＤＳＰコアに結合された１以上のマイクロプロセッサ、或いは任意の他のそのような構成といった、コンピューティングデバイスの組み合わせとしてインプリメントされるかもしれない。
ここで開示された実施形態に関連して説明された方法或いはアルゴリズムのステップは、直接ハードウェアで、プロセッサで実行されるソフトウェアモジュールで、或いは２つの組み合わせで実行されるかもしれない。ソフトウェアモジュールは、ＲＡＭメモリ、フラッシュメモリ、ＲＯＭメモリ、ＥＰＲＯＭメモリ、ＥＥＰＲＯＭメモリ、レジスタ、ハードディスク、リムーバブルディスク、ＣＤ−ＲＯＭ、或いは公知のストレージ媒体の任意の他の形態の中に入れられるかもしれない。例示的なストレージ媒体は、プロセッサがストレージ媒体から情報を読み取る及びストレージ媒体に情報を書き込むことができるようにプロセッサに結合されている。或いは、ストレージ媒体は、プロセッサと一体であるかもしれない。プロセッサ及びストレージ媒体は、ＡＳＩＣに入っていてもよい。ＡＳＩＣは、アクセスターミナルに入っていてもよい。或いは、プロセッサ及びストレージ媒体は、アクセスターミナル内のディスクリートコンポーネントに入っていてもよい。
開示された実施形態の先述の説明は、当業者が本発明を作成及び使用可能であるように提供されている。これらの実施形態の種々の変更は、当業者にとって容易に明白であり、ここで規定された一般的な原理は、発明の精神及び範囲から逸脱することなく、他の実施形態に適用されるかもしれない。それ故、本発明は、ここで示された実施形態に限定されることを意図しておらず、ここで説明された原理及び新規な特徴に矛盾しない最も広い範囲に一致する。
以下、本願出願時の発明を付記する。
［付記１］
第１の加算器と、
量子化器と、
少なくとも１つの積分器であって、前記第１の加算器、前記量子化器及び前記少なくとも１つの積分器がチョッパ安定化シグマ−デルタ変調器として構成されている少なくとも１つの積分器と、
サンプリングクロックの第１の位相、前記サンプリングクロックの第２の位相、チョッピングクロックの第１の位相及び前記チョッピングクロックの第２の位相を発生するように構成されたクロック発生器モジュールであって、前記サンプリングクロックの前記第１及び第２の位相が非オーバーラッピングであり、前記チョッピングクロックの前記第１及び第２の位相が非オーバーラッピングであり、前記サンプリングクロックの前記第１の位相及び前記第２の位相が非アクティブであるときに、前記チョッピングクロックの前記第１及び第２の位相のアクティブから非アクティブへの遷移を生じさせるように構成されたクロック発生器モジュールと、
を備えたスイッチトキャパシタ変換器。
［付記２］
前記クロック発生器モジュールは、前記サンプリングクロックの前記第１の位相及び前記第２の位相が非アクティブであるときに、前記チョッピングクロックの前記第１及び第２の位相の非アクティブからアクティブへの遷移を生じさせるようにさらに構成されている
付記１のスイッチトキャパシタ変換器。
［付記３］
前記クロック発生器モジュールは、前記チョッピングクロックの前記第１の位相の非アクティブからアクティブへの遷移に応答して、前記サンプリングクロックの前記第２の位相の非アクティブからアクティブへの遷移の第１のセットを生じさせ、前記チョッピングクロックの前記第２の位相の非アクティブからアクティブへの遷移に応答して、前記サンプリングクロックの前記第２の位相の非アクティブからアクティブへの遷移の第２のセットを生じさせるようにさらに構成され、前記第１のセットの遷移は前記第２のセットの遷移と交互に起こる
付記２のスイッチトキャパシタ変換器。
［付記４］
前記クロック発生器モジュールは、クロック遷移を制御するための非同期ステートマシンを備える
付記３のスイッチトキャパシタ変換器。
［付記５］
前記量子化器は、コンパレータである
付記４のスイッチトキャパシタ変換器。
［付記６］
前記量子化器は、２ビット量子化器である
付記４のスイッチトキャパシタ変換器。
［付記７］
前記量子化器は、マルチビット量子化器である
付記４のスイッチトキャパシタ変換器。
［付記８］
前記非同期ステートマシンは、前記クロック遷移を遅延させるための１以上の手段を備える
付記４のスイッチトキャパシタ変換器。
［付記９］
第２の加算器と、
前記少なくとも１つの積分器の第１の積分器と前記第２の加算器との間のフィードフォワードパス内のフィードフォワード増幅器を
さらに備えた付記４のスイッチトキャパシタ変換器。
［付記１０］
前記量子化器から前記第１の加算器へのフィードバックパス内のフィードバックデジタル−アナログ変換器を
さらに備えた付記９のスイッチトキャパシタ変換器。
［付記１１］
前記少なくとも１つの積分器は複数の積分器を備え、前記複数の積分器の各積分器はチョッパ安定化（chopper stabilization）によって構成されている
付記１０のスイッチトキャパシタ変換器。
［付記１２］
前記少なくとも１つの積分器は第１の積分器及び第２の積分器を備え、前記第１の積分器は前記第１の加算器の出力を受け取るために前記第１の加算器に結合され、前記第２の積分器は前記第２の加算器に入力を供給するために前記第２の加算器に結合され、前記第１の積分器はチョッパ安定化（chopper stabilization）によって構成され、前記第２の積分器はチョッパ安定化（chopper stabilization）なしで構成される
付記１０のスイッチトキャパシタ変換器。
［付記１３］
前記少なくとも１つの積分器は、差動動作のために構成されている
付記１０のスイッチトキャパシタ変換器。
［付記１４］
前記クロック発生器モジュールは、前記サンプリングクロックの周波数が前記チョッピングクロックの２倍の周波数に等しくなるように構成されている
付記１０のスイッチトキャパシタ変換器。
［付記１５］
前記クロック発生器モジュールは、前記サンプリングクロックの周波数が前記チョッピングクロックの周波数の整数倍に等しくなるように構成され、前記整数倍は１よりも大きい
付記１０のスイッチトキャパシタ変換器。
［付記１６］
加算器と、
量子化器と、
少なくとも１つの積分器であって、前記加算器、前記量子化器及び前記少なくとも１つの積分器がチョッパ安定化シグマ−デルタ変調器として構成されている少なくとも１つの積分器と、
サンプリングクロックの第１の位相、前記サンプリングクロックの第２の位相、チョッピングクロックの第１の位相及び前記チョッピングクロックの第２の位相を発生するように構成されたクロック発生器モジュールであって、前記サンプリングクロックの前記第１及び第２の位相が非オーバーラッピングであり、前記チョッピングクロックの前記第１及び第２の位相が非オーバーラッピングであり、前記サンプリングクロックの前記第１の位相及び前記第２の位相が非アクティブであるときに、前記チョッピングクロックの前記第１及び第２の位相のアクティブから非アクティブへの遷移を生じさせ、前記サンプリングクロックの前記第１の位相及び前記第２の位相が非アクティブであるときに、前記チョッピングクロックの前記第１及び第２の位相の非アクティブからアクティブへの遷移を生じさせるための手段を備えたクロック発生器モジュールと、
を備えたスイッチトキャパシタ変換器。
［付記１７］
前記遷移を生じさせるための手段は非同期である
付記１６のスイッチトキャパシタ変換器。
［付記１８］
アナログ−デジタル変換の方法であって、前記方法は、
スイッチトキャパシタと、第１の加算器、量子化器及び少なくとも１つの積分器を備えたチョッパ安定化シグマ−デルタ変調器とを供給することと、
サンプリングクロックの第１の位相、前記サンプリングクロックの第２の位相、チョッピングクロックの第１の位相及び前記チョッピングクロックの第２の位相を発生することであって、前記サンプリングクロックの前記第１及び第２の位相が非オーバーラッピングであり、前記チョッピングクロックの前記第１及び第２の位相が非オーバーラッピングであり、前記サンプリングクロックの前記第１の位相及び前記第２の位相が非アクティブであるときに、前記チョッピングクロックの前記第１及び第２の位相のアクティブから非アクティブへの遷移が生じることと、
前記サンプリングクロックの前記第１の位相及び前記サンプリングクロックの前記第２の位相を、前記変調器のキャパシタをスイッチするために前記変調器に供給することと、
前記チョッピングクロックの前記第１の位相及び前記チョッピングクロックの前記第２の位相を、前記変調器のチョッパ安定化のために前記少なくとも１つの積分器に供給することと、
のステップを備える方法。
［付記１９］
前記サンプリングクロックの前記第１の位相及び前記第２の位相が非アクティブであるときに、前記チョッピングクロックの前記第１及び第２の位相の非アクティブからアクティブへの遷移を生じる
付記１８の方法。
［付記２０］
前記発生することのステップは、前記サンプリング及びチョッピングクロックを発生するための非同期ステートマシンを動作させることを備える
付記１９の方法。
［付記２１］
前記発生することのステップは、前記チョッピングクロックの前記第１の位相の非アクティブからアクティブへの遷移に応答して、前記サンプリングクロックの前記第２の位相の非アクティブからアクティブへの遷移の第１のセットが生じ、前記チョッピングクロックの前記第２の位相の非アクティブからアクティブへの遷移に応答して、前記サンプリングクロックの前記第２の位相の非アクティブからアクティブへの遷移が生じるように実行され、前記第１のセットの遷移は前記第２のセットの遷移と交互に起こる
付記１９の方法。
［付記２２］
前記発生することのステップは、前記サンプリング及びチョッピングクロックを発生するための非同期ステートマシンを動作させることを備える
付記２１の方法。
［付記２３］
前記量子化器を供給することのステップは、コンパレータを供給することを備える
付記２２の方法。
［付記２４］
前記量子化器を供給することのステップは、２ビット量子化器を供給することを備える
付記２２の方法。
［付記２５］
前記量子化器を供給することのステップは、マルチビット量子化器を供給することを備える
付記２２の方法。
［付記２６］
前記非同期ステートマシンは、前記クロック遷移を制御するための１以上の非同期遅延メカニズムを備える
付記２２の方法。
［付記２７］
第２の加算器と、前記少なくとも１つの積分器の第１の積分器と前記第２の加算器との間のフィードフォワードパス内のフィードフォワード増幅器を供給することを
さらに備えた付記２２の方法。
［付記２８］
前記量子化器から前記第１の加算器へのフィードバックパス内のフィードバックデジタル−アナログ変換器を供給することを
さらに備えた付記２７の方法。
［付記２９］
前記少なくとも１つの積分器を供給することのステップは、複数の積分器を供給することを備え、前記複数の積分器の各積分器はチョッパ安定化（chopper stabilization）によって構成されている
付記２８の方法。
［付記３０］
前記少なくとも１つの積分器を供給することのステップは、第１の積分器及び第２の積分器を供給することを備え、前記第１の積分器は前記第１の加算器の出力を受け取るために前記第１の加算器に結合され、前記第２の積分器は前記第２の加算器に入力を供給するために前記第２の加算器に結合され、前記第１の積分器はチョッパ安定化（chopper stabilization）によって構成され、前記第２の積分器はチョッパ安定化（chopper stabilization）なしで構成される
付記２８の方法。
［付記３１］
前記少なくとも１つの積分器を供給することのステップは、差動動作のために構成された前記少なくとも１つの積分器を供給することを備える
付記２８の方法。
［付記３２］
前記発生することのステップは、前記サンプリングクロックの周波数が前記チョッピングクロックの２倍の周波数であるように実行される
付記２８の方法。
［付記３３］
前記発生することのステップは、前記サンプリングクロックの周波数が前記チョッピングクロックの周波数の整数倍であるように実行され、前記整数倍は１よりも大きい
付記２８の方法。
［付記３４］
アナログ−デジタル変換の方法であって、前記方法は、
スイッチトキャパシタと、少なくとも１つの加算器、量子化器及び少なくとも１つの積分器を備えたチョッパ安定化シグマ−デルタ変調器とを供給することと、
サンプリングクロックの第１の位相、前記サンプリングクロックの第２の位相、チョッピングクロックの第１の位相及び前記チョッピングクロックの第２の位相を発生することのステップであって、前記サンプリングクロックの前記第１及び第２の位相が非オーバーラッピングであり、前記チョッピングクロックの前記第１及び第２の位相が非オーバーラッピングであり、前記サンプリングクロックの前記第１の位相及び前記第２の位相が非アクティブであるときに、前記チョッピングクロックの前記第１及び第２の位相のアクティブから非アクティブへの遷移が生じ、前記サンプリングクロックの前記第１の位相及び前記第２の位相が非アクティブであるときに、前記チョッピングクロックの前記第１及び第２の位相の非アクティブからアクティブへの遷移が生じることと、
前記サンプリングクロックの前記第１の位相及び前記サンプリングクロックの前記第２の位相を、前記変調器のキャパシタをスイッチするために前記変調器に供給することと、
前記チョッピングクロックの前記第１の位相及び前記チョッピングクロックの前記第２の位相を、前記変調器のチョッパ安定化のために前記少なくとも１つの積分器に供給することと、
のステップを備える方法。

Claims (42)

  1. 第１の加算器と、量子化器と、少なくとも１つの積分器とを備えたチョッパ安定化シグマ−デルタ変調器と、
    サンプリングクロックの第１の位相、前記サンプリングクロックの第２の位相、チョッピングクロックの第１の位相及び前記チョッピングクロックの第２の位相を発生するように構成されたクロック発生器モジュールであって、前記サンプリングクロックの前記第１及び第２の位相が非オーバーラッピングであり、前記チョッピングクロックの前記第１及び第２の位相が非オーバーラッピングであり、前記サンプリングクロックの前記第１の位相及び前記第２の位相が非アクティブであるときに、前記チョッピングクロックの前記第１及び第２の位相のアクティブから非アクティブへの遷移を生じさせるように構成されたクロック発生器モジュールと、
    を備え、
    前記クロック発生器モジュールは、前記サンプリングクロックの前記第１の位相及び前記第２の位相が非アクティブであるときに、前記チョッピングクロックの前記第１及び第２の位相の非アクティブからアクティブへの遷移を生じさせるようにさらに構成され、
    前記クロック発生器モジュールは、前記チョッピングクロックの前記第１の位相の非アクティブからアクティブへの遷移に応答して、前記サンプリングクロックの前記第２の位相の非アクティブからアクティブへの少なくとも１つの遷移を生じさせ、前記チョッピングクロックの前記第２の位相の非アクティブからアクティブへの遷移に応答して、前記サンプリングクロックの前記第２の位相の非アクティブからアクティブへの少なくとも１つの遷移を生じさせるようにさらに構成される
    スイッチトキャパシタ変換器。
  2. 前記クロック発生器モジュールは、クロック遷移を制御するための非同期ステートマシンを備える
    請求項１のスイッチトキャパシタ変換器。
  3. 前記量子化器は、コンパレータである
    請求項２のスイッチトキャパシタ変換器。
  4. 前記量子化器は、２ビット量子化器である
    請求項２のスイッチトキャパシタ変換器。
  5. 前記量子化器は、マルチビット量子化器である
    請求項２のスイッチトキャパシタ変換器。
  6. 前記非同期ステートマシンは、前記クロック遷移を遅延させるための１以上の手段を備える
    請求項２のスイッチトキャパシタ変換器。
  7. 第２の加算器と、
    前記少なくとも１つの積分器の第１の積分器と前記第２の加算器との間のフィードフォワードパス内のフィードフォワード増幅器を
    さらに備えた請求項２のスイッチトキャパシタ変換器。
  8. 前記量子化器から前記第１の加算器へのフィードバックパス内のフィードバックデジタル−アナログ変換器を
    さらに備えた請求項７のスイッチトキャパシタ変換器。
  9. 前記少なくとも１つの積分器は複数の積分器を備え、前記複数の積分器の各積分器はチョッパ安定化（chopper stabilization）によって構成されている
    請求項８のスイッチトキャパシタ変換器。
  10. 前記少なくとも１つの積分器は第１の積分器及び第２の積分器を備え、前記第１の積分器は前記第１の加算器の出力を受け取るために前記第１の加算器に結合され、前記第２の積分器は前記第２の加算器に入力を供給するために前記第２の加算器に結合され、前記第１の積分器はチョッパ安定化（chopper stabilization）によって構成され、前記第２の積分器はチョッパ安定化（chopper stabilization）なしで構成される
    請求項８のスイッチトキャパシタ変換器。
  11. 前記少なくとも１つの積分器は、差動動作のために構成されている
    請求項８のスイッチトキャパシタ変換器。
  12. 前記クロック発生器モジュールは、前記サンプリングクロックの周波数が前記チョッピングクロックの２倍の周波数に等しくなるように構成されている
    請求項８のスイッチトキャパシタ変換器。
  13. 前記クロック発生器モジュールは、前記サンプリングクロックの周波数が前記チョッピングクロックの周波数の整数倍に等しくなるように構成され、前記整数倍は１よりも大きい
    請求項８のスイッチトキャパシタ変換器。
  14. 加算器と、量子化器と、少なくとも１つの積分器とを備えたチョッパ安定化シグマ−デルタ変調器と、
    サンプリングクロックの第１の位相、前記サンプリングクロックの第２の位相、チョッピングクロックの第１の位相及び前記チョッピングクロックの第２の位相を発生するように構成されたクロック発生器モジュールであって、前記サンプリングクロックの前記第１及び第２の位相が非オーバーラッピングであり、前記チョッピングクロックの前記第１及び第２の位相が非オーバーラッピングであるクロック発生器モジュールと、
    を備え、前記クロック発生器モジュールは、
    前記サンプリングクロックの前記第１の位相及び前記第２の位相が非アクティブであるときに、前記チョッピングクロックの前記第１及び第２の位相のアクティブから非アクティブへの遷移を生じさせるための手段と、
    前記サンプリングクロックの前記第１の位相及び前記第２の位相が非アクティブであるときに、前記チョッピングクロックの前記第１及び第２の位相の非アクティブからアクティブへの遷移を生じさせるための手段と、
    前記チョッピングクロックの前記第１の位相の非アクティブからアクティブへの遷移に応答して、前記サンプリングクロックの前記第２の位相の非アクティブからアクティブへの少なくとも１つの遷移を生じさせるための手段と、
    前記チョッピングクロックの前記第２の位相の非アクティブからアクティブへの遷移に応答して、前記サンプリングクロックの前記第２の位相の非アクティブからアクティブへの少なくとも１つの遷移を生じさせるための手段と、
    を備える、スイッチトキャパシタ変換器。
  15. 前記遷移を生じさせるための手段は非同期である
    請求項１４のスイッチトキャパシタ変換器。
  16. スイッチトキャパシタと、第１の加算器、量子化器及び少なくとも１つの積分器を備えたチョッパ安定化シグマ−デルタ変調器とを用いたアナログ−デジタル変換の方法であって、前記方法は、
    サンプリングクロックの第１の位相、前記サンプリングクロックの第２の位相、チョッピングクロックの第１の位相及び前記チョッピングクロックの第２の位相を発生することであって、前記サンプリングクロックの前記第１及び第２の位相が非オーバーラッピングであり、前記チョッピングクロックの前記第１及び第２の位相が非オーバーラッピングであり、前記サンプリングクロックの前記第１の位相及び前記第２の位相が非アクティブであるときに、前記チョッピングクロックの前記第１及び第２の位相のアクティブから非アクティブへの遷移が生じ、前記サンプリングクロックの前記第１の位相及び前記第２の位相が非アクティブであるときに、前記チョッピングクロックの前記第１及び第２の位相の非アクティブからアクティブへの遷移が生じることと、
    前記サンプリングクロックの前記第１の位相及び前記サンプリングクロックの前記第２の位相を、前記変調器のキャパシタをスイッチするために前記変調器に供給することと、
    前記チョッピングクロックの前記第１の位相及び前記チョッピングクロックの前記第２の位相を、前記変調器のチョッパ安定化のために前記少なくとも１つの積分器に供給することと、
    のステップを備え、
    前記発生することのステップは、前記チョッピングクロックの前記第１の位相の非アクティブからアクティブへの遷移に応答して、前記サンプリングクロックの前記第２の位相の非アクティブからアクティブへの少なくとも１つの遷移が生じ、前記チョッピングクロックの前記第２の位相の非アクティブからアクティブへの遷移に応答して、前記サンプリングクロックの前記第２の位相の非アクティブからアクティブへの少なくとも１つの遷移が生じるように実行される
    方法。
  17. 前記発生することのステップは、前記サンプリング及びチョッピングクロックを発生するための非同期ステートマシンを動作させることを備える
    請求項１６の方法。
  18. 前記量子化器は、コンパレータを備える
    請求項１７の方法。
  19. 前記量子化器は、２ビット量子化器を備える
    請求項１７の方法。
  20. 前記量子化器は、マルチビット量子化器を備える
    請求項１７の方法。
  21. 前記非同期ステートマシンは、前記クロック遷移を制御するための１以上の非同期遅延メカニズムを備える
    請求項１７の方法。
  22. 第２の加算器と、前記少なくとも１つの積分器の第１の積分器と前記第２の加算器との間のフィードフォワードパス内のフィードフォワード増幅器を、前記チョッパ安定化シグマ−デルタ変調器が
    さらに備えた請求項１７の方法。
  23. 前記量子化器から前記第１の加算器へのフィードバックパス内のフィードバックデジタル−アナログ変換器を、前記チョッパ安定化シグマ−デルタ変調器が
    さらに備えた請求項２２の方法。
  24. 前記少なくとも１つの積分器は、複数の積分器を備え、前記複数の積分器の各積分器はチョッパ安定化（chopper stabilization）によって構成されている
    請求項２３の方法。
  25. 前記少なくとも１つの積分器は、第１の積分器及び第２の積分器を備え、前記第１の積分器は前記第１の加算器の出力を受け取るために前記第１の加算器に結合され、前記第２の積分器は前記第２の加算器に入力を供給するために前記第２の加算器に結合され、前記第１の積分器はチョッパ安定化（chopper stabilization）によって構成され、前記第２の積分器はチョッパ安定化（chopper stabilization）なしで構成される
    請求項２３の方法。
  26. 前記少なくとも１つの積分器は、差動動作のために構成された前記少なくとも１つの積分器を備える
    請求項２３の方法。
  27. 前記発生することのステップは、前記サンプリングクロックの周波数が前記チョッピングクロックの２倍の周波数であるように実行される
    請求項２３の方法。
  28. 前記発生することのステップは、前記サンプリングクロックの周波数が前記チョッピングクロックの周波数の整数倍であるように実行され、前記整数倍は１よりも大きい
    請求項２３の方法。
  29. スイッチトキャパシタと、少なくとも１つの加算器、量子化器及び少なくとも１つの積分器を備えたチョッパ安定化シグマ−デルタ変調器とを用いたアナログ−デジタル変換の方法であって、前記方法は、
    サンプリングクロックの第１の位相、前記サンプリングクロックの第２の位相、チョッピングクロックの第１の位相及び前記チョッピングクロックの第２の位相を発生することのステップであって、前記サンプリングクロックの前記第１及び第２の位相が非オーバーラッピングであり、前記チョッピングクロックの前記第１及び第２の位相が非オーバーラッピングであり、前記サンプリングクロックの前記第１の位相及び前記第２の位相が非アクティブであるときに、前記チョッピングクロックの前記第１及び第２の位相のアクティブから非アクティブへの遷移が生じ、前記サンプリングクロックの前記第１の位相及び前記第２の位相が非アクティブであるときに、前記チョッピングクロックの前記第１及び第２の位相の非アクティブからアクティブへの遷移が生じることと、
    前記サンプリングクロックの前記第１の位相及び前記サンプリングクロックの前記第２の位相を、前記変調器のキャパシタをスイッチするために前記変調器に供給することと、
    前記チョッピングクロックの前記第１の位相及び前記チョッピングクロックの前記第２の位相を、前記変調器のチョッパ安定化のために前記少なくとも１つの積分器に供給することと、
    のステップを備え、
    前記発生することのステップは、前記チョッピングクロックの前記第１の位相の非アクティブからアクティブへの遷移に応答して、前記サンプリングクロックの前記第２の位相の非アクティブからアクティブへの少なくとも１つの遷移が生じ、前記チョッピングクロックの前記第２の位相の非アクティブからアクティブへの遷移に応答して、前記サンプリングクロックの前記第２の位相の非アクティブからアクティブへの少なくとも１つの遷移が生じるように実行される
    方法。
  30. プロセッサ実行可能なインストラクションが記憶された非一時的なプロセッサ読み取り可能な記憶媒体であって、前記インストラクションはプロセッサに、
    サンプリングクロックの第１の位相、前記サンプリングクロックの第２の位相、チョッピングクロックの第１の位相及び前記チョッピングクロックの第２の位相を発生することであって、前記サンプリングクロックの前記第１及び第２の位相が非オーバーラッピングであり、前記チョッピングクロックの前記第１及び第２の位相が非オーバーラッピングであり、前記サンプリングクロックの前記第１の位相及び前記第２の位相が非アクティブであるときに、前記チョッピングクロックの前記第１及び第２の位相のアクティブから非アクティブへの遷移が生じ、前記サンプリングクロックの前記第１の位相及び前記第２の位相が非アクティブであるときに、前記チョッピングクロックの前記第１及び第２の位相の非アクティブからアクティブへの遷移が生じることと、
    前記サンプリングクロックの前記第１の位相及び前記サンプリングクロックの前記第２の位相を、チョッパ安定化シグマ−デルタ変調器のキャパシタをスイッチするためにチョッパ安定化シグマ−デルタ変調器に供給することと、
    前記チョッピングクロックの前記第１の位相及び前記チョッピングクロックの前記第２の位相を、前記変調器のチョッパ安定化のために少なくとも１つの積分器に供給することと、
    を備える動作を実行させ、
    サンプリングクロックの第１の位相を発生することは、前記チョッピングクロックの前記第１の位相の非アクティブからアクティブへの遷移に応答して、前記サンプリングクロックの前記第２の位相の非アクティブからアクティブへの少なくとも１つの遷移が生じ、前記チョッピングクロックの前記第２の位相の非アクティブからアクティブへの遷移に応答して、前記サンプリングクロックの前記第２の位相の非アクティブからアクティブへの少なくとも１つの遷移が生じるように実行される
    非一時的なプロセッサ読み取り可能な記憶媒体。
  31. 前記記憶されたプロセッサ実行可能なインストラクションは、前記プロセッサに、
    前記サンプリング及びチョッピングクロックを発生するための非同期ステートマシンを動作させることを
    備えるさらなる動作を実行させる、請求項３０の非一時的なプロセッサ読み取り可能な記憶媒体。
  32. 前記記憶されたプロセッサ実行可能なインストラクションは、前記プロセッサに、
    量子化比較を実行することを
    備えるさらなる動作を実行させる、請求項３１の非一時的なプロセッサ読み取り可能な記憶媒体。
  33. 前記記憶されたプロセッサ実行可能なインストラクションは、前記プロセッサに、
    量子化比較を実行するために２ビット量子化器を動作させることを
    備えるさらなる動作を実行させる、請求項３１の非一時的なプロセッサ読み取り可能な記憶媒体。
  34. 前記記憶されたプロセッサ実行可能なインストラクションは、前記プロセッサに、
    量子化比較を実行するためにマルチビット量子化器を動作させることを
    備えるさらなる動作を実行させる、請求項３１の非一時的なプロセッサ読み取り可能な記憶媒体。
  35. 前記記憶されたプロセッサ実行可能なインストラクションは、
    非同期ステートマシンを動作させることが、前記クロック遷移を制御するための１以上の非同期遅延メカニズムを動作させることを備えるように構成されている
    請求項３１の非一時的なプロセッサ読み取り可能な記憶媒体。
  36. 前記記憶されたプロセッサ実行可能なインストラクションは、前記プロセッサに、
    加算器と、積分器と前記加算器との間のフィードフォワードパス内のフィードフォワード増幅器を動作させることを
    備えるさらなる動作を実行させる、請求項３１の非一時的なプロセッサ読み取り可能な記憶媒体。
  37. 前記記憶されたプロセッサ実行可能なインストラクションは、前記プロセッサに、
    量子化器から前記加算器へのフィードバックパス内のフィードバックデジタル−アナログ変換器を動作させることを
    備えるさらなる動作を実行させる、請求項３６の非一時的なプロセッサ読み取り可能な記憶媒体。
  38. 前記記憶されたプロセッサ実行可能なインストラクションは、前記プロセッサに、
    複数の積分器の中の各積分器をチョッパ安定化によって構成することを
    備えるさらなる動作を実行させる、請求項３７の非一時的なプロセッサ読み取り可能な記憶媒体。
  39. 前記記憶されたプロセッサ実行可能なインストラクションは、前記プロセッサに、
    複数の積分器の中の第１の積分器をチョッパ安定化によって構成することと、
    前記複数の積分器の中の第２の積分器をチョッパ安定化なしで構成することと、
    を備えるさらなる動作を実行させる、請求項３７の非一時的なプロセッサ読み取り可能な記憶媒体。
  40. 前記記憶されたプロセッサ実行可能なインストラクションは、前記プロセッサに、
    複数の積分器の中の少なくとも１つの積分器を差動動作のために構成することを
    備えるさらなる動作を実行させる、請求項３７の非一時的なプロセッサ読み取り可能な記憶媒体。
  41. 前記記憶されたプロセッサ実行可能なインストラクションは、前記プロセッサに、
    前記サンプリングクロックの周波数を前記チョッピングクロックの周波数の２倍となるように発生させることを
    備えるさらなる動作を実行させる、請求項３７の非一時的なプロセッサ読み取り可能な記憶媒体。
  42. 前記記憶されたプロセッサ実行可能なインストラクションは、前記プロセッサに、
    前記サンプリングクロックの周波数を前記チョッピングクロックの周波数の１よりも大きい整数倍となるように発生させることを
    備えるさらなる動作を実行させる、請求項３７の非一時的なプロセッサ読み取り可能な記憶媒体。
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