KR101248563B1 - 아날로그-디지털 변환을 위한 시그마-델타 변환기들 및 방법들 - Google Patents

아날로그-디지털 변환을 위한 시그마-델타 변환기들 및 방법들 Download PDF

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Abstract

스위치드 커패시터 시그마-델타 변조기 또는 다른 아날로그-디지털 변환기(ADC)는 초퍼 안정화를 이용한다. 샘플링 클록 위상들의 비활성 기간들 동안 초핑 클록 전이들이 수행되어, 초핑에 의해 발생하는 회로의 장애를 줄이고 특정 샘플링 주파수가 주어진 회로의 안정화에 이용 가능한 시간을 증가시킨다. 비동기 상태 머신은 샘플링 및 초핑 클록 전이들을 통제할 수 있다. 실시예들에서, 제 1 샘플링 클록의 비활성 전이는 제 2 초핑 클록의 비활성 전이를 발생시키고, 이는 제 1 초핑 클록의 활성 전이를 발생시킨다. 제 1 샘플링 클록의 다른 비활성 전이는 제 1 초핑 클록의 비활성 전이를 발생시키고, 이는 제 2 초핑 클록의 활성 전이를 발생시킨다.

Description

아날로그-디지털 변환을 위한 시그마-델타 변환기들 및 방법들{SIGMA-DELTA CONVERTERS AND METHODS FOR ANALOG-TO-DIGITAL CONVERSION}
본 문서에서 설명하는 장치 및 방법들은 전자 회로 설계들에 관한 것이다. 보다 구체적으로, 상기 장치 및 방법들은 초퍼 안정화 아날로그-디지털(chopper-stabilized analog-to-digital) 변환기들 및 시그마-델타(sigma-delta) 변조기들에 관한 것이다.
시그마-델타 변조기들 및 다른 타입들의 아날로그-디지털 변환기(ADC)들은 통신 시스템들에 그리고 많은 다른 애플리케이션들에 광범위하게 사용된다. 예를 들어 통신 시스템들에서, 이러한 디바이스들은 디지털 신호 처리에 대한 동적 범위 요건들을 충족하고 수신기 회로에 대한 개선된 적응성(adaptability) 및 프로그램 가능성을 제공하도록 중간 주파수(IF: intermediate frequency) 신호를 기저대역 주파수 신호로 변환하는데 사용될 수 있다. 시그마-델타 변조기들의 이점들은 하이 다이내믹 레인지(high dynamic range)를 포함하는데, 이는 흔히 방해원(blocker)들 및 간섭원(interferer)들로부터 원하는 작은 신호를 구별하기 위해 요구된다. 시그마-델타 변조기들은 대역 외 양자화 잡음을 형태화(shape)하고, 데시메이션(decimation) 필터링과 선택적 디지털 필터링의 조합 및 IF 믹싱을 가능하게 하여 양자화 잡음과 이웃 방해원들을 모두 감쇠시킨다. 또한, 시그마-델타 변조기 구조에서 서로 다른 샘플링 레이트들을 선택하는 능력은 단일 디바이스가 서로 다른 요건들, 예를 들어 다수의 RF 표준들에 의해 부과되는 요건들에 적응되게 한다. 더욱이, 더 높은 샘플링 레이트들의 사용 및 복잡한 디지털 신호 처리는 시그마-델타 변환기들이 간섭하는 아날로그 신호들에 대해 비교적 낮은 민감도를 나타내게 한다.
1/f(one-over-f) 잡음은 전형적인 변환기의 출력의 한 종류의 잡음이다(여기서는 이 단어가 시그마-델타 변조기들 및 ADC들에 적용됨). 1/f 잡음은 변환된 신호와 동일한 대역에 있어, 변환된 신호에서 잡음을 필터링하기가 어렵기 때문에 감소시키는 것이 어렵다. 일반적으로, 이러한 잡음의 감소는 칩 면적 및 전력 소비 면에서 비용이 많이 든다.
초퍼 안정화 변환기 토폴러지(topology)들에서, 변환기 적분기들 중 하나 이상(일반적으로, 입력에서부터 첫 번째 적분기)에서 입력 및 출력 극성들이 동시에 스위칭된다. 입력 및 출력 극성들이 거의 동시에 스위칭되기 때문에, 적분기와 변환기의 결합 극성은 영향을 받지 않는다. 하나 이상의 적분기들에서 입력 및 출력 극성들의 스위칭(소위 "초핑(chopping)")은 적분기의 연산 증폭기(op amp) 내에서 처리된 신호를 초핑이 수행되는 더 높은 주파수로 변환한다. 초핑 주파수가 충분히 높다면, 1/f 잡음은 처리된 신호의 낮은 주파수보다 높게(예를 들어, 20㎑ 미만인 오디오 주파수보다 높게) 적절히 변환된다. 그러면, 더 높은 주파수로 변환된 1/f 잡음을 필터링하는 것이 더 쉽다.
관심 있는 독자는 초퍼 안정화 변환기들에 관한 더 많은 정보를 위해 선행 미국 특허 4,939,516호를 조사하길 원할 수도 있다. 다른 자료는 YuQing Yang 등의 A 114-DB 68-мW CHOPPER-STABILIZED STEREO MULTIBIT AUDIO ADC IN 5.62 мм2, 38 IEEE Journal of Solid-State Circuits 12의 2061-68쪽(IEEE 2003)이다.
초핑은 통상적으로 변환기의 샘플링 클록의 클록 위상 중간에서 이루어진다. 어떤 것들이 스위칭 후 안정화(settle down)하는데 얼마간의 시간이 걸리며, 안정화 시간이 샘플링 클록 주기에 비해 길다면, 안정화 문제들이 안정화 왜곡을 야기할 수 있다. 따라서 샘플링 주파수에 의해 안정화 시간에 대한 상한이 부과되며, 이는 오버샘플링 비의 함수이다. 더 높은 샘플링 비들이 전체 시스템 신호대 잡음비(SNR: signal-to-noise ratio)를 개선하기 때문에, 오버샘플링 비는 시스템 요건이며 비교적 큰 수로 바람직하게 유지된다. 안정화 시간은 또한 특정한 설계 기술들에 의해 개선될 수도 있지만, 이러한 기술들은 일반적으로 전력 소비 측면에서 비용이 많이 든다.
전자 장비, 그리고 특히 무선 액세스 단말들과 같은 휴대용 배터리 작동 전자 장비의 설계에서 크기, 전력 소비, 속도, SNR 및 생산비는 크게 다가온다. 따라서 SNR을 개선하고 시그마-델타 변조기들 및 ADC들을 포함하는 전자 장비의 전력 소비를 줄일 필요성이 해당 기술분야에 존재한다. 시그마-델타 변조기들 및 ADC들을 포함하는 전자 장비의 크기 및 무게를 감소시킬 필요성 또한 해당 기술분야에 존재한다. 시그마-델타 변조기들, 및 적분기들과 합산기(summer)들을 포함하는 다른 디바이스들을 포함하는 전자 장비의 제조 비용을 낮출 추가적인 필요성이 해당 기술분야에 존재한다.
본원에 개시된 실시예들은 특정 시간에 그리고/또는 특정 클록 전이 시퀀스들에 따라 초핑이 수행되는 초퍼 안정화 변환기들을 제공함으로써 상술한 요구들 중 하나 이상을 해결할 수 있다.
일 실시예에서, 스위치드 커패시터(switched capacitor) 변환기는 합산기, 양자화기, 적어도 하나의 적분기 및 클록 발생기 모듈을 포함한다. 합산기, 양자화기 및 적어도 하나의 적분기는 초퍼 안정화 시그마-델타 변조기로서 구성된다. 클록 발생기 모듈은 샘플링 클록의 제 1 위상, 샘플링 클록의 제 2 위상, 초핑 클록의 제 1 위상 및 초핑 클록의 제 2 위상을 발생시키도록 구성된다. 샘플링 클록의 제 1 위상 및 제 2 위상은 중첩하지 않고, 초핑 클록의 제 1 위상 및 제 2 위상은 중첩하지 않는다. 클록 발생기 모듈은 샘플링 클록의 제 1 위상 및 제 2 위상이 비활성일 때 초핑 클록의 제 1 위상 및 제 2 위상의, 활성으로부터 비활성으로의 전이(transition)들을 발생시키도록 구성된다.
일 실시예에서, 스위치드 커패시터 변환기는 합산기, 양자화기, 적어도 하나의 적분기 및 클록 발생기 모듈을 포함한다. 합산기, 양자화기 및 적어도 하나의 적분기는 초퍼 안정화 시그마-델타 변조기로서 구성된다. 클록 발생기 모듈은 샘플링 클록의 제 1 위상, 샘플링 클록의 제 2 위상, 초핑 클록의 제 1 위상 및 초핑 클록의 제 2 위상을 발생시키도록 구성된다. 샘플링 클록의 제 1 위상 및 제 2 위상은 중첩하지 않고, 초핑 클록의 제 1 위상 및 제 2 위상은 중첩하지 않는다. 클록 발생기 모듈은 샘플링 클록의 제 1 위상 및 제 2 위상이 비활성일 때 초핑 클록의 제 1 위상 및 제 2 위상의, 활성으로부터 비활성으로의 전이들을 발생시키고, 샘플링 클록의 제 1 위상 및 제 2 위상이 비활성일 때 초핑 클록의 제 1 위상 및 제 2 위상의, 비활성으로부터 활성으로의 전이들을 발생시키기 위한 수단을 포함한다.
일 실시예에서, 아날로그-디지털 변환 방법은 스위치드 커패시터, 합산기를 포함하는 초퍼 안정화 시그마-델타 변조기, 양자화기 및 적어도 하나의 적분기를 제공하는 단계를 포함한다. 상기 방법은 또한 샘플링 클록의 제 1 위상, 샘플링 클록의 제 2 위상, 초핑 클록의 제 1 위상 및 초핑 클록의 제 2 위상을 발생시키는 단계를 포함한다. 샘플링 클록의 제 1 위상 및 제 2 위상은 중첩하지 않고, 초핑 클록의 제 1 위상 및 제 2 위상은 중첩하지 않는다. 샘플링 클록의 제 1 위상 및 제 2 위상이 비활성일 때에만 초핑 클록의 제 1 위상 및 제 2 위상의, 활성으로부터 비활성으로의 전이들이 발생한다. 상기 방법은 변조기의 커패시터들을 스위칭하기 위해 샘플링 클록의 제 1 위상 및 샘플링 클록의 제 2 위상을 상기 변조기에 제공하는 단계를 추가로 포함한다. 상기 방법은 변조기의 초퍼 안정화를 위해 초핑 클록의 제 1 위상 및 초핑 클록의 제 2 위상을 적어도 하나의 적분기에 제공하는 단계를 더 포함한다.
일 실시예에서, 아날로그-디지털 변환 방법은 스위치드 커패시터, 적어도 하나의 합산기를 포함하는 초퍼 안정화 시그마-델타 변조기, 양자화기 및 적어도 하나의 적분기를 제공하는 단계를 포함한다. 상기 방법은 또한 샘플링 클록의 제 1 위상, 샘플링 클록의 제 2 위상, 초핑 클록의 제 1 위상 및 초핑 클록의 제 2 위상을 발생시키기 위한 단계를 포함하며, 샘플링 클록의 제 1 위상 및 제 2 위상은 중첩하지 않고, 초핑 클록의 제 1 위상 및 제 2 위상은 중첩하지 않으며, 샘플링 클록의 제 1 위상 및 제 2 위상이 비활성일 때 초핑 클록의 제 1 위상 및 제 2 위상의, 활성으로부터 비활성으로의 전이들이 발생하고, 샘플링 클록의 제 1 위상 및 제 2 위상이 비활성일 때 초핑 클록의 제 1 위상 및 제 2 위상의, 비활성으로부터 활성으로의 전이들이 발생한다. 상기 방법은 변조기의 커패시터들을 스위칭하기 위해 샘플링 클록의 제 1 위상 및 샘플링 클록의 제 2 위상을 상기 변조기에 제공하는 단계를 추가로 포함한다. 상기 방법은 변조기의 초퍼 안정화를 위해 초핑 클록의 제 1 위상 및 초핑 클록의 제 2 위상을 적어도 하나의 적분기에 제공하는 단계를 더 포함한다.
본 발명의 상기 및 다른 실시예들과 양상들은 다음의 설명, 도면 및 첨부된 청구범위를 참조로 더욱 잘 이해될 것이다.
도 1은 시그마-델타 변조기의 선택된 블록들을 나타낸다.
도 2는 도 1의 스위치드 커패시터 차동 시그마-델타 변조기의 선택된 컴포넌트들을 나타낸다.
도 3은 도 2의 시그마-델타 변조기에 사용되는 액티브 디바이스 및 피드백 커패시터들의 조합의 선택된 컴포넌트들을 나타낸다.
도 4는 도 2의 시그마-델타 변조기에서 샘플링 및 초핑 클록 위상들의 타이밍 시퀀스를 나타낸다.
도 5는 도 4에 나타낸 클록들의 위상들의 전이에서 상태 머신에 의해 수행되는 방법의 선택된 단계들을 나타낸다.
본 문서에서, "실시예", "변형" 및 비슷한 표현들의 단어들은 특정 장치, 프로세스 또는 제조물품을 지칭하는데 사용되며, 반드시 동일한 장치, 프로세스 또는 제조물품을 지칭하는데 사용되는 것은 아니다. 따라서 한 부분 또는 문맥에서 사용되는 "일 실시예"(또는 비슷한 표현)는 특정 장치, 프로세스 또는 제조물품을 지칭할 수도 있고, 다른 부분에서 동일한 또는 비슷한 표현이 다른 장치, 프로세스 또는 제조물품을 지칭할 수도 있다. "대안 실시예"라는 표현 및 비슷한 문구들은 다수의 서로 다른 가능한 실시예들 중 하나를 표시하는데 사용된다. 가능한 실시예들의 수는 반드시 2개 또는 임의의 다른 수량으로 한정되는 것은 아니다.
"예시적인"이란 단어는 여기서 "예시, 실례 또는 예증이 되는 것"의 의미로 사용될 수 있다. 여기서 "예시적인" 것으로서 설명되는 어떠한 실시예나 변형도 반드시 다른 실시예들이나 변형들보다 바람직하거나 유리한 것으로 해석되는 것은 아니다. 이 설명에서 설명되는 모든 실시예들과 변형들은 당업자들이 발명을 제작 및 사용할 수 있도록 제공되는 예시적인 실시예들 및 변형들이며, 반드시 발명에 부여된 법적 보호의 범위를 한정하는 것은 아니다.
"버퍼" 및 "증폭기"라는 단어들은 교환 가능하게 사용되며, 이들 각각은 증폭, 감쇠, 버퍼링, 증폭하여 버퍼링, 및 감쇠하여 버퍼링하는 기능들을 포괄한다. 버퍼들과 증폭기들은 수반되는 신호의 특정 타입에 따라, 아날로그 또는 디지털 도메인에서 기능(신호들을 처리)하도록 구성될 수 있다.
서로 다른 샘플링 및 초핑 클록 위상들의 하강 및 상승 에지들의 논의와 관련하여, "발생시키다(cause)"라는 단어와 그 다양한 활용 형태소들은 발생 및/또는 시퀀싱(sequencing)을 표시하는데 사용된다. 따라서 "제 2 에지를 발생시키는 제 1 에지"는 제 1 에지에 의한 제 2 에지의 직접적인 또는 간접적인 발생으로서 이해될 수 있으며, 동일한 문구는 또한 "제 2 에지가 제 1 에지 다음에 와야 함"의 의미로 이해될 수도 있다.
클록의 "중첩하지 않는" 위상들은 동일한 클록의 위상들이 동시에 활성이 아님을 의미한다. 활성이 아닌 위상은 통상적으로 위상에 의해 제어되는 스위치들을 닫는다.
도 1은 예시적인 시그마-델타 변조기(100)의 선택된 블록들을 나타낸다. 시그마-델타 변조기(100)는 입력 버퍼/증폭기(105), 합산기(110), 적분기(115), 중간 증폭기(120), 다른 적분기(125), 다른 합산기(130), 피드포워드 증폭기(135), 양자화기(140) 및 피드백 디지털-아날로그 변환기(145)를 포함한다. 이 실시예에서, 이러한 블록들은 도 1에 도시된 바와 같이 배치된다.
시그마-델타 변조기(100)의 선택된 또는 모든 아날로그 블록들은 스위치드 커패시터 회로들을 이용하여 구현될 수 있다. 스위치드 커패시터 회로 설계들에서, 서로 다른 클록 위상들을 이용하여 개방 및 폐쇄되는 스위치들에 의해 서로 다른 커패시터들 사이로 전하가 이동한다. 통상적으로, 클록 위상들은 중첩하지 않으므로, 일부 스위치들은 온(on) 상태인 반면, 다른 스위치들은 오프(off) 상태이며, 그 반대도 마찬가지이다.
양자화기(140)는 비교기와 같은 단일 비트 양자화기일 수 있거나, 또는 멀티비트 양자화기일 수도 있다. 예시적인 변형에서, 양자화기(140)는 2비트 양자화기이다. 더 긴 비트 길이들 또한 가능하다. 통상과 같이, 비트 길이(양자화기의 분해능)는 시그마-델타 변조기(100)의 출력의 분해능보다 낮다.
도 2는 시그마-델타 변조기(100)의 차동 변형의 선택된 컴포넌트들의 확대도이다. 먼저, 표기법을 참조하면, VinP 및 VinN은 양의 차동 입력 전압 및 음의 차동 입력 전압을 나타내는 한편, φ2P 및 φ2N은 양자화기(140)에 의해 수행되는 이전 양자화 비교의 결과들을 나타내는 신호들이다. 일반적으로, φ2가 활성일 때 양자화기의 출력 신호의 제어 하에 두 신호(φ2P, φ2N) 중 하나는 활성이다. 스위치들(Sφ1)은 활성인 스위칭 또는 샘플링 클록의 하나의 위상에 의해 온으로 전환(폐쇄)되며, 두 위상은 중첩하지 않는다. 스위치들(Sφ2)은 활성인 스위칭 또는 샘플링 클록의 제 2 위상에 의해 온으로 전환된다. 마찬가지로, SφP는 φ2P에 의해 온으로 전환되는 스위치들이고, SφN은 φ2N에 의해 온으로 전환되는 스위치들이다. 차동 기준 전압들(VrefP, VrefN)은 시그마-델타 변조기(100)에 대한 유효 입력들의 범위를 정의하는 한편, Vrefmid는 VrefP 및 VrefN에 의해 정의된 범위의 중간에 있는 기준 전압이다. 변형들에서, 샘플링 및 적분 위상들은 반전될 수도 있다는 점에 유의한다.
커패시터들(Cff)은 (도 1의) 증폭기(135)에 의해 정의된 경로에 있는 피드포워드 커패시터들이며, 도 2의 변형에는 증폭기(135)에 해당하는 액티브 디바이스가 없다는 점에 유의한다. 커패시터들(Cfb1, Cfb2)은 적분기들(115, 125)에 대한 피드백 커패시터들이다. 커패시터들(Cin1, Cin2)은 합산기들(110, 130)의 부분들을 각각 형성한다. 커패시터들(CDAC)은 합산기(110), 적분기(115) 및/또는 피드백 DAC(145)의 일부인 것으로 간주될 수도 있다. 그리고 커패시터들(Cquant)은 본래 양자화기(140)에 대한 입력들에 있는 샘플-홀드(sample-and-hold) 커패시터들이다.
디바이스들(115a, 125a)은 적분기들(115, 125) 각각의 액티브 디바이스들이다. 이 실시예에서, 이러한 액티브 디바이스들 각각은 또한 합산기들 중 하나를 구현하며, 따라서 디바이스(115a)는 적분기(115) 및 합산기(110)의 일부인 한편, 디바이스(125a)는 적분기(125) 및 합산기(130)의 일부라는 점에 유의한다. 뒤에 더 상세히 설명하는 바와 같이, 이러한 디바이스들 중 적어도 하나는 초퍼 안정화에 의해 구성되는데, 초퍼 안정화는 후술하는 특별한 방식으로 수행된다. (시그마-델타 변조기(100)의 입력에 가장 가까이, 디바이스(115a)를 중심으로 구성된) 제 1 적분기가 1/f 잡음의 대부분에 기여하기 때문에, 일부 실시예들에서는 제 1 적분기의 액티브 디바이스만이 본 문서에서 설명하는 바와 같이 초퍼 안정화를 이용한다.
마지막으로, 도 2의 블록(180)은 샘플링 클록의 위상들(φ1, φ2)뿐 아니라, 뒤에 더 상세히 설명하는 초핑 클록의 위상들(T1, T2)도 발생시키도록 구성된 클록 발생기이다. 통상적으로, 위상들(T1, T2) 사이의 지연과 같이, φ1과 φ2 사이의 지연 또는 위상 차는 비동기적이다. 동시에, φ1과 φ2는 동일한 샘플링 클록의 서로 다른 위상들이며, 따라서 동일한 주파수에서 동작한다. 마찬가지로, T1과 T2는 동일한 초핑 클록의 위상들이며, 동일한 주파수에서 동작한다. 이 실시예에서, 초핑 클록 주파수는 정수로 나눈 샘플링 주파수이다. 변형들에서, 나누는 수는 프로그램 가능하며, 2와 같을 수도 있고 또는 1보다 큰 임의의 다른 정수와 같을 수도 있다.
도 3은 (점선 내의) 액티브 디바이스(115a)와 커패시터들(Cfb1)의 조합(300)의 선택된 컴포넌트들의 확대도이며, 이는 후술하는 바와 같이 초퍼 안정화에 이용한다. 시그마-델타 변조기의 다른 합산기들/적분기들의 다른 액티브 디바이스들에, 예를 들어 액티브 디바이스(125a)에 동일한 원리들이 적용될 수 있다는 점에 주목한다. 도 3에서, 비-반전(non-inverting) 입력(305)은 (도 2에 도시한 것과 같은) 액티브 디바이스(115a)의 양의 입력(+)에 대응하고, 반전 입력(310)은 디바이스(115a)의 음(-)의 입력에 대응하며, 음의 출력(315)은 디바이스(115a)의 음의 출력에 대응하고, 양의 출력(320)은 디바이스(115a)의 양의 출력에 대응한다.
액티브 디바이스(115a)는 연산 증폭기 또는 유사한 차동 디바이스(350) (즉, 높은 입력 임피던스들, 낮은 출력 임피던스들 및 높은 이득을 갖는 디바이스)를 포함한다. opamp(350)에 대한 입력들은 한 세트의 4개의 스위치를 통해 액티브 디바이스(115a)의 입력들에 접속되고, 마찬가지로 opamp(350)의 출력들은 다른 세트의 4개의 스위치를 통해 액티브 디바이스(115a)의 출력들에 접속된다. 도시된 바와 같이, 초핑 클록의 위상(T1)이 활성일 때는 스위치들(ST1)이 온으로 전환되고, 초핑 클록의 다른 위상(T2)이 활성일 때는 스위치들(ST2)이 온으로 전환된다. 따라서 어떠한 변화도 결과적으로 조합(300) 또는 이것이 이용되는 적분기/합산기의 전달 함수를 야기하지 않도록 입력들과 출력들이 교환될 수 있다. 클록의 두 위상의 중첩하지 않는 기간이 클록의 활성 기간의(또는 클록의 각각의 위상의) 각각의 측에 실질적으로 동일하게 분배될 수 있다. 예를 들어, 상승 에지 앞에 그리고 활성 하이(high) 클록의 하강 에지가 이어지는 5% 비중첩 기간이 존재할 수 있다.
실시예들에서, 샘플링 클록의 2개의 위상(φ1, φ2)과 같이, 위상들(T1, T2)은 중첩하지 않는다. 예를 들어, 중첩하지 않는 클록들의 듀티 사이클(duty cycle)들은 50% 약간 아래, 예를 들어 40%일 수 있거나 또는 40%와 50% 사이의 다른 어떤 값일 수도 있다. 샘플링 클록으로부터 초핑 클록이 유도될 수 있는데, 예를 들어 초핑 클록은 샘플링 클록에 위상 고정된 오실레이터에 의해, 또는 다른 주파수 분할기 회로에 의해 발생할 수 있다. 실시예들에서, 초핑 클록 주파수는 자연수로 나눈 샘플링 클록 주파수와 같다. 특정 변형들에서, 초핑 클록의 주파수는 주어진 샘플링 주파수에 대해 가장 높은 초핑 주파수를 감안하여, 샘플링 클록의 주파수의 1/2이다.
동작 중에, 2개의 적분기(115, 125)는 샘플링 클록 위상(φ1)의 활성 기간 동안 각자의 입력 신호들을 샘플링한다. φ2(샘플링 클록의 다른 위상)가 활성일 때, 이러한 샘플들이 적분된다. φ2의 끝에서, 적분된 샘플들이 각각의 적분기들의 출력에서 입수될 수 있다. φ1의 다음 활성 기간 동안, 제 2 적분기(125)는 제 1 적분기의 출력 신호를 샘플링한다. 제 2 적분기(125)가 자신의 샘플을 취한 후, 제 1 적분기의 초핑 위상은 제 2 적분기가 취한 샘플에 영향을 주지 않으면서 변화할 수 있다. 따라서 초핑 클록 위상들을 토글링(toggle)하기에 좋은 시간은 φ1의 활성 기간 다음에 온다. 초핑 위상들(T1, T2)의 토글링은 일반적으로 실행 가능한 한 적은 시간이 걸려야 하므로, 제 1 적분기(115)는 안정화하기에 충분한 시간을 갖는다. 그 다음, 초핑 클록의 위상들(T1, T2)은 φ2의 활성 위상에서 토글링될 수 있다. 그러나 실시예들에서, 초핑 클록의 위상들(T1, T2)은 도 4에 도시된 바와 같이, φ1과 φ2 사이의 비중첩 간격에서 토글링된다. 도 4에서와 같이 배열된 클록 위상들에서, 초핑 클록은 샘플링 클록의 주파수의 1/2이다. 다른 실시예들에서, 초핑은 더 낮은 주파수들에서 수행된다. 변형들에서 샘플링 및 적분 위상들(φ1, φ2)은 반전될 수도 있다는 점에 또 주목한다.
샘플링 클록과 초핑 클록은 동기화될 수도 있지만, 이러한 클록들 각각의 위상들 중 하나의 타이밍은 통상적으로 비동기적이라는 점에 유의한다. 이는 통상적으로 하나 이상의 게이트들 또는 송신선을 통해 샘플링 클록 주기의 일부의 지연이 도입되기 때문이며, 따라서 지연은 클록 의존적이지 않다.
도 4는 초핑 클록(위상들(T1, T2))이 샘플링 클록(위상들(φ1, φ2))의 1/2 주파수에서 동작하는 실시예에서의 타이밍 위상들의 전형적인 시퀀스(400)를 나타낸다. 도 5는 2개의 클록(샘플링 및 초핑)의 4개의 위상을 변화시키는 프로세스에서 비동기 상태 머신에 의해 수행되는 방법(500)의 선택된 단계들을 나타낸다. 상태 머신은 도 2의 클록 발생기(180)의 일부일 수 있다.
흐름 포인트(501)에서, 샘플링 및 초핑 클록 발생기가 동작한다.
단계(510)에서, 제 1 샘플링 위상(φ1)의 제 1 하강 에지(제일 왼쪽)가 발생하며, 이로써 제 1 샘플링 위상이 비활성 상태가 된다. 이러한 전이는 (작은 그리고 통상적으로는 비동기적인 지연 후) 제 2 초핑 위상(T2)에 하강 에지를 발생시키고, 이로써 제 2 초핑 클록이 비활성 상태가 된다. 이러한 전이 발생은 화살표(405)로 표시되며, 단계(520)에 해당한다.
단계(530)에서, T2의 하강 에지는 (작은 그리고 통상적으로는 비동기적인 지연 후) 제 1 초핑 클록 위상(T1)의 상승 에지를 발생시켜, 위상(T1)을 활성 상태로 전이한다. 이러한 전이 발생은 화살표(410)로 표시된다.
단계(540)에서, T1의 상승 에지는 (작은 그리고 통상적으로는 비동기적인 지연 후) 제 2 샘플링 클록 위상(φ2)의 상승 에지를 발생시켜, φ2를 활성 상태로 전이시킨다. 이러한 전이 발생은 점선 화살표(415)로 표시된다. 일부 실시예들에서 이러한 발생 또는 관계는 생략될 수도 있기 때문에 화살표는 점선으로 표시된다.
다음에 φ1의 제 2(다음에 이어지는 또는 가장 오른쪽) 펄스를 참조하면, 단계(550)에서 φ1의 제 2 하강 에지가 발생한다. 도 4로부터 관찰할 수 있듯이, 여기서 논의되는 제 2 에지는 다음 φ1 펄스, 즉 상기에 논의된 φ1의 제 1 하강 에지의 펄스 바로 다음에 오는 펄스에 속한다.
단계(560)에서, φ1의 제 2 하강 에지는 (작은 그리고 통상적으로는 비동기적인 지연 후) T1의 하강 에지를 발생시킨다. 이러한 발생은 화살표(420)로 표시된다. 도 4와 관련하여 논의된 T1의 하강 에지와 상승 에지는 T1의 동일한 펄스에 속한다는 점에 유의한다.
단계(570)에서, T1의 하강 에지는 (작은 그리고 통상적으로는 비동기적인 지연 후) T2의 상승 에지를 발생시킨다. 이러한 T2의 상승 에지는 상기에 논의된 T2의 하강 에지를 포함했던 T2 펄스 바로 다음에 오는 T의 펄스에 속한다는 점에 주목한다. T1의 하강 에지에 의한 T2의 상승 에지의 발생은 화살표(425)로 표시된다.
다음에, 단계(580)에서 T2의 상승 에지는 (작은 그리고 통상적으로는 비동기적인 지연 후) φ2의 제 2 상승 에지를 발생시킨다. 이러한 φ2의 제 2 상승 에지는 (상기에 논의된) φ2의 제 1 상승 에지가 그 일부였던 펄스 바로 다음에 오는 φ2의 펄스에 속한다. T2의 상승 에지에 의한 φ2의 제 2 상승 에지의 발생은 점선 화살표(430)로 표시된다. 일부 실시예들에서 이러한 발생 또는 관계는 생략될 수도 있기 때문에 화살표는 점선으로 표시된다. 따라서 T2의 상승 에지는, 일부 실시예들에서 φ2의 제 2 상승 에지와 동시에 또는 심지어 이보다 더 늦게 발생할 수도 있다.
그 다음, 흐름 포인트(599)에서 프로세스(500)가 종료한다. 정상적인 동작에서, 프로세스의 단계들은 클록들이 동작하는 변환기의 동작 및 클록들의 발생 동안 계속해서 반복되는 것으로 이해해야 한다.
본 개시에서는 다양한 방법들의 단계들 및 결정들이 연속으로 설명될 수도 있지만, 이러한 단계들 및 결정들 중 일부는 개별 엘리먼트들에 의해 함께 또는 동시에, 비동기적으로 또는 동기적으로, 파이프라인 방식으로 또는 다른 방식으로 수행될 수 있다. 단계들 및 결정들은, 명시적으로 표시되거나, 아니면 문맥상 명확해지거나 또는 원래 요구되는 경우를 제외하고, 이러한 설명이 이들을 기재하고 있는 것과 동일한 방식으로 수행되어야 한다는 어떠한 특별한 요건도 없다. 그러나 선택된 변형들에서, 단계들 및 결정들은 첨부 도면들에서 설명 및/또는 도시된 특정 시퀀스들로 수행된다는 점에 유의해야 한다. 더욱이, 구체적으로 설명하지 않았던 일부 단계들 및 결정들은 일부 실시예들/변형들에서 바람직할 수도 있지만, 예시한 모든 단계 및 결정이 모든 실시예 또는 변형에서 요구되는 것은 아닐 수도 있다.
당업자들은 정보 및 신호들이 다양한 다른 임의의 기술들 및 방식들을 이용하여 표현될 수 있는 것으로 이해할 것이다. 예를 들어, 상기 설명 전반에 걸쳐 참조될 수 있는 데이터, 명령들, 지시들, 정보, 신호들, 비트들, 심벌들 및 칩들은 전압들, 전류들, 전자파들, 자기장들 또는 자기 입자들, 광 필드들 또는 광 입자들, 또는 이들의 임의의 조합으로 표현될 수 있다.
당업자들은 추가로 본원에 개시된 실시예들과 관련하여 설명한 다양한 예시적인 논리 블록들, 모듈들, 회로들 및 알고리즘 단계들이 전자 하드웨어, 컴퓨터 소프트웨어, 또는 이 둘의 조합으로 구현될 수 있음을 인식할 것이다. 이러한 하드웨어와 소프트웨어의 호환성을 명확히 보여주기 위해, 각종 예시적인 컴포넌트들, 블록들, 모듈들, 회로들 및 단계들은 일반적으로 이들의 기능과 관련하여 상기에 설명되었을 수도 있다. 이러한 기능이 하드웨어로 구현되는지 소프트웨어로 구현되는지, 또는 하드웨어와 소프트웨어의 조합으로 구현되는지는 전체 시스템에 부과된 설계 제약들 및 특정 애플리케이션에 좌우된다. 당업자들은 설명한 기능을 특정 애플리케이션마다 다른 방식으로 구현할 수도 있지만, 이러한 구현 결정들은 본 발명의 범위를 벗어나게 하는 것으로 해석되지 않아야 한다.
본원에 개시된 실시예들과 관련하여 설명한 다양한 예시적인 논리 블록들, 모듈들 및 회로들은 여기서 설명한 기능들을 수행하도록 설계된 범용 프로세서, 디지털 신호 프로세서(DSP: digital signal processor), 주문형 집적 회로(ASIC: application specific integrated circuit), 필드 프로그래밍 가능 게이트 어레이(FPGA: field programmable gate array) 또는 다른 프로그래밍 가능 논리 디바이스, 이산 게이트 또는 트랜지스터 로직, 이산 하드웨어 컴포넌트들, 또는 이들의 임의의 조합으로 구현 또는 수행될 수 있다. 범용 프로세서는 마이크로프로세서일 수도 있지만, 대안으로 프로세서는 임의의 종래의 프로세서, 제어기, 마이크로컨트롤러 또는 상태 머신일 수도 있다. 프로세서는 또한 연산 디바이스들의 조합, 예를 들어 DSP와 마이크로프로세서의 조합, 다수의 마이크로프로세서, DSP 코어와 결합한 하나 이상의 마이크로프로세서들, 또는 이와 같은 임의의 다른 구성으로 구현될 수도 있다.
본원에 개시된 실시예들과 관련하여 설명한 방법 또는 알고리즘의 단계들은 하드웨어로 직접, 프로세서에 의해 실행되는 소프트웨어 모듈로, 또는 이 둘의 조합으로 구현될 수 있다. 소프트웨어 모듈은 RAM 메모리, 플래시 메모리, ROM 메모리, EPROM 메모리, EEPROM 메모리, 레지스터들, 하드디스크, 착탈식 디스크, CD-ROM, 또는 기술분야에 공지된 임의의 다른 형태의 저장 매체에 상주할 수 있다. 예시적인 저장 매체는 프로세서가 저장 매체로부터 정보를 읽고 저장 매체에 정보를 기록할 수 있도록 프로세서에 연결된다. 대안으로, 저장 매체는 프로세서에 통합될 수도 있다. 프로세서 및 저장 매체는 ASIC에 상주할 수도 있다. ASIC는 액세스 단말에 상주할 수도 있다. 대안으로, 프로세서 및 저장 매체는 액세스 단말에 개별 컴포넌트들로서 상주할 수도 있다.
개시된 실시예들의 상기 설명은 어떠한 당업자라도 본 발명을 제작 또는 사용할 수 있도록 제공된다. 이러한 실시예들에 대한 다양한 변형들이 당업자들에게 쉽게 명백할 것이며, 본원에 정의된 일반 원리들은 발명의 사상 또는 범위를 벗어나지 않으면서 다른 실시예들에 적용될 수 있다. 따라서 본 발명은 본원에 도시된 실시예들로 한정되는 것이 아니라 본원에 개시된 원리들 및 신규한 특징들에 부합하는 가장 넓은 범위에 따르는 것이다.

Claims (34)

  1. 스위치드 커패시터(switched capacitor) 변환기로서,
    제 1 합산기(summer);
    양자화기;
    적어도 하나의 적분기 ― 상기 제 1 합산기, 상기 양자화기 및 상기 적어도 하나의 적분기는 초퍼 안정화 시그마-델타(chopper-stabilized sigma-delta) 변조기로서 구성됨 ―; 및
    샘플링 클록의 제 1 위상, 상기 샘플링 클록의 제 2 위상, 초핑 클록(chopping clock)의 제 1 위상 및 상기 초핑 클록의 제 2 위상을 발생시키도록 구성된 클록 발생기 모듈을 포함하며,
    상기 샘플링 클록의 상기 제 1 위상 및 상기 제 2 위상은 중첩하지 않고, 상기 초핑 클록의 상기 제 1 위상 및 상기 제 2 위상은 중첩하지 않으며, 상기 클록 발생기 모듈은 상기 샘플링 클록의 상기 제 1 위상 및 상기 제 2 위상이 비활성일 때 상기 초핑 클록의 상기 제 1 위상 및 상기 제 2 위상의, 활성으로부터 비활성으로의 전이(transition)들을 발생시키도록 구성되는,
    스위치드 커패시터 변환기.
  2. 제 1 항에 있어서,
    상기 클록 발생기 모듈은 상기 샘플링 클록의 상기 제 1 위상 및 상기 제 2 위상이 비활성일 때 상기 초핑 클록의 상기 제 1 위상 및 상기 제 2 위상의, 비활성으로부터 활성으로의 전이들을 발생시키도록 추가로 구성되는,
    스위치드 커패시터 변환기.
  3. 제 2 항에 있어서,
    상기 클록 발생기 모듈은 상기 초핑 클록의 상기 제 1 위상의 비활성으로부터 활성으로의 전이들에 응답하여 상기 샘플링 클록의 상기 제 2 위상의, 비활성으로부터 활성으로의 제 1 세트의 전이들을 발생시키고, 그리고 상기 초핑 클록의 상기 제 2 위상의 비활성으로부터 활성으로의 전이들에 응답하여 상기 샘플링 클록의 상기 제 2 위상의, 비활성으로부터 활성으로의 제 2 세트의 전이들을 발생시키도록 추가로 구성되며, 상기 제 1 세트의 전이들은 상기 제 2 세트의 전이들과 번갈아 발생하는,
    스위치드 커패시터 변환기.
  4. 제 3 항에 있어서,
    상기 클록 발생기 모듈은 클록 전이들을 제어하기 위한 비동기 상태 머신을 포함하는,
    스위치드 커패시터 변환기.
  5. 제 4 항에 있어서,
    상기 양자화기는 비교기인,
    스위치드 커패시터 변환기.
  6. 제 4 항에 있어서,
    상기 양자화기는 2비트 양자화기인,
    스위치드 커패시터 변환기.
  7. 제 4 항에 있어서,
    상기 양자화기는 멀티비트 양자화기인,
    스위치드 커패시터 변환기.
  8. 제 4 항에 있어서,
    상기 비동기 상태 머신은 상기 클록 전이들을 지연시키기 위한 하나 이상의 수단을 포함하는,
    스위치드 커패시터 변환기.
  9. 제 4 항에 있어서,
    제 2 합산기; 및
    상기 적어도 하나의 적분기 중 제 1 적분기와 상기 제 2 합산기 사이의 피드포워드 경로에 있는 피드포워드 증폭기를 더 포함하는,
    스위치드 커패시터 변환기.
  10. 제 9 항에 있어서,
    상기 양자화기로부터 상기 제 1 합산기로의 피드백 경로에 있는 피드백 디지털-아날로그 변환기를 더 포함하는,
    스위치드 커패시터 변환기.
  11. 제 10 항에 있어서,
    상기 적어도 하나의 적분기는 다수의 적분기들을 포함하며,
    상기 다수의 적분기들의 각각의 적분기는 초퍼 안정화에 의해 구성되는,
    스위치드 커패시터 변환기.
  12. 제 10 항에 있어서,
    상기 적어도 하나의 적분기는 제 1 적분기 및 제 2 적분기를 포함하며, 상기 제 1 적분기는 상기 제 1 합산기에 연결되어 상기 제 1 합산기의 출력을 수신하고, 상기 제 2 적분기는 상기 제 2 합산기에 연결되어 상기 제 2 합산기에 대한 입력을 제공하며,
    상기 제 1 적분기는 초퍼 안정화에 의해 구성되고, 상기 제 2 적분기는 초퍼 안정화 없이 구성되는,
    스위치드 커패시터 변환기.
  13. 제 10 항에 있어서,
    상기 적어도 하나의 적분기는 차동 연산을 위해 구성되는,
    스위치드 커패시터 변환기.
  14. 제 10 항에 있어서,
    상기 클록 발생기 모듈은 상기 샘플링 클록의 주파수가 상기 초핑 클록의 주파수의 2배와 같도록 구성되는,
    스위치드 커패시터 변환기.
  15. 제 10 항에 있어서,
    상기 클록 발생기 모듈은 상기 샘플링 클록의 주파수가 상기 초핑 클록의 주파수의 정수 배와 같도록 구성되며, 상기 정수 배는 1보다 큰,
    스위치드 커패시터 변환기.
  16. 스위치드 커패시터 변환기로서,
    합산기;
    양자화기;
    적어도 하나의 적분기 ― 상기 합산기, 상기 양자화기 및 상기 적어도 하나의 적분기는 초퍼 안정화 시그마-델타 변조기로서 구성됨 ―; 및
    샘플링 클록의 제 1 위상, 상기 샘플링 클록의 제 2 위상, 초핑 클록의 제 1 위상 및 상기 초핑 클록의 제 2 위상을 발생시키도록 구성된 클록 발생기 모듈을 포함하며,
    상기 샘플링 클록의 상기 제 1 위상 및 상기 제 2 위상은 중첩하지 않고, 상기 초핑 클록의 상기 제 1 위상 및 상기 제 2 위상은 중첩하지 않으며, 상기 클록 발생기 모듈은 상기 샘플링 클록의 상기 제 1 위상 및 상기 제 2 위상이 비활성일 때 상기 초핑 클록의 상기 제 1 위상 및 상기 제 2 위상의, 활성으로부터 비활성으로의 전이들을 발생시키고, 그리고 상기 샘플링 클록의 상기 제 1 위상 및 상기 제 2 위상이 비활성일 때 상기 초핑 클록의 상기 제 1 위상 및 상기 제 2 위상의, 비활성으로부터 활성으로의 전이들을 발생시키기 위한 수단을 포함하는,
    스위치드 커패시터 변환기.
  17. 제 16 항에 있어서,
    상기 전이들을 발생시키기 위한 수단은 비동기적인,
    스위치드 커패시터 변환기.
  18. 아날로그-디지털(analog-to-digital) 변환 방법으로서,
    스위치드 커패시터, 제 1 합산기를 포함하는 초퍼 안정화 시그마-델타 변조기, 양자화기 및 적어도 하나의 적분기를 제공하는 단계;
    샘플링 클록의 제 1 위상, 상기 샘플링 클록의 제 2 위상, 초핑 클록의 제 1 위상 및 상기 초핑 클록의 제 2 위상을 발생시키는 단계 ― 상기 샘플링 클록의 상기 제 1 위상 및 상기 제 2 위상은 중첩하지 않고, 상기 초핑 클록의 상기 제 1 위상 및 상기 제 2 위상은 중첩하지 않으며, 상기 샘플링 클록의 상기 제 1 위상 및 상기 제 2 위상이 비활성일 때 상기 초핑 클록의 상기 제 1 위상 및 상기 제 2 위상의, 활성으로부터 비활성으로의 전이들이 발생함 ―;
    상기 변조기의 커패시터들을 스위칭하기 위해 상기 샘플링 클록의 상기 제 1 위상 및 상기 샘플링 클록의 상기 제 2 위상을 상기 변조기에 제공하는 단계; 및
    상기 변조기의 초퍼 안정화를 위해 상기 초핑 클록의 상기 제 1 위상 및 상기 초핑 클록의 상기 제 2 위상을 상기 적어도 하나의 적분기에 제공하는 단계를 포함하는,
    아날로그-디지털 변환 방법.
  19. 제 18 항에 있어서,
    상기 샘플링 클록의 상기 제 1 위상 및 상기 제 2 위상이 비활성일 때 상기 초핑 클록의 상기 제 1 위상 및 상기 제 2 위상의, 비활성으로부터 활성으로의 전이들이 발생하는,
    아날로그-디지털 변환 방법.
  20. 제 19 항에 있어서,
    상기 발생시키는 단계는 상기 샘플링 클록 및 상기 초핑 클록을 발생시키기 위한 비동기 상태 머신을 작동시키는 단계를 포함하는,
    아날로그-디지털 변환 방법.
  21. 제 19 항에 있어서,
    상기 발생시키는 단계는, 상기 초핑 클록의 상기 제 1 위상의 비활성으로부터 활성으로의 전이들에 응답하여 상기 샘플링 클록의 상기 제 2 위상의, 비활성으로부터 활성으로의 제 1 세트의 전이들이 발생하고 그리고 상기 초핑 클록의 상기 제 2 위상의 비활성으로부터 활성으로의 전이들에 응답하여 상기 샘플링 클록의 상기 제 2 위상의, 비활성으로부터 활성으로의 전이들이 발생하도록 수행되고, 상기 제 1 세트의 전이들은 상기 제 2 세트의 전이들과 번갈아 발생하는,
    아날로그-디지털 변환 방법.
  22. 제 21 항에 있어서,
    상기 발생시키는 단계는 상기 샘플링 클록 및 상기 초핑 클록을 발생시키기 위한 비동기 상태 머신을 동작시키는 단계를 포함하는,
    아날로그-디지털 변환 방법.
  23. 제 22 항에 있어서,
    상기 양자화기를 제공하는 단계는 비교기를 제공하는 단계를 포함하는,
    아날로그-디지털 변환 방법.
  24. 제 22 항에 있어서,
    상기 양자화기를 제공하는 단계는 2비트 양자화기를 제공하는 단계를 포함하는,
    아날로그-디지털 변환 방법.
  25. 제 22 항에 있어서,
    상기 양자화기를 제공하는 단계는 멀티비트 양자화기를 제공하는 단계를 포함하는,
    아날로그-디지털 변환 방법.
  26. 제 22 항에 있어서,
    상기 비동기 상태 머신은 상기 클록 전이들을 제어하기 위한 하나 이상의 비동기 지연 메커니즘들을 포함하는,
    아날로그-디지털 변환 방법.
  27. 제 22 항에 있어서,
    제 2 합산기, 및 상기 적어도 하나의 적분기 중 제 1 적분기와 상기 제 2 합산기 사이의 피드포워드 경로에 있는 피드포워드 증폭기를 제공하는 단계를 더 포함하는,
    아날로그-디지털 변환 방법.
  28. 제 27 항에 있어서,
    상기 양자화기로부터 상기 제 1 합산기로의 피드백 경로에 피드백 디지털-아날로그 변환기를 제공하는 단계를 더 포함하는,
    아날로그-디지털 변환 방법.
  29. 제 28 항에 있어서,
    상기 적어도 하나의 적분기를 제공하는 단계는 다수의 적분기들을 제공하는 단계를 포함하며,
    상기 다수의 적분기들의 각각의 적분기는 초퍼 안정화에 의해 구성되는,
    아날로그-디지털 변환 방법.
  30. 제 28 항에 있어서,
    상기 적어도 하나의 적분기를 제공하는 단계는 제 1 적분기 및 제 2 적분기를 제공하는 단계를 포함하며, 상기 제 1 적분기는 상기 제 1 합산기에 연결되어 상기 제 1 합산기의 출력을 수신하고, 상기 제 2 적분기는 상기 제 2 합산기에 연결되어 상기 제 2 합산기에 대한 입력을 제공하며,
    상기 제 1 적분기는 초퍼 안정화에 의해 구성되고, 상기 제 2 적분기는 초퍼 안정화 없이 구성되는,
    아날로그-디지털 변환 방법.
  31. 제 28 항에 있어서,
    상기 적어도 하나의 적분기를 제공하는 단계는 차동 연산을 위해 구성된 상기 적어도 하나의 적분기를 제공하는 단계를 포함하는,
    아날로그-디지털 변환 방법.
  32. 제 28 항에 있어서,
    상기 발생시키는 단계는 상기 샘플링 클록의 주파수가 상기 초핑 클록의 주파수의 2배가 되도록 수행되는,
    아날로그-디지털 변환 방법.
  33. 제 28 항에 있어서,
    상기 발생시키는 단계는 상기 샘플링 클록의 주파수가 상기 초핑 클록의 주파수의 정수 배가 되도록 수행되며, 상기 정수 배는 1보다 큰,
    아날로그-디지털 변환 방법.
  34. 아날로그-디지털 변환 방법으로서,
    스위치드 커패시터, 적어도 하나의 합산기를 포함하는 초퍼 안정화 시그마-델타 변조기, 양자화기 및 적어도 하나의 적분기를 제공하는 단계;
    샘플링 클록의 제 1 위상, 상기 샘플링 클록의 제 2 위상, 초핑 클록의 제 1 위상 및 상기 초핑 클록의 제 2 위상을 발생시키는 단계 ― 상기 샘플링 클록의 상기 제 1 위상 및 상기 제 2 위상은 중첩하지 않고, 상기 초핑 클록의 상기 제 1 위상 및 상기 제 2 위상은 중첩하지 않으며, 상기 샘플링 클록의 상기 제 1 위상 및 상기 제 2 위상이 비활성일 때 상기 초핑 클록의 상기 제 1 위상 및 상기 제 2 위상의, 활성으로부터 비활성으로의 전이들이 발생하고, 상기 샘플링 클록의 상기 제 1 위상 및 상기 제 2 위상이 비활성일 때 상기 초핑 클록의 상기 제 1 위상 및 상기 제 2 위상의, 비활성으로부터 활성으로의 전이들이 발생함 ―;
    상기 변조기의 커패시터들을 스위칭하기 위해 상기 샘플링 클록의 상기 제 1 위상 및 상기 샘플링 클록의 상기 제 2 위상을 상기 변조기에 제공하는 단계; 및
    상기 변조기의 초퍼 안정화를 위해 상기 초핑 클록의 상기 제 1 위상 및 상기 초핑 클록의 상기 제 2 위상을 상기 적어도 하나의 적분기에 제공하는 단계를 포함하는,
    아날로그-디지털 변환 방법.
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