JP2007037156A - デジタル／アナログ変換器および信号のデジタル／アナログ変換方法 - Google Patents

Abstract

【課題】線形性の良いＤ／Ａの実現。
【解決手段】デジタル／アナログ変換器は、第１ワード長を有する第１デジタルワードを供給するための入力部１１を備えこれと連結されたノイズシェイパ１は、第１デジタルワードを、第２ワード長を有する第２デジタルワードに変換し、出力する。ノイズシェイパ１の上記出力部は、第２デジタルワードにおける信号成分を除去するために備えられたフィルタ部２に連結されている。最後に、デジタル／アナログ変換部３は、フィルタ部２の出力部２４、２５および２６に接続され第２デジタルワードをアナログ信号に変換し、該アナログ信号を出力部４０に供給するために備えられている。ノイズシェイパによって出力された信号をフィルタ処理することによって、ノイズ形成された第２デジタルワードが有するノイズ成分が除去される。
【選択図】図１

Description

発明の詳細な説明

〔発明の属する技術分野〕
本発明は、デジタル／アナログ変換器および信号のデジタル／アナログ変換方法に関する。

〔発明の背景〕
現代の通信システムにおける非常に多くの用途に処理の早いデジタル／アナログ変換器が求められている。従来の方法を用いる場合、Ｎビットの長さを有するデジタルワードがアナログ信号に変換される。デジタル／アナログ変換は、比較値および閾値として２^N個の異なる信号レベルを含むデジタル／アナログ変換器を提供することによって行われる。その比較に依存して、結果として、対応するアナログ出力信号が生成される。しかし、この従来の方法を用いる場合、分解能の付加的なビットのために閾値レベルの数が２倍必要になるため、その結果、非常に大きい消費電力および装置の大型化という問題が生じる。一例として、８ビット（Ｎ＝８）の長さを有するデジタルワードは、計２５５の異なるアナログ信号レベルを引き受けることができる。９ビット（Ｎ＝９）の長さを有するデジタルワードは、５１２のアナログ値を表すために用いられ得る。

この理由から、最新のデジタル／アナログ変換器は、非常に高いクロック信号を用いて、非常に高い頻度でサンプリングを行い、ノイズシェイプ手段を用いて、さらに合成信号を処理する。この処理は、一般に「ノイズシェイピング」として知られている。

図５に示しているのは、公知の原理に基づいて動作するデジタル／アナログ変換器である。この場合、ビット長Ｎを有するデジタルワードすなわちデジタル信号Ｄがノイズシェイパに供給される。上記ノイズシェイパは、非常に大きな周波数ＦｓでデジタルワードＤをサンプリングし、デジタルワードＤから、ビット長Ｍを有する第２デジタルワードを生成する。ビット長Ｍ（Ｍ＜Ｎ）を有する第２デジタルワードは、デジタル／アナログ変換部ＤＡＣに供給され、アナログ信号に変換される。

ノイズシェイプによって、デジタル／アナログ変換器の入力部に入力され、かつビット長Ｎを有するデジタルワードＤを、Ｍのビット長を有するデジタルワードへ変換することは、結果として、ビット長Ｍに対応する所定の有効な帯域幅内のＳ／Ｎ比を向上させる。この有効な帯域幅は、第１デジタルワードＤのビット長Ｎに対応している。ノイズシェイパにおけるオーバーサンプリングによって、デジタル／アナログ変換器の入力部に入力されたデジタルワードのノイズ成分をより高い周波数帯域に移動させる。したがって、デジタル／アナログ変換器の入力部に入力されたデジタルワードのノイズ成分は、有効な帯域スペクトルの外側に移動する。

この処理は、図５の模式図を用いて説明する。デジタル／アナログ変換器の入力部に入力されたデジタルワードＤは、信号成分およびノイズ成分（ここでは図示しない）を有しており、この場合、該ノイズ成分は一定の成分を有しているホワイトノイズである。ノイズシェイパが有する整数の複数倍のサンプリング周波数Ｆｓで、デジタル／アナログ変換器の入力部に入力されるデジタルワードのための繰り返し帯域（repetition spectra）が生成される。出力部にて出力されるビット長Ｍを有するデジタルワードは、周波数Ｆｓ、２ＦｓなどのデジタルワードＤの「繰り返し帯域」を有している。また、半分の周波数Ｆｓ／２を用いてノイズシェイプすると、ノイズシェイパによって、より高い周波数帯域に移動したノイズ成分が生成される。

次に、ノイズシェイパにおいて変換されたデジタルワードは、供給されたデジタルワードからアナログ信号を生成する、実際のデジタル／アナログ変換部に供給される。ホールド素子のｓｉｎ（ｘ）／ｘ応答に従って、デジタル／アナログ変換部によって行われる変換では、サンプリング周波数Ｆｓおよび関連する調波周波数を用いて、より高いスペクトル成分の付加的な減衰が同時に行われる。これらのより高い成分は、ローパスフィルタにおいて除去される。そして、デジタル／アナログ変換部の出力部は、比較的小さなノイズ成分を有する変換されたアナログ信号を生成する。

ノイズシェイパを用いてより高い周波数に移動させたノイズ成分は、そのあと、ローパスフィルタによって除去される。ノイズシェイパおよびデジタル／アナログ変換部の分解能が良いほど、第２デジタルワードのビット長Ｍは高くなる。また、ノイズシェイパの水準およびオーバーサンプリング速度には、注意を払う必要がある。

しかし、これと関連して、デジタル／アナログ変換部ＤＡＣの線形応答にも注意を払う必要がある。デジタル／アナログ変換部ＤＡＣの応答において、非線形成分が、余分な相互変調成分を生成する。余分な相互変調成分が原因となって、ノイズシェイパがより高い周波数帯域に移動させたノイズ成分が、要求されている周波数帯域に巻き込まれてしまう。これによって、有効な帯域におけるＳ／Ｎ比を悪化させる。

特にオーディオ機器のデジタル／アナログ変換部の場合、これらの相互変調成分は干渉ノイズとして出力信号に取り入れられ得る。しかし、非常に線形性の高いデジタル／アナログ変換部を実現することは非常に複雑であり、結果として、コストの増大に繋がる。

〔従来技術文献〕
従来技術文献としては、
米国特許第５，３２３，１５７号
米国特許第５，１４８，１６８号
米国特許公開公報：第２００５／００４０９７９号
国際特許公開公報：ＷＯ２００４／０３４６６４号
Temes, G. et al.: "Architectures for Delta-Sigma DACs", in Norsworthy, S. "Delta Sigma Converters", John Wiley and Sons, 1997, pp.309-332
Gaalaas, E. et al.: "Integrated Stereo Delta-Sigma Class D Amplifier", Proceedings of ISSCC 2005, pp.120-122
Annovazzi, M. et al.: "A Low-Power 98-dB Multibit Audia DAC in a Standard 3.3-V 0.35-um CMOS Technology", IEEE Journal of Solid-State Circuits, Vol.37, No.7, July 2002, pp.825-834
を挙げることができる。

〔本発明の簡単な要約〕
本発明は、ノイズ除去応答を向上させたデジタル／アナログ変換器を提供する。また、同様に、干渉ノイズを低減することができるデジタル／アナログ変換方法を提供する。本発明の種々の局面および改良点は、添付の特許請求の範囲において明確に記載されている。特許請求の範囲の記載において、それぞれの特徴点は、本発明の本質を用いて、相反することなくさまざまに組み合わせ得る。

〔図面の簡単な説明〕
以下において、本発明のさまざまな局面よおび改良点が詳細に説明されている。本発明の異なる局面を開示しているいくつかの実施形態について、図面を参照して説明する。同じ機能または動作の構成については、同一の部材番号を付している場合がある。

図１は、本発明を説明するためのブロック図である。

図２は、本発明において提案される原理に基づいたデジタル／アナログ変換器の一形態を示す図である。

図３は、アクティブアナログローパスフィルタを示す図である。

図４は、アクティブアナログバンドパスフィルタを示す図である。

図５は、公知のデジタル／アナログ変換器を示す図である。

〔発明の詳細〕
一形態において、デジタル／アナログ変換器はノイズシェイパを備えており、該ノイズシェイパは、第１ワード長を有する第１デジタルワードを供給するための、該デジタル／アナログ変換器の入力部と、連結されている。上記ノイズシェイパは、第１デジタルワードを第２デジタルワードに変換するため、および、該第２デジタルワードを該ノイズシェイパの出力部に出力するために備えられている。同様に、上記ノイズシェイパは、第１デジタルワードに含まれるノイズ成分を、より高い周波数を有する成分に変換するためにも備えられている。上記デジタル／アナログ変換器は、ノイズシェイパの上記出力部に連結された入力部を備えるデジタル／アナログ変換部をさらに備えている。上記デジタル／アナログ変換部は、第２デジタルワードをアナログ信号に変換するため、および、上記デジタル／アナログ変換器の出力部に該アナログ信号を出力するために備えられている。上記デジタル／アナログ変換器は、上記ノイズシェイパおよびデジタル／アナログ変換部の間に、フィルタ部をさらに備えている。上記フィルタ部は、第２デジタルワードに含まれている信号成分を除去するために備えられている。

本発明の改良点として、第２デジタルワードは、上記変換手段に供給される前にフィルタ処理を受ける。上記フィルタ処理とは、第２デジタルワードに含まれる高周波信号成分を除去する処理である。また、上記フィルタ処理は、上記デジタル／アナログ変換部の変換特性に含まれる非直線成分が原因となって生じる相互変調成分を減衰する。

他の可能な一形態として、本発明のデジタル／アナログ変換器は、帯域幅と、該帯域幅におけるノイズ成分とを有する第１デジタルワードを供給する入力部を備えている。上記入力部は変換手段に連結されており、該変換手段は、第１デジタル信号に含まれるノイズ成分を、第１デジタル信号の帯域幅によって決定される信号周波数の外側に変換し、かつあるワード長を有する第２デジタルワードを生成する手段である。複数のビット線は、上記変換手段に接続されており、第２デジタルワードからのそれぞれのビット信号を出力するために備えられている。また、上記ビット線に連結され、第２デジタルワードに含まれる信号を除去するためのフィルタ部が備えられている。信号の除去のための上記フィルタ部に連結されたデジタル／アナログ変換部は、入力されたデジタルワードからアナログ信号を出力するために備えられている。

本発明のさらに可能な一形態として、上記フィルタ部は、少なくとも二つのサブフィルタから構成されている。ノイズシェイパの上記出力は、第１および第２サブ出力部を備えており、二つの該出力部は、それぞれサブフィルタと接続している。ノイズシェイパの上記サブ出力部において、ノイズシェイプされた第２デジタルワードのビット信号を出力することができる。結果として、第２デジタルワードの少なくとも一つのビット信号は、サブフィルタを用いてフィルタ処理されため、該ビット信号に含まれる高周波数成分は除去される。言い換えると、上記ノイズシェイパからのビット信号を供給するための少なくとも一つのサブ出力部は、その下流にフィルタを備えている。本発明の一展開として、上記ノイズシェイパの複数のサブ出力部は、それぞれその下流にフィルタを備えている。このため、第２デジタルワードを伝達する数だけ形成されているビット線は、それぞれサブフィルタに接続されている。複数の上記サブフィルタの全てが、フィルタ部を形成している。この配列において、上記フィルタ部は、異なるフィルタ特性を有する別個のサブフィルタから構成されてもよい。

本発明の一局面として、上記フィルタ部は、ＲＣ素子から構成されるパッシブフィルタを備えるように設計されている。上記フィルタ部は、ローパスフィルタ特性を用いたアナログフィルタを形成している。他の形態において、上記フィルタ部は、アクティブフィルタを備えている。上記アクティブフィルタは、信号経路と接続された第１入力部および第２入力部を備えた増幅器から構成されている。上記増幅器の出力は、上記入力部のいずれか一方にフィードバックされる。

本発明の他の局面として、上記ノイズシェイパはシグマ−デルタ変調器を用いて形成される。上記シグマ−デルタ変調器は、ノイズシェイパの入力部に入力された第１デジタルワードをサンプリング周波数にてサンプリングし、サンプリングした第１デジタルワードから、第２ワード長を有する第２デジタルワードを生成する。第２デジタルワードが有する上記データ長は、第１デジタルワードが有するデータ長よりも短い。この形態の一展開として、上記シグマ−デルタ変調器は、３次カスケード接続された変調器を備えるよう形成されている。上記３次カスケード接続された変調器は、３次ＭＡＳＨ変調器（Multi-Stage Noise Shaping Modulator）を形成している。

本発明のさらなる形態について、上記デジタル／アナログ変換部は、上記デジタル／アナログ変換器の出力部に接続された複数の制御可能な電圧源を備えている。複数の上記制御可能な電圧源は、その制御可能な電圧源を別個に動作させるために形成したフィルタ部の上記出力部と連結された、各制御接続部を備えている。一形態において、上記フィルタ部は、結果的に、上記制御可能な電圧源の制御接続部に接続された複数のサブ出力部を備えている。

つまり、上記制御可能な電圧源は、複数の上記サブ出力部を用いて出力され得る、フィルタ処理された上記信号によって動作され得ると言える。本発明の可能な一形態として、上記デジタル／アナログ変換部に備えられた個々の上記制御可能な電圧源は、同様の方法にて形成されている。つまり、上記制御可能な電圧源は、それぞれ同じ電圧を出力するということである。本発明の他の形態として、二つの電圧源のそれぞれから出力される二つの電圧の大きさは、２倍の関係を有する。このため、上記変換装置において個々の上記電圧源に対してより正確に負荷をかけることができる。もちろん、上記変換装置における電圧源の代わりに電流源を用いることによって、アナログ電流信号を生成することができる。

本発明のデジタル／アナログ変換方法の可能な一形態として、第１ワード長を有するデジタルワードが、適宜、供給される。上記デジタルワードは、第２ワード長を有する第２デジタルワードに変換される。第２デジタルワードは、多くのサブワードによって表されている。上記サブワードの数は、第２デジタルワードが有するデータ長と一致する。第２デジタルワードを構成する少なくとも一つのサブワードはアナログフィルタ処理を受け、その後、フィルタ処理を受けた第２デジタルワードからアナログ信号を生成する。

デジタルワードの上記変換によって、上記デジタルワードに含まれるノイズ成分を高周波数帯へ移動させる。これにより、上記デジタルワードはノイズシェイプされる。それから、第２デジタルワードは、アナログフィルタに少なくとも一つのビット信号を供給することによってアナログフィルタ処理を受ける。本発明の方法の一改良点として、第２デジタルワードの複数のビット信号は、それぞれアナログフィルタ処理を受ける。この形態において、複数のビット信号は、それぞれ第２デジタルワードを構成するサブワードを形成している。したがって、フィルタ処理は、上記ビット信号の供給、およびアナログ信号への変換の前に行われる。

これによって、上記ノイズ成分の低減を可能にする。上記ノイズ成分とは、特に、上記デジタルワードからアナログ信号を生成する段階で発生する内部相互変調に起因するノイズ成分であり、内部相互変調に起因する該ノイズ成分は、結果としてＳ／Ｎ比の悪化を招く。本発明の方法の第２の形態として、出力された上記アナログ信号は、変換およびアナログフィルタ処理を経ても残っている繰り返しの帯域およびシェイプされたノイズを除去することができるよう、再度、フィルタ処理される。

図１は、デジタル／アナログ変換器を示しており、その細部には、非常に多くの応用例を用いることができる。図１のデジタル／アナログ変換器は、半導体基板（図示せず）上の集積回路として形成されている。集積回路の形成面において、上記半導体基板は、主に信号を供給または信号を提供するために用いられる、複数の接続部を備えている。また、接続部は、上記デジタル／アナログ変換器の個々の素子に供給電圧または供給電流を供給するために、提供される。

図１の変換装置は、データ長Ｎを有するデジタルワードを供給するために用いられるデジタル信号入力部としての入力部１１を備えている。以下の記載において、「ビット長」は、デジタルワードを形成するビット数を表す用語として用いている。Ｎ＝８のビット長とは、デジタルワードが８ビットを有していることを意味しており、よって、例えば、０〜２５５の数値を想定し得ることを意味している。普通の形態として、供給されたデジタルワードのビット長は、Ｎ＝８〜１６である。また、デジタルワードのワード長についてもこれを参照する。

入力部１１は、ノイズシェイパ１に接続されている。ノイズシェイパ１はクロック信号入力部１９とも接続されており、クロック信号入力部１９はサンプリング周波数Ｆｓを供給する。上記クロック信号のサンプリング周波数Ｆｓは、入力部１１に供給される上記デジタルワード用のクロック周波数よりも有為に大きなものが選択される。

入力部１１に供給された第１デジタルワードをオーバーサンプリングすることによって、第１デジタルワードの帯域ノイズ密度は、該オーバーサンプリングの要素分だけ低減される。これにより、求められる周波数帯における量子化ノイズをさらに低減することができる。ノイズシェイパ１は、ビット長Ｎを有する第１デジタルワードを、ビット長Ｍを有する第２デジタルワードに変換する。ここで、ビット長Ｍは、ビット長Ｎよりも短いものが選択される。また、ノイズシェイパ１は、変換された第２デジタルワードの複数のビット信号のそれぞれを出力することができる、複数の出力タップ１９５、１９６、１９７を備えている。出力タップ１９５、１９６、１９７を全て合わせたものが、ビット長Ｍを有するデジタルワードに変換された第２デジタルワードを生成する、ノイズシェイパ１の出力部を形成している。

第２デジタルワードは、ノイズシェイパ１の出力部に提供される。ノイズシェイパ１の出力部はＭ本のビット線から構成されており、個々のビット線には一つのビット信号が存在する。

ここで、ビット線は、それぞれ個々のローパスフィルタであるフィルタ２１、２３に接続されている。ローパスフィルタは、個々の出力部から出力される信号に含まれる高周波数成分を除去する。これにより個々のビット線に含まれている上記高周波数成分を低減させることができる。個々のビット線に含まれる、これらの非常に高い周波数成分を合わせたものが、量子化ノイズを生成し、これによって、有効帯域内外における全体のＳ／Ｎ比を制限してしまう。フィルタ２１、２３の出力部は、デジタル／アナログ変換部３の入力部３１、３３に接続されている。

デジタル／アナログ変換部３は、デジタル／アナログ変換部３の入力部に供給された、ここではフィルタ処理された、個々のビット値を受け取り、これに基づいてアナログ信号を生成し、生成したアナログ信号を出力部４０に出力する。上記フィルタ処理、およびこれに伴う第２デジタルワードに含まれる量子化ノイズの低減によって、上記変換装置の直線性の要求は、さほど高くはなくなっている。そのため、特に上記変換装置における非直線性によって内部相互変調成分が生成され、デジタルワードの上記変換の間に有効帯域に巻き込まれてしまう。上記フィルタ処理は、巻き込まれたノイズ成分を低減させる。このため、変換装置の上記信号の質が向上し、一方で、変換装置の直線性は、同じ状態が維持される。逆に上記変換装置に対する要求、特に、構成要素の多様性および整合性に対する要求は、減少され得る。

図８は、デジタル／アナログ変換器の他の形態について示したものである。同一の動作または機能を有する構成要素には、同一の部材番号を付している。この改良例において、供給されたデジタルワード全てをノイズシェイプ処理している訳ではないが、最下位ビットに対してはノイズシェイプ処理を行っている。

上記デジタル／アナログ変換器の入力部１１は、１５ビットのビット長を有するデジタルワードを供給するよう設計されている。入力部１１に入力されたデジタルワードは、６つの最上位ビットに分割され、入力部１１ｂに供給される。入力部１１ｂの複数のビット線はそれぞれ順番にフィルタ２１、２２、２３などに接続されており、これらのフィルタは対応する線のビット信号のフィルタ処理を行う。

残り９つの最下位ビットは、ノイズシェイパ１に入力される。ノイズシェイパ１は、その入力部に供給されたデジタルワードを取り込み、ビット長３を有する新しいデジタルワードを生成する。ノイズシェイパ１の出力部には、フィルタ２１ａ、２２ａ、２３ａのそれぞれと接続された、複数のビット線が形成されている。全ての上記フィルタの出力部は、デジタル／アナログ変換部３ａと接続されている。デジタル／アナログ変換部３ａは、異なる負荷を有する複数の電流源を備えている。供給およびフィルタ処理された上記信号は、その一部が結合され、デジタル／アナログ変換部３ａにおいて電流源を用いて、アナログ信号に変換される。一形態に示すように、ノイズシェイパ１は、入力デジタルワードとして、ビット長９を有する一つのデジタルワードを含んでいるだけなので、ノイズシェイパ１における処理の複雑さは低減されている。

図２に示しているのは、図１において提案した原理に基づいたデジタル／アナログ変換器の一形態である。この形態についても、同一の動作または機能を有する構成要素には、同一の部材番号を付している。

一形態において、ノイズシェイパ１は、カスケード接続されたシグマ−デルタ変調器の形式を備えている。カスケード接続されたシグマ−デルタ変調器は、ＭＡＳＨ変調器とも呼ばれる。ここで説明する形態について、上記デジタル／アナログ変換器は、ビット長Ｎ（Ｎ＝１２）を有するデジタルワードＤが供給されるよう設計されている。デジタルワードＤは、入力部１１に供給される。入力部１１は、上記変調器において第１加算器（加算素子）１１０に接続されている。第１加算器１１０は、１２ビットのデジタルワードＤを取り込み、ビット長Ｎ（Ｎ＝１３）を有するよう変換されたデジタルワードを生成する。このために、加算器１１０の出力部は、第１遅延素子の出力部を介して、加算器１１０の第２入力部に接続されている。遅延素子１３０には、同様に、ビット長Ｎ（Ｎ＝１２）を有するデジタルワードが供給される。ビット長１３を有するデジタルワードにおいて最下位ビットは、さらに処理され、さらに加算器１８５に供給される。

ビット長１２を有する抽出された上記デジタルワードは、第２加算器１２０に供給される。第２加算器１２０は、遅延素子１５０を介して接続されたさらなる入力部を備えている。第２加算器１２０は、シグマ−デルタ変調器で構成されるノイズシェイパ１の第２段階を形成しており、フィードバックによって、量子化誤差を低減させる。この場合においても、第１の最下位ビットは、加算素子１２０を用いて上記加算出力から抽出され、さらなる加算器１６５へ供給される。さらなる１２個のビット信号が、遅延素子１５０へ供給され、かつ第３加算器１４０へ供給される。第３加算器１４０は、遅延素子１７０および１８０と共に、シグマ−デルタ変調器で構成されるノイズシェイパ１の第３段階を形成している。このために、加算器１４０の第２出力部は、遅延素子１７０を介して加算器１４０の入力部にフィードバックされる。この場合においても、最下位ビットは、再度抽出され、減算器１６０に供給される。同時に、最下位ビットは、第２遅延素子１８０に供給される。

減算器１６０は、遅延させた出力信号と、減算器１６０の入力部に供給されたビット信号との間に差異を形成する。減算器１６０の出力部は、加算器１６５の第２入力部に接続されている。加算器１６５の出力は、第２減算器１７５に供給される。同時に、加算器１６５の出力は、さらなる遅延素子１９０に供給され、遅延素子１９０の出力部は、減算器１７５の第２入力部に接続されている。第２減算器１７５の出力部は、加算器１８５の第２入力部に接続されている。加算器１８５は、出力信号として、ビット長Ｎ（Ｎ＝３）を有するデジタルワードを出力する。３ビットのデジタルワードは、出力タップ１９５、１９６および１９７に提供される。個々の出力信号、出力０、出力１および出力２は、一緒に、各第２デジタルワードを形成する。この場合において、出力信号は、それぞれ一つのビットを含んでいる。

シグマ−デルタ変調器で構成されるノイズシェイパ１の出力タップ１９５、１９６および１９７は、それぞれサブフィルタとしてのフィルタ２１〜２３を用いてフィルタ部２に接続されている。ここで示す場合においては、サブフィルタとしてのフィルタ２１〜２３は、それぞれパッシブＲＣローパスフィルタとして形成されている。よって、個々の出力信号、出力０、出力１および出力２は、個々のビット線においてアナログフィルタ処理を受ける。

フィルタ部を構成するフィルタ２１〜２３は、それぞれ異なる抵抗器２３５および２３７を備えている。二つの上記抵抗器の間には、第１キャパシタ２３２に接続された接続点がある。キャパシタ２３２の第２接続部は、基準電位に接続されている。第２抵抗器２３７は、同様に、その下流にあるキャパシタ２３４にさらに接続されている。二つの上記抵抗器と、それぞれの下流にある上記キャパシタは、ローパスフィルタ特性を備える単純なＲＣ素子を形成している。上記ＲＣ素子によってフィルタ処理された個々の信号は、フィルタの出力タップ２６、２５および２４に提供される。複数の上記出力タップは、デジタル／アナログ変換部３の入力部に連結されている。

ここに示す場合において、デジタル／アナログ変換部３は、並列接続された３つの電流源３５、３６および３７を備えている。それぞれの場合において、電流源の出力の大きさは、２倍の関係を有する。このように、電流源３６は、電流源３５によって出力される電流の２倍に対応する電流を出力するように備えられている。したがって、電流源３６および３７によって出力される電流の大きさも、２倍の関係を有する。よって、このデジタル／アナログ変換部は、電流操作電源と呼ばれ、複数の２次元の負荷を有する電流源を備えている。複数の上記電流源は、それぞれ電界効果トランジスタ３５１、３６１および３７１として形成された個々のスイッチを用いて動作を行う。

トランジスタ３５１、３６１および３７１の制御接続部は、それぞれ入力部３１、３２および３３と接続している。トランジスタ３５１、３６１および３７１に供給された信号は、個々の電流源を切断および接続するために用いられ、これによって、合計の電流を生成するためにこれらの電流源の電流を合計する。この電流は、抵抗器３８として形成された下流の電流／電圧変換器を用いて出力電圧に変換される。そして、変換された上記電圧は、アナログ信号として出力部４０に提供される。

それぞれ一つのビット信号を含む出力０、出力１および出力２を、アナログフィルタ処理することによって、余分なノイズのない状態で、個々の電流源を動作させるためのスイッチング過程を行うことができる。また、これは、出力部４０において、アナログ出力信号に含まれるノイズ成分が低減されていることを意味している。

図３は、個々の出力信号に含まれる高周波数成分を除去するためのアクティブフィルタの一形態について示した図である。図３に示されているのは、３次ベッセルローパスフィルタである。上記３次ベッセルローパスフィルタは、演算増幅器２７１の第１非反転入力部「＋」に接続されている抵抗器２７２を備えている。演算増幅器２７１の第１非反転入力部「＋」は、一方が基準電位に接続され、他方が第１非反転入力部「＋」と接続されたキャパシタ２８１を備えている。演算増幅器２７１の出力部は、演算増幅器２７１の反転入力「−」にフィードバックされる。抵抗器２７２、キャパシタ２８１および演算増幅器２７１は、第１の１次ローパスフィルタを形成している。この場合において、第１の１次ローパスフィルタは、キャパシタ２８３、２８４、抵抗器２８５および演算増幅器２７０から形成されている、第１の１次ローパスフィルタ「＋」と接続された２次ローパスフィルタを備えている。

抵抗器２８２の第２接続部は、まず抵抗器２８５と接続され、次にキャパシタ２８３と接続される。キャパシタ２８３は、第２演算増幅器２７０の出力部を抵抗器２８５に連結している。抵抗器２８５の第２接続部は、演算増幅器２７０の非反転入力部「＋」およびキャパシタ２８４に接続されている。演算増幅器２７０の出力部は、演算増幅器２７０の反転入力にフィードバックされ、フィルタの出力部（出力タップ２４ないし２６）に接続されている。キャパシタ２８３、２８４および演算増幅器２７０を備えたアクティブ２次ローパスフィルタは、正のフィードバック型の増幅器２７０にて形成される。正のフィードバックは、キャパシタ２８３を介して実行される。個々の抵抗器およびキャパシタの値を適切に選択することによって、要求されたカットオフ周波数を正確に設定することができるため、個々のビット線におけるノイズ除去を最適に行うことができる。これによりローパスフィルタ処理のためのカットオフ周波数を、出力信号および個々のビット線に基づいて選択することができる。

他に選択し得る形態として、図４にバンドパスフィルタとして形成したフィルタを示している。上記フィルタは、複数の負のフィードバックを有するよう形成されている。上記フィルタの入力部２３０は、直列に接続された抵抗器２７２およびキャパシタ２７４を介して演算増幅器２７０の反転入力部「−」に接続されている。抵抗器２７２およびキャパシタ２７４の間には、抵抗器を介して基準電位接続部（接地）２７６に接続されたノードがある。同様に、上記ノードはキャパシタ２７３に接続されている。キャパシタ２７３と並列に抵抗器２７５が備えられており、抵抗器２７５の第１接続部は上記反転入力「−」およびキャパシタ２７４の間に接続されており、抵抗器２７５の第２接続は演算増幅器２７０の出力部に接続されている。演算増幅器２７０の非反転入力部は同様に基準電位に接続されている。

上記アクティブフィルタは、結果的に個々の素子が完全に正確には釣り合っていない場合でも、共振周波数にて自動的に発振しないという利点を有する。このためには、当然ながら、演算増幅器２７０の適切な周波数補正が必要である。

この点について、図６には、３つの独立したアクティブフィルタとしてのフィルタ２１、２２および２３を用いたフィルタ部２のさらなる改良点について示している。独立したアクティブフィルタであるフィルタ２１、２２および２３は、ベッセル変換機能を有する４次ローパスフィルタとして形成されている。このために、二つの各フィルタが、抵抗器２８２を介して、共に接続されている。各フィルタは、キャパシタを介してその出力部がその入力部の一つにフィードバックされるような演算増幅器を備えている。キャパシタと並列に抵抗器が配置されており、該抵抗器も同様に、もうひとつの抵抗器を介して、演算増幅器の上記入力部に接続されている。

この改良点について、第２フィルタおよび特に第２演算増幅器の出力部は、ｐ−ＭＯＳ電界効果トランジスタ３５１ａ、３６１ａ、３７１ａの制御接続部に連結されている。このｐ−ＭＯＳ電界効果トランジスタの制御接続部は、上記デジタル／アナログ変換部３における電流源３５〜３７のためのスイッチを形成している。上記電界効果トランジスタは、ソースフォロワを形成しており、抵抗器３５１ｂ、３６１ｂおよび３７１ｂを介して供給電源に接続される一つの接続部を備えている。抵抗器３５１ｂ、３６１ｂおよび３７１ｂは、電圧／電流変換器として機能し、各電流を生成する。この各上記電流は、フィルタの上記出力部から出力され得る上記電圧から、電界効果トランジスタ３５１ａ、３６１ａおよび３７１ａを介して、カレントミラートランジスタに供給される。上記カレントミラートランジスタは、電界効果トランジスタ３５１ａ、３６１ａおよび３７１ａを流れる電流を、出力する電流に反映させる。図６に示されているように、カレントミラーは、異なる個数の並列に接続された出力トランジスタを用いて設計されている。上記カレントミラーによって負荷の２元化（binary weighting）を実現している。

図７は、本発明のデジタル／アナログ変換器の他の形態について示している。この場合、上記変換装置はスイッチングキャパシタ技術を用いて作製されている。キャパシタＣ１、Ｃ２、Ｃ３は、それぞれローパスフィルタとしても機能している。

具体的には、個々のフィルタは、それぞれ直列に接続された複数の遅延素子９００、９０１および９０２を有しており、ここでは、そのうちの３つが示されている。上記遅延素子は、一つの各クロック周期を用いて、該遅延素子の入力部に供給されるビット信号を遅らせる。第１遅延素子９００は、ノイズシェイパ１の出力部１９５に接続されている。

また、上記フィルタは、基準電位Ｖｒｅｆを供給するための基準電位入力部を備えている。上記基準電位入力部は、装置９０３に接続されている。装置９０３は、電界効果トランジスタが直列に接続されたものを２組備えており、各組の上記電界効果トランジスタは、上記基準電位入力部と接地電位接続部との間に接続されている。

また、第１スイッチ部９０４は、直列に接続されたｎ−ＭＯＳ電界効果トランジスタおよびｐ−ＭＯＳ電界効果トランジスタを備えるように形成されている。各制御接続部は、第１遅延素子９００の入力部に接続されている。スイッチ部９０４の二つの上記電界効果トランジスタの間には、第１キャパシタＣ１に連結されている出力部が備えられている。第１キャパシタＣ１の第２接続部は、順に、第１スイッチングトランジスタ９０７および第２スイッチングトランジスタ９０８に接続されている。同様にして、上記フィルタは、第２遅延素子の入力部に接続されているさらなるスイッチ部９０５を備えている。説明の便宜上、これ以上のスイッチ部を図示していない。最後（第３）のスイッチ部９０６は、最後（第３）の遅延素子９０２の出力部に接続されている。このため、さらなる第１キャパシタＣ１が同様に形成されている。

ノイズシェイパ１の出力部１９５および１９７に接続されたフィルタは、出力部１９６に接続された上記フィルタと同様のつくりとなるよう設計されている。しかし、キャパシタＣ２の静電容量は、キャパシタＣ１の静電容量の静電容量の２倍である。キャパシタＣ３の静電容量は、キャパシタＣ１の静電容量の４倍である。

それぞれのフィルタに備えられているスイッチ部を構成しているスイッチングトランジスタ９０８は、充電キャパシタＣ４および演算増幅器ＯＰに接続されている。充電キャパシタＣ４および演算増幅器ＯＰは、供給された電圧を取り込むことによって電流を生じさせ、該電流を出力部４０に出力する。充電キャパシタＣ４および演算増幅器ＯＰは、共にデジタル／アナログ変換部３を形成する。

動作の間、上記フィルタは、サンプリング段階Φ１およびこれに続くホールディング段階Φ２にて動作する。Φ１を付した全てのトランジスタは、サンプリング段階Φ１およびそれ以降の段階にて作動する。ホールディング段階Φ２において、対応した識別が付されているトランジスタが動作する。サンプリング段階Φ１において、データビットは、第１スイッチ部９０４を介して第１キャパシタＣ１における充電動作を制御し、遅延素子９００において遅延させられる。このため、サンプリング段階Φ１において、キャパシタは基準電圧または接地電圧のいずれかに接続されている。

サンプリング段階Φ１に続く、ホールディング段階Φ２において、キャパシタの中の電圧が、スイッチ手段であるスイッチングトランジスタ９０８を介してデジタル／アナログ変換部３に出力される。遅延素子９００、９０１および９０２における遅延は、各段階のスイッチング周波数の機能として、個々のビット線のノイズ成分を除去する。

この形態において、キャパシタＣ１、Ｃ２およびＣ３の静電容量は、異なる大きさを有している。他の採用し得る形態として、個々のフィルタに用いる基準電圧Ｖｒｅｆとして、異なる大きさのものを選択してもよい。

本発明に係るデジタル／アナログ変換器の構成例を示すブロック図である。 図１のデジタル／アナログ変換器の一形態を示す回路図である。 アクティブアナログローパスフィルタの一形態を示す回路図である。 アクティブアナログバンドパスフィルタの一形態を示す回路図である。 従来のデジタル／アナログ変換器の構成例およびその動作を示す図である。 アクティブフィルタの一形態を示す回路図である。 本発明のデジタル／アナログ変換器の他の形態を示す回路図である。 本発明のデジタル／アナログ変換器のさらに他の形態を示す回路図である。

符号の説明

１ ノイズシェイパ
２ フィルタ部
３、３ａ デジタル／アナログ変換部
１１ 入力部
１１ｂ 入力部
１９ クロック信号入力部
２１、２２、２３ フィルタ
２１ａ、２２ｂ、２３ｃ フィルタ
２４、２５、２６ 出力部、出力タップ
３１、３２、３３ 入力部
３５、３６、３７ 電流源
３８ 抵抗器
３９ 電源接続部
４０ 出力部
１１０、１２０、１４０ 加算器（加算素子）
１３０、１５０、１７０、１８０ 遅延素子
１６０、１７５ 減算器
１６５、１８５ 加算器（加算素子）
１８０、１９０ 遅延素子
１９５、１９６、１９７ 出力部、出力タップ
２１０、２３０ 入力部
２３５、２３７ 抵抗器
２３２、２３４ キャパシタ
２７０、２７１ 演算増幅器
２７２、２８２ 抵抗器
２７３、２７４ キャパシタ
２７５、２８５ 抵抗器
２７６ 接地、基準電位接続部
２８１、２８３、２８４ キャパシタ
３５１、３６１、３７１ 電界効果トランジスタ
３５１ａ、３６１ａ、３７１ａ 電界効果トランジスタ
３５１ｂ、３６１ｂ、３７１ｂ 抵抗器
９００、９０１、９０２ 遅延素子
９０３ 装置
９０４、９０５、９０６ スイッチ部
９０７、９０８ スイッチングトランジスタ
出力０、出力１、出力２ 出力部
Ｉ 電流

Claims (21)

1. 第１ワード長を有する第１のデジタルワード（Ｄ）を供給するための入力部（１１）と、
   上記入力部（１１）に接続されて、出力部（１９５、１９６）にて、上記第１のデジタルワード（Ｄ）を、第２のワード長を有する第２デジタルワード（Ｄ）に変換するノイズシェイパ（１）と、
   上記ノイズシェイパ（１）の出力部（１９５、１９６）に接続されて、上記第２のデジタルワードにおけるノイズ成分を除去するフィルタ部（２）と、
   上記フィルタ部（２）の出力部（２４、２５、２６）に接続されて、上記フィルタ処理された第２のデジタルワードをアナログ信号に変換して出力部（４０）にそのアナログ信号を供給するデジタル／アナログ変換部（３）とを含んでいるデジタル／アナログ変換器。
2. 上記ノイズシェイパ（１）は、第１のサブ出力部（１９５）と、少なくとも一つの第２のサブ出力部（１９６）とを有し、
   上記第２のデジタルワードの１ビットを含むサブ信号が、各サブ出力部（１９５、１９６）にて出力されることができ、
   少なくとも一つのサブ出力部（１９５）が上記フィルタ部（２）に接続されている、請求項１に記載のデジタル／アナログ変換器。
3. 上記フィルタ部（２）は、少なくとも二つのサブフィルタ（２１、２２、２３）を含み、
   上記第１のサブ出力部（１９５）と上記少なくとも一つの第２のサブ出力部（１９６）とが、各サブフィルタ（２１、２２、２３）に接続されている、請求項２に記載のデジタル／アナログ変換器。
4. 上記フィルタ部（２）は、ＲＣ成分（２３５、２３２）またはＬＣ成分を有するパッシブフィルタ（２１、２２、２３）を有する、請求項１ないし３のいずれかに記載のデジタル／アナログ変換器。
5. 上記フィルタ部（２）は、
   信号経路に接続された第１の入力部（＋、−）と、
   第２の入力部（＋、−）と、
   上記二つの入力部（＋、−）の一つに接続された出力部とを有する、
   増幅器（２７０）を有するアクティブフィルタを有する、請求項１ないし４のいずれかに記載のデジタル／アナログ変換器。
6. 上記フィルタ部（２）はローパス応答を有する、請求項１ないし５のいずれかに記載のデジタル／アナログ変換器。
7. 上記フィルタ部（２）は、直列に接続された複数の遅延素子（９００、９０１、９０２）を含み、
   該遅延素子の入力部が、スイッチングキャパシタ技術（switched-capacitor technology）を用いて形成された各電荷蓄積部（Ｃ１）を制御する各スイッチング装置（９０４、９０５、９０６）に接続されている、請求項１ないし６のいずれかに記載のデジタル／アナログ変換器。
8. 上記ノイズシェイパ（１）が、シグマ−デルタ変調器を有するように形成されている、請求項１ないし７のいずれかに記載のデジタル／アナログ変換器。
9. 上記シグマ−デルタ変調器が、３次カスケード変調器を用いて形成されている、請求項８に記載のデジタル／アナログ変換器。
10. 上記デジタル／アナログ変換部（３）は、複数の制御可能な電源（３５、３６、３７）を有し、
    該電源は上記デジタル／アナログ変換部（３）の出力部（４０）に接続され、
    該電源は、
    該電源（３５、３６、３７）の個々の駆動を行う上記フィルタ部（２）の出力部（２４、２５、２６）に接続された各制御接続部（３１、３２、３３）を有する、請求項１ないし９のいずれかに記載のデジタル／アナログ変換器。
11. 各一つの制御接続部（３１、３２、３３）は、制御可能な電源（３５、３６、３７）とデジタル／アナログ変換部（３）の出力部（４０）との間に配置された電界効果トランジスタ（３５１、３６１、３７１）とともに形成され、上記制御接続部は、上記フィルタ部（２）の出力部（２４、２５、２６）に接続されている、請求項１ないし９のいずれかに記載のデジタル／アナログ変換器。
12. 上記各電源が、等しい電流または電圧信号を出力するか、または、該電源の二つによって出力される信号同士が、一方が他方の２倍になっている、請求項１０または１１に記載のデジタル／アナログ変換器。
13. クロック入力部（１９）と、デジタルワード入力部（１１）と、出力部とを有し、入力部に適用されるデジタルワード（Ｄ）に対し、該クロック入力部（１９）におけるクロック信号を用いてノイズシェイピングを行うとともに、ノイズシェイピングされた出力ワードを提供する変調器（１）と、
    上記変調器の出力部を形成する複数のビット線と、
    少なくとも一つの上記ビット線に接続されて、該少なくとも一つのビット線にて信号の、より高周波の成分を除去する、少なくとも一つのアナログフィルタ部（２）と、
    上記フィルタ部（２）の出力部（２３、２４、２５）に接続されて、適用されたデジタルワードをアナログ信号に変換するデジタル／アナログ変換部とを含んでいる、デジタル／アナログ変換器。
14. 上記アナログフィルタ部（２）は、上記ビット線の信号の、より高周波の成分を除去するために、上記各ビット線に接続され、
    上記デジタル／アナログ変換部（３）は、上記フィルタ部（２）の出力部（２４、２５、２６）に接続されている、請求項１３に記載のデジタル／アナログ変換器。
15. 上記フィルタ部（２）は、ＲＣ成分（２３５、２３２）またはＬＣ成分を有するパッシブフィルタ（２１、２２、２３）を有する、請求項１３または１４に記載のデジタル／アナログ変換器。
16. 上記デジタル／アナログ変換部は、駆動のために上記フィルタ部の出力部（２４、２５、２６）に接続された複数の制御可能な電圧源を有する、請求項１３ないし１５のいずれかに記載のデジタル／アナログ変換器。
17. 上記フィルタ部（２）は、
    信号経路に接続された第１の入力部（＋、−）と、
    第２の入力部（＋、−）と、
    上記二つの入力部（＋、−）の一つに接続された出力部とを有する、
    増幅器（２７０）を有するアクティブフィルタを有する、請求項１３ないし１６のいずれかに記載のデジタル／アナログ変換器。
18. 帯域幅と、該帯域幅におけるノイズ成分とを有する第１のデジタルワード（Ｄ）を供給する入力部（１１）と、
    上記第１のデジタルワードのノイズ成分を、その帯域幅によって決定される周波数範囲の外側の信号へと変換し、あるワード長を有する第２のデジタルワードを生成する手段と、
    上記第２のデジタルワードから各ビットを出力するために設けられた複数のビット線と、
    上記少なくとも一つのビット線に接続される信号を、周波数に基づいて選択的に除去する手段（２）と、
    入力部に適用されるデジタルワードからアナログ信号を出力するために、上記除去のための手段（２）に接続されているデジタル／アナログ変換器とを含んでいる、デジタル／アナログ変換器。
19. 第１のワード長を有する第１のデジタルワードを供給するステップと、
    上記第１のデジタルワードを、第２のワード長を有する第２のデジタルワードに変換するステップであって、該第２のデジタルワードは、複数のサブワードで表され、その数は、第２のワード長に対応しているステップと、
    上記第２のデジタルワードからの少なくとも一つのサブワードをアナログフィルタ処理に付すステップと、
    上記フィルタ処理された第２のデジタルワードからアナログ信号を生成するステップとを含んでいる、デジタル／アナログ変換方法。
20. 上記第１のデジタルワードを供給するステップは、帯域幅とワード長とを有する第１のデジタルワードを供給するステップを含んでおり、該第１のデジタルワードが帯域幅内に有効な成分とノイズ成分とを含んでいる、請求項１９に記載のデジタル／アナログ変換方法。
21. 上記第２のデジタルワードに変換するステップは、
    サンプリング周波数においてサンプリング信号を用いて第１のデジタルワードをサンプリングするステップと、
    サンプリング信号を用いて、帯域幅内のノイズ成分のある部分を、サンプリング周波数の半分と等しいまたはそれより大きい周波数に変換するステップと、
    有効な成分と、ノイズ成分の上記変換された部分とを有する第２のデジタルワードを生成するステップとを含んでいる、請求項２０に記載のデジタル／アナログ変換方法。

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