JP2008067181A - デルタシグマ変調器の制御方法およびデルタシグマ変調器 - Google Patents
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Abstract
【解決手段】デルタシグマ変調器は、第1の積分器(1)、第2の積分器(2)、第3の積分器(3)、ローカルフィードバック(4)、遅延器(5)、量子化器(6)、DA変換器(7)、DA変換器のゲイン(8a〜8c)、積分器のゲイン(9a〜9c)、加算器(10)、ゲイン1の遅延のない積分器(11)、ローカルフィードバックのゲイン(12)、ゲイン1のDAC(13)、前記DA変換器(7)の出力信号を遅延させるための遅延器(5)、前記ローカルフィードバック(4)の出力信号を遅延させるための遅延器(5)を有する。
【選択図】図1
Description
また、1つのAD変換器で複数の信号帯域に対応することができる。
以下、上記従来の問題点を解決し、1つのAD変換器で複数の信号帯域に対応することができるデルタシグマ変調器について説明する。
制御装置(15)によって、ローカルフィードバック(4)の機能をオン/オフすることにより、雑音伝達関数を容易に変更することができ、複数の信号帯域に対応することが可能となる。
同図中には、図2からローカルフィードバック(4)のみを抜粋して示しているが、スイッチはグランド電位(GND)が印加された場合はオフ、電源電圧(VDD)が印加された場合はオンとなる性質がある。上記のスイッチは半導体集積回路上のMOSFETを用いて容易に実現される。
同図において、制御信号端子にはグランド電位(GND)あるいは電源電圧(VDD)のいずれかが印加される。もし、グランド電位(GND)が印加された場合は、OUT1端子、OUT2端子共にグランド電位(GND)になるため、全てのスイッチはオフとなる。つまり、ローカルフィードバック(4)はオフ状態になる。逆に、電源電圧(VDD)が印加された場合は、OUT1端子にはクロック発生器の出力φ1_masterが出力され、OUT2端子にはクロック発生器の出力φ2_masterが出力される。つまり、ローカルフィードバック(4)はオン状態になる。
同図において、制御信号端子にはグランド電位(GND)あるいは電源電圧(VDD)のいずれかが印加される。もし、グランド電位(GND)が印加された場合は、OUT1端子、OUT2端子共にグランド電位(GND)になるため、第3の積分器(3)のスイッチトキャパシタがオフになると同時に、スイッチ(19)はオンになるため、第3の積分器(3)の入力と出力が短絡される。つまり、第3の積分器(3)はオフ状態になる。逆に、電源電圧(VDD)が印加された場合は、OUT1端子にはクロック発生器の出力φ1_masterが出力され、OUT2端子にはクロック発生器の出力φ2_masterが出力され、スイッチ(19)はオフになるため第3の積分器(3)の入力と出力が開放される。つまり、第3の積分器(3)はオン状態になる。
同図において、SLP1〜SLP7はビット数を切り替えるための制御信号であり、“0”あるいは“1”のいずれかが印加される。ビット数を1に設定するときは、SLP7を“1”、SLP6を“1”、SLP5を“1”、SLP4を“0”、SLP3を“1”、SLP2を“1”、SLP1を“1”に設定すれば、フルスケールの中心の量子化器のみがオン状態になるので、1ビットになる。同様にビット数を2に設定するときは、SLP7を“1”、SLP6を“0”、SLP5を“1”、SLP4を“0”、SLP3を“1”、SLP2を“0”、SLP1を“1”に設定し、ビット数を3に設定するときは、SLP7を“0”、SLP6を“0”、SLP5を“0”、SLP4を“0”、SLP3を“0”、SLP2を“0”、SLP1を“0”に設定すればよい。上記の例では、3ビットとしたが、4ビット以上でも上記と同様にしてビット数を切り替えることができる。
2 第2の積分器
3 第3の積分器
4 ローカルフィードバック
5 遅延器
6 量子化器
7 DA変換器
8a〜8c DA変換器のゲイン
9a〜9c 積分器のゲイン
10 加算器
11 ゲイン1の遅延のない積分器
12 ローカルフィードバックのゲイン
13 ゲイン1のDAC
14 出力回路
15 制御装置
16 ローカルフィードバックのオン/オフを制御する装置
17 ANDゲート
18 第3の積分器のオン/オフを制御する装置
19 第3の積分器の入出力間のスイッチ
20 1ビットの量子化器
VINP (+)側アナログ入力端子
VINN (−)側アナログ入力端子
CS1〜CS3 サンプリング容量
CH1〜CH3 積分容量
VOUT ディジタル出力端子
VREFP,VREFN DA変換器の参照電圧
SLP1〜7 量子化器のビット数を切り替えるための制御信号
Claims (6)
- 縦続接続されている複数段の積分器と、最終段の積分器の出力信号を量子化する量子化器と、前記量子化器の出力信号を前記複数段の積分器の入力に戻すDA変換器と、前記複数段の積分器の内2つ以上を含みかつ前記量子化器を介すことのないローカルフィードバック手段とを備えるデルタシグマ変調器の制御方法であって、
前記DA変換器の出力信号をクロックの半周期だけ遅延させ、
前記ローカルフィードバック手段の出力信号をクロックの半周期だけ遅延させ、
ダブルサンプリングのタイミングでデルタシグマ変調を行なうことを特徴とするデルタシグマ変調器の制御方法。 - 縦続接続されている複数段の積分器と、最終段の積分器の出力信号を量子化する量子化器と、前記量子化器の出力信号を前記複数段の積分器の入力に戻すDA変換器と、前記複数段の積分器の内2つ以上を含みかつ前記量子化器を介すことのないローカルフィードバック手段とを備えるデルタシグマ変調器であって、
前記DA変換器の出力信号をクロックの半周期だけ遅延させるための第1の遅延器と、
前記ローカルフィードバック手段の出力信号をクロックの半周期だけ遅延させるための第2の遅延器とを備え、
ダブルサンプリングのタイミングで動作することを特徴とするデルタシグマ変調器。 - 請求項2記載のデルタシグマ変調器であって、
前記複数段の積分器は、第1から第3の積分器が縦続接続され、
前記第1の積分器は、入力信号をクロックの半周期だけ遅延させる第3の遅延器と、
前記第3の遅延器の出力信号から、前記DA変換器の出力信号を減算する第1の加算器とを含み、
前記第2の積分器は、前記第1の積分器の出力信号をクロックの半周期だけ遅延させる第4の遅延器と、
前記第4の遅延器の出力信号から、前記DA変換器の出力信号、および前記ローカルフィードバック手段の出力信号を減算する第2の加算器とを含み、
前記第3の積分器は、前記第2の積分器の出力信号から、前記DA変換器の出力信号を減算する第3の加算器を含むことを特徴とするデルタシグマ変調器。 - 請求項3記載のデルタシグマ変調器であって、
前記第3の積分器の機能をオン/オフする制御装置を備えたことを特徴とするデルタシグマ変調器。 - 請求項2または4記載のデルタシグマ変調器であって、
前記ローカルフィードバック手段の機能をオン/オフする制御装置を備えたことを特徴とするデルタシグマ変調器。 - 請求項5記載のデルタシグマ変調器であって、
前記量子化器のビット数を切り替える制御装置を備えたことを特徴とするデルタシグマ変調器。
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