JPS62159518A - 多重化デルタ・シグマ（δς）形ａ／ｄ変換器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、アナログ信号をディジタル信号に変換する多
重化デルタ会シグマ（ΔΣ）形Ａ／Ｄ変換変換間するも
のである。

（従来の技術） 従来、このような分野の技術としては、次のような文献
に記載されるものがあった。

■　アイ　イー　イー　イー　誌　（ＩＥＥＥ）、（１
９８３−１１，）　（米）“ア　ユニティ　ビット　コ
ーディング　メソド　バイ　ネガティブ　フィールドバ
ック（Ａ　Ｕｎｉｔｙ　Ｂｉｔ　Ｃｏｄｉｎｇ　Ｍｅｔ
ｈｏｄ　ｂｙＮｅｇａｔｉｖｅ　Ｆｅｅｄｂａｃｋ）”
Ｐ、　１５２４−１５３５■　アイ　イー　イー　イ　
−　誌　（ＩＥＥＥ）、ＣＡＳ−２５［７］　（１９７
８−７，）　　（米）“オーバサンプルド、リンアー　
プリディクチイブ　アンド　ノイズ・シェービング　コ
ーダーズ　オブ　オーダＮ＞　１　（Ｏｖｅｒｓａｍｐ
ｌｅｄ、Ｌｉｎｅａｒ　Ｐｒｅｄｉｃｔｉｖｅ　ａｎｄ
Ｎｏｉｓｅ−ｓｈａｐｉｎｇ　Ｇｏｄｅｒｓ　ｏｆ　０
ｒｄｅｒ　Ｎ＞１）”Ｐ、４３Ｅｌ−■　アイ　イー　
イー　イ　−　誌　（ＩＥＥＥ）、邦≦１４　　［１］
　（１９７９−２，）　　（米）“ア　シングル・チャ
ネル　ビーシーエム　コ　−　デ　ッ　り（ＡＳｉｎｇ
ｌｅ−Ｃ：ｈａｎｎｅ（Ｉｔ、　ＰＧＭ　Ｇｏｄｅｃ）
”Ｐ、２５−３７■　アイ　イー　イー　イ　−会報誌
（ｒＥＥＥＴＲＡＮＳＡＣ：Ｔｌ０ＮＳ　ＯＮ　ＣＯＭ
ＭＵＮＩＣＡＴＩＯＮＳ）、Ｃ０Ｗ−３１［３］　（１
９８３−３，）　　（米）“デザイン　メン　ドロシイ
　フォー　シグマデルタエム（Ｄｅｓｉｇｒ＋Ｍｅｔｈ
ｏｄｏｌｏｇｙ　ｆｏｒΣΔＸ）”Ｐ３ＥｉＯ−３７０
■　半導体トランジスタ研究会誌、　５ＳＤ８５　［３
］（１９８５）“ディジタル処理形ＰＧＭ−ＣＯＤＥｆ
ｌｌニーＬＳＩ″Ｐ、１７−２４ ■　昭和６０年度電子通信学会総合全国大会誌“多段量
子化ノイズ・シェイピング形Ａ／Ｄ変挽回路”Ｐ、（２
−３２１） 以下、その構成を図を用いて説明する。

第２図は従来のΔΣ形Ａ／Ｄ変換器の一構成例を示すブ
ロック図である。

このＡ／Ｄ変換器は、加算器１、積分器２、及び量子化
器３で構成されている。加算器１で入力信号Ｘと帰還信
号ｑとの差分を求め、その差分を積分器２で積分した後
、量子化器３で量子化して量子化出力ｙを出力すると共
に、その出力ｙを帰還信号ｑとして加算器ｌへ負帰還す
る。量子化出力ｙのビット数として代表的な値は、１ビ
ツトである。このＡ／Ｄ変換器では、 ｙ　＝　ｆｔ（ｘ−ｑ）ｄｔ　　　　　　−（１）とな
る式が成立する。ここで、連続時間ｔについて離散系列
を ｔ＝ｎＴ 但し、Ｔ；標本化周期 ｎ；目数数 として考えれば、（１）式はｔ　＝ｎＴ、　　ｔ　＝ｎ
Ｔ＋　Ｐ（但し、Ｐは平均時間）について ｙ（ｎＴ）＝　　ｆ、’丁　　（ｘ−ｑ）ｄｔ　　　　
　　　　　　　−（２）ｙ（ｎＴ＋Ｐ）　＝　ｆ論（ｘ
−ｑ）ｄｔ　　　　−（３）という式が成立する。（２
）　、（３）式より、ｙ（ｎＴ＋Ｐ）　−ｙ（ｎＴ）＝
　Ｊ””ｔ’　（ｘ−ｑ）ｄｔ　・・・（４）へＴ となり、したがって となる。（５）式においてＰ＋■とすれば、すなわち全
平均を考えると、左辺は零に近づくため、近似的に、 なる式が成立する。

（６）式の意味するところは、系ループが、入力信号Ｘ
の平均パワーに、量子化出力ｙ　（＝帰還信号ｑ）の平
均パワーが等しくなるように、帰還信号ｑが出没するこ
とであり、この帰還信号ｑが入力信号値に追従している
ことを意味している。帰還信号ｑは理想的な量子化器３
であれば、入力信号Ｘそのものを量子化していることに
他ならない。しかし、現実的には、標本化周期と入力信
号Ｘの周期、さらには量子化器３のビット数により、量
子化出力ｙには多くの誤差信号を含む。

ΔΣ形Ａ／Ｄ変換器の原理を関数論的に考察する意味で
、文献■、■に記載された第３図のようなΔΣ形Ａ／Ｄ
変換器の構成ブロック図を考える。

この変換器は、入力信号Ｖｉｎ（Ｚ）と帰還信号との差
分をとる加算器１０．１（（Ｚ）なる伝達特性を有する
線形回路１１、Ａ／Ｄ変換器１２、Ａ／Ｄ変換器１２の
出力とその変換器１２で発生する量子化誤差信号ε（Ｚ
）とを加算する加算器１３、入力に負帰還信号を与える
Ｄ／Ａ変換器１４、及びＢ　（Ｚ）なる伝達特性を有す
る線形回路１５とで構成されている。

ここで、入力信号Ｖｉｎ（Ｚ）は、入力Ｖ（ｔ）におけ
る離散系列Ｖ（ｎＴ）　ｃ７）Ｚ変換、すなわちＺ［Ｖ
（ｎｔ）］　＝Ｖ（Ｚ）であり、さらに出力信号Ｖｏ（
Ｚ）および量子化誤差信号ε（Ｚ）も同様の意味である
。また、Ｈ（Ｚ）は積分特性を意味すると共に、Ｅ（Ｚ
）は第２図に対応づければＢ（Ｚ）＝１である。

第３図では、次式が成立する。

ここで、今 に選んだとすると、（７）式は となる。（８）式において右辺第２項は雑音成分であり
、Ｈ（Ｚ）の選び方により、その雑音成分を抑圧するこ
とが可能である。

（８）式から明らかなように、ΔΣ形Ａ／Ｉｌ変換器の
出力信号Ｖｏ（Ｚ）には入力信号成分とその量子化雑音
成分とが現われる。特に、雑音成分の分布特性は、入力
信号周波数と標本化周波数の比に密接に関係がある。一
様量子化器の場合、ナイキスト理論に基づき入力信号周
波数の２倍で標本化を行ったとき、量子化器のビット数
が少ない場合には出力信号Ｖｏ（Ｚ）の信号対雑音比（
以下、Ｓ／Ｎという）が°低い。ところが、ΔΣ形Ａ／
Ｄ変換器の場合は、一様量子化器と異なり、標本化周波
数を入力信号周波数のｎ倍にオーバサンプルすることに
より、所望の帯域内雑音をｌ／ｎにすることが可能であ
り、また同時に、（８）式第２項の１／Ｈ（Ｚ）の選び
方により、帯域内雑音の抑圧が可能である。したがって
量子化ビット数を少なくした場合は、一様量子化器とは
異なり、ｎを十分大きくとることにより、所望のＳ／Ｎ
が帯域内で確保することができるため、従来種々の提案
がなされてきた。

第４図は文献■、■等に記載されたもので、具体的なΔ
Σ形Ａ／Ｄ変換器の構成に近い回路構成図である。

このΔΣ形Ａ／Ｄ変換器は、加算器２０、積分器２１、
閾値を検出する比較器２２、及び復号化器の役目をする
制御スイッチ２３で構成されている。積分器２１は、ア
ナログ積分器や、ＳＣ（スイッチトキャパシタ、５ｗ１
ｔｃｈｅｄ　Ｃａｐａｃｉｔｏｒ）積分器等で構成され
る。

この変換器では、加算器２０で入力信号Ｖｉｎ（Ｚ）と
帰還信号との差分をとり、それを積分器２１で積分した
後、比較器２２で１ビツトの論理“１”または“０”な
る出力信号Ｖｏ（Ｚ）に量子化する。出力信号Ｖｏ（Ｚ
）は制御スイッチ２３を切換え、その制御スイッチ２３
によって正または負の基準電圧＋Ｖｒ、−Ｖｒからなる
負帰還信号を入力側に返している。

第５図は第４図において積分器２２をＳＣ積分器で構成
した場合の１ビツトΔΣ形Ａ／Ｄ変換器の具体的な回路
例である。

このΔΣ形Ａ／［１変換器は、信号φなるタイミングで
オンするスイッチ３０，３１，３２、信号Ｔなるタイミ
ングでオンするスイッチ３３，３４，３５、サンプリン
グ容１（Ｏｓ）３Ｂ、積分容量（Ｇｉ）３７、演算増幅
器３８、比較器３３、信号φ１のタイミングでデータを
ラッチして出力信号Ｄｏを送出するフリップフロップ回
路（ＦＦ）４０、信号φ１で出力信号Ｄｏの論理をとる
論理回路４１、論理回路４１から出力される制御信号で
オン、オフするスイッチ（Ａ）　４２　、　（Ｂ）　４
３、及び帰還用サンプリング容（ｉ（（：ｂ）４４とで
構成されている。

第５図の回路動作を第６図のタイミング図を参照しつつ
説明する。

先ず、信号φのタイミングでスイッチ３０．３１がオン
すると、入力信号Ｖｉｎによりサンプリング容ｆｆ１（
Ｃｓ）３８に電荷０８−Ｖｉｎが充電されると同時に、
積分容量（Ｇｉ）３７にも充電され積分される。その積
分結果は比較器３９により接地電位よりも大きいか、小
さいかが判断された後、信号φ１のタイミングでフリッ
プフロップ回路（ＦＦ）４０に格納される。フリップフ
ロップ回路４０の出力信号ＤＯは論理回路４Ｉに入力さ
れ、その論理回路４１により信号φ１のタイミングでス
イッチ（Ａ）４２およびスイッチ（Ｂ）４３がオン、オ
フ制御され、基準電圧Ｖｒによって帰還容量（Ｏｈ）４
３に負帰還用電荷Ｃｂ−Ｖｒが充電される。

このとき、出力信号ｎｏが論理”ｌ”の場合、演算増幅
器３日の出力（ｆｆ１分器出力）は正電圧になるため、
スイッチ（Ｂ）４３が信号φ１のタイミングでオンにな
り、サンプリング容量（Ｃｂ）４４の電荷を放電した後
、スイッチ（Ａ）４２が信号Ｔのタイミングでオンにな
り、電荷−Ｇｂ−Ｖｒが演算増幅器３８側へ帰還される
。また、出力信号ＤＯが論理“Ｏ”の場合、演算増幅器
３８の出力は負電圧になるため、スイッチ（Ａ）４２が
信号φ１のタイミングでオンになると共に、スイッチ（
Ｂ）４４が信号−φ−のタイミングでオンになり、電荷
Ｃｂ−Ｖｒが演算増幅器３８側へ帰還される。このよう
に、入力積分→量子化（判定）峠帰還積分→入力積分と
いう一連の閉ループ操作により、ディジタル出力信号Ｄ
Ｏを得ている。

第７図は文献■に記載されたΔΣ形Ａ／Ｄ変換器であり
、第５図の変換器がさらに改良されている。

このΔΣ形Ａ／Ｅｌ変換器は、主量子化ループおよび副
量子化ループを有している。主量子化ループは、加算器
５０、積分器５１、Ａ／Ｄ変換器からなる量子化器（Ｑ
ｌ）５２、加算器５３、及びＥｌ／Ａ変換器からなる復
号化器５４で構成されている。また、副量子化ループは
、その入力側が積分器５１の出力側に、その出力側が加
算器５３にそれぞれ接続されるもので、加算器５５、積
分器５６、Ａ／Ｄ変換器からなる量子化器（Ｑ２）５７
、微分回路（ｄ／ｄｔ）５８、及びＤ／Ａ変換器からな
る復号化器５９とで構成されている。系の出力信号Ｄｏ
としては、主量子化ループの出力（量子化器５２の出力
）と、副量子化ループの出力（量子化器５７の出力）を
微分回路５８で微分したものとを加えることにより得て
いる。

第５図の回路で説明したように、積分器５１．５８は入
力信号積分と帰還信号積分を繰り返し行っているわけで
あるが、帰還信号積分が行われた後の積分器出力は、換
言すれば、量子化器５２．５７の入力信号と復号化器５
４．５９の出力信号との差であり、量子化誤差そのもの
を表わしている。

第７図の回路において副量子化ループに信号を与えるタ
イミングは、積分器５１の出力に量子化誤差が現われて
いる時である。主量子化ループの出力をＶｏｌ（Ｚ）、
副量子化ループの出力をＶｏ２　（Ｚ）とすると、主ル
ープ、副ループについて次式が成立する。

・・・（９） ・・・（１０） 但し、旧（Ｚ）；積分器５１の積分特性Ｈ２（Ｚ）、積
分器５６の積分特性 ε１（Ｚ）；量子化器５２の量子化誤 差 ε２（Ｚ）、量子化器５７の量子化誤 差 微分回路５８の出力信号Ｖｏ３　（Ｚ）は、微分特性を
１４３（Ｚ）とすれば、（１０）式よりＶｏ３（Ｚ）　
＝　Ｈ３（Ｚ）　−Ｖｏ２（Ｚ）となる。ここで、一般
的に旧（Ｚ）＝　Ｈ２（Ｚ）＝）Ｉ（Ｚ）と置くことが
可能であり、かつ通常の積分器では量子化誤差ε１（Ｚ
）が入力信号Ｖｉｎ（Ｚ）に対して極性反転しているこ
とを考慮すれば、（９）、（１０）式より次式が成立す
る。

（１２）式ニオイテ微分特性Ｈ３（Ｚ）を１／Ｈ（Ｚ）
ニｔルと、第２項が削除され、出力信号Ｄｏ（Ｚ）には
入力信号Ｖｉｎ（Ｚ）と副ループの量子化誤差信号ε２
（Ｚ）とが表われる。したがって、主ループの量子化誤
差信号ε１（Ｚ）をキャンセルすることにより、雑音成
分のより低い副ループの量子化誤差信号ε２（Ｚ）のみ
が入力信号Ｖｉｎ（Ｚ）に加えられるだけであり、出力
信号ｎｏ（Ｚ）として大きなＳ／Ｎを確保することが可
能になる。これは見かけ上、ΔΣの２重積分ループと等
価な伝達特性式を得ている。

第８図はその具体的な回路例で、１ビツトΔΣ形Ａ／Ｄ
変換器を２つ用いたΔΣ形Ａ／Ｄ変換器の回路図を示し
ている。

主量子化ループのΔΣ型Ａ／Ｅｌ変換器は、信号φのタ
イミングでオンするスイッチｅｏ、６ｔ、ｅ２、信号正
のタイミングでオンするスイッチ８３，８４，８５、サ
ンプリング容量（Ｃｓｌ）６６、積分容量（Ｃｉ　１）
８７、演算増幅器６８、量子化器として機能する比較器
６９、信号φ１．φでそれぞれデータをラッチするフリ
ップフロップ回路（ＦＦ）？０，７１．加算器７２、信
号φ１で論理をとる論理回路７３、この回路７３から出
力される制御信号でオン、オフするスイッチ（Ａ）　７
４　、　（Ｂ）　７５、　及び帰還用サンプリング容量
（Ｃｂｌ）７Ｇとで構成されている。

同様に、副量子化ループのΔΣ形Ａ／Ｄ変換器は、演算
増幅器６８の出力側およびスイッチ（Ａ）７４の入力側
と加算器７２との間に接続されるもので、信号Ｔのタイ
ミングでオンするスイッチ８０，８１，８２、信号φの
タイミングでオンするスイッチ８３．８４．８５、サン
プリング容量（Ｃ８２）８Ｂ、積分容量（Ｃｉ２）８７
、演算増幅器８８、量子化器として機能する比較器８９
、信号φ２．φでそれぞれデータをラッチするフリップ
フロップ回路（ＦＦ）９０，９１、　微分回路（ｄ／ｄ
ｔ）９２、信号φ２で論理をとる論理回路９３、この回
路９３から出力される制御信号でオン。

オフするスイッチ（Ｃ：）！９４．（ｂ）９５、及び帰
還用サンプリング容ｆｆｉ　（Ｃｂ２）９Ｂとで構成さ
れている。

第８図の回路動作を第９図のタイミング図を参照しつつ
説明する。

この主および副量子化ループにおける回路の動作原理は
、第５図の回路と同じであるが、第９図から明らかなよ
うに、主ループの積分器出力（演算増幅器８８の出力）
を副ループに渡すタイミングは、主ループの帰還積分が
行われているときであり、これは主ループの量子化誤差
信号を伝達していることに他ならない。フリップフロッ
プ回路７１．９１は、それぞれ主ループの出力（フリッ
プフロップ回路７０の出力）と副ループの出力（フリッ
プフロップ回路９０の出力）との同期合せのために設け
られている０以上のように、ΔΣ形Ａ／Ｄ変換器を２つ
用いて主および副ループを形成することに、より高いＳ
／Ｎ特性を得ることができる。

さらに、Ｓ／Ｎ特性を向上させるには、例えば第７図に
おける副量子化ループの積分器５６出力側と加算器５３
との間に第２の副量子化ループを追加し、以下同様に順
、成品量子化ループを追加して多重化していければよい
。

（発明が解決しようとする問題点） しかしながら、上記構成の多重化ΔΣ形Ａ／Ｄ変換器で
は、量子化ループの段数を増加してＳ／Ｎ特性を向上さ
せる構成であるため、量子化ループにおける段数の増加
に応じて部品数が多くなり、回路構成が複雑化するとい
う問題点があった。

本発明は前記従来技術が持っていた問題点のうち、Ｓ／
Ｎ特性向上の割合に応じて回路構成が複雑化する点につ
いて解決した多重化ΔΣ形Ａ／Ｄ変換器を提供するもの
である。

（問題点を解決するための手段） 本発明は前記問題点を解決するために、入力信号および
帰還信号を加算してその加算結果を出力する入力用加算
器と、前記加算結果を積分する積分器と、この積分器出
力を量子化してディジタル信号を出力する量子化器と、
前記ディジタル信号を復号化して前記帰還信号を出力す
る復号化器とを備えたΔΣ形Ａ／Ｄ変換器において、前
記積分器は、所定のタイミングで切換えられる複数個の
積分容量を有する構成にすると共に、前記各積分容量の
出力値を標本化してそれを保持するサンプルホールド回
路と、このサンプルホールド回路の出力と前記入力信号
とを所定のタイミングで切換えて前記入力用加算器に与
えるスイッチと、前記量子化器のディジタル信号を順次
保管する保管回路とを設けたものである。

（作　用） 本発明によれば、以上のように多重化ΔΣ形Ａ／Ｄ変換
器を構成したので、スイッチおよび各積分容量の切換え
により、実質的に複数段の量子化ループを用いて入力信
号をディジタル信号に変換したことと等価な動作が得ら
れる。これにより、部品数を大幅に増加させることなく
、Ｓ／Ｎ特性の向上が計れる。したがって、前記問題点
を除去できるのである。

（実施例） 第１図は本発明の実施例を示す多重化ΔΣ形Ａ／Ｄ変換
器の構成ブロック図である。

この変換回路は、入力信号Ｖｉｎとサンプルホールド回
路出力を切換えるスイッチ１００、　入力用加算器ｌｏ
ｔ、所定のタイミングで切換えられる複数（Ｎ）個の積
分容量Ｏｉｌ〜Ｃ１Ｎを有する積分器１０２、加算器１
０３、及びＡ／Ｄ変換器等からなる量子化器（Ｑ）１０
４を有し、これらが順次直列に接続されている。一方の
加算器１０１の入力側は他方の加算器１０３に接続され
ている。量子化器１０４の出力側と加算器１０１との間
には、帰還信号を生成するＤ／Ａ変換器等からなる復号
化器１０５が接続され、さらにスイッチ１００と積分器
１０２の出力側との間には、積分器出力を標本化してそ
れを保持するサンプルホールド回路１０６が接続されて
いる。

また、量子化器１０４の出力側には、量子化器出力を順
次保管する保管回路１０７が接続され、この保管回路１
０７の出力側に微分回路１０８及び加算器１０８が接続
されている。

次に、動作について説明する。

スイッチ１００は当初、入力信号Ｖｉｎ側に切換えられ
、このスイッチ１００を通して入力信号Ｖｉｎが加算器
１０３に与えられる。加算器１０３は、入力信号Ｖｉｎ
と、積分器１０２における１番目の積分容量Ｏｉｌに保
管されていた前の積分値とを加算し、その加算結果を量
子化器１０４に与える。すると、量子化器１０４は、加
算結果をディジタル信号に変換し、それを保管回路１０
７及び復号化器１０５に与える。復号化器１０５は量子
化器出力をアナログ信号に変換し、帰還信号を生成して
それを加算器１０１を介して積分器１０２へ負帰還する
。

積分器１０２では、入力信号Ｖｉｎと帰還信号とを同時
に１番目の積分容量Ｏｉｌに積分する。この際、積分器
１０２から出力される信号は、前記第７図における主量
子化ループ（１段目の量子化ループ）の量子化誤差信号
であり、この量子化誤差信号がサンプルホールド回路１
０６に保持される。

次いで、スイッチ１００がサンプルホールド回路１０６
の出力側に切換えられると共に、積分器１０２において
１番目の積分容量Ｏｉｌから２番目の積分容量Ｇ　ｉ　
２へ切換えられると、該サンプルホールド回路１０６の
出力が新たな入力信号となって加算器１０３に与えられ
る。新たな入力信号と、積分器１０２における２番目の
積分容量Ｃｉ２に保持された前の積分値とが、加算器１
０３で加算され、その加算結果が量子化器１０４へ与え
られると、前記１段目の量子化ループ動作と同様にして
２番目の量子化ループ動作が実行される。以下同様に、
積分器１０２における積分容量Ｇｉ３〜ＧｉＮが３番目
からＮ番目へと順次切換えられ、３段目からＮ段目の量
子化ループへと順次実行されていく。

各段の量子化ループの実行に伴ない、各段の量子化器１
０４出力はそれぞ保管回路１０７に保管されていく。Ｎ
段目が終了した時に、２段目〜Ｎ段目の量子化器出力が
微分回路１０８で微分され、その微分値と１段目の量子
化器出力とが加算器１０９で加算され、その加算結果が
出力信号ＤＯとして送出される。

本実施例の利点は、次のようである。

■　１段目量子化ループにおいて、先ず、加算器１０３
で入力信号Ｖｉｎと積分器１０２の出力とを加算するこ
とにより、見かけ上、該入力信号Ｖｉｎを積分したこと
と等価なことを行い、その加算器１０３の出力を量子化
器１０４で量子化し、後で加算器１０１により入力信号
Ｖｉｎと帰還信号との差分をとってその差分を積分器１
０２で積分するようにしている。同様のことを２段目〜
Ｎ段目の量子化ループについても行っている。そのため
、積分器１０２の出力範囲を抑えることが可能となり、
これによって入力信号レベルを従来のように抑える必要
がないので、積分器１０２における出力のＳ／Ｎを向上
させることができる。

■　基本となる１つのΔΣ形Ａ／Ｄ変換器でＮ重の量子
化ループ動作を行っているため、部品数が大幅に減少で
きるばかりか、出力信号ＶｏのＳ／Ｎ特性をより一層向
上させることができる。

第１０図は第１図の具体的な回路例を示すＮ重２の場合
の１ビツトΔΣ形Ａ／Ｄ変換器の回路図である。

この変換器において、スイッチ１００は、各信号ＰＩ、
Ｐ２のタイミングでそれぞれオンするスイッチ２００．
２０１で構成され、同様に、第１図の加算器１０１及び
復号化器１０５は、信号Ｐ３のタイミングでオンするス
イッチ２０２，２０３，２０４、信号Ｐ４のタイミング
でオンするスイッチ２０５，２０Ｅｉ、２０７、　サン
プリング容量（Ｏｓ）２０８．　　帰還用サンプリング
容量（Ｃｂ）２０９、制御信号でオン、オフするスイッ
チ（Ａ）２１０．（Ｂ）２１１、及びその制御信号を出
力する論理回路２１２で構成されている。論理回路２１
２は量子化器出力及び信号Ｐ７．Ｐ８に基づき制御信号
を生成する。

さらに、積分器１０２は、演算増幅器２２０、１番目お
よび２番目積分容量（Ｃｉｌ）２２１．（Ｃｉ２）２２
２、信号Ｐ１のタイミングでオンして１番目積分容量２
２１を演算増幅器２２０に接続するスイッチ２２３．２
２４、　及び信号Ｐ２のタイミングでオンして２番目積
分容量２２２を演算増幅器２２０に接続するスイッチ２
２５，２２８で構成されている。第１図の加算器１０３
及び量子化器１０４は、比較器２２７で構成され、サン
プルホールド回路１０６は、各信号ＰＩ、Ｐ２．Ｐ５．
ＰＧのタイミングでオンするスイッチ２３０．２３１，
２３２・２３３，２３４・２３５、容ｉ　（Ｏｈ　１　
）２３６　、　（Ｃｂ２　）２３７、　及び演算増幅器
２３８で構成されている。

また、保管回路１０７は、各信号Ｐ７．Ｐ８のタイミン
グでそれぞれ比較器２２７の出力をラッチするフリップ
フロップ回路（ＦＦ）２４０．２４１、　及び信号Ｐ１
のタイミングで各フリップフロップ回路２４０，２４１
の出力の同期合せをそれぞれ行うフリップフロップ回路
２４２．２４３とで構成されている。

次に、第１１図のタイミング図を参照しつつ動作を説明
する。

先ず、１段目量子化ループにおいて、入力信号Ｖｉｎは
信号Ｐ１のタイミングでスイッチ２００を通して比較器
２２７の（＋）入力端子に伝達され、その比較器２２７
で、１番目積分容量２２１における前の積分値と比較（
量子化）される、比較器２２７の出力は信号Ｐ７のタイ
ミングでフリップフロップ回路２４０にラッチされ、そ
のフリップフロップ回路２４０の出力が論理回路２１２
及びフリップフロップ回路２４２に与えられる。

論理回路２１２は、信号Ｐ７のタイミングで制御信号を
出力し、帰還用サンプリング容量２０９を通して積分器
１０２に、電荷Ｃｂ−Ｖｒ　　（但し、Ｖｒは基準電圧
）による負帰還がかかるように、スイッチ２１０．２１
１をオン、オフ制御する。

次に、信号Ｐ４．Ｐ５がＬレベルからＨレベルになると
、入力信号Ｖｉｎがスイッチ２００．２０５．２０８及
びサンプリング容量２０８を通して、帰還信号がスイッ
チ２１０，２０７及び帰還用サンプリング容量２０９を
通してそれぞれ１番目積分容量２２１に与えられ、この
積分容量２２１で入力信号Ｖｉｎ及び帰還信号が同時に
積分されて１段目の量子化ループ動作が終了する。

積分器１０２の出力は、信号Ｐ５の立上りタイミングで
容量２３６に蓄えられ、次の信号Ｐ６の立上りタイミン
グで容量２３７に伝達される。これにより、積分器１０
２の出力がサンプルホールドされる。

信号Ｐ２がＬレベルからＨレベルに立上ると、スイッチ
２０１，２２５．２２８．２３１がオンし、サンプルボ
ールド回路１０８から出力信号が送出され、この出方信
号が新たな入力信号となってスイッチ２０１を通して比
較器２２７の（り入力端子に伝達される。

新たな入力信号は、比較器２２７により、２番目積分容
量２２２における前の積分値と比較（量子化）され、そ
の　比較結果が該比較器２２７から出力される。比較結
果は、信号Ｐ８の立上りタイミングでフリップフロップ
回路２４１にラッチされ、そのフリップフロップ回路２
４１の出力が論理回路２１２及びフリップフロップ回路
２４３に得られる。

論理回路２１２にフリッププロップ回路２４１の出力が
与えられると、前記１段目の量子化ループ動作と同様の
動作が行われ、２段目の量子化ループ動作が終了する。

フリップフロップ回路２４２．２４３は、前段の７リツ
プフロツプ回路２４０，２４１出力を信号Ｐ１のタイミ
ングで同期合せを行う。さらに、一方のフリップフロッ
プ回路２４３の出方が微分回路１０８で微分された後、
その微分値と他方のフリップフロップ回路２４２の出力
とが加算器１０９で加算され、出ヵ信号ＤＯを得ている
。これにより、第１図の回路と同様の利点が得られる。

なお、第１０図の回路において、量子化ループの段数を
Ｎ段にするには、積分容量とそれをオン。

オフするスイッチをＮ個設けると共に、フリップフロッ
プ回路２４０，２４１とその後段に接続されるフリー、
プフロップ回路２４２，２４３及び微分回路１０８とを
Ｎ個設ければよい。ここで、フリップフロップ回路２４
０〜２４３は、その数が多くなれば、それをシフトレジ
スタ等で構成することにより、回路構成を簡略化できる
。さらに、本発明は、図示の実施例に限定されず、種々
の変形が可俺である。

（発明の効果） 以上詳細に説明したように、本発明によれば、基本とな
る１つのΔΣ形Ａ／Ｄ変換器において、積分器に複数個
の積分容量を設けると共に、サンプルホールド回路、入
力切換え用のスイッチ、及び保管回路を設けたので、回
路構成の部品数を大幅に増加させることなく、量子化ル
ープの多重化が可能となり、さらにＳ／Ｎ特性をより一
層向上させることができる。

【図面の簡単な説明】

第１図は本発明の実施例を示す多重化ΔΣ形Ａ／Ｅｌ変
換器の構成ブロック図、第２図、第３図および第４図は
従来のΔΣ形ＡＩＤ変換器の構成ブロック図、第５図は
第４図の回路図、第６図は第５図の動作を示すタイミン
グ図、第７図は従来のΔΣ形Ａ／Ｄ変換器の構成ブロッ
ク図、第８図は第７図の回路図、第９図は第８図の動作
を示すタイミング図、第１０図は第１図の回路図、第１
１図は第１Ｏ図の動作を示すタイミング図である。 １００・・・・・・スイッチ、１０１，１０３，１０９
・・・・・・加算器、１０２・・・・・・積分器、１０
４・・・・・・量子化器、１０５・・・・・・復号化器
、１０１１ｉ・・・・・・サンプルホールド回路、１０
７・・・・・・保管回路、１０８・・・・・・微分回路
、Ｖｉｎ・・・・・・入力信号、ＤＯ・・・・・・出力
信号。 出願人代理人　　　柿　　木　　恭　　成第２図 従来の△Σ形ヤト斐喚器 第３図 従来の乙Σ形〜鮎皮換器 第４図 第４図の凹路図 第５國 ψＩ 第５図のタイミ）り図 第６図 従来のΔΣ形Ａ／Ｄ変換器 第７図 φ ＋２ し ％８図のタイミング図 第９図

Claims (1)

1. 【特許請求の範囲】 入力信号および帰還信号を加算してその加算結果を出力
   する入力用加算器と、前記加算結果を積分する積分器と
   、この積分器出力を量子化してディジタル信号を出力す
   る量子化器と、前記ディジタル信号を復号化して前記帰
   還信号を出力する復号化器とを備えたデルタ・シグマ（
   ΔΣ）形Ａ／Ｄ変換器において、 前記積分器は、所定のタイミングで切換えられる複数個
   の積分容量を有する構成にすると共に、前記各積分容量
   の出力値を標本化してそれを保持するサンプルホールド
   回路と、 このサンプルホールド回路の出力と前記入力信号とを所
   定のタイミングで切換えて前記入力用加算器に与えるス
   イッチと、 前記量子化器のディジタル信号を順次保管する保管回路
   とを、 設けたことを特徴とする多重化デルタ・シグマ（ΔΣ）
   形Ａ／Ｄ変換器。