JP2016225896A - 半導体集積回路 - Google Patents

Abstract

【課題】フィードフォワード経路を有するΔΣモジュレータを含み、フィードフォワード経路で発生する雑音を除去することができる半導体集積回路を提供する。
【解決手段】コンパレータ１３は、第１の加算回路５３の出力信号である電圧を電流に変換する第１の電圧電流変換部１７と、入力信号を係数倍した信号とチョッピング信号とを乗算する第３のチョッパ回路１４と、第３のチョッパ回路１４の出力電圧を電流に変換する第２の電圧電流変換部１５と、第２の電圧電流変換部の出力信号とチョッピング信号とを乗算する第４のチョッパ回路１６と、第１の電圧電流変換部１７の出力電流と第４のチョッパ回路１６の出力電流とを加算する第２の加算回路１８と、第２の加算回路１８の出力電流を電圧に変換する電流電圧変換部１９とを備える。
【選択図】図１

Description

本発明は、半導体集積回路に関し、特に、ΔΣモジュレータを含む半導体集積回路に関する。

モータの制御や位置制御などにおいて、様々なセンサが用いられている。そのようなセンサと上位コントローラの間を接続するために、高精度なＡＤＣ（Analog-to-Digital Converter）が求められている。ΔΣＡＤＣは、入力フィルタの特性が緩和されている上に、分解能が高いという特徴がある。また、モータの電流をシャント抵抗で検出する際には、ＡＤＣとアイソレータを組み合わせた絶縁ＡＤＣが用いられる。この絶縁ＡＤＣにも、ΔΣＡＤＣが用いられることが多い。

特許文献１に記載のΔΣモジュレータは、ノイズとオフセットがある回路で、一対の入力経路と、一対の入力と、一対の出力とを有し、一対の入力が周期的に切り替えられて、かつ一対の出力が周期的に切り替えられる。このΔΣモジュレータでは、増幅器の前後にあるチョッパスイッチで、低周波ノイズ・オフセットを広域周波数に変調し、信号帯域から除去することによって、ΔΣモジュレータの非線形性（ノイズ・オフセット）を改善することができる。

特許文献２に記載のΔΣ型ＡＤ変換器は、入力信号及び帰還信号を減算してその減算結果を積分する積分器と、量子化器と、量子化器の出力を復号する復号器と、積分器の出力を保持できるサンプルホールド回路と、サンプルホールド回路の出力と入力信号とを所定のタイミングで切り替えるスイッチと、量子化器の出力を保管する保管回路とを備える。このΔΣ型ＡＤ変換器では、積分器が有する複数の積分容量を所定のタイミングで切り替えることによって、複数段の量子化ループを用いて入力信号を量子化することができる。

米国特許４９９４８０５号明細書 特開昭６２-１５９５１８号公報

しかしながら、特許文献１に記載のΔΣモジュレータは、フィードフォワード構成を有さない。

特許文献２載に記載のΔΣ型ＡＤ変換器は、フィードフォワード構成を有するが、フィードフォワード経路で発生する雑音を除去することができない。

それゆえに、本発明の目的は、フィードフォワード経路を有するΔΣモジュレータを含み、フィードフォワード経路で発生する雑音を除去することができる半導体集積回路を提供することである。

本発明の半導体集積回路は、フィードバック用ＤＡＣと、入力信号または入力信号を係数倍した信号からフィードバック用ＤＡＣの第１の出力信号または第１の出力信号を係数倍した信号を減算する減算回路と、減算回路の出力信号を積分する第１の積分回路と、第１の積分回路の第２の出力信号または第２の出力信号を係数倍した信号を積分する第２の積分回路と、第１の積分回路の第２の出力信号または第２の出力信号を係数倍した信号と、第２の積分回路の第３の出力信号または第３の出力信号を係数倍した信号とを加算する第１の加算回路と、入力信号または入力信号を係数倍した信号と第１の加算回路の出力信号とを合成した信号と所定の閾値と比較し、比較結果を表わす信号を出力するコンパレータとを備える。第１の積分回路は、増幅器と、増幅器の前段に設けられ、減算回路の出力信号とチョッピング信号とを乗算する第１のチョッパ回路と、増幅器の後段に設けられ、増幅器の出力信号とチョッピング信号とを乗算する第２のチョッパ回路と、第１のチョッパ回路の入力と第２のチョッパ回路の出力との間に設けられる積分用キャパシタとを含む。コンパレータは、第１の加算回路の出力信号である電圧を電流に変換する第１の電圧電流変換部と、入力信号または入力信号を係数倍した信号とチョッピング信号とを乗算する第３のチョッパ回路と、第３のチョッパ回路の出力電圧を電流に変換する第２の電圧電流変換部と、第２の電圧電流変換部の出力信号とチョッピング信号とを乗算する第４のチョッパ回路と、第１の電圧電流変換部の出力電流と第４のチョッパ回路の出力電流とを加算する第２の加算回路と、第２の加算回路の出力電流を電圧に変換する電流電圧変換部と、電流電圧変換部の出力と所定の閾値との比較結果をラッチするラッチ回路とを含む。フィードバック用ＤＡＣは、ラッチ回路の出力であるデジタル信号をアナログ信号に変換する。

本発明によれば、フィードフォワード経路で伝送される入力信号または入力信号を係数倍した信号をチョッパするので、フィードフォワード経路で発生する雑音を除去することができる。

第１の実施形態の半導体集積回路の構成を表わす図である。 第１の積分回路の構成を表わす図である。 第２の実施形態のフィードフォワードチョッパΔΣモジュレータの回路構成図である。 第１のチョッパ回路の構成を表わす図である。 （ａ）は、チョッピング信号φ１の時間変化を表わす図である。（ｂ）は、チョッピング信号φ２の時間変化を表わす図である。 第３の実施形態のフィードフォワードチョッパΔΣモジュレータの回路構成図である。 第３の積分回路の構成を表わす図である。 第４の実施形態の半導体集積回路の構成を表わす図である。 第２の積分器の構成を表わす図である。 第５の実施形態のフィードフォワードチョッパΔΣモジュレータの回路構成図である。 第６の実施形態の半導体集積回路の構成を表わす図である。

以下、本発の実施の形態について図面を用いて説明する。
［第１の実施形態］
図１は、第１の実施形態の半導体集積回路１の構成を表わす図である。

図１に示すように、この半導体集積回路１は、フィードバック用ＤＡＣ（Digital-to-Analog Converter）１２と、減算回路５１と、第１の積分回路１０と、第２の積分回路５２と、第１の加算回路５３と、乗算器３と、コンパレータ１３とを備える。

減算回路５１は、乗算器２と、加算器７と、乗算器９とを備える。乗算器２は、入力信号を係数ｂ（１）倍する。乗算器９は、フィードバック用ＤＡＣ１２の出力信号を係数ｃ（１）倍する。加算器７は、乗算器２の出力信号と乗算器９の出力信号とを加算する。ｃ（１）は、負の値であるため、加算器７は、実質的に減算器として機能する。

第１の積分回路１０は、減算回路５１の出力信号を積分する。
第２の積分回路５２は、乗算器４と、積分器１１とを有する。乗算器４は、第１の積分回路１０の出力信号を係数ｃ（２）倍する。積分器１１は、乗算器４の出力信号を積分する。

第１の加算回路５３は、乗算器５と、乗算器６と、加算器８とを備える。乗算器５は、第１の積分回路１０の出力信号を係数ａ（１）倍する。乗算器６は、第２の積分回路５２の出力信号を係数ａ（２）倍する。加算器８は、乗算器５の出力信号と乗算器６の出力信号とを加算する。

乗算器３は、入力信号を係数ｂ（２）倍する。
コンパレータ１３は、乗算器３の出力信号と第１の加算回路５３の出力信号とを合成した信号と所定の閾値と比較し、比較結果を表わすデジタル信号を出力する。

フィードバック用ＤＡＣは、コンパレータ１３から出力されるデジタル信号をアナログ信号に変換して、乗算器９へ出力する。

図２は、第１の積分回路１０の構成を表わす図である。
第１の積分回路１０は、増幅器４２と、第１のチョッパ回路４１と、第２のチョッパ回路４３と、積分用キャパシタ４４とを備える。

増幅器４２は、オペアンプで構成される。増幅器４２の反転入力端子は、第１のチョッパ回路４１の出力と接続する。増幅器４２の非反転入力端子は、接地される。

第１のチョッパ回路４１は、増幅器４２の前段に設けられる。第１のチョッパ回路４１は、減算回路５１の出力信号とチョッピング信号であるクロックＣＬＫとを乗算する（チョッピングする）。

第２のチョッパ回路４３は、増幅器４２の後段に設けられる。第２のチョッパ回路４３は、増幅器４２の出力信号とチョッピング信号であるクロックＣＬＫとを乗算する（チョッピングする）。

積分用キャパシタ４４は、第１のチョッパ回路４１の入力と第２のチョッパ回路４３の出力との間に設けられる。

第１のチョッパ回路４１によって、減算回路５１の出力がクロックＣＬＫの周波数ｆｃｋにアップコンバートされる。アップコンバートされた信号が増幅器４２で増幅されるため、増幅器４２の出力にはフリッカーノイズが含まれる。増幅器４２の出力が、第２のチョッパ回路４３によって、クロックＣＬＫの周波数ｆｃｋでチョッピングされることによって、減算回路５１の出力が低周波数帯域に戻される一方、フリッカーノイズは高い周波数帯域に留まる。このような動作によって、増幅器４２で生じるフリッカーノイズを高周波帯域へ移動させることができる。

再び、図１を参照して、コンパレータ１３は、第３のチョッパ回路１４と、第４のチョッパ回路１６と、第１の電圧電流変換部１７と、第２の電圧電流変換部１５と、電流電圧変換部１９と、第２の加算回路１８と、ラッチ回路２０とを含む。

第１の電圧電流変換部１７は、第１の加算回路５３の出力信号である電圧を電流に変換する。

第３のチョッパ回路１４は、乗算器３の出力信号とチョッピング信号であるクロックＣＬＫとを乗算する（チョッピングする）。

第２の電圧電流変換部１５は、第３のチョッパ回路１４の出力電圧を電流に変換する。
第４のチョッパ回路１６は、第２の電圧電流変換部１５の出力信号とチョッピング信号であるクロックＣＬＫとを乗算する。

第３のチョッパ回路１４によって、乗算器３の出力がクロックＣＬＫの周波数ｆｃｋにアップコンバートされる。アップコンバートされた信号が第２の電圧電流変換部１５に送られるため、第２の電圧電流変換部１５の出力にはフリッカーノイズが含まれる。第２の電圧電流変換部１５の出力が、第４のチョッパ回路１６によって、クロックＣＬＫの周波数ｆｃｋでチョッピングされることによって、フリッカーノイズは高い周波数帯域に留まる。このような動作によって、第２の電圧電流変換部１５で生じるフリッカーノイズを高周波帯域へ移動させることができる。

第２の加算回路１８は、第１の電圧電流変換部１７の出力電流と第４のチョッパ回路１６の出力電流とを加算する。

電流電圧変換部１９は、第２の加算回路１８の出力電流を電圧に変換する。
ラッチ回路２０は、電流電圧変換部１９の出力信号が所定の閾値以上のときに、「Ｈ」レベルの信号をラッチし、電流電圧変換部１９の出力信号が所定の閾値未満のときに、「Ｌ」レベルの信号をラッチする。

フィードバック用ＤＡＣ１２は、ラッチ回路２０の出力であるデジタル信号をアナログ信号に変換して、乗算器９へ出力する。

上述のように、第２の電圧電流変換部１５を設けたのは、フィードフォワードの経路の出力と入力用の経路の出力との加算を簡単に行なうためである。すなわち、電圧次元で加算するためには、加算用の回路ブロックが必要となるが、電流次元での加算は、単純に配線をつなぐだけで実現できるためである。

従来、コンパレータは、フィードフォワード経路で送られる入力信号にチョッパを掛ける機能を有さなかった。コンパレータは入力トランジスタのサイズが小さく、フリッカーノイズが大きいという問題があり、分解能を向上させる際に問題となる。

本実施の形態では、コンパレータの電圧電流変換ブロックを積分器用と入力用（フィードフォワード用）に分離し、フィードフォワード用の電圧電流変換ブロックをチョッパさせ、その後、２つの電圧電流変換ブロックから出力される電流を合成することによって、フィードフォワード経路で入力される信号にもチョッパを掛ける。これによって、フィードフォワード経路で重畳されるフリッカーノイズを低減でき、ΔΣモジュレータの高分解能化が可能となる。

なお、図１において、乗算器３は、省略するものとしてもよい。係数ａ（１）、ａ（２）、ｂ（１）、ｂ（２）、ｃ（１）、ｃ（２）の大きさは、「１」であってもよい。チョッパ回路１４、１６、４１、４３で使用されるチョッピング信号であるクロックＣＬＫは、同一の周波数および位相であってもよいし、それぞれ異なる周波数および位相であってもよい。

［第２の実施形態］
図３は、第２の実施形態のフィードフォワードチョッパΔΣモジュレータ８２の回路構成図である。

図３に示すように、第２の実施形態のフィードフォワードチョッパΔΣモジュレータ８２は、入力端子ＴＩＰ，ＴＩＮと、第１の積分回路ＳＣＩ１と、第２の積分回路ＳＣＩ２と、第１の加算回路ＡＤＤと、コンパレータＣＰ１と、フィードバック用ＤＡＣ１，ＤＡＣ２とを備える。

第１の積分回路ＳＣＩ１は、入力端子ＴＩＰ，ＴＩＮから差動の入力信号を受ける第１のスイッチトキャパシタ回路ＳＣ１と、第１のスイッチトキャパシタ回路ＳＣ１の出力信号を積分する第１の積分器ＩＮＴ１とを備える。

第１のスイッチトキャパシタ回路ＳＣ１は、スイッチＳＷ１Ｐ〜ＳＷ４Ｐ、ＳＷ１Ｎ〜ＳＷ４ＮおよびキャパシタＣ１Ｐ，Ｃ１Ｎを含む。第１の積分器ＩＮＴ１は、第１の差動増幅器ＤＡＭＰ１と、第１の一対の積分用キャパシタＣＩ１Ｐ，ＣＩ１Ｎと、第１のチョッパ回路ＣＨ１と、第２のチョッパ回路ＣＨ２とを備える。

入力端子ＴＩＰ，ＴＩＮは、それぞれ差動入力信号ＶＩＰ，ＶＩＮを受ける。差動入力信号ＶＩＰ，ＶＩＮの各々は、アナログ信号である。差動入力信号ＶＩＰ，ＶＩＮは、第１のスイッチトキャパシタ回路ＳＣ１に与えられる。

第１の一対のスイッチＳＷ１Ｐ，ＳＷ１Ｎは、差動の入力信号を受ける一方の端子を有する。

第２の一対のスイッチＳＷ２Ｐ，ＳＷ２Ｎは、第１の一対のスイッチＳＷ１Ｐ，ＳＷ１Ｎの他方の端子に接続される一方の端子と、一対のフィードバック用ＤＡＣ１，ＤＡＣ２の出力に接続される他方の端子を有する。

第１の一対のキャパシタＣ１Ｐ，Ｃ１Ｎは、第１の一対のスイッチＳＷ１Ｐ，ＳＷ１Ｎの他方の端子に接続される一方の端子を有する。

第３の一対のスイッチＳＷ３Ｐ，ＳＷ３Ｎは、第１の一対のキャパシタＣ１Ｐ，Ｃ１Ｎの他方の端子に接続される一方の端子と、リファレンス電圧ＲＥＦを受ける他方の端子を有する。

第４の一対のスイッチＳＷ４Ｐ，ＳＷ４Ｎは、第１の一対のキャパシタＣ１Ｐ，Ｃ１Ｎの他方の端子に接続される一方の端子と、第１のチョッパ回路ＣＨ１の入力に接続される他方の端子を有する。

第１のチョッパ回路ＣＨ１は、１対のチョッピング信号に応答して、第１のスイッチトキャパシタ回路ＳＣ１の差動の出力信号の極性を反転せずに出力するか、または第１のスイッチトキャパシタ回路ＳＣ１の差動の出力信号の極性を反転して出力する回路を備える。

第１の差動増幅器ＤＡＭＰ１は、第１のチョッパ回路ＣＨ１から出力される非反転側の電圧と反転側の電圧の差を増幅する。

第２のチョッパ回路ＣＨ２は、１対のチョッピング信号に応答して、第１の差動増幅器ＤＡＭＰ１の差動の出力信号の極性を反転せずに出力するか、または第１の差動増幅器ＤＡＭＰ１の差動の出力信号の極性を反転して出力する回路を備える。

第１の１対の積分用キャパシタＣＩ１Ｐ，ＣＩ１Ｎは、第１のチョッパ回路ＣＨ１の入力ノードＮＰ１，ＮＮ１と、第２のチョッパ回路ＣＨ２の出力ノードＮＰ２，ＮＮ２との間に接続される。

図４は、第１のチョッパ回路ＣＨ１の構成を表わす図である。第２のチョッパ回路ＣＨ２の構成も、同様である。

第１のチョッパ回路ＣＨ１は、スイッチＳＷ１〜ＳＷ４とを備える。
スイッチＳＷ１は、入力ノードＩＮＰと出力ノードＯＵＴＰの間に設けられる。スイッチＳＷ２は、入力ノードＩＮＰと出力ノードＯＵＴＮの間に設けられる。スイッチＳＷ３は、入力ノードＩＮＮと出力ノードＯＵＴＰの間に設けられる。スイッチＳＷ４は、入力ノードＩＮＮと出力ノードＯＵＴＮの間に設けられる。スイッチＳＷ１，ＳＷ４は、チョッピング信号φ１によって制御される。スイッチＳＷ２，ＳＷ３は、チョッピング信号φ２によって制御される。

図５（ａ）は、チョッピング信号φ１の時間変化を表わす図である。図５（ｂ）は、チョッピング信号φ２の時間変化を表わす図である。チョッピング信号φ１とチョッピング信号φ２は、同一の周期Ｔで、同一のデューティ比５０％である。チョッピング信号φ１とチョッピング信号φ２の位相は１８０°相違する。たとえば、チョッピング信号φ１は、クロックＣＬＫとし、チョッピング信号φ２は、クロックＣＬＫをインバータで反転させたクロック／ＣＬＫとしてもよい。

チョッピング信号φ１がオンのときに、スイッチＳＷ１とスイッチＳＷ４とがオンとなるので、入力ノードＩＮＰと出力ノードＯＵＴＰとが接続し、入力ノードＩＮＮと出力ノードＯＵＴＮとが接続する。

チョッピング信号φ２がオンのときに、スイッチＳＷ２とスイッチＳＷ３とがオンとなるので、入力ノードＩＮＰと出力ノードＯＵＴＮとが接続し、入力ノードＩＮＮと出力ノードＯＵＴＰとが接続する。

スイッチＳＷ１Ｐ，ＳＷ３Ｐ、ＳＷ１Ｎ，ＳＷ３Ｎと、スイッチＳＷ２Ｐ，ＳＷ４Ｐ，ＳＷ２Ｎ，ＳＷ４Ｎとは、第１の周期λ１で交互にオンされる。

まず、ＳＷ１Ｐ，ＳＷ３Ｐ、ＳＷ１Ｎ，ＳＷ３Ｎがオンされると、キャパシタＣ１Ｐ，Ｃ１Ｎがそれぞれ差動入力信号ＶＩＰ，ＶＩＮの電圧に充電され、キャパシタＣ１Ｐ，Ｃ１Ｎにはそれぞれ差動入力信号ＶＩＰ，ＶＩＮの電圧に応じた量の電荷が蓄えられる。

次に、スイッチＳＷ２Ｐ，ＳＷ４Ｐ，ＳＷ２Ｎ，ＳＷ４Ｎがオンされると、キャパシタＣ１Ｐ，Ｃ１Ｎに蓄えられた電荷がそれぞれ積分用キャパシタＣＩ１Ｐ，ＣＩ１Ｎに転送される。第１の差動増幅器ＤＡＭＰ１は、それぞれ積分用キャパシタＣＩ１Ｐ，ＣＩ１Ｎの端子間電圧に応じたレベルの差動信号ＶＩＰ１、ＶＩＮ１を出力する。

以上のように、第１のスイッチトキャパシタ回路ＳＣ１、第１の差動増幅器ＤＡＭＰ１、および第１の一対の積分用キャパシタＣＩ１Ｐ，ＣＩ１Ｎは、積分回路を構成する。この積分回路は、差動入力信号ＶＩＰ，ＶＩＮの電圧に応じた量の電荷を第１の周期λ１でサンプリングし、サンプリングした電荷量を積分し、積分値に応じた電圧の差動信号を出力する。

第２の積分回路ＳＣＩ２は、第２のスイッチトキャパシタ回路ＳＣ２と、第２の積分器ＩＮＴ２とを備える。第２のスイッチトキャパシタ回路ＳＣ２は、スイッチＳＷ５Ｐ〜ＳＷ８Ｐ、ＳＷ５Ｎ〜ＳＷ８ＮおよびキャパシタＣ２Ｐ，Ｃ２Ｎを含む。第２の積分器ＩＮＴ２は、第２の差動増幅器ＤＡＭＰ２、第２の一対の積分用キャパシタＣＩ２Ｐ，ＣＩ２Ｎとを備える。

第５の一対のスイッチＳＷ５Ｐ，ＳＷ５Ｎは、第１の積分回路ＳＣＩ１の差動の出力信号を受ける一方の端子を有する。

第６の一対のスイッチＳＷ６Ｐ，ＳＷ６Ｎは、第５の一対のスイッチＳＷ５Ｐ，ＳＷ５Ｎの他方の端子に接続される一方の端子と、リファレンス電圧ＲＥＦを受ける他方の端子を有する。

第２の一対のキャパシタＣ２Ｐ，Ｃ２Ｎは、第５の一対のスイッチＳＷ５Ｐ，ＳＷ５Ｎの他方の端子に接続される一方の端子を有する。

第７の一対のスイッチＳＷ７Ｐ，ＳＷ７Ｎは、第２の一対のキャパシタＣ２Ｐ，Ｃ２Ｎの他方の端子に接続される一方の端子と、リファレンス電圧ＲＥＦを受ける他方の端子を有する。

第８の一対のスイッチＳＷ８Ｐ，ＳＷ８Ｎは、第２の一対のキャパシタＣ２Ｐ，Ｃ２Ｎの他方の端子に接続される一方の端子と、第２の差動増幅器ＤＡＭＰ２の入力に接続される他方の端子を有する。

第２の差動増幅器ＤＡＭＰ２は、非反転入力ノードＮＰ３の電圧と、反転入力ノードＮＮ３の電圧の差を増幅する。第２の一対の積分用キャパシタＣＩ２Ｐ，ＣＩ２Ｎは、第２の差動増幅器ＤＡＭＰ２の入力ノードＮＰ３，ＮＮ３と第２の差動増幅器ＤＡＭＰ２の出力ノードＮＰ４，ＮＮ４との間に接続される。

スイッチＳＷ５Ｐ，ＳＷ７Ｐ、ＳＷ５Ｎ，ＳＷ７Ｎと、スイッチＳＷ６Ｐ，ＳＷ８Ｐ，ＳＷ６Ｎ，ＳＷ８Ｎとは、第１の周期λ１で交互にオンされる。

まず、ＳＷ５Ｐ，ＳＷ７Ｐ、ＳＷ５Ｎ，ＳＷ７Ｎがオンされると、キャパシタＣ２Ｐ，Ｃ２Ｎがそれぞれ差動入力信号ＶＩＰ，ＶＩＮの電圧に充電され、キャパシタＣ２Ｐ，Ｃ２Ｎにはそれぞれ差動入力信号ＶＩＰ，ＶＩＮの電圧に応じた量の電荷が蓄えられる。

次に、スイッチＳＷ６Ｐ，ＳＷ８Ｐ，ＳＷ６Ｎ，ＳＷ８Ｎがオンされると、キャパシタＣ２Ｐ，Ｃ２Ｎに蓄えられた電荷がそれぞれキャパシタＣＩ２Ｐ，ＣＩ２Ｎに転送される。第２の差動増幅器ＤＡＭＰ２は、それぞれキャパシタＣＩ２Ｐ，ＣＩ２Ｎの端子間電圧に応じたレベルの差動信号Ｖ１Ｐ２，Ｖ１Ｎ２を出力する。

以上のように、第２のスイッチトキャパシタ回路ＳＣ２、第２の差動増幅器ＤＡＭＰ２、および第２の一対の積分用キャパシタＣＩ２Ｐ，ＣＩ２Ｎは、積分回路を構成する。この積分回路は、差動入力信号ＶＩＰ１，ＶＩＮ１の電圧に応じた量の電荷を第１の周期λ１でサンプリングし、サンプリングした電荷量を積分し、積分値に応じた電圧の差動信号Ｖ１Ｐ２，Ｖ１Ｎ２を出力する。

第１の加算回路ＡＤＤは、差動の信号を受ける第３のスイッチトキャパシタ回路ＳＣ３と、第４の一対のキャパシタＣ４Ｐ，Ｃ４Ｎとを備える。コンパレータＣＰ１は、第１の差動対ＤＰ１、第３のチョッパ回路ＣＨ３と、第２の差動対ＤＰ２と、第４のチョッパ回路ＣＨ４と、一対の定電流源Ｉ３，Ｉ４と、ラッチ回路ＲＴとを備える。

第３のスイッチトキャパシタ回路ＳＣ３は、スイッチＳＷ９Ｐ〜ＳＷ１１Ｐ，ＳＷ９Ｎ〜ＳＷ１１ＮおよびキャパシタＣ３Ｐ，Ｃ３Ｎを含む。

第９の一対のスイッチＳＷ９Ｐ，ＳＷ９Ｎは、第２の積分回路ＳＣＩ２の差動の出力信号を受ける一方の端子を有する。

第１０の一対のスイッチＳＷ１０Ｐ，ＳＷ１０Ｎは、第９の一対のスイッチＳＷ９Ｐ，ＳＷ９Ｎの他方の端子に接続される一方の端子と、リファレンス電圧ＲＥＦを受ける他方の端子を有する。

第３の一対のキャパシタＣ３Ｐ，Ｃ３Ｎは、第９の一対のスイッチＳＷ９Ｐ，ＳＷ９Ｎの他方の端子に接続される一方の端子を有する。

第１１の一対のスイッチＳＷ１１Ｐ，ＳＷ１１Ｎは、第３の一対のキャパシタＣ３Ｐ，Ｃ３Ｎの他方の端子に接続される一方の端子と、リファレンス電圧ＲＥＦを受ける他方の端子を有する。

第４の一対のキャパシタＣ４Ｐ，Ｃ４Ｎは、第２のスイッチトキャパシタ回路ＳＣ２の第５の一対のスイッチＳＷ５Ｐ，ＳＷ５Ｎの他方の端子ＸＰ，ＸＮと、第３のスイッチトキャパシタ回路ＳＣ３の第３の一対のキャパシタＣ３Ｐ，Ｃ３Ｎの他方の端子ＮＰ５，ＮＮ５の間に接続される。

スイッチＳＷ９Ｐ，ＳＷ１１Ｐ，ＳＷ９Ｎ，ＳＷ１１Ｎと、スイッチＳＷ１０Ｐ，ＳＷ１０Ｎとは、所定の周期λで交互にオンされる。

スイッチＳＷ９Ｐ，ＳＷ１１Ｐ，ＳＷ９Ｎ，ＳＷ１１Ｎがオンされると、キャパシタＣ３Ｐ，Ｃ３Ｎがそれぞれ前段の第２の差動増幅器ＤＡＭＰ２の差動出力信号ＶＩＰ２，ＶＩＮ２の電圧に充電され、キャパシタＣ３Ｐ，Ｃ３Ｎにはそれぞれ差動出力信号ＶＩＰ２，ＶＩＮ２の電圧に応じた量の電荷が蓄えられる。

次に、スイッチＳＷ１０Ｐ，ＳＷ１０Ｎがオンされると、キャパシタＣ３Ｐ，Ｃ３Ｎの端子間電圧がそれぞれ第１の差動対ＤＰ１の非反転入力ノードＮＰ５，反転入力ノードＮＮ５に与えられる。

第３のスイッチトキャパシタ回路ＳＣ３および第４の一対のキャパシタＣ４Ｐ，Ｃ４Ｎによって、第１の積分回路ＳＣＩ１の差動出力信号Ｖ１Ｐ１，Ｖ１Ｎ１の電圧に重み付け係数ＷＣ１１が乗算されるとともに、第２の積分回路ＳＣＩ２の差動出力信号ＶＩＰ２，ＶＩＮ２の電圧に重み付け係数ＷＣ１２が乗算された後、それらが加算される。重み付け係数ＷＣ１１は、キャパシタＣ４Ｐの容量値とキャパシタＣ４Ｎの容量値との比によって決まる。重み付け係数ＷＣ１２は、キャパシタＣ３Ｐの容量値とキャパシタＣ３Ｎの容量値との比によって決まる。加算結果は、第１の差動対ＤＰ１の非反転入力ノードＮＰ５、反転入力ノードＮＮ５に与えられる。

第１の差動対ＤＰ１は、第１の実施形態の第１の電圧電流変換部１７に対応する。
第１の差動対ＤＰ１は、ＮチャネルＭＯＳトランジスタＴＲ１と、ＮチャネルＭＯＳトランジジスタＴＲ２と、定電流源Ｉ１とを備える。

ＮチャネルＭＯＳトランジスタＴＲ１のゲートは、非反転入力ノードＮＰ５に接続され、ソースは、定電流源Ｉ１に接続され、ドレインは定電流源Ｉ３に接続される。ＮチャネルＭＯＳトランジスタＴＲ２のゲートは、反転入力ノードＮＮ５に接続され、ソースは、定電流源Ｉ１に接続され、ドレインは定電流源Ｉ４に接続される。

第２の差動対ＤＰ２は、第１の実施形態の第２の電圧電流変換部１５に対応する。
第２の差動対ＤＰ２は、ＮチャネルＭＯＳトランジスタＴＲ３と、ＮチャネルＭＯＳトランジジスタＴＲ４と、定電流源Ｉ２とを備える。

ＮチャネルＭＯＳトランジスタＴＲ３のゲートは、第３のチョッパ回路ＣＨ３の非反転出力端子に接続され、ソースは、定電流源Ｉ２に接続され、ドレインは定電流源Ｉ３に接続される。ＮチャネルＭＯＳトランジスタＴＲ４のゲートは、第３のチョッパ回路ＣＨ３の反転出力端子に接続され、ソースは、定電流源Ｉ２に接続され、ドレインは定電流源Ｉ４に接続される。

第３のチョッパ回路ＣＨ３は、１対のチョッピング信号に応答して、入力端子ＴＩＰ，ＴＩＮに入力される差動の入力信号の極性を反転せずに出力するか、または差動の入力信号の極性を反転して出力する回路を含む。

第４のチョッパ回路ＣＨ４は、１対のチョッピング信号に応答して、第２の差動対ＤＰ２の差動の出力信号の極性を反転せずに出力するか、または第２の差動対ＤＰ２の差動の出力信号の極性を反転して出力する回路を含む。

第３のチョッパ回路ＣＨ３と第４のチョッパ回路ＣＨ４により、第２の差動対ＤＰ２のノイズを高域に移動させることができる。

第１の実施形態の第２の加算回路１８および電流電圧変換部１９に対応するのが、第４のチョッパ回路ＣＨ４の差動の出力および第１の差動対ＤＰ１の差動の出力と接続される一対のノードＡ，Ｂと、一対のノードＡ，Ｂに接続される一対の定電流源Ｉ３，Ｉ４である。

ノードＡ，Ｂにおいて、第４のチョッパ回路ＣＨ４の出力電流と、第１の差動対ＤＰ１の出力電流が加算され、ノードＡ，Ｂの電圧がラッチ回路ＲＴに送られる。

ラッチ回路ＲＴは、ノードＡの電圧が所定の閾値以上のときに、「Ｈ」レベルの電圧ＶＣＰをラッチし、ノードＡの電圧が所定の閾値未満のときに、「Ｌ」レベルの電圧ＶＣＰをラッチする。ラッチ回路ＲＴは、ノードＢの電圧が所定の閾値以上のときに、「Ｈ」レベルの電圧ＶＣＮをラッチし、ノードＢの電圧が所定の閾値未満のときに、「Ｌ」レベルの電圧ＶＣＮをラッチする。ラッチ回路ＲＴの出力電圧ＶＣＰ，ＶＣＮは、フィードバック用ＤＡＣ１，ＤＡＣ２に送られる。

第１の差動対ＤＰ１の増幅力と、第２の差動対ＤＰ２の増幅力を調整することによって、加算における重み付けを変えることができる。

フィードバック用ＤＡＣ１は、ＶＣＰ−ＶＣＮをアナログ信号に変換して出力する。
フィードバック用ＤＡＣ２は、ＶＣＮ−ＶＣＰをアナログ信号に変換して出力する。

以上のように、本実施の形態では、第１の実施形態と同様に、コンパレータの電圧電流変換ブロックを積分器用と入力用（フィードフォワード用）に分離し、入力用の電圧電流変換ブロックをチョッパ回路ＣＨ３，ＣＨ４によってチョッパさせ、その後、２つの電圧電流変換ブロックから出力される電流を合成することによって、フィードフォワード経路で入力される信号にもチョッパを掛ける。これによって、フィードフォワード経路で重畳されるフリッカーノイズを低減でき、ΔΣモジュレータの高分解能化が可能となる。

なお、本実施の形態で記載したスイッチは、ＣＭＯＳスイッチ(ＰＭＯＳトランジスタとＮＭＯＳトランジスタを並列に接続したスイッチ)であっても、あるいは、ＮＭＯＳトランジスタ、またはＰＭＯＳトランジスタでもよい。

［第３の実施形態］
図６は、第３の実施形態のフィードフォワードチョッパΔΣモジュレータ８３の回路構成図である。

図６のフィードフォワードチョッパΔΣモジュレータ８３、図３の第２の実施形態のフィードフォワードチョッパΔΣモジュレータ８２を高次数化したものである。

図６のフィードフォワードチョッパΔΣモジュレータ８３は、図３のフィードフォワードチョッパΔΣモジュレータ８２の構成に加えて、第３の積分回路ＳＣＩ３を備える。

第３の積分回路ＳＣＩ３は、第２の積分回路ＳＣＩ２と、第１の加算回路ＡＤＤとの間に設けられる。

図７は、第３の積分回路ＳＣＩ３の構成を表わす図である。
第３の積分回路ＳＣＩ３は、差動の信号を受ける第４のスイッチトキャパシタ回路ＳＣ４と、第４のスイッチトキャパシタ回路ＳＣ４の出力を積分する第３の積分器ＩＮＴ３とを備える。

第４のスイッチトキャパシタ回路ＳＣ４は、スイッチＳＷ１２Ｐ〜ＳＷ１５Ｐ、ＳＷ１２Ｎ〜ＳＷ１５ＮおよびキャパシタＣ５Ｐ，Ｃ５Ｎを含む。第３の積分器ＩＮＴ３は、第３の差動増幅器ＤＡＭＰ３、第３の一対の積分用キャパシタＣＩ３Ｐ，ＣＩ３Ｎとを備える。

第１２の一対のスイッチＳＷ１２Ｐ，ＳＷ１２Ｎは、第２の積分回路ＳＣＩ２の差動の出力信号ＶＩ２Ｐ，ＶＩ２Ｎを受ける一方の端子を有する。

第１３の一対のスイッチＳＷ１３Ｐ，ＳＷ１３Ｎは、第１２の一対のスイッチＳＷ１２Ｐ，ＳＷ１２Ｎの他方の端子に接続される一方の端子と、リファレンス電圧ＲＥＦを受ける他方の端子を有する。

第５の一対のキャパシタＣ５Ｐ，Ｃ５Ｎは、第１２の一対のスイッチＳＷ１２Ｐ，ＳＷ１２Ｎの他方の端子に接続される一方の端子を有する。

第１４の一対のスイッチＳＷ１４Ｐ，ＳＷ１４Ｎは、第５の一対のキャパシタＣ５Ｐ，Ｃ５Ｎの他方の端子に接続される一方の端子と、リファレンス電圧ＲＥＦを受ける他方の端子を有する。

第１５の一対のスイッチＳＷ１５Ｐ，ＳＷ１５Ｎは、第５の一対のキャパシタＣ５Ｐ，Ｃ５Ｎの他方の端子に接続される一方の端子と、第３の差動増幅器ＤＡＭＰ３の入力に接続される他方の端子を有する。

第３の差動増幅器ＤＡＭＰ３は、非反転入力ノードＮＰ６の電圧と、反転入力ノードＮＮ６の電圧の差を増幅する。

第３の一対の積分用キャパシタＣＩ３Ｐ，ＣＩ３Ｎは、第３の差動増幅器ＤＡＭＰ３の入力ノードＮＰ６，ＮＮ６と第３の差動増幅器ＤＡＭＰ３の出力ノードＮＰ７，ＮＮ７との間に接続される。

スイッチＳＷ１２Ｐ，ＳＷ１４Ｐ、ＳＷ１２Ｎ，ＳＷ１４Ｎと、スイッチＳＷ１３Ｐ，ＳＷ１５Ｐ，ＳＷ１３Ｎ，ＳＷ１５Ｎとは、第１の周期λ１で交互にオンされる。

まず、ＳＷ１２Ｐ，ＳＷ１４Ｐ、ＳＷ１２Ｎ，ＳＷ１４Ｎがオンされると、キャパシタＣ５Ｐ，Ｃ５Ｎがそれぞれ差動入力信号ＶＩ２Ｐ，ＶＩＮ２の電圧に充電され、キャパシタＣ５Ｐ，Ｃ５Ｎにはそれぞれ差動入力信号ＶＩＰ２，ＶＩＮ２の電圧に応じた量の電荷が蓄えられる。

次に、スイッチＳＷ１３Ｐ，ＳＷ１５Ｐ，ＳＷ１３Ｎ，ＳＷ１５Ｎがオンされると、キャパシタＣ５Ｐ，Ｃ５Ｎに蓄えられた電荷がそれぞれ積分用キャパシタＣＩ３Ｐ，ＣＩ３Ｎに転送される。第３の差動増幅器ＤＡＭＰ３は、それぞれ積分用キャパシタＣＩ３Ｐ，ＣＩ３Ｎの端子間電圧に応じたレベルの差動信号Ｖ１Ｐ３，Ｖ１Ｎ３を出力する。

以上のように、第４のスイッチトキャパシタ回路ＳＣ４、第３の差動増幅器ＤＡＭＰ３、およびキャパシタＣＩ３Ｐ，ＣＩ３Ｎは、積分回路を構成する。この積分回路は、差動入力信号ＶＩＰ２，ＶＩＮ２の電圧に応じた量の電荷を第１の周期λ１でサンプリングし、サンプリングした電荷量を積分し、積分値に応じた電圧の差動信号Ｖ１Ｐ３，Ｖ１Ｎ３を出力する。

第１の加算回路ＡＤＤに含まれる第４の一対のキャパシタＣ４Ｐ，Ｃ４Ｎの一方の端子は、第２のスイッチトキャパシタ回路ＳＣ２の第５の一対のスイッチＳＷ５Ｐ，ＳＷ５Ｎの他方の端子ＸＰ，ＸＮに接続される。第４の一対のキャパシタＣ４Ｐ，Ｃ４Ｎの他方の端子は、第３のスイッチトキャパシタ回路ＳＣ３の第３の一対のキャパシタＣ３Ｐ，Ｃ３Ｎの他方の端子ＮＰ５，ＮＮ５と、第５の一対のキャパシタＣ５Ｐ，Ｃ５Ｎの一方の端子ＺＰ，ＺＮに接続される。

第３のスイッチトキャパシタ回路ＳＣ３および第４の一対のキャパシタＣ４Ｐ，Ｃ４Ｎによって、第１の積分回路ＳＣＩ１の差動出力信号Ｖ１Ｐ１，Ｖ１Ｎ１の電圧に重み付け係数ＷＣ１１が乗算されるとともに、第２の積分回路ＳＣＩ２の差動出力信号ＶＩＰ２，ＶＩＮ２の電圧に重み付け係数ＷＣ１２が乗算され、第３の積分回路ＳＣＩ３の差動出力信号ＶＩＰ３，ＶＩＮ３の電圧に重み付け係数ＷＣ１３が乗算された後、それらが加算される。重み付け係数ＷＣ１１は、キャパシタＣ４Ｐの容量値とキャパシタＣ４Ｎの容量値との比によって決まる。重み付け係数ＷＣ１２は、キャパシタＣ５Ｐの容量値とキャパシタＣ５Ｎの容量値との比によって決まる。重み付け係数ＷＣ１３は、キャパシタＣ３Ｐの容量値とキャパシタＣ３Ｎの容量値との比によって決まる。加算結果は、第１の差動対ＤＰ１の非反転入力ノードＮＰ５、反転入力ノードＮＮ５に与えられる。

第３の実施形態によれば、ΔΣモジュレータのフィルタの次数が上がり、量子化ノイズを高周波に移動させる能力が高まり、高分解能化することができる。

なお、第２の積分回路ＳＣＩ２と、第１の加算回路ＡＤＤとの間に複数個の直列に接続された第３の積分器ＳＣＩ３を設けて、各第３の積分器の出力は、第１の加算回路ＡＤＤでそれぞれ重みを付けられた上で加算されるものとしてもよい。

［第４の実施形態］
図８は、第４の実施形態の半導体集積回路２０１の構成を表わす図である。

図８に示すように、この半導体集積回路２０１は、フィードバック用ＤＡＣ（Digital-to-Analog Converter）１２と、減算回路５１と、第１の積分回路１０と、第２の積分回路９２と、乗算器３と、コンパレータ９３とを備える。

減算回路５１は、乗算器２と、加算器７と、乗算器９とを備える。
乗算器２は、入力信号を係数ｂ（１）倍する。乗算器９は、フィードバック用ＤＡＣ１２の出力信号を係数ｃ（１）倍する。Ｃ（１）は負の数である。加算器７は、乗算器２の出力信号と乗算器９の出力信号とを加算する。

第１の積分回路１０は、減算回路５１の出力信号を積分する。
第２の積分回路９２は、乗算器４と、積分器９１とを有する。乗算器４は、第１の積分回路１０の出力信号を係数ｃ（２）倍する。積分器９１は、乗算器４の出力信号を積分する。

乗算器３は、入力信号を係数ｂ（２）倍する。
コンパレータ９３は、乗算器３の出力信号と、第１の積分回路１０の出力信号と、第２の積分回路９２の出力信号とを合成した信号と所定の閾値と比較し、比較結果を表わす信号を出力する。

第１の積分回路１０は、図２に示すように、増幅器４２と、第１のチョッパ回路４１と、第２のチョッパ回路４３と、積分用キャパシタ４４とを備える。第１の積分回路１０は、第１の実施形態で説明したものと同様なので、説明を繰り返さない。

図９は、第２の積分器９１の構成を表わす図である。
第２の積分器９１は、第２の増幅器６２と、第３のチョッパ回路６１と、第４のチョッパ回路６３と、積分用キャパシタ６４とを備える。

第２の増幅器６２は、オペアンプで構成される。第２の増幅器６２の反転入力端子は、第３のチョッパ回路６１の出力と接続する。第２の増幅器６２の非反転入力端子は、接地される。

第３のチョッパ回路６１は、第２の増幅器６２の前段に設けられる。第３のチョッパ回路６１は、乗算器４の出力信号とチョッピング信号であるクロックＣＬＫとを乗算する（チョッピングする）。

第４のチョッパ回路６３は、第２の増幅器６２の後段に設けられる。第４のチョッパ回路６３は、第２の増幅器６２の出力信号とチョッピング信号であるクロックＣＬＫとを乗算する（チョッピングする）。

積分用キャパシタ６４は、第３のチョッパ回路６１の入力と第４のチョッパ回路６３の出力との間に設けられる。

第３のチョッパ回路６１によって、乗算器４の出力がクロックＣＬＫの周波数ｆｃｋにアップコンバートされる。アップコンバートされた信号が第２の増幅器６２で増幅されるため、第２の増幅器６２の出力にはフリッカーノイズが含まれる。第２の増幅器６２の出力が、第４のチョッパ回路６３によって、クロックＣＬＫの周波数ｆｃｋでチョッピングされることによって、乗算器４の出力が低周波数帯域に戻される一方、フリッカーノイズは高い周波数帯域に留まる。このような動作によって、第２の増幅器６２で生じるフリッカーノイズを高周波帯域へ移動させることができる。

再び、図８を参照して、コンパレータ９３は、第５のチョッパ回路１４と、第６のチョッパ回路１６と、第１の電圧電流変換部１７と、第２の電圧電流変換部１５と、電流電圧変換部１９と、第２の加算回路１８と、ラッチ回路２０と、第７のチョッパ回路９４と、第３の電圧電流変換部９５と、第８のチョッパ回路９６とを含む。

第１の電圧電流変換部１７は、第２の積分回路９２の出力信号である電圧を電流に変換する。

第５のチョッパ回路１４は、乗算器３の出力信号とチョッピング信号であるクロックＣＬＫとを乗算する（チョッピングする）。

第２の電圧電流変換部１５は、第５のチョッパ回路１４の出力電圧を電流に変換する。
第６のチョッパ回路１６は、第２の電圧電流変換部１５の出力信号とチョッピング信号であるクロックＣＬＫとを乗算する。

第５のチョッパ回路１４によって、乗算器３の出力がクロックＣＬＫの周波数ｆｃｋにアップコンバートされる。アップコンバートされた信号が第２の電圧電流変換部１５に送られるため、第２の電圧電流変換部１５の出力にはフリッカーノイズが含まれる。第２の電圧電流変換部１５の出力が、第６のチョッパ回路１６によって、クロックＣＬＫの周波数ｆｃｋでチョッピングされることによって、フリッカーノイズは高い周波数帯域に留まる。このような動作によって、第２の電圧電流変換部１５で生じるフリッカーノイズを高周波帯域へ移動させることができる。

第７のチョッパ回路９４は、第１の積分回路１０の出力信号とチョッピング信号であるクロックＣＬＫとを乗算する（チョッピングする）。

第３の電圧電流変換部９５は、第７のチョッパ回路９４の出力電圧を電流に変換する。
第８のチョッパ回路９６は、第３の電圧電流変換部９５の出力信号とチョッピング信号であるクロックＣＬＫとを乗算する。

第７のチョッパ回路９４によって、第１の積分回路１０の出力がクロックＣＬＫの周波数ｆｃｋにアップコンバートされる。アップコンバートされた信号が第３の電圧電流変換部９５に送られるため、第３の電圧電流変換部９５の出力にはフリッカーノイズが含まれる。第３の電圧電流変換部９５の出力が、第８のチョッパ回路９６によって、クロックＣＬＫの周波数ｆｃｋでチョッピングされることによって、フリッカーノイズは高い周波数帯域に留まる。このような動作によって、第３の電圧電流変換部９５で生じるフリッカーノイズを高周波帯域へ移動させることができる。

第２の加算回路１８は、第１の電圧電流変換部１７の出力電流と、第６のチョッパ回路１６の出力電流と、第８のチョッパ回路９６の出力電流とを加算する。

電流電圧変換部１９は、第２の加算回路１８の出力電流を電圧に変換する。
ラッチ回路２０は、電流電圧変換部１９の出力信号が所定の閾値以上のときに、「Ｈ」レベルの信号をラッチし、電流電圧変換部１９の出力信号が所定の閾値未満のときに、「Ｌ」レベルの信号をラッチする。

フィードバック用ＤＡＣ１２は、ラッチ回路２０の出力であるデジタル信号をアナログ信号に変換して、乗算器９へ出力する。

以上のように、本実施の形態によれば、第１の積分回路の出力は、第３の差動対に送られる。第３の差動対の前段と後段のチョッパ回路によって、第１の積分回路の出力に重畳するフリッカーノイズを削減した上で、フィードフォワードの経路の信号と、第１の積分回路の出力信号と、第２の積分回路の出力信号とが合成される。これによって、線形性が改善されて、高分解能化することができる。

［第５の実施形態］
図１０は、第５の実施形態のフィードフォワードチョッパΔΣモジュレータ８４の回路構成図である。

図１０のフィードフォワードチョッパΔΣモジュレータ８４が、図３のフィードフォワードチョッパΔΣモジュレータ８２と相違する点は、コンパレータＣＰ２と、第２のスイッチトキャパシタ積分器ＮＳＣＩ２である。

また、第２の実施形態では、第１の加算回路ＡＤＤが、第３のスイッチトキャパシタ回路ＳＣ３と、一対のキャパシタＣ４Ｐ，Ｃ４Ｎを含んでいたが、本実施の形態のフィードフォワードチョッパΔΣモジュレータ８４は、第３のスイッチトキャパシタ回路ＳＣ３を備えるが、一対のキャパシタＣ４Ｐ，Ｃ４Ｎを備えない。

第２のスイッチトキャパシタ積分器ＮＳＣＩ２は、図３の第２の積分器ＩＮＴ２に代えて、第２の積分器ＮＩＮＴ２を備える。

第２の積分器ＮＩＮＴ２は、第２の差動増幅器ＤＡＭＰ２と、第２の差動増幅器ＤＡＭＰ２の前段に設けられる第３のチョッパ回路ＣＨ５と、第２の差動増幅器ＤＡＭＰ２の後段に設けられる第４のチョッパ回路ＣＨ６と、第２の１対の積分用キャパシタＣＩ２Ｐ，ＣＩ２Ｎとを含む。

第３のチョッパ回路ＣＨ５は、１対のチョッピング信号に応答して、第２のスイッチトキャパシタ回路ＳＣ２の差動の出力信号の極性を反転せずに出力するか、または第２のスイッチトキャパシタ回路ＳＣ２の差動の出力信号の極性を反転して出力する回路を備える。

第２の差動増幅器ＤＡＭＰ２は、第３のチョッパ回路ＣＨ５から出力される非反転側の電圧と反転側の電圧の差を増幅する。

第４のチョッパ回路ＣＨ６は、１対のチョッピング信号に応答して、第２の差動増幅器ＤＡＭＰ２の差動の出力信号の極性を反転せずに出力するか、または第２の差動増幅器ＤＡＭＰ２の差動の出力信号の極性を反転して出力する回路を備える。

第２の１対の積分用キャパシタＣＩ２Ｐ，ＣＩ２Ｎは、第３のチョッパ回路ＣＨ５の入力ノードＮＰ３，ＮＮ３と、第４のチョッパ回路ＣＨ６の出力ノードＮＰ４，ＮＮ４との間に接続される。

コンパレータＣＰ２は、第１の差動対ＤＰ１と、第５のチョッパ回路ＣＨ３と、第２の差動対ＤＰ２と、第６のチョッパ回路ＣＨ４と、第７のチョッパ回路ＣＨ７と、第３の差動対ＤＰ３と、第８のチョッパ回路ＣＨ８と、一対の定電流源Ｉ３，Ｉ４と、ラッチ回路ＲＴとを備える。

第１の差動対ＤＰ１は、第４の実施形態の第１の電圧電流変換部１７に対応する。第１の差動対ＤＰ１は、第２の実施形態と同様なので、説明を繰り返さない。

第２の差動対ＤＰ２は、第４の実施形態の第２の電圧電流変換部１５に対応する。第２の差動対ＤＰ２は、第２の実施形態と同様なので、説明を繰り返さない。

第５のチョッパ回路ＣＨ３は、１対のチョッピング信号に応答して、入力端子ＴＩＰ，ＴＩＮに入力される差動の入力信号の極性を反転せずに出力するか、または差動の入力信号の極性を反転して出力する回路を含む。

第６のチョッパ回路ＣＨ４は、１対のチョッピング信号に応答して、第２の差動対ＤＰ２の差動の出力信号の極性を反転せずに出力するか、または第２の差動対ＤＰ２の差動の出力信号の極性を反転して出力する回路を含む。

第５のチョッパ回路ＣＨ３と第６のチョッパ回路ＣＨ４により、第２の差動対ＤＰ２のノイズを高域に移動させることができる。

第３の差動対ＤＰ３は、第４の実施形態の第３の電圧電流変換部９５に対応する。第３の差動対ＤＰ３の前段に第７のチョッパ回路ＣＨ７が設けられ、第３の差動対ＤＰ３の後段に第８のチョッパ回路ＣＨ８が設けられる。

第３の差動対ＤＰ３は、ＮチャネルＭＯＳトランジスタＴＲ５と、ＮチャネルＭＯＳトランジジスタＴＲ６と、定電流源Ｉ５とを備える。

ＮチャネルＭＯＳトランジスタＴＲ５のゲートは、第７のチョッパ回路ＣＨ７の非反転出力端子に接続され、ソースは、定電流源Ｉ５に接続され、ドレインは定電流源Ｉ３に接続される。ＮチャネルＭＯＳトランジスタＴＲ６のゲートは、第７のチョッパ回路ＣＨ７の反転出力端子に接続され、ソースは、定電流源Ｉ５に接続され、ドレインは定電流源Ｉ４に接続される。

第７のチョッパ回路ＣＨ７は、１対のチョッピング信号に応答して、第１の積分回路ＳＣＩ１の差動の出力信号の極性を反転せずに出力するか、または第１の積分回路ＳＣＩ１の差動の出力信号の極性を反転して出力する回路を含む。

第８のチョッパ回路ＣＨ８は、１対のチョッピング信号に応答して、第３の差動対ＤＰ３の差動の出力信号の極性を反転せずに出力するか、または第３の差動対ＤＰ３の差動の出力信号の極性を反転して出力する回路を含む。

第７のチョッパ回路ＣＨ７と第８のチョッパ回路ＣＨ８により、第３の差動対ＤＰ３のノイズを高域に移動させることができる。

第４の実施形態の第２の加算回路１８および電流電圧変換部１９に対応するのが、第６のチョッパ回路ＣＨ４の差動の出力、第８のチョッパ回路ＣＨ８の差動の出力および第１の差動対ＤＰ１の差動の出力と接続される一対のノードＡ，Ｂと、一対のノードＡ，Ｂに接続される一対の定電流源Ｉ３，Ｉ４である。

ノードＡ，Ｂにおいて、第６のチョッパ回路ＣＨ４の出力電流と、第８のチョッパ回路ＣＨ８の出力電流と、第１の差動対ＤＰ１の出力電流とが加算され、ノードＡ，Ｂの電圧がラッチ回路ＲＴに送られる。

ラッチ回路ＲＴは、ノードＡの電圧が所定の閾値以上のときに、「Ｈ」レベルの電圧ＶＣＰをラッチし、ノードＡの電圧が所定の閾値未満のときに、「Ｌ」レベルの電圧ＶＣＰをラッチする。ラッチ回路ＲＴは、ノードＢの電圧が所定の閾値以上のときに、「Ｈ」レベルの電圧ＶＣＮをラッチし、ノードＢの電圧が所定の閾値未満のときに、「Ｌ」レベルの電圧ＶＣＮをラッチする。ラッチ回路ＲＴの出力電圧ＶＣＰ，ＶＣＮは、フィードバック用ＤＡＣ１，ＤＡＣ２に送られる。

第１の差動対ＤＰ１の増幅力と、第２の差動対ＤＰ２の増幅力と、第３の差動対ＤＰ３の増幅力を調整することによって、加算における重み付けを変えることができる。

フィードバック用ＤＡＣ１は、ＶＣＰ−ＶＣＮをアナログ信号に変換して出力する。
フィードバック用ＤＡＣ２は、ＶＣＮ−ＶＣＰをアナログ信号に変換して出力する。

［第６の実施形態］
図１１は、第６の実施形態の半導体集積回路５０１の構成を表わす図である。

図１１に示すように、この半導体集積回路５０１は、ΔΣモジュレータ３０１と、デジタルフィルタ３０２とを備える。

ΔΣモジュレータ３０１として、第２〜第３、および第５の実施形態で説明したフィードフォワードチョッパΔΣモジュレータ８２、８３、８４を用いることができる。

ΔΣモジュレータ３０１とは、差動入力信号ＶＩＰ，ＶＩＮをパルス信号列ＶＣＰ，ＶＣＮに変換する。パルス信号列ＶＣＰ，ＶＣＮにおける単位時間当たりのパルス信号の数は、差動入力信号ＶＩＰ，ＶＩＮの電圧に応じて変化する。

デジタルフィルタ３０２は、ΔΣモジュレータ３０１のサンプリング周期の複数倍の周期でリセットされ、 ΔΣモジュレータ３０１から出力されるパルス信号の数をカウントし、カウント値を示すデジタルコードＤＣを出力するカウンタである。デジタルコードＤＣは、差動入力信号ＶＩＰ，ＶＩＮの電圧を示す。デジタルフィルタ３０２は、ＦＩＲ(Finit-duration Impulse Response)フィルタでもよいし、ＩＩＲ(Infinite -duration Impulse Response)フィルタでもよい。

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

１，２０１，５０１ 半導体集積回路、３０１ ΔΣモジュレータ、３０２ デジタルフィルタ、４２，６２，ＤＡＭＰ１〜ＤＡＭＰ３ 増幅器、１４，１６，４１，４３，６１，６３，９４，９６，ＣＨ１〜ＣＨ８ チョッパ回路、Ｃ１Ｐ〜Ｃ５Ｐ，Ｃ１Ｎ〜Ｃ５Ｎ，ＣＩ１Ｐ〜ＣＩ３Ｐ，ＣＩ１Ｎ〜ＣＩ３Ｎ，４４，６４ キャパシタ、ＳＷ１Ｐ〜ＳＷ１５Ｐ，ＳＷ１Ｎ〜ＳＷ１５Ｎ，ＳＷ１〜ＳＷ４ スイッチ、１１，９１，ＩＮＴ１〜ＩＮＴ３，ＮＩＮＴ２ 積分器、１０，５２，９２，ＳＣＩ１〜ＳＣＩ３ 積分回路、ＳＣ１〜ＳＣ４ スイッチトキャパシタ回路、２０，ＲＴ ラッチ回路、Ｉ１〜Ｉ５ 定電流源、ＤＰ１〜ＤＰ３ 差動対、ＴＲ１〜ＴＲ６ ＮＭＯＳトランジスタ、ＡＤＤ 加算回路、ＣＰ１，ＣＰ２ コンパレータ、ＤＡＣ１，ＤＡＣ２，ＤＡＣ１２ デジタルアナログ変換器、ＴＩＰ，ＴＩＮ 入力端子、２〜６，９ 乗算器、７，８ 加算器、１８，５３ 加算回路、１５，１７，９５ 電圧電流変換部、１９ 電流電圧変換部、５１ 減算回路。

Claims (10)

1. フィードバック用ＤＡＣと、
   入力信号または前記入力信号を係数倍した信号からフィードバック用ＤＡＣの第１の出力信号または前記第１の出力信号を係数倍した信号を減算する減算回路と、
   前記減算回路の出力信号を積分する第１の積分回路と、
   前記第１の積分回路の第２の出力信号または前記第２の出力信号を係数倍した信号を積分する第２の積分回路と、
   前記第１の積分回路の前記第２の出力信号または前記第２の出力信号を係数倍した信号と、前記第２の積分回路の第３の出力信号または前記第３の出力信号を係数倍した信号とを加算する第１の加算回路と、
   前記入力信号または前記入力信号を係数倍した信号と前記第１の加算回路の出力信号とを合成した信号と所定の閾値と比較し、比較結果を表わす信号を出力するコンパレータとを備え、
   前記第１の積分回路は、
   増幅器と、
   前記増幅器の前段に設けられ、前記減算回路の出力信号とチョッピング信号とを乗算する第１のチョッパ回路と、
   前記増幅器の後段に設けられ、前記増幅器の出力信号とチョッピング信号とを乗算する第２のチョッパ回路と、
   前記第１のチョッパ回路の入力と前記第２のチョッパ回路の出力との間に設けられる積分用キャパシタとを含み、
   前記コンパレータは、
   前記第１の加算回路の出力信号である電圧を電流に変換する第１の電圧電流変換部と、
   前記入力信号または前記入力信号を係数倍した信号とチョッピング信号とを乗算する第３のチョッパ回路と、
   前記第３のチョッパ回路の出力電圧を電流に変換する第２の電圧電流変換部と、
   前記第２の電圧電流変換部の出力信号とチョッピング信号とを乗算する第４のチョッパ回路と、
   前記第１の電圧電流変換部の出力電流と前記第４のチョッパ回路の出力電流とを加算する第２の加算回路と、
   前記第２の加算回路の出力電流を電圧に変換する電流電圧変換部と、
   前記電流電圧変換部の出力と前記所定の閾値との比較結果をラッチするラッチ回路とを含み、
   前記フィードバック用ＤＡＣは、前記ラッチ回路の出力であるデジタル信号をアナログ信号に変換する、半導体集積回路。
2. 前記第１の積分回路は、
   差動の入力信号を受ける第１のスイッチトキャパシタ回路と、
   前記第１のスイッチトキャパシタ回路の出力信号を積分する第１の積分器とを備え、
   前記第１の積分器は、
   前記第１のチョッパ回路として、１対のチョッピング信号に応答して、前記第１のスイッチトキャパシタ回路の差動の出力信号の極性を反転せずに出力するか、または前記第１のスイッチトキャパシタ回路の差動の出力信号の極性を反転して出力する回路を含み、
   前記増幅器として、第１の差動増幅器を含み、
   前記第２のチョッパ回路として、１対のチョッピング信号に応答して、前記第１の差動増幅器の差動の出力信号の極性を反転せずに出力するか、または前記第１の差動増幅器の差動の出力信号の極性を反転して出力する回路を含み、
   前記積分用キャパシタとして、前記第１のチョッパ回路の入力と、前記第２のチョッパ回路の出力との間に接続された第１の１対の積分用キャパシタを含む、請求項１記載の半導体集積回路。
3. 前記第１のスイッチトキャパシタ回路は、
   差動の入力信号を受ける一方の端子を有する第１の一対のスイッチと、
   前記第１の一対のスイッチの他方の端子に接続される一方の端子と、前記フィードバック用ＤＡＣの出力に接続される他方の端子を有する第２の一対のスイッチと、
   前記第１の一対のスイッチの他方の端子に接続される一方の端子を有する第１の一対のキャパシタと、
   前記第１の一対のキャパシタの他方の端子に接続される一方の端子と、リファレンス電圧を受ける他方の端子を有する第３の一対のスイッチと、
   前記第１の一対のキャパシタの他方の端子に接続される一方の端子と、前記第１のチョッパ回路の入力に接続される他方の端子を有する第４の一対のスイッチとを含む、請求項２記載の半導体集積回路。
4. 前記第２の積分回路は、差動の信号を受ける第２のスイッチトキャパシタ回路と、
   前記第２のスイッチトキャパシタ回路の出力信号を積分する第２の積分器を備え、
   前記第２の積分器は、
   第２の差動増幅器と、
   前記第２の差動増幅器の入力と前記第２の差動増幅器の出力との間に接続された第２の一対の積分用キャパシタを含み、
   前記第２のスイッチトキャパシタ回路は、
   前記第１の積分回路の差動の出力信号を受ける一方の端子を有する第５の一対のスイッチと、
   前記第５の一対のスイッチの他方の端子に接続される一方の端子と、リファレンス電圧を受ける他方の端子を有する第６の一対のスイッチと、
   前記第５の一対のスイッチの他方の端子に接続される一方の端子を有する第２の一対のキャパシタと、
   前記第２の一対のキャパシタの他方の端子に接続される一方の端子と、リファレンス電圧を受ける他方の端子を有する第７の一対のスイッチと、
   前記第２の一対のキャパシタの他方の端子に接続される一方の端子と、前記第２の差動増幅器の入力に接続される他方の端子を有する第８の一対のスイッチとを含む、請求項３記載の半導体集積回路。
5. 前記第１の加算回路は、差動の信号を受ける第３のスイッチトキャパシタ回路と、第４の一対のキャパシタとを備え、
   前記第３のスイッチトキャパシタ回路は、
   前記第２の積分回路の差動の出力信号を受ける一方の端子を有する第９の一対のスイッチと、
   前記第９の一対のスイッチの他方の端子に接続される一方の端子と、リファレンス電圧を受ける他方の端子を有する第１０の一対のスイッチと、
   前記第９の一対のスイッチの他方の端子に接続される一方の端子を有する第３の一対のキャパシタと、
   前記第３の一対のキャパシタの他方の端子に接続される一方の端子と、リファレンス電圧を受ける他方の端子を有する第１１の一対のスイッチとを含み、
   前記第４の一対のキャパシタは、前記第２のスイッチトキャパシタ回路の前記第５の一対のスイッチの他方の端子と、前記第３のスイッチトキャパシタ回路の前記第３の一対のキャパシタの他方の端子の間に接続される、請求項４記載の半導体集積回路。
6. 前記第２の積分回路と前記第１の加算回路との間に設けられる第３の積分回路を備え、
   前記第３の積分回路は、差動の信号を受ける第４のスイッチトキャパシタ回路と、前記第４のスイッチトキャパシタ回路の出力を積分する第３の積分器を備え、
   前記第３の積分器は、
   第３の差動増幅器と、
   前記第３の差動増幅器の入力と前記第３の差動増幅器の出力との間に接続された第３の一対の積分用キャパシタを含み、
   前記第４のスイッチトキャパシタ回路は、
   前記第２の積分回路の差動の出力信号を受ける一方の端子を有する第１２の一対のスイッチと、
   前記第１２の一対のスイッチの他方の端子に接続される一方の端子と、リファレンス電圧を受ける他方の端子を有する第１３の一対のスイッチと、
   前記第１２の一対のスイッチの他方の端子に接続される一方の端子を有する第５の一対のキャパシタと、
   前記第５の一対のキャパシタの他方の端子に接続される一方の端子と、リファレンス電圧を受ける他方の端子を有する第１４の一対のスイッチと、
   前記第５の一対のキャパシタの他方の端子に接続される一方の端子と、前記第３の差動増幅器の入力に接続される他方の端子を有する第１５の一対のスイッチとを含み、
   前記第１の加算回路に含まれる前記第４の一対のキャパシタの一方の端子は、前記第２のスイッチトキャパシタ回路の前記第２の一対のキャパシタの一方の端子に接続されるとともに、前記第５の一対のキャパシタの一方の端子に接続される、請求項５記載の半導体集積回路。
7. 前記コンパレータは、
   前記第１の電圧電流変換部として、第１の差動対を含み、
   前記第２の電圧電流変換部として、第２の差動対を含み、
   前記第３のチョッパ回路として、１対のチョッピング信号に応答して、前記差動の入力信号の極性を反転せずに出力するか、または前記差動の入力信号の極性を反転して出力する回路を含み、
   前記第４のチョッパ回路として、１対のチョッピング信号に応答して、前記第２の差動対の差動の出力信号の極性を反転せずに出力するか、または前記第２の差動対の差動の出力信号の極性を反転して出力する回路を含み、
   前記第２の加算回路および前記電流電圧変換部として、前記第４のチョッパ回路の差動の出力および前記第１の差動対の差動の出力と接続される一対のノードと、前記一対のノードに接続される一対の定電流源とを含み、
   前記ラッチ回路として、前記一対のノードの電圧をラッチする回路を含む、請求項１記載の半導体集積回路。
8. フィードバック用ＤＡＣと、
   入力信号または前記入力信号を係数倍した信号からフィードバック用ＤＡＣの第１の出力信号または前記第１の出力信号を係数倍した信号を減算する減算回路と、
   前記減算回路の出力信号を積分する第１の積分回路と、
   前記第１の積分回路の第２の出力信号または前記第２の出力信号を係数倍した信号を積分する第２の積分回路と、
   前記入力信号または前記入力信号を係数倍した信号と、前記第１の積分回路の出力信号と、前記第２の積分回路の出力信号とを合成した信号と所定の閾値と比較し、比較結果を表わす信号を出力するコンパレータとを備え、
   前記第１の積分回路は、
   第１の増幅器と、
   前記第１の増幅器の前段に設けられ、前記減算回路の出力とチョッピング信号とを乗算する第１のチョッパ回路と、
   前記第１の増幅器の後段に設けられ、前記第１の増幅器の出力とチョッピング信号とを乗算する第２のチョッパ回路と、
   前記第１のチョッパ回路の入力と前記第２のチョッパ回路の出力との間に設けられる第１の積分用キャパシタとを含み、
   前記第２の積分回路は、
   第２の増幅器と、
   前記第２の増幅器の前段に設けられ、前記第１の積分回路の出力とチョッピング信号とを乗算する第３のチョッパ回路と、
   前記第２の増幅器の後段に設けられ、前記第２の増幅器の出力とチョッピング信号とを乗算する第４のチョッパ回路と、
   前記第３のチョッパ回路の入力と前記第４のチョッパ回路の出力との間に設けられる第２の積分用キャパシタとを含み、
   前記コンパレータは、
   前記第２の積分回路の出力信号である電圧を電流に変換する第１の電圧電流変換部と、
   前記入力信号または前記入力信号を係数倍した信号とチョッピング信号とを乗算する第５のチョッパ回路と、
   前記第５のチョッパ回路の出力電圧を電流に変換する第２の電圧電流変換部と、
   前記第２の電圧電流変換部の出力とチョッピング信号とを乗算する第６のチョッパ回路と、
   前記第１の積分回路の出力信号とチョッピング信号とを乗算する第７のチョッパ回路と、
   前記第７のチョッパ回路の出力電圧を電流に変換する第３の電圧電流変換部と、
   前記第３の電圧電流変換部の出力とチョッピング信号とを乗算する第８のチョッパ回路と、
   前記第１の電圧電流変換部の出力電流と前記第６のチョッパ回路の出力電流と前記第８のチョッパ回路の出力電流とを加算する加算回路と、
   前記加算回路の出力電流を電圧に変換する電流電圧変換部と、
   前記電流電圧変換部の出力をラッチするラッチ回路とを含み、
   前記フィードバック用ＤＡＣは、前記ラッチ回路の出力であるデジタル信号をアナログ信号に変換する、半導体集積回路。
9. 前記コンパレータは、
   前記第１の電圧電流変換部として、第１の差動対を含み、
   前記第２の電圧電流変換部として、第２の差動対を含み、
   前記第５のチョッパ回路として、１対のチョッピング信号に応答して、前記差動の入力信号の極性を反転せずに出力するか、または前記差動の入力信号の極性を反転して出力する回路を含み、
   前記第６のチョッパ回路として、１対のチョッピング信号に応答して、前記第２の差動対の差動の出力信号の極性を反転せずに出力するか、または前記第２の差動対の差動の出力信号の極性を反転して出力する回路を含み、
   前記第３の電圧電流変換部として、第３の差動対を含み、
   前記第７のチョッパ回路として、１対のチョッピング信号に応答して、前記第１の積分回路の差動の出力信号の極性を反転せずに出力するか、または前記第１の積分回路の差動の出力信号の極性を反転して出力する回路を含み、
   前記第８のチョッパ回路として、１対のチョッピング信号に応答して、前記第３の差動対の差動の出力信号の極性を反転せずに出力するか、または前記第３の差動対の差動の出力信号の極性を反転して出力する回路を含み、
   前記加算回路および前記電流電圧変換部として、前記第６のチョッパ回路の差動の出力、前記第８のチョッパ回路の差動の出力、および前記第１の差動対の差動の出力と接続される一対のノードと、前記一対のノードに接続される一対の定電流源とを含み、
   前記ラッチ回路として、前記一対のノードの電圧をラッチする回路を含む、請求項８記載の半導体集積回路。
10. 前記ラッチ回路から出力されるパルス信号の数をカウントし、カウント値を示すデジタルコードを出力するデジタルフィルタをさらに備える、請求項１〜９のいずれかに記載の半導体集積回路。

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