JP2015220538A - 増幅回路、アナログ／ディジタル変換回路および電圧／時間変換器 - Google Patents

Abstract

【課題】低消費電力かつ高精度な増幅回路を提供する。
【解決手段】実施形態によれば、増幅回路は、電圧／時間変換器と時間／電圧変換器とを含む。電圧／時間変換器は、第１のサンプリング回路と、第２のサンプリング回路と、検出器と、信号生成器とを含む。検出器は、第１のサンプリング回路の第２の端子および第２のサンプリング回路の第２の端子に共通に接続される入力端子と、出力端子とを持ち、入力端子の電圧が条件を満足するか否かを検出することによって時間信号を生成する。時間信号は、検出器の入力端子の電圧が条件を満足する期間の長さを示す。信号生成器は、時間信号を受け取る制御端子と、第１のサンプリング回路の第３の端子に接続される出力端子とを持ち、時間信号に依存して電気信号を生成し、電気信号を第１のサンプリング回路へと供給する。
【選択図】図１

Description

実施形態は、増幅回路に関する。

従来、増幅回路は、典型的にはオペアンプを用いて実現されてきた。近年、オペアンプに代えてチャージポンプ回路および比較器を採用した離散時間型の増幅回路が提案されている。この離散時間型の増幅回路の消費電力は、オペアンプを用いた増幅回路に比べて小さい。

しかしながら、従来のとある離散時間型の増幅回路は、増幅動作の開始時点で入出力間の電圧にミスマッチが生じていることがある。故に、この増幅回路の精度（分解能）を向上させることは困難である。他方、従来の別の離散時間型の増幅回路は、入出力間にスイッチを挿入しているので、上記ミスマッチは改善する可能性があるものの、代わりに入出力間のアイソレーションの低下および当該スイッチの非線形歪が生じる。故に、この増幅回路の精度を向上させることも困難である。

米国特許出願公開第２０１３／２０１０４７号明細書

Ｊｕｎｈｕａ Ｓｈｅｎ ａｎｄ Ｐｅｔｅｒ Ｒ． Ｋｉｎｇｅｔ， "Ｃｕｒｒｅｎｔ−Ｃｈａｒｇｅ−Ｐｕｍｐ Ｒｅｓｉｄｕｅ Ａｍｐｌｉｆｉｃａｔｉｏｎ ｆｏｒ Ｕｌｔｒａ−Ｌｏｗ−Ｐｏｗｅｒ Ｐｉｐｅｌｉｎｅｄ ＡＤＣｓ"， ＩＥＥＥ ＴＣＡＳ−ＩＩ， Ｊｕｌｙ ２０１１

実施形態は、低消費電力かつ高精度な増幅回路またはアナログ／ディジタル変換回路を提供することを目的とする。

実施形態によれば、増幅回路は、電圧／時間変換器と時間／電圧変換器とを含む。電圧／時間変換器は、入力信号を電圧／時間変換することによって時間信号を生成する。電圧／時間変換器は、第１のサンプリング回路と、１つ以上の第２のサンプリング回路と、第１のボトムプレートサンプラと、第１の検出器と、第１の信号生成器とを含む。第１のサンプリング回路は、入力信号を受け取る第１の端子と、第２の端子と、第３の端子とを持ち、第１のサンプリング容量を含む。１つ以上の第２のサンプリング回路は、入力信号を受け取る第１の端子と、第１のサンプリング回路の第２の端子に接続される第２の端子とをそれぞれ持ち、第２のサンプリング容量をそれぞれ含む。第１のボトムプレートサンプラは、第１のサンプリング回路の第２の端子および第２のサンプリング回路の第２の端子に共通に接続される第１の端子を持つ。第１の検出器は、第１のサンプリング回路の第２の端子、第２のサンプリング回路の第２の端子および第１のボトムプレートサンプラの第１の端子に共通に接続される入力端子と、出力端子とを持ち、入力端子の電圧が第１の条件を満足するか否かを検出することによって時間信号を生成する。時間信号は、第１の検出器の入力端子の電圧が第１の条件を満足する第１の期間の長さを示す。第１の信号生成器は、時間信号を受け取る制御端子と、第１のサンプリング回路の第３の端子に接続される出力端子とを持ち、時間信号に依存して第１の電気信号を生成し、第１の電気信号を第１のサンプリング回路へと供給する。時間／電圧変換器は、時間信号を時間／電圧変換することによって出力信号を生成する。

第１の実施形態に係る増幅回路を例示するブロック図。 図１の電圧／時間変換器を例示する回路図。 図２の電圧／時間変換器の動作を区分した各フェーズにおける種々の信号の変化を例示するタイミングチャート。 サンプルフェーズにおける図２の電圧／時間変換器の動作を説明するための回路図。 リセットフェーズにおける図２の電圧／時間変換器の動作を説明するための回路図。 変換フェーズにおける図２の電圧／時間変換器の動作を説明するための回路図。 図２の電圧／時間変換器の変形例を示す回路図。 図１の時間／電圧変換器を例示する回路図。 図８の時間／電圧変換器の動作を区分した各フェーズにおける種々の信号の変化を例示するタイミングチャート。 第２の実施形態に係る増幅回路を例示するブロック図。 第２の実施形態に係る増幅回路に含まれる時間増幅器を例示する回路図。 図１１の時間増幅器の動作を区分した各フェーズにおける種々の信号の変化を例示するタイミングチャート。 図１１の時間増幅器の変形例を示す回路図。 第２の実施形態に係る増幅回路によって行われるパイプライン処理の説明図。 第３の実施形態に係る増幅回路に含まれる電流源を例示する回路図。 図１５の微調整用電流源を例示する回路図。 第４の実施形態に係る増幅回路に含まれる比較器を例示する回路図。 第５の実施形態に係る増幅回路に含まれる時間増幅器を例示する回路図。 第６の実施形態に係る増幅回路に含まれる時間増幅器を例示する回路図。 第７の実施形態に係る増幅回路に含まれる時間増幅器を例示する回路図。 図２０の検出器を例示する回路図。 図２１のスイッチを例示する回路図。 第８の実施形態に係るアナログ／ディジタル変換回路を例示するブロック図。 図２３のアナログ／ディジタル変換回路の変形例を示すブロック図。 第９の実施形態に係る電圧／時間変換器を例示するブロック図。 第９の実施形態に係る電圧／時間変換器を例示する回路図。 図２６の電圧／時間変換器の動作を区分した各フェーズにおける種々の信号の変化を例示するタイミングチャート。 第１０の実施形態に係る電圧／時間変換器を例示する回路図。

以下、図面を参照しながら実施形態の説明が述べられる。尚、以降、説明済みの要素と同一または類似の要素には同一または類似の符号が付され、重複する説明は基本的に省略される。

以降、説明の具体化のために様々な電流源が示されているが、これらの電流源が生成する定電流信号が持つ電流の向きは適宜変更されてもよい。具体的には、各電流源は、サンプリング容量を充電ではなく放電するための定電流信号を生成してもよい。また、以降の説明において示される様々な回路は、差動構成に変更可能である。差動構成に変更する場合に、各電流源は電流源ペアに置き換えられることになる。そして、各電流源ペアが生成する定電流信号が持つ電流の向きは互いに同一であってもよいし反対であってもよい。

（第１の実施形態）
図１に例示されるように、第１の実施形態に係る増幅回路は、電圧／時間変換器１００および時間／電圧変換器２００を含む。この増幅回路は、入力電圧（Ｖ_ＩＮ）を増幅することによって出力電圧（Ｖ_ＯＵＴ）を得る。

電圧／時間変換器１００は、入力信号を電圧／時間変換することによって時間信号を生成する。時間信号は、入力信号の電圧（Ｖ_ＩＮ）に依存する時間長を示す。時間信号は、例えば、入力電圧（Ｖ_ＩＮ）に比例して変化するパルス幅を備える矩形波信号である。電圧／時間変換器１００は、時間信号を時間／電圧変換器２００へと出力する。

図１の電圧／時間変換器１００は、第１のサンプリング回路１１０と、第２のサンプリング回路１２０と、ボトムプレートサンプラ１３０と、検出器１４０と、信号生成器１５０とを含む。

第１のサンプリング回路１１０は、第１の端子、第２の端子および第３の端子を持ち、図１には示されないサンプリング容量を含む。第１のサンプリング回路１１０の第１の端子は、電圧／時間変換器１００の入力端子および第２のサンプリング回路１２０の第１の端子に共通に接続される。第１の端子は、入力電圧（Ｖ_ＩＮ）を印加される。第１のサンプリング回路１１０の第２の端子は、第２のサンプリング回路１２０の第２の端子、ボトムプレートサンプラ１３０の第１の端子および検出器１４０の入力端子に共通に接続される。第１のサンプリング回路１１０の第３の端子は、信号生成器１５０の出力端子に接続される。

第１のサンプリング回路１１０は、後述されるサンプルフェーズ（ＳＡＭＰＬＥ）において、入力電圧（Ｖ_ＩＮ）をサンプリング容量の第１の端子に印加することによって当該入力電圧（Ｖ_ＩＮ）をサンプリングする。他方、サンプリング容量の第２の端子の電圧はボトムプレートサンプラ１３０によって固定される。

第１のサンプリング回路１１０は、サンプルフェーズに続くリセットフェーズ（ＲＥＳＥＴ）において、サンプリング容量の第１の端子の電圧を後述されるリセット電圧を用いてリセットする。他方、後述されるように、ボトムプレートサンプラ１３０は電流経路を提供しない。結果的に、第１のサンプリング回路１１０の第２の端子の電圧は、サンプルフェーズにおいてサンプリングされた入力電圧（Ｖ_ＩＮ）によって決まる。

リセットフェーズに続く変換フェーズ（ＣＯＮＶＥＲＴ）の少なくとも一部において、サンプリング容量の第１の端子は、信号生成器１５０から電気信号（例えば、定電流信号）を供給される。後述されるように、信号生成器１５０は、検出器１４０の入力端子の電圧が第１の条件を満足する第１の期間に亘って電気信号を生成し続ける。そして、サンプリング容量は、第１の期間に亘って充電または放電され続ける。結果的に、検出器１４０の入力端子の電圧は、上昇または降下し続け、最終的に上記第１の条件を満足する。

第２のサンプリング回路１２０は、第１の端子および第２の端子を持ち、図１には示されないサンプリング容量を含む。第２のサンプリング回路１２０の第１の端子は、電圧／時間変換器１００の入力端子および第１のサンプリング回路１１０の第１の端子に共通に接続される。第１の端子は、入力電圧（Ｖ_ＩＮ）を印加される。第２のサンプリング回路１２０の第２の端子は、第１のサンプリング回路１１０の第２の端子、ボトムプレートサンプラ１３０の第１の端子および検出器１４０の入力端子に共通に接続される。

第２のサンプリング回路１２０は、サンプルフェーズにおいて、入力電圧（Ｖ_ＩＮ）をサンプリング容量の第１の端子に印加することによって当該入力電圧（Ｖ_ＩＮ）をサンプリングする。他方、サンプリング容量の第２の端子の電圧は、ボトムプレートサンプラ１３０によって固定される。

第２のサンプリング回路１２０は、リセットフェーズにおいて、サンプリング容量の第１の端子の電圧を後述される調整用電圧を用いて固定する。他方、ボトムプレートサンプラ１３０は電流経路を提供しない。結果的に、第２のサンプリング回路１２０の第２の端子の電圧は、サンプルフェーズにおいてサンプリングされた入力電圧（Ｖ_ＩＮ）によって決まる。

第２のサンプリング回路１２０は、リセットフェーズに引き続き変換フェーズにおいても、サンプリング容量の第１の端子の電圧を固定し続ける。結果的に、第２のサンプリング回路１２０は、信号生成器１５０によって生成された電気信号のための電流経路を提供する。この電気信号が上記電流経路を通じて流れることによって、サンプリング容量は充電または放電される。故に、サンプリング容量の第２の端子の電圧は上昇または降下し続け、結果的に検出器１４０の入力端子の電圧は最終的に上記第１の条件を満足する。

ボトムプレートサンプラ１３０は、第１の端子を持つ。ボトムプレートサンプラ１３０の第１の端子は、第１のサンプリング回路１１０の第２の端子、第２のサンプリング回路１２０の第２の端子および検出器１４０の入力端子に共通に接続される。

ボトムプレートサンプラ１３０は、サンプルフェーズにおいて、所定の中間電圧を発生する電圧源（図１には示されない）を第１の端子に接続する。この電圧源は、第１のサンプリング回路１１０に含まれるサンプリング容量の第２の端子および第２のサンプリング回路１２０に含まれるサンプリング容量の第２の端子の電圧を固定する。

ボトムプレートサンプラ１３０は、リセットフェーズおよび変換フェーズにおいて上記電圧源を第１の端子に接続しない。さらに、理想的には、ボトムプレートサンプラ１３０は、リセットフェーズおよび変換フェーズにおいて電流経路を提供しない。

検出器１４０は、入力端子および出力端子を持つ。検出器１４０の入力端子は、第１のサンプリング回路１１０の第２の端子、第２のサンプリング回路１２０の第２の端子およびボトムプレートサンプラ１３０の第１の端子に共通に接続される。検出器１４０の出力端子は、信号生成器１５０の制御端子および時間／電圧変換器２００の入力端子に接続される。

変換フェーズにおいて、検出器１４０は、その入力端子の電圧が第１の条件を満足するか否かを検出する。そして、検出器１４０は、その入力端子の電圧が第１の条件を満足する第１の期間の時間長を示す時間信号を生成する。例えば、時間信号は、第１の期間に亘ってＨｉｇｈレベルであって他の期間に亘ってＬｏｗレベルであるディジタル信号であってもよい。検出器１４０は、時間信号を信号生成器１５０および時間／電圧変換器２００へと出力する。なお、検出器１４０は、サンプルフェーズおよびリセットフェーズにおいて動作を停止する。

信号生成器１５０は、制御端子および出力端子を持つ。信号生成器１５０の制御端子は、検出器１４０の出力端子に接続される。信号生成器１５０の出力端子は、第１のサンプリング回路１１０の第３の端子に接続される。

信号生成器１５０は、検出器１４０から時間信号を入力する。信号生成器１５０は、時間信号に依存して電気信号を生成し、当該電気信号を第１のサンプリング回路１１０へと供給する。

時間／電圧変換器２００は、電圧／時間変換器１００から時間信号を入力する。時間／電圧変換器２００は、時間信号を時間／電圧変換することによって出力信号を生成する。出力信号の電圧（Ｖ_ＯＵＴ）は、時間信号の示す時間長に依存する。なお、図１の時間／電圧変換器２００は、別の公知の時間／電圧変換器に置き換えられてもよい。

図１の時間／電圧変換器２００は、信号生成器２１０と、第３のサンプリング回路２２０と、ボトムプレートサンプラ２３０とを含む。

信号生成器２１０は、制御端子および出力端子を持つ。信号生成器２１０の制御端子は、電圧／時間変換器１００の出力端子に接続される。信号生成器２１０の出力端子は、第３のサンプリング回路の第１の端子に接続される。

信号生成器２１０は、電圧／時間変換器１００から時間信号を入力する。信号生成器２１０は、時間信号に依存して電気信号を生成し、当該電気信号を第３のサンプリング回路２２０へと供給する。信号生成器２１０は、信号生成器１５０と同一または類似であってよい。

第３のサンプリング回路２２０は、第１の端子および第２の端子を持ち、図１には示されないサンプリング容量を含む。第３のサンプリング回路２２０の第１の端子は、信号生成器２１０の出力端子に接続される。第３のサンプリング回路２２０の第２の端子は、ボトムプレートサンプラ２３０の第１の端子および時間／電圧変換器２００の出力端子に接続される。

第３のサンプリング回路２２０は、後述されるリセットフェーズ（ＲＥＳＥＴ）において、サンプリング容量の第１の端子を例えば前述のリセット電圧を用いてリセットする。他方、サンプリング容量の第２の端子の電圧は、ボトムプレートサンプラ２３０によって固定される。具体的には、第３のサンプリング回路２２０は、サンプリング容量の第１の端子の電圧を、電圧／時間変換器１００のリセットフェーズにおける第１のサンプリング回路１１０内部のサンプリング容量の第１の端子の電圧と略一致するようにリセットする。さらに、第３のサンプリング回路２２０は、サンプリング容量の第２の端子の電圧を、電圧／時間変換器１００のサンプルフェーズにおける第１のサンプリング回路１１０内部のサンプリング容量の第２の端子の電圧と略一致するように固定する。

リセットフェーズに続くサンプルフェーズ（ＳＡＭＰＬＥ）の少なくとも一部において、サンプリング容量の第１の端子は、信号生成器２１０から電気信号（例えば、定電流信号）を供給される。他方、サンプルフェーズにおいて、サンプリング容量の第２の端子の電圧は、引き続きボトムプレートサンプラ２３０によって固定される。時間／電圧変換器２００のサンプルフェーズは、電圧／時間変換器１００の変換フェーズと時間的に揃えられる。すなわち、信号生成器２１０は、信号生成器１５０と同様に、上記第１の期間に亘って電気信号を生成し続ける。そして、サンプリング容量は、第１の期間に亘って充電または放電され続ける。故に、サンプリング容量の第１の端子の電圧は、上昇または降下し続ける。

サンプルフェーズに続くホールドフェーズ（ＨＯＬＤ）において、サンプリング容量の第１の端子の電圧は例えば前述の中間電圧を発生する電圧源（図１には示されない）によって固定される。他方、後述されるように、ボトムプレートサンプラ２３０は電流経路を提供しない。結果的に、第３のサンプリング回路２２０の第２の端子の電圧（すなわち、時間／電圧変換器２００の出力電圧（Ｖ_ＯＵＴ））は、上記サンプルフェーズの終了時におけるサンプリング容量の第１の端子の電圧に依存する値にホールドされる。

ボトムプレートサンプラ２３０は、第１の端子を持つ。ボトムプレートサンプラ２３０の第１の端子は、第３のサンプリング回路２２０の第２の端子および時間／電圧変換器２００の出力端子に接続される。ボトムプレートサンプラ２３０は、ボトムプレートサンプラ１３０と同一または類似であってよい。

ボトムプレートサンプラ２３０は、リセットフェーズおよびサンプルフェーズにおいて、前述の中間電圧を発生する電圧源（図１には示されない）を第１の端子に接続する。この電圧源は、第３のサンプリング回路２２０に含まれるサンプリング容量の第２の端子の電圧を固定する。

ボトムプレートサンプラ２３０は、ホールドフェーズにおいて上記電圧源を第１の端子に接続しない。さらに、理想的には、ボトムプレートサンプラ２３０は、ホールドフェーズにおいて電流経路を提供しない。

本実施形態において、例えば図２に示される電圧／時間変換器１００が採用されてもよい。図２の電圧／時間変換器１００は、第１のサンプリング回路１１０と、第２のサンプリング回路１２０と、ボトムプレートサンプラ１３０と、検出器１４０と、信号生成器１５０とを含む。

第１のサンプリング回路１１０は、スイッチ１１１と、サンプリング容量１１２と、電圧源１１３と、スイッチ１１４とを含む。

スイッチ１１１は、第１のサンプリング回路１１０の第１の端子とサンプリング容量１１２の第１の端子との間に挿入される。スイッチ１１１は、第１のスイッチ制御信号（φ１）に従って、第１のサンプリング回路１１０の第１の端子とサンプリング容量１１２の第１の端子との間を短絡または開放する。具体的には、スイッチ１１１は、電圧／時間変換器１００のサンプルフェーズにおいて第１のサンプリング回路１１０の第１の端子とサンプリング容量１１２の第１の端子との間を短絡する。他方、スイッチ１１１は、電圧／時間変換器１００のリセットフェーズおよび変換フェーズにおいて第１のサンプリング回路１１０の第１の端子とサンプリング容量１１２の第１の端子との間を開放する。

サンプリング容量１１２は、第１の端子および第２の端子を持つ。サンプリング容量１１２の第１の端子は、第１のサンプリング回路１１０の第３の端子と、スイッチ１１１と、スイッチ１１４とに共通に接続される。サンプリング容量１１２の第２の端子は、第１のサンプリング回路１１０の第２の端子に接続される。サンプリング容量１１２のキャパシタンス＝Ｃ_１とする。

電圧源１１３は、正極端子および負極端子を持つ。電圧源１１３の正極端子は、スイッチ１１４に接続される。電圧源１１３の負極端子は接地される。電圧源１１３は、リセット電圧（Ｖ_ＲＥＳ）を発生する。

スイッチ１１４は、サンプリング容量１１２の第１の端子と電圧源１１３の正極端子との間に挿入される。スイッチ１１４は、第２のスイッチ制御信号（φ２）に従って、サンプリング容量１１２の第１の端子と電圧源１１３の正極端子との間を短絡または開放する。具体的には、スイッチ１１４は、電圧／時間変換器１００のリセットフェーズにおいてサンプリング容量１１２の第１の端子と電圧源１１３の正極端子との間を短絡する。他方、スイッチ１１４は、電圧／時間変換器１００のサンプルフェーズおよび変換フェーズにおいてサンプリング容量１１２の第１の端子と電圧源１１３の正極端子との間を開放する。

第２のサンプリング回路１２０は、スイッチ１２１と、サンプリング容量１２２と、電圧源１２３と、スイッチ１２４とを含む。

スイッチ１２１は、第２のサンプリング回路１２０の第１の端子とサンプリング容量１２２の第１の端子との間に挿入される。スイッチ１２１は、第１のスイッチ制御信号（φ１）に従って、第２のサンプリング回路１２０の第１の端子とサンプリング容量１２２の第１の端子との間を短絡または開放する。具体的には、スイッチ１２１は、電圧／時間変換器１００のサンプルフェーズにおいて第２のサンプリング回路１２０の第１の端子とサンプリング容量１２２の第１の端子との間を短絡する。他方、スイッチ１２１は、電圧／時間変換器１００のリセットフェーズおよび変換フェーズにおいて第２のサンプリング回路１２０の第１の端子とサンプリング容量１２２の第１の端子との間を開放する。

サンプリング容量１２２は、第１の端子および第２の端子を持つ。サンプリング容量の第１の端子は、スイッチ１２１と、スイッチ１２４とに共通に接続される。サンプリング容量１２２の第２の端子は、第２のサンプリング回路１２０の第２の端子に接続される。サンプリング容量１２２のキャパシタンス＝Ｃ_１とする。

電圧源１２３は、正極端子および負極端子を持つ。電圧源１２３の正極端子は、スイッチ１２４に接続される。電圧源１２３の負極端子は接地される。電圧源１２３は、調整用電圧（Ｖ_ＤＡＣ）を発生する。この電圧（Ｖ_ＤＡＣ）は、図１に示されない制御信号によって制御されてもよい。

スイッチ１２４は、サンプリング容量１２２の第１の端子と電圧源１２３の正極端子との間に挿入される。スイッチ１２４は、第３のスイッチ制御信号（φ３）に従って、サンプリング容量１２２の第１の端子と電圧源１２３の正極端子との間を短絡または開放する。具体的には、スイッチ１２４は、電圧／時間変換器１００のリセットフェーズおよび変換フェーズにおいてサンプリング容量１２２の第１の端子と電圧源１２３の正極端子との間を短絡する。他方、スイッチ１２４は、電圧／時間変換器１００のサンプルフェーズにおいてサンプリング容量１２２の第１の端子と電圧源１２３の正極端子との間を開放する。

ボトムプレートサンプラ１３０は、スイッチ１３１と、電圧源１３２とを含む。

スイッチ１３１は、ボトムプレートサンプラ１３０の第１の端子と電圧源１３２の正極端子との間に挿入される。スイッチ１３１は、第１のスイッチ制御信号（φ１）に従って、ボトムプレートサンプラ１３０の第１の端子と電圧源１３２の正極端子との間を短絡または開放する。具体的には、スイッチ１３１は、電圧／時間変換器１００のサンプルフェーズにおいてボトムプレートサンプラ１３０の第１の端子と電圧源１３２の正極端子との間を短絡する。他方、スイッチ１３１は、電圧／時間変換器１００のリセットフェーズおよび変換フェーズにおいてボトムプレートサンプラ１３０の第１の端子と電圧源１３２の正極端子との間を開放する。

電圧源１３２は、正極端子および負極端子を持つ。電圧源１３２の正極端子は、スイッチ１３１に接続される。電圧源１３２の負極端子は接地される。電圧源１３２は、中間電圧（Ｖ_ＣＭ）を発生する。中間電圧（Ｖ_ＣＭ）は、例えば電圧／時間変換器１００が差動構成である場合には、同相電圧に一致するように設計されてもよい。

検出器１４０は、比較器１４１と、電圧源１４２とを含む。

比較器１４１は、第１の入力端子、第２の入力端子および出力端子を含む。比較器１４１の第１の入力端子は、検出器１４０の入力端子に接続される。比較器１４１の第２の入力端子は、電圧源１４２の正極端子に接続される。比較器１４１の出力端子は、検出器１４０の出力端子に接続される。

比較器１４１は、電圧／時間変換器１００の変換フェーズにおいて、第１の入力端子の電圧を第２の入力端子の電圧と比較する。比較器１４１は、電圧／時間変換器１００のサンプルフェーズおよびリセットフェーズにおいて動作を停止する。

具体的には、電圧／時間変換器１００の変換フェーズにおいて、第１の入力端子の電圧が第２の入力端子の電圧よりも小さければ、比較器１４１はＨｉｇｈレベル（電源電圧）の時間信号（Ｄ_ＯＵＴ）を出力する。他方、第１の入力端子の電圧が第２の入力端子の電圧以上であれば、比較器１４１はＬｏｗレベル（グラウンド電圧）の時間信号（Ｄ_ＯＵＴ）を出力する。故に、図２の例によれば、前述の第１の条件とは、検出器１４０の入力端子の電圧が後述される比較基準電圧（Ｖ_ＲＣ）よりも小さいこと、に相当する。

電圧源１４２は、正極端子および負極端子を持つ。電圧源１４２の正極端子は、比較器１４１の第２の入力端子に接続される。電圧源１４２の負極端子は接地される。電圧源１４２は、比較基準電圧（Ｖ_ＲＣ）を発生する。

信号生成器１５０は電流源１５１を含む。

電流源１５１は、第１の端子、第２の端子および制御端子を含む。電流源１５１の第１の端子は接地される。電流源１５１の第２の端子は、信号生成器１５０の出力端子に接続される。電流源１５１の制御端子は、信号生成器１５０の制御端子に接続される。

電流源１５１は、制御端子を介して検出器１４０からの時間信号（Ｄ_ＯＵＴ）を入力する。時間信号（Ｄ_ＯＵＴ）がＨｉｇｈレベルであるならば、電流源１５１は定電流信号を発生し、当該定電流信号を第２の端子を介して第１のサンプリング回路１１０へと供給する。他方、時間信号（Ｄ_ＯＵＴ）がＬｏｗレベルであるならば、電流源１５１は動作を停止する。

前述のように、電圧／時間変換器１００の動作は、サンプルフェーズ、リセットフェーズおよび変換フェーズによって区分される。そして、種々のスイッチ制御信号、時間信号および種々のノードにおける電圧は図３に例示されるように変化する。

サンプルフェーズにおいて、第１のスイッチ制御信号（φ１）はＨｉｇｈレベルであり、第２のスイッチ制御信号（φ２）はＬｏｗレベルであり、第３のスイッチ制御信号（φ３）はＬｏｗレベルである。さらに、サンプルフェーズにおいて、検出器１４０は動作しない。従って、サンプルフェーズにおいて、図２の電圧／時間変換器１００は、図４に例示されるように書き換え可能である。

すなわち、サンプルフェーズにおいて、図２の電圧／時間変換器１００は、サンプリング容量１１２およびサンプリング容量１２２に、当該電圧／時間変換器１００の入力電圧（Ｖ_ＩＮ）と中間電圧（Ｖ_ＣＭ）との差電圧を充電する。

リセットフェーズにおいて、第１のスイッチ制御信号（φ１）はＬｏｗレベルであり、第２のスイッチ制御信号（φ２）はＨｉｇｈレベルであり、第３のスイッチ制御信号（φ３）はＨｉｇｈレベルである。さらに、リセットフェーズにおいて、検出器１４０は動作しない。従って、リセットフェーズにおいて、図２の電圧／時間変換器１００は、図５に例示されるように書き換え可能である。

すなわち、リセットフェーズにおいて、図２の電圧／時間変換器１００は、サンプリング容量１１２の第１の端子の電圧をリセット電圧（Ｖ_ＲＥＳ）を用いてリセットし、サンプリング容量１２２の第１の端子の電圧を調整用電圧（Ｖ_ＤＡＣ）を用いて固定する。

ここで、検出器１４０の入力端子と同電位のノード（以降の説明においてノードＡと称される）のリセットフェーズにおける電圧（Ｖ_{Ａ＿ＲＥＳ}）は、以下のように導出することができる。

サンプルフェーズの終了時に、サンプリング容量１１２およびサンプリング容量１２２は、Ｃ_１・（Ｖ_ＩＮ−Ｖ_ＣＭ）の電荷をそれぞれ蓄えている。電荷保存則によれば、サンプルフェーズにおいてサンプリング容量１１２およびサンプリング容量１２２に蓄えられた電荷の総量（２Ｃ_１・（Ｖ_ＩＮ−Ｖ_ＣＭ））は、リセットフェーズにおいて変化しない。故に、下記数式（１）が成立する。

ここで、入力電圧（Ｖ_ＩＮ）が直流成分および交流成分からなり、交流成分をＶ_ＩＮＡＣとし、直流成分に一致するように中間電圧（Ｖ_ＣＭ）を設計すると、下記数式（２）が成立する。

変換フェーズにおいて、第１のスイッチ制御信号（φ１）はＬｏｗレベルであり、第２のスイッチ制御信号（φ２）はＬｏｗレベルであり、第３のスイッチ制御信号（φ３）はＨｉｇｈレベルである。さらに、変換フェーズにおいて、検出器１４０は動作する。従って、変換フェーズにおいて、図２の電圧／時間変換器１００は、図６に例示されるように書き換え可能である。

すなわち、変換フェーズにおいて、図２の電圧／時間変換器１００は、サンプリング容量１１２の第１の端子を電圧源１１３から切断する。比較器１４１は、ノードＡの電圧（Ｖ_Ａ）が比較基準電圧（Ｖ_ＲＣ）未満であるか否かを検出し、Ｖ_Ａ＜Ｖ_ＲＣが成立する第１の期間に亘ってＨｉｇｈレベルの時間信号（Ｄ_ＯＵＴ）を出力する。なお、前述のリセット電圧Ｖ_ＲＥＳ、電圧Ｖ_ＤＡＣおよび比較基準電圧Ｖ_ＲＣは、変換フェーズの開始時にＶ_Ａ＜Ｖ_ＲＣが成立するように定められるものとする。電流源１５１は、第１の期間に亘って、サンプリング容量１１２の第１の端子に定電流信号を供給する。この定電流信号は、サンプリング容量１１２、サンプリング容量１２２、スイッチ１２４および電圧源１２３によって形成される電流経路を通じて流れる。この定電流信号がサンプリング容量１１２およびサンプリング容量１２２を充電するので、ノードＡの電圧（Ｖ_Ａ）は、時間と共に上昇し、最終的（第１の期間の終了時）には比較基準電圧Ｖ_ＲＣに一致する。

電流源１５１から見てサンプリング容量１１２およびサンプリング容量１２２は直列接続されており、サンプリング容量１１２の第１の端子と同電位のノード（以降の説明においてノードＢと称される）の電圧（Ｖ_Ｂ）は、変換フェーズの開始時にはＶ_ＲＥＳに等しい。従って、第１の期間終了時におけるノードＢの電圧Ｖ_{Ｂ＿ＣＮＶ}は、下記数式（３）を用いて計算できる。

数式（３）において、Ｔ_ＤＯＵＴは第１の期間の時間長を示し、Ｉ_１５１は電流源１５１によって供給される定電流信号が持つ電流量を示す。

そして、サンプリング容量１１２およびサンプリング容量１２２による分圧を考慮すると、第１の期間におけるノードＡの電圧（Ｖ_Ａ）の増分は、当該第１の期間におけるノードＢの電圧の増分の半分に一致する。また、変換フェーズの開始時におけるノードＡの電圧（Ｖ_Ａ）はＶ_{Ａ＿ＲＥＳ}に等しい。従って、第１の期間終了時におけるノードＡの電圧Ｖ_{Ａ＿ＣＮＶ}は、下記数式（４）を用いて計算できる。

前述のように、第１の期間の終了時に、ノードＡの電圧（Ｖ_Ａ）は比較基準電圧Ｖ_ＲＣに一致する。故に、下記数式（５）および数式（６）を用いて、第１の期間の時間長（Ｔ_ＤＯＵＴ）を導出することができる。

数式（６）から理解されるように、第１の期間の時間長（Ｔ_ＤＯＵＴ）は、入力電圧（Ｖ_ＩＮ）の交流成分（Ｖ_ＩＮＡＣ）と、直流成分との和に比例する。すなわち、時間信号（Ｄ_ＯＵＴ）は、入力電圧（Ｖ_ＩＮ）に依存する時間長（Ｔ_ＤＯＵＴ）を示す。

比例係数は、Ｉ_１５１およびＣ_１を適切に設計することにより、所望の値に設定することができる。直流成分は、Ｖ_ＲＣ、Ｖ_ＲＥＳおよびＶ_ＤＡＣを適切に設計することにより、所望の値に設定することができる。

さらに、図７に例示されるように、図２の第２のサンプリング回路１２０と同一または類似のＮ個（Ｎは２以上の任意の整数）の第２のサンプリング回路１２０−１，・・・，１２０−Ｎを設けることによって、比例係数および直流成分をさらに細かく設定することも可能である。なお、第２のサンプリング回路１２０−１，・・・，１２０−Ｎの各々に含まれる電圧源が発生する調整用電圧（Ｖ_ＤＡＣ）は、それぞれ異なってもよい。

本実施形態において、例えば図８に示される時間／電圧変換器２００が採用されてもよい。図８の時間／電圧変換器２００は、信号生成器２１０と、第３のサンプリング回路２２０と、ボトムプレートサンプラ２３０とを含む。

信号生成器２１０は、電流源２１１を含む。

電流源２１１は、第１の端子、第２の端子および制御端子を含む。電流源２１１の第１の端子は接地される。電流源２１１の第２の端子は、信号生成器２１０の出力端子に接続される。電流源２１１の制御端子は、信号生成器２１０の制御端子に接続される。

電流源２１１は、制御端子を介して電圧／時間変換器１００からの時間信号（Ｄ_ＩＮ）を入力する。時間信号（Ｄ_ＩＮ）がＨｉｇｈレベルであるならば、電流源２１１は定電流信号を発生し、当該定電流信号を第２の端子を介して第３のサンプリング回路２２０へと供給する。他方、時間信号（Ｄ_ＩＮ）がＬｏｗレベルであるならば、電流源２１１は動作を停止する。

第３のサンプリング回路２２０は、電圧源２２１と、電圧源２２２と、サンプリング容量２２３と、スイッチ２２４と、スイッチ２２５とを含む。

電圧源２２１は、正極端子および負極端子を持つ。電圧源２２１の正極端子は、スイッチ２２５に接続される。電圧源２２１の負極端子は接地される。電圧源２２１は、中間電圧（Ｖ_ＣＭ）を発生する。

電圧源２２２は、正極端子および負極端子を持つ。電圧源２２２の正極端子は、スイッチ２２４に接続される。電圧源２２２の負極端子は接地される。電圧源２２２は、リセット電圧（Ｖ_ＲＥＳ）を発生する。

サンプリング容量２２３は、第１の端子および第２の端子を持つ。サンプリング容量の第１の端子は、第３のサンプリング回路２２０の第１の端子と、スイッチ２２４と、スイッチ２２５とに共通に接続される。サンプリング容量２２３の第２の端子は、第３のサンプリング回路２２０の第２の端子に接続される。サンプリング容量２２３のキャパシタンス＝Ｃ_２とする。Ｃ_２は、典型的にはＣ_１の定数倍に一致するように設計される。この定数は、例えば図１の増幅回路の利得（増幅率）の逆数であってもよい。例えば、利得が２倍であれば、Ｃ_２＝Ｃ_１／２程度に設定すればよい。

スイッチ２２４は、サンプリング容量２２３の第１の端子と電圧源２２２の正極端子との間に挿入される。スイッチ２２４は、第２のスイッチ制御信号（φ２）に従って、サンプリング容量２２３の第１の端子と電圧源２２２の正極端子との間を短絡または開放する。具体的には、スイッチ２２４は、時間／電圧変換器２００のリセットフェーズにおいてサンプリング容量２２３の第１の端子と電圧源２２２の正極端子との間を短絡する。他方、スイッチ２２４は、時間／電圧変換器２００のサンプルフェーズおよびホールドフェーズにおいてサンプリング容量２２３の第１の端子と電圧源２２２の正極端子との間を開放する。

スイッチ２２５は、サンプリング容量２２３の第１の端子と電圧源２２１の正極端子との間に挿入される。スイッチ２２５は、第１のスイッチ制御信号（φ１）に従って、サンプリング容量２２３の第１の端子と電圧源２２１の正極端子との間を短絡または開放する。具体的には、スイッチ２２５は、時間／電圧変換器２００のホールドフェーズにおいてサンプリング容量２２３の第１の端子と電圧源２２１の正極端子との間を短絡する。他方、スイッチ２２５は、時間／電圧変換器２００のリセットフェーズおよびサンプルフェーズにおいてサンプリング容量２２３の第１の端子と電圧源２２１の正極端子との間を開放する。

ボトムプレートサンプラ２３０は、電圧源２３１と、スイッチ２３２とを含む。

電圧源２３１は、正極端子および負極端子を持つ。電圧源２３１の正極端子は、スイッチ２３２に接続される。電圧源２３１の負極端子は接地される。電圧源２３１は、中間電圧（Ｖ_ＣＭ）を発生する。

スイッチ２３２は、ボトムプレートサンプラ２３０の第１の端子と電圧源２３１の正極端子との間に挿入される。スイッチ２３２は、第３のスイッチ制御信号（φ３）に従って、ボトムプレートサンプラ２３０の第１の端子と電圧源２３１の正極端子との間を短絡または開放する。具体的には、スイッチ２３２は、時間／電圧変換器２００のリセットフェーズおよびサンプルフェーズにおいてボトムプレートサンプラ２３０の第１の端子と電圧源２３１の正極端子との間を短絡する。他方、スイッチ２３２は、時間／電圧変換器２００のホールドフェーズにおいてボトムプレートサンプラ２３０の第１の端子と電圧源２３１の正極端子との間を開放する。

前述のように、時間／電圧変換器２００の動作は、リセットフェーズ、サンプルフェーズおよびホールドフェーズによって区分される。そして、種々のスイッチ制御信号および時間信号は図９に例示されるように変化する。

リセットフェーズにおいて、第１のスイッチ制御信号（φ１）はＬｏｗレベルであり、第２のスイッチ制御信号（φ２）はＨｉｇｈレベルであり、第３のスイッチ制御信号（φ３）はＨｉｇｈレベルである。時間／電圧変換器２００のリセットフェーズは、電圧／時間変換器１００のリセットフェーズと時間的に揃えられる。

すなわち、リセットフェーズにおいて、図８の時間／電圧変換器２００は、サンプリング容量２２３の第１の端子の電圧をリセット電圧（Ｖ_ＲＥＳ）を用いてリセットし、サンプリング容量２２３の第２の端子の電圧を中間電圧（Ｖ_ＣＭ）を用いて固定する。

サンプルフェーズにおいて、第１のスイッチ制御信号（φ１）はＬｏｗレベルであり、第２のスイッチ制御信号（φ２）はＬｏｗレベルであり、第３のスイッチ制御信号（φ３）はＨｉｇｈレベルである。時間／電圧変換器２００のサンプルフェーズは、電圧／時間変換器１００の変換フェーズと時間的に揃えられる。

すなわち、サンプルフェーズにおいて、図８の時間／電圧変換器２００は、サンプリング容量２２３の第１の端子を電圧源２２２から切断する。電流源２１１は、前述の第１の期間に亘ってＨｉｇｈレベルの時間信号（Ｄ_ＩＮ）を入力するので、当該第１の期間に亘って定電流信号を第３のサンプリング回路２２０へと供給する。この定電流信号は、サンプリング容量２２３、スイッチ２３２および電圧源２３１によって形成される電流経路を通じて流れる。この定電流信号がサンプリング容量２２３を充電するので、サンプリング容量２２３の第１の端子の電圧は時間と共に上昇する。

サンプリング容量２２３の第１の端子と同電位のノード（以降の説明においてノードＣと称される）の電圧（Ｖ_Ｃ）は、サンプルフェーズの開始時にはＶ_ＲＥＳに等しい。従って、第１の期間終了時におけるノードＣの電圧Ｖ_{Ｃ＿ＳＭＰ}は、下記数式（７）を用いて計算できる。

数式（７）において、Ｔ_ＤＩＮは第１の期間の長さを示し、Ｉ_２１１は電流源２１１によって供給される定電流信号が持つ電流量を示す。

ホールドフェーズにおいて、第１のスイッチ制御信号（φ１）はＨｉｇｈレベルであり、第２のスイッチ制御信号（φ２）はＬｏｗレベルであり、第３のスイッチ制御信号（φ３）はＬｏｗレベルである。時間／電圧変換器２００のホールドフェーズは、電圧／時間変換器１００のサンプルフェーズと時間的に揃えられる。

ホールドフェーズにおいて、図８の時間／電圧変換器２００は、サンプリング容量２２３の第１の端子の電圧を中間電圧（Ｖ_ＣＭ）を用いて固定し、サンプリング容量２２３の第２の端子を電圧源２３１から切断する。

サンプルフェーズの終了時に、サンプリング容量２２３は、Ｃ_２・（Ｖ_{Ｃ＿ＳＭＰ}−Ｖ_ＣＭ）の電荷を蓄えている。電荷保存則によれば、サンプルフェーズにおいてサンプリング容量２２３に蓄えられた電荷の総量は、ホールドフェーズにおいて変化しない。故に、時間／電圧変換器２００の出力電圧（Ｖ_ＯＵＴ）に関して下記数式（８）が成立する。

数式（８）のＴ_ＤＩＮが、数式（６）に示されるＴ_ＤＯＵＴに一致すると仮定すれば、数式（８）は下記数式（９）に書き換え可能である。

さらに、Ｃ_２＝Ｃ_１／２と仮定し、Ｉ_２１１＝Ｉ_１５１と仮定すれば、数式（９）は下記数式（１０）に書き換え可能である。

さらに、Ｖ_ＣＭ＝Ｖ_ＲＣと仮定すると、数式（１０）は下記数式（１１）に書き換え可能である。

数式（１１）から理解されるように、出力電圧（Ｖ_ＯＵＴ）は、入力電圧（Ｖ_ＩＮ）の交流成分（Ｖ_ＩＮＡＣ）を−２倍し、調整用電圧（Ｖ_ＤＡＣ）を加算することによって得られる電圧に等しい。さらに、Ｖ_ＤＡＣが入力電圧（Ｖ_ＩＮ）の直流成分に等しいと仮定すれば、以上の数値例によって、入力電圧（Ｖ_ＩＮ）の直流成分を固定したまま交流成分（Ｖ_ＩＮＡＣ）を−２倍に増幅することができる。

以上説明したように、第１の実施形態に係る増幅回路は、入力側のサンプリング容量および出力側のサンプリング容量を同時期に同一のリセット電圧を用いてリセットし、それから入力電圧を増幅する。故に、この増幅回路によれば、増幅動作の開始時における入出力間の電圧のミスマッチは緩和される。また、この増幅回路は、入出力間を短絡するスイッチを備えていない。故に、入出力間のアイソレーションの低下および当該スイッチの非線形歪は生じない。従って、この増幅回路によれば、消費電力を低減し、かつ、精度を向上させることができる。

（第２の実施形態）
前述の第１の実施形態において、時間／電圧変換器は、電圧／時間変換器によって生成された時間信号を出力信号へと変換する。第２の実施形態において、例えば図１０に示されるように、電圧／時間変換器と時間／電圧変換器との間に上記時間信号が示す時間長を増幅することによって増幅時間信号を得る時間増幅器が挿入される。そして、本実施形態において、時間／電圧変換器は、増幅時間信号を出力信号へと変換する。なお、時間増幅器が挿入されることにより、時間／電圧変換器の動作タイミングは第１の実施形態に比べて一定時間（例えば、半周期）遅延することになる。

本実施形態において、例えば図１１に示される時間増幅器３００が採用されてもよい。時間増幅器３００は、電圧／時間変換器１００から時間信号（Ｄ_ＩＮ）を入力する。時間増幅器３００は、時間信号（Ｄ_ＩＮ）が示す時間長を増幅することによって増幅時間信号（Ｄ_ＯＵＴ）を得る。時間増幅器３００は、例えば矩形波信号としての時間信号（Ｄ_ＩＮ）が持つパルス幅を増幅することによって矩形波信号としての増幅時間信号（Ｄ_ＯＵＴ）を得る。時間増幅器３００は、増幅時間信号（Ｄ_ＯＵＴ）を時間／電圧変換器２００へと出力する。

図１１の時間増幅器３００は、信号生成器３１０と、第４のサンプリング回路３２０と、信号生成器３３０と、第５のサンプリング回路３４０と、ボトムプレートサンプラ３５０と、検出器３６０と、信号生成器３７０とを含む。

信号生成器３１０は、制御端子および出力端子を持つ。信号生成器３１０の制御端子は、時間増幅器３００の入力端子および信号生成器３３０の制御端子に共通に接続される。信号生成器３１０の出力端子は、第４のサンプリング回路３２０の第１の端子に接続される。

信号生成器３１０は、電圧／時間変換器１００から時間信号を入力する。信号生成器３１０は、時間信号に依存して電気信号を生成し、当該電気信号を第４のサンプリング回路３２０へと供給する。

具体的には、図１１の信号生成器３１０は電流源３１１を含む。

電流源３１１は、第１の端子、第２の端子および制御端子を含む。電流源３１１の第１の端子は接地される。電流源３１１の第２の端子は、信号生成器３１０の出力端子に接続される。電流源３１１の制御端子は、信号生成器３１０の制御端子に接続される。

電流源３１１は、制御端子を介して電圧／時間変換器１００からの時間信号（Ｄ_ＩＮ）を入力する。時間信号（Ｄ_ＩＮ）がＨｉｇｈレベルであるならば、電流源３１１は定電流信号を発生し、当該定電流信号を第２の端子を介して第４のサンプリング回路３２０へと供給する。他方、時間信号（Ｄ_ＩＮ）がＬｏｗレベルであるならば、電流源３１１は動作を停止する。

第４のサンプリング回路３２０は、第１の端子、第２の端子および第３の端子を持ち、後述されるサンプリング容量３２２を含む。第４のサンプリング回路３２０の第１の端子は、信号生成器３１０の出力端子に接続され、前述の第１の期間に亘って電気信号を入力する。第４のサンプリング回路３２０の第２の端子は、第５のサンプリング回路３４０の第２の端子、ボトムプレートサンプラ３５０の第１の端子および検出器３６０の入力端子に共通に接続される。第４のサンプリング回路３２０の第３の端子は、信号生成器３７０の出力端子に接続される。

第４のサンプリング回路３２０は、後述されるサンプル前リセットフェーズ（ＲＥＳＥＴ＿ＳＭＰ）において、サンプリング容量３２２の第１の端子の電圧をリセット電圧（Ｖ_ＲＥＳ）を用いてリセットする。他方、サンプリング容量３２２の第２の端子の電圧はボトムプレートサンプラ３５０によって固定される。

サンプル前リセットフェーズに続くサンプルフェーズ（ＳＡＭＰＬＥ）は、電圧／時間変換器１００の変換フェーズと時間的に揃えられる。故に、サンプルフェーズの少なくとも一部において、サンプリング容量３２２の第１の端子は、信号生成器３１０から電気信号（例えば、定電流信号）を供給される。具体的には、信号生成器３１０は、前述の第１の期間に亘って電気信号を生成し続ける。そして、第１の期間に亘ってサンプリング容量３２２は充電または放電され続ける。なお、サンプリング容量３２２の第２の端子の電圧は、ボトムプレートサンプラ３５０によって引き続き固定される。故に、サンプリング容量３２２の第１の端子の電圧は上昇または降下し続ける。

第４のサンプリング回路３２０は、サンプルフェーズに続く増幅前リセットフェーズ（ＲＥＳＥＴ＿ＡＭＰ）において、サンプリング容量３２２の第１の端子の電圧をリセット電圧（Ｖ_ＲＥＳ）を用いてリセットする。他方、後述されるように、ボトムプレートサンプラ３５０は電流経路を提供しない。結果的に、第４のサンプリング回路３２０の第２の端子の電圧は、サンプルフェーズの終了時におけるサンプリング容量３２２の第１の端子の電圧によって決まる。

増幅前リセットフェーズに続く増幅フェーズ（ＡＭＰＬＩＦＹ）の少なくとも一部において、サンプリング容量３２２の第１の端子は、信号生成器３７０から電気信号（例えば、定電流信号）を供給される。後述されるように、信号生成器３７０は、検出器３６０の入力端子の電圧が第２の条件を満足する第２の期間に亘って電気信号を生成し続ける。そして、第２の期間に亘ってサンプリング容量３２２は充電または放電され続ける。結果的に、検出器３６０の入力端子の電圧は、上昇または降下し続け、最終的に上記第２の条件を満足する。

具体的には、図１１の第４のサンプリング回路３２０は、電圧源３２１と、サンプリング容量３２２と、スイッチ３２３を含む。

電圧源３２１は、正極端子および負極端子を持つ。電圧源３２１の正極端子は、スイッチ３２３に接続される。電圧源３２１の負極端子は接地される。電圧源３２１は、リセット電圧（Ｖ_ＲＥＳ）を発生する。

サンプリング容量３２２は、第１の端子および第２の端子を持つ。サンプリング容量３２２の第１の端子は、第４のサンプリング回路３２０の第１の端子および第３の端子と、スイッチ３２３とに共通に接続される。サンプリング容量３２２の第２の端子は、第４のサンプリング回路３２０の第２の端子に接続される。サンプリング容量３２２のキャパシタンス＝Ｃ_３とする。

スイッチ３２３は、サンプリング容量３２２の第１の端子と電圧源３２１の正極端子との間に挿入される。スイッチ３２３は、第４のスイッチ制御信号（φ４）に従って、サンプリング容量３２２の第１の端子と電圧源３２１の正極端子との間を短絡または開放する。具体的には、スイッチ３２３は、時間増幅器３００のサンプル前リセットフェーズおよび増幅前リセットフェーズにおいてサンプリング容量３２２の第１の端子と電圧源３２１の正極端子との間を短絡する。他方、スイッチ３２３は、時間増幅器３００のサンプルフェーズおよび増幅フェーズにおいてサンプリング容量３２２の第１の端子と電圧源３２１の正極端子との間を開放する。

信号生成器３３０は、制御端子および出力端子を持つ。信号生成器３３０の制御端子は、時間増幅器３００の入力端子に接続される。信号生成器３３０の出力端子は、第５のサンプリング回路３４０の第１の端子に接続される。

信号生成器３３０は、電圧／時間変換器１００から時間信号を入力する。信号生成器３３０は、時間信号に依存して電気信号を生成し、当該電気信号を第５のサンプリング回路３４０へと供給する。信号生成器３３０は、信号生成器３１０と同一または類似であってよい。

具体的には、図１１の信号生成器３３０は電流源３３１を含む。

電流源３３１は、第１の端子、第２の端子および制御端子を含む。電流源３３１の第１の端子は接地される。電流源３３１の第２の端子は、信号生成器３３０の出力端子に接続される。電流源３３１の制御端子は、信号生成器３３０の制御端子に接続される。

電流源３３１は、制御端子を介して電圧／時間変換器１００からの時間信号（Ｄ_ＩＮ）を入力する。時間信号（Ｄ_ＩＮ）がＨｉｇｈレベルであるならば、電流源３３１は定電流信号を発生し、当該定電流信号を第２の端子を介して第５のサンプリング回路３４０へと供給する。他方、時間信号（Ｄ_ＩＮ）がＬｏｗレベルであるならば、電流源３３１は動作を停止する。

第５のサンプリング回路３４０は、第１の端子および第２の端子を持ち、後述されるサンプリング容量３４２を含む。第５のサンプリング回路３４０の第１の端子は、信号生成器３３０の出力端子に接続され、前述の第１の期間に亘って電気信号を入力する。第５のサンプリング回路３４０の第２の端子は、第４のサンプリング回路３２０の第２の端子、ボトムプレートサンプラ３５０の第１の端子および検出器３６０の入力端子に接続される。

第５のサンプリング回路３４０は、サンプル前リセットフェーズにおいて、サンプリング容量３４２の第１の端子の電圧をリセット電圧（Ｖ_ＲＥＳ）を用いてリセットする。他方、サンプリング容量３４２の第２の端子の電圧はボトムプレートサンプラ３５０によって固定される。

前述のように、サンプルフェーズは、電圧／時間変換器１００の変換フェーズと時間的に揃えられる。故に、サンプルフェーズの少なくとも一部において、サンプリング容量３４２の第１の端子は、信号生成器３３０から電気信号（例えば、定電流信号）を供給される。具体的には、信号生成器３３０は、前述の第１の期間に亘って電気信号を生成し続ける。そして、第１の期間に亘ってサンプリング容量３４２は充電または放電され続ける。なお、サンプルフェーズにおいて、サンプリング容量３４２の第２の端子の電圧はボトムプレートサンプラ３５０によって引き続き固定される。故に、サンプリング容量３４２の第１の端子の電圧は上昇または降下し続ける。

第５のサンプリング回路３４０は、増幅前リセットフェーズにおいて、サンプリング容量３４２の第１の端子の電圧を調整用電圧（Ｖ_ＤＡＣ２）を用いてリセットする。他方、ボトムプレートサンプラ３５０は電流経路を提供しない。結果的に、第５のサンプリング回路３４０の第２の端子の電圧は、サンプルフェーズの終了時におけるサンプリング容量３４２の第１の端子の電圧によって決まる。

第５のサンプリング回路３４０は、増幅前リセットフェーズに続き増幅フェーズにおいても、サンプリング容量３４２の第１の端子の電圧を固定し続ける。結果的に、第５のサンプリング回路３４０は、信号生成器３７０によって生成された電気信号のための電流経路を提供する。この電気信号が上記電流経路を通じて流れることによって、サンプリング容量３４２は充電または放電される。故に、サンプリング容量３４２の第２の端子の電圧は上昇または降下し続け、結果的に検出器３６０の入力端子の電圧は最終的に上記第２の条件を満足する。

具体的には、図１１の第５のサンプリング回路３４０は、電圧源３４１と、サンプリング容量３４２と、スイッチ３４３と、スイッチ３４４と、電圧源３４５とを含む。

電圧源３４１は、正極端子および負極端子を持つ。電圧源３４１の正極端子は、スイッチ３４４に接続される。電圧源３４１の負極端子は接地される。電圧源３４１は、リセット電圧（Ｖ_ＲＥＳ）を発生する。

サンプリング容量３４２は、第１の端子および第２の端子を持つ。サンプリング容量３４２の第１の端子は、第５のサンプリング回路３４０の第１の端子と、スイッチ３４３と、スイッチ３４４とに共通に接続される。サンプリング容量３４２の第２の端子は、第５のサンプリング回路３４０の第２の端子に接続される。サンプリング容量３４２のキャパシタンス＝Ｃ_３とする。

スイッチ３４３は、サンプリング容量３４２の第１の端子と電圧源３４５の正極端子との間に挿入される。スイッチ３４３は、第３のスイッチ制御信号（φ３）に従って、サンプリング容量３４２の第１の端子と電圧源３４５の正極端子との間を短絡または開放する。具体的には、スイッチ３４３は、時間増幅器３００の増幅前リセットフェーズおよび増幅フェーズにおいてサンプリング容量３４２の第１の端子と電圧源３４５の正極端子との間を短絡する。他方、スイッチ３４３は、時間増幅器３００のサンプル前リセットフェーズおよびサンプルフェーズにおいてサンプリング容量３４２の第１の端子と電圧源３４５の正極端子との間を開放する。

スイッチ３４４は、サンプリング容量３４２の第１の端子と電圧源３４１の正極端子との間に挿入される。スイッチ３４４は、第２のスイッチ制御信号（φ２）に従って、サンプリング容量３４２の第１の端子と電圧源３４１の正極端子との間を短絡または開放する。具体的には、スイッチ３４４は、時間増幅器３００のサンプル前リセットフェーズにおいてサンプリング容量３４２の第１の端子と電圧源３４１の正極端子との間を短絡する。他方、スイッチ３４４は、時間増幅器３００のサンプルフェーズ、増幅前リセットフェーズおよび増幅フェーズにおいてサンプリング容量３４２の第１の端子と電圧源３４１の正極端子との間を開放する。

電圧源３４５は、正極端子および負極端子を持つ。電圧源３４５の正極端子は、スイッチ３４３に接続される。電圧源３４５の負極端子は接地される。電圧源３４５は、調整用電圧（Ｖ_ＤＡＣ２）を発生する。この電圧（Ｖ_ＤＡＣ２）は、図１１に示されない制御信号によって制御されてもよい。

ボトムプレートサンプラ３５０は、第１の端子を持つ。ボトムプレートサンプラ３５０の第１の端子は、第４のサンプリング回路３２０の第２の端子および第５のサンプリング回路３４０の第２の端子に接続される。

ボトムプレートサンプラ３５０は、サンプル前リセットフェーズおよびサンプルフェーズにおいて、中間電圧（Ｖ_ＣＭ）を用いて、サンプリング容量３２２の第２の端子およびサンプリング容量３４２の第２の端子の電圧を固定する。

ボトムプレートサンプラ３５０は、増幅前リセットフェーズおよび増幅フェーズにおいて、サンプリング容量３２２の第２の端子およびサンプリング容量３４２の第２の端子の電圧を固定しない。さらに、理想的には、ボトムプレートサンプラ３５０は、増幅前リセットフェーズおよび増幅フェーズにおいて電流経路を提供しない。

具体的には、図１１のボトムプレートサンプラ３５０は、電圧源３５１と、スイッチ３５２とを含む。

電圧源３５１は、正極端子および負極端子を持つ。電圧源３５１の正極端子は、スイッチ３５２に接続される。電圧源３５１の負極端子は接地される。電圧源３５１は、中間電圧（Ｖ_ＣＭ）を発生する。

スイッチ３５２は、ボトムプレートサンプラ３５０の第１の端子と電圧源３５１の正極端子との間に挿入される。スイッチ３５２は、第１のスイッチ制御信号（φ１）に従って、ボトムプレートサンプラ３５０の第１の端子と電圧源３５１の正極端子との間を短絡または開放する。具体的には、スイッチ３５２は、サンプル前リセットフェーズおよびサンプルフェーズにおいてボトムプレートサンプラ３５０の第１の端子と電圧源３５１の正極端子との間を短絡する。他方、スイッチ３５２は、増幅前リセットフェーズおよび増幅フェーズにおいてボトムプレートサンプラ３５０の第１の端子と電圧源３５１の正極端子との間を開放する。

検出器３６０は、入力端子および出力端子を持つ。検出器３６０の入力端子は、第４のサンプリング回路３２０の第２の端子、第５のサンプリング回路３４０の第２の端子およびボトムプレートサンプラ３５０の第１の端子に共通に接続される。検出器３６０の出力端子は、信号生成器３７０の制御端子および時間／電圧変換器２００の入力端子に接続される。

増幅フェーズにおいて、検出器３６０は、その入力端子の電圧が第２の条件を満足するか否かを検出する。そして、検出器３６０は、その入力端子の電圧が第２の条件を満足する第２の期間の長さを示す増幅時間信号を生成する。なお、第２の期間は、第１の期間に比べて長い。例えば、時間信号は、第２の期間に亘ってＨｉｇｈレベルであって他の期間に亘ってＬｏｗレベルであるディジタル信号であってもよい。検出器３６０は、増幅時間信号を信号生成器３７０および時間／電圧変換器２００へと出力する。なお、検出器３６０は、サンプル前リセットフェーズ、サンプルフェーズおよび増幅前リセットフェーズにおいて動作を停止する。

具体的には、図１１の検出器３６０は、電圧源３６１と、比較器３６２とを含む。

電圧源３６１は、正極端子および負極端子を持つ。電圧源３６１の正極端子は、比較器３６２の第２の入力端子に接続される。電圧源３６１の負極端子は接地される。電圧源３６１は、比較基準電圧（Ｖ_ＲＣ）を発生する。

比較器３６２は、第１の入力端子、第２の入力端子および出力端子を含む。比較器３６２の第１の入力端子は、検出器３６０の入力端子に接続される。比較器３６２の第２の入力端子は、電圧源３６１の正極端子に接続される。比較器３６２の出力端子は、検出器３６０の出力端子に接続される。

比較器３６２は、増幅フェーズにおいて動作し、第１の入力端子の電圧を第２の入力端子の電圧と比較する。比較器３６２は、サンプル前リセットフェーズ、サンプルフェーズおよびリセットフェーズにおいて動作を停止する。

具体的には、第１の入力端子の電圧が第２の入力端子の電圧よりも小さければ、比較器３６２はＨｉｇｈレベル（電源電圧）の増幅時間信号（Ｄ_ＯＵＴ）を出力する。他方、第１の入力端子の電圧が第２の入力端子の電圧以上であれば、比較器３６２はＬｏｗレベル（グラウンド電圧）の増幅時間信号（Ｄ_ＯＵＴ）を出力する。故に、図１１の例によれば、前述の第２の条件とは、検出器３６０の入力端子の電圧が比較基準電圧（Ｖ_ＲＣ）よりも小さいこと、に相当する。

信号生成器３７０は、制御端子および出力端子を持つ。信号生成器３７０の制御端子は、検出器３６０の出力端子に接続される。信号生成器３７０の出力端子は、第４のサンプリング回路３２０の第３の端子に接続される。

信号生成器３７０は、検出器３６０から時間信号を入力する。信号生成器３７０は、時間信号に依存して電気信号を生成し、当該電気信号を第４のサンプリング回路３２０へと供給する。

具体的には、図１１の信号生成器３７０は電流源３７１を含む。

電流源３７１は、第１の端子、第２の端子および制御端子を含む。電流源３７１の第１の端子は接地される。電流源３７１の第２の端子は、信号生成器３７０の出力端子に接続される。電流源３７１の制御端子は、信号生成器３７０の制御端子に接続される。

電流源３７１は、制御端子を介して検出器３６０からの時間信号（Ｄ_ＯＵＴ）を入力する。時間信号（Ｄ_ＯＵＴ）がＨｉｇｈレベルであるならば、電流源３７１は定電流信号を発生し、当該定電流信号を第２の端子を介して第４のサンプリング回路３２０へと供給する。他方、時間信号（Ｄ_ＯＵＴ）がＬｏｗレベルであるならば、電流源３７１は動作を停止する。

前述のように、時間増幅器３００の動作は、サンプル前リセットフェーズ、サンプルフェーズ、増幅前リセットフェーズおよび増幅フェーズによって区分される。そして、種々のスイッチ制御信号、時間信号および増幅時間信号は図１２に例示されるように変化する。

サンプル前リセットフェーズにおいて、第１のスイッチ制御信号（φ１）はＨｉｇｈレベルであり、第２のスイッチ制御信号（φ２）はＨｉｇｈレベルであり、第３のスイッチ制御信号（φ３）はＬｏｗレベルであり、第４のスイッチ制御信号（φ４）はＨｉｇｈレベルである。時間増幅器３００のサンプル前リセットフェーズは、電圧／時間変換器１００のリセットフェーズと時間的に揃えられる。

すなわち、サンプル前リセットフェーズにおいて、図１１の時間増幅器３００は、サンプリング容量３２２の第１の端子の電圧およびサンプリング容量３４２の第１の端子の電圧をリセット電圧（Ｖ_ＲＥＳ）を用いてそれぞれリセットし、サンプリング容量３２２の第２の端子の電圧およびサンプリング容量３４２の第２の端子の電圧を中間電圧（Ｖ_ＣＭ）を用いてそれぞれ固定する。

サンプルフェーズにおいて、第１のスイッチ制御信号（φ１）はＨｉｇｈレベルであり、第２のスイッチ制御信号（φ２）はＬｏｗレベルであり、第３のスイッチ制御信号（φ３）はＬｏｗレベルであり、第４のスイッチ制御信号（φ４）はＬｏｗレベルである。時間増幅器３００のサンプルフェーズは、電圧／時間変換器１００の変換フェーズと時間的に揃えられる。

すなわち、サンプルフェーズにおいて、図１１の時間増幅器３００は、サンプリング容量３２２の第１の端子を電圧源３２１から切断し、サンプリング容量３４２の第１の端子を電圧源３４１から切断する。電流源３１１および電流源３３１は、前述の第１の期間に亘ってＨｉｇｈレベルの時間信号（Ｄ_ＩＮ）をそれぞれ入力するので、当該第１の期間に亘って定電流信号を第４のサンプリング回路３２０および第５のサンプリング回路３４０へとそれぞれ供給する。電流源３１１によって生成された定電流信号は、サンプリング容量３２２、スイッチ３５２および電圧源３５１によって形成される電流経路を通る。電流源３３１によって生成された定電流信号は、サンプリング容量３４２、スイッチ３５２および電圧源３５１によって形成される電流経路を通る。これらの定電流信号がサンプリング容量３２２およびサンプリング容量３４２をそれぞれ充電するので、サンプリング容量３２２の第１の端子の電圧およびサンプリング容量３４２の第１の端子の電圧は時間と共にそれぞれ上昇する。

サンプリング容量３２２の第１の端子と同電位のノード（以降の説明においてノードＥと称される）の電圧（Ｖ_Ｅ）はサンプルフェーズの開始時にはＶ_ＲＥＳに等しい。従って、第１の期間終了時におけるノードＥの電圧Ｖ_{Ｅ＿ＳＭＰ}は、下記数式（１２）を用いて計算できる。

数式（１２）において、Ｉ_３１１は電流源３１１によって供給される定電流信号が持つ電流量を示す。

増幅前リセットフェーズにおいて、第１のスイッチ制御信号（φ１）はＬｏｗレベルであり、第２のスイッチ制御信号（φ２）はＬｏｗレベルであり、第３のスイッチ制御信号（φ３）はＨｉｇｈレベルであり、第４のスイッチ制御信号（φ４）はＨｉｇｈレベルである。時間増幅器３００の増幅前リセットフェーズは、時間／電圧変換器２００のリセットフェーズと時間的に揃えられる。

すなわち、増幅前リセットフェーズにおいて、図１１の時間増幅器３００は、サンプリング容量３２２の第１の端子の電圧をリセット電圧（Ｖ_ＲＥＳ）を用いてリセットし、サンプリング容量３４２の第１の端子の電圧を調整用電圧（Ｖ_ＤＡＣ２）を用いて固定する。

ここで、検出器３６０の入力端子と同電位のノード（以降の説明においてノードＤと称される）の増幅前リセットフェーズにおける電圧（Ｖ_{Ｄ＿ＲＥＳＡ}）は、以下のように導出することができる。

サンプルフェーズの終了時に、サンプリング容量３２２およびサンプリング容量３４２は、Ｃ_３・（Ｖ_{Ｅ＿ＳＭＰ}−Ｖ_ＣＭ）の電荷をそれぞれ蓄えている。電荷保存則によれば、サンプルフェーズにおいてサンプリング容量３２２およびサンプリング容量３４２に蓄えられた電荷の総量（２Ｃ_３・（Ｖ_{Ｅ＿ＳＭＰ}−Ｖ_ＣＭ））は、増幅前リセットフェーズにおいて変化しない。故に、下記数式（１３）が成立する。

増幅フェーズにおいて、第１のスイッチ制御信号（φ１）はＬｏｗレベルであり、第２のスイッチ制御信号（φ２）はＬｏｗレベルであり、第３のスイッチ制御信号（φ３）はＨｉｇｈレベルであり、第４のスイッチ制御信号（φ４）はＬｏｗレベルである。時間増幅器３００の増幅フェーズは、時間／電圧変換器２００のサンプルフェーズと時間的に揃えられる。

すなわち、増幅フェーズにおいて、図１１の時間増幅器３００は、サンプリング容量３２２の第１の端子を電圧源３２１から切断する。比較器３６２は、ノードＤの電圧（Ｖ_Ｄ）が比較基準電圧（Ｖ_ＲＣ）未満であるか否かを検出し、Ｖ_Ｄ＜Ｖ_ＲＣが成立する第２の期間に亘ってＨｉｇｈレベルの時間信号（Ｄ_ＯＵＴ）を出力する。なお、前述のリセット電圧Ｖ_ＲＥＳ、電圧Ｖ_ＤＡＣ２および比較基準電圧Ｖ_ＲＣは、増幅フェーズの開始時にＶ_Ｄ＜Ｖ_ＲＣが成立するように定められるものとする。電流源３７１は、第２の期間に亘って、サンプリング容量３２２の第１の端子に定電流信号を供給する。この定電流信号は、サンプリング容量３２２、サンプリング容量３４２、スイッチ３４４および電圧源３４１によって形成される電流経路を通る。この定電流信号がサンプリング容量３２２およびサンプリング容量３４２を充電するので、ノードＤの電圧（Ｖ_Ｄ）は、時間と共に上昇し、最終的（第２の期間の終了時）には比較基準電圧Ｖ_ＲＣに一致する。

電流源３７１から見てサンプリング容量３２２およびサンプリング容量３４２は直列接続されており、増幅フェーズの開始時におけるノードＥの電圧（Ｖ_Ｅ）はＶ_ＲＥＳに等しい。従って、第２の期間終了時におけるノードＥの電圧Ｖ_{Ｅ＿ＡＭＰ}は、下記数式（１４）を用いて計算できる。

数式（１４）において、Ｔ_ＤＯＵＴは第２の期間の長さを示し、Ｉ_３７１は電流源３７１によって供給される定電流信号が持つ電流量を示す。

そして、サンプリング容量３２２およびサンプリング容量３４２による分圧を考慮すると、第２の期間におけるノードＤの電圧（Ｖ_Ｄ）の増分は、当該第２の期間におけるノードＥの電圧の増分の半分に一致する。また、増幅フェーズの開始時におけるノードＤの電圧（Ｖ_Ｄ）はＶ_{Ｄ＿ＲＥＳＡ}に等しい。従って、第２の期間終了時におけるノードＤの電圧Ｖ_{Ｄ＿ＡＭＰ}は、下記数式（１５）を用いて計算できる。

前述のように、第２の期間の終了時に、ノードＤの電圧（Ｖ_Ｄ）は比較基準電圧Ｖ_ＲＣに一致する。故に、下記数式（１６）および数式（１７）を用いて、第２の期間の長さ（Ｔ_ＤＯＵＴ）を導出することができる。

数式（１７）から理解されるように、第２の期間の長さ（Ｔ_ＤＯＵＴ）は、第１の期間の長さ（Ｔ_ＤＩＮ）に比例する時間長と、一定時間長との和に等しい。

比例係数は、Ｉ_３１１およびＩ_３７１を適切に設計することにより、所望の値に設定することができる。固定の時間長は、Ｃ_３、Ｉ_３７１、Ｖ_ＲＣ、Ｖ_ＣＭ、Ｖ_ＤＡＣ２およびＶ_ＲＥＳを適切に設計することにより、所望の値に設定することができる。

さらに、図１３に例示されるように、図１１の信号生成器３３０および第５のサンプリング回路３４０と同一または類似のＭ組（Ｍは２以上の任意の整数）の信号生成器３３０−１および第５のサンプリング回路３４０−１，・・・，信号生成器３３０−Ｍおよび第５のサンプリング回路３４０−Ｍを設けることによって、比例係数および一定時間長をさらに細かく設定することも可能である。なお、第５のサンプリング回路３４０−１，・・・，第５のサンプリング回路３４０−Ｍの各々に含まれる電圧源が発生する調整用電圧（Ｖ_ＤＡＣ２）は、それぞれ異なってもよい。

本実施形態において、時間／電圧変換器２００は、増幅時間信号を出力電圧へと変換する。この出力電圧（Ｖ_ＯＵＴ）は、下記数式（１８）に示されるように、上記数式（８）のＴ_ＤＩＮとして上記数式（１７）の右辺を代入し、さらに当該数式（１７）の右辺のＴ_ＤＩＮとして上記数式（６）の右辺を代入することによって導出可能である。

さらに、Ｃ_１＝２Ｃ_２＝Ｃ_３とし仮定し、Ｉ_１５１＝Ｉ_２１１＝Ｉ_３１１／２＝Ｉ_３７１と仮定すれば、数式（１８）は下記数式（１９）に書き換え可能である。

さらに、Ｖ_ＣＭ＝Ｖ_ＲＣと仮定すると、数式（１９）は下記数式（２０）に書き換え可能である。

数式（２０）から理解されるように、出力電圧（Ｖ_ＯＵＴ）は、入力電圧（Ｖ_ＩＮ）の交流成分（Ｖ_ＩＮＡＣ）を−４倍し、直流成分を加算することによって得られる電圧に等しい。さらに、Ｖ_ＣＭ＝Ｖ_ＤＡＣ＝Ｖ_ＤＡＣ２と仮定すると、数式（２０）は下記数式（２１）に書き換え可能である。

数式（２１）を上記数式（１１）と比べると、時間増幅器３００を設けることによって、入力電圧（Ｖ_ＩＮ）の交流成分（Ｖ_ＩＮＡＣ）はさらに２倍に増幅されている。

なお、図１０に例示されるように、図１１の時間増幅器３００と同一または類似のＫ個（Ｋは２以上の任意の整数）の時間増幅器３００−１，・・・，３００−Ｋを設けることによって、本実施形態に係る増幅回路の利得を細かく調整できる。電圧／時間変換器１００、Ｋ個の時間増幅器３００−１，・・・，３００−Ｋおよび時間／電圧変換器２００は、パイプライン処理を行う。具体的には、Ｋ＝３の場合に、電圧／時間変換器１００、３個の時間増幅器３００−１，３００−２および３００−３、ならびに、時間／電圧変換器２００は、図１４に例示されるように動作する。

より一般化すれば、各時間増幅器のサンプル前リセットフェーズおよびサンプルフェーズは、直前に配置された電圧／時間変換器のリセットフェーズおよび変換フェーズまたは直前に配置された時間増幅器の増幅前リセットフェーズおよび増幅フェーズに時間的に揃えられる。そして、各時間増幅器の増幅前フェーズおよび増幅フェーズは、直後に配置された時間増幅器のサンプル前リセットフェーズおよびサンプルフェーズまたは直後に配置された時間／電圧変換器のリセットフェーズおよびサンプルフェーズに時間的に揃えられる。

以上説明したように、第２の実施形態に係る増幅回路は、前述の第１の実施形態において説明された電圧／時間変換器と時間／電圧変換器との間に１以上の時間増幅器を挿入する。従って、この増幅回路によれば、適切な数の時間増幅器を挿入することによって、所望の利得を達成することができる。

（第３の実施形態）
前述の電流源１５１、電流源２１１、電流源３１１、電流源３３１および電流源３７１として、例えば図１５に示される電流源を採用することができる。

図１５の電流源は、電流出力端子４０１と、第１のバイアス端子４０２と、第２のバイアス端子４０３と、制御端子４０４とを持つ。図１５の電流源は、トランジスタ４０５と、トランジスタ４０６と、トランジスタ４０７と、微調整用電流源４１０とを含む。なお、図１５において、トランジスタ４０５、４０６および４０７は、ＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタとして描かれているが他の種別のトランジスタに置き換えられてもよい。

図１５の電流源は、制御端子４０４を介して入力される時間信号または増幅時間信号がスイッチとしてのトランジスタ４０７をＯＦＦとしている期間に亘って、電流出力端子４０１を介して定電流信号を出力する。例えば、この定電流信号は、トランジスタ４０５の素子サイズと、第１のバイアス端子４０２の電圧（Ｖ_{ＢＩＡＳ１}）とによって決まる電流量（Ｉ_ＯＵＴ）を持つ。

トランジスタ４０５は、電源に接続されるソース端子と、第１のバイアス端子４０２に接続されるゲート端子と、トランジスタ４０６のソース端子に接続されるドレイン端子とを持つ。前述のように、トランジスタ４０５の素子サイズは、電流出力端子４０１を介して出力される定電流信号が持つ電流量（Ｉ_ＯＵＴ）を決定づける。

トランジスタ４０６は、トランジスタ４０５のドレイン端子に接続されるソース端子と、第２のバイアス端子４０３に接続されるゲート端子と、電流出力端子４０１に接続されるドレイン端子とを持つ。トランジスタ４０６は、トランジスタ４０５にカスコード接続されており、出力抵抗値を増加させる役割がある。

トランジスタ４０７は、電源に接続されるソース端子と、制御端子４０４に接続されるゲート端子と、第２のバイアス端子４０３に接続されるドレイン端子とを持つ。トランジスタ４０７は、スイッチとして機能する。具体的には、制御端子４０４を介して入力される時間信号または増幅時間信号（Ｄ_ＩＮ／Ｄ_ＯＵＴ）がＬｏｗレベルである期間に亘って、トランジスタ４０７は電源とトランジスタ４０６のゲート端子との間を短絡する。この結果、トランジスタ４０６はＯＦＦとなるため、図１５の電流源は定電流信号を出力しない。他方、制御端子４０４を介して入力される時間信号または増幅時間信号（Ｄ_ＩＮ／Ｄ_ＯＵＴ）がＨｉｇｈレベルである期間に亘って、トランジスタ４０７は電源とトランジスタ４０６のゲート端子との間を開放する。この結果、トランジスタ４０６はＯＮとなるため、図１５の電流源は定電流信号を出力する。

微調整用電流源４１０は、トランジスタ４０５のドレイン電流に対して少量の電流を加算または減算することによって、上記定電流信号が持つ電流量を微調整する。微調整用電流源４１０を設けることによって、素子ミスマッチなどの影響で生じる可能性がある上記ドレイン電流の変動を補償することができる。微調整用電流源４１０によって出力される電流量は、（Ｘ＋１）ビットのディジタル制御信号Ｄ_ＣＮＴ［Ｘ：０］によって制御される。Ｘは０以上の整数である。

具体的には、本実施形態において、図１６に例示される微調整用電流源４１０が採用されてもよい。図１６の微調整用電流源は、（Ｘ＋１）個のサブ電流源４１１を含む。各サブ電流源４１１は、インバータ４１２と、トランジスタ４１３と、トランジスタ４１４と、トランジスタ４１５とを含む。なお、図１６において、トランジスタ４１３、４１４および４１５は、ＭＯＳトランジスタとして描かれているが他の種別のトランジスタに置き換えられてもよい。

インバータ４１２は、（Ｘ＋１）ビットのディジタル制御信号Ｄ_ＣＮＴ［Ｘ：０］うち所定の１ビットディジタル信号を入力する。インバータ４１２は、入力した１ビットディジタル信号を論理反転し、トランジスタ４１５のゲート端子へと出力する。

トランジスタ４１３は、電源に接続されるソース端子と、トランジスタ４１４のソース端子およびトランジスタ４１５のドレイン端子に接続されるゲート端子と、電流出力端子に接続されるドレイン端子とを持つ。各サブ電流源４１１は、トランジスタ４１３がＯＮである期間に亘って、電流出力端子を介して定電流信号を出力する。この定電流信号は、トランジスタ４１３の素子サイズと、バイアス端子の電圧（Ｖ_{ＢＩＡＳ１}）とによって決まる。

トランジスタ４１４は、バイアス端子に接続されるドレイン端子と、インバータ４１２の入力端子に接続されるゲート端子と、トランジスタ４１３のゲート端子に接続されるソース端子とを持つ。トランジスタ４１４は、スイッチとして機能する。具体的には、インバータ４１２に入力される１ビットディジタル信号がＬｏｗレベルである期間に亘って、バイアス端子とトランジスタ４１３のゲート端子との間を短絡する。この結果、トランジスタ４１３はＯＮとなる。他方、インバータ４１２に入力される１ビットディジタル信号がＨｉｇｈレベルである期間に亘って、バイアス端子とトランジスタ４１３のゲート端子との間を開放する。この結果、トランジスタ４１３はＯＦＦとなる。

トランジスタ４１５は、電源に接続されるソース端子と、インバータ４１２の出力端子に接続されるゲート端子と、トランジスタ４１３のゲート端子に接続されるドレイン端子とを持つ。トランジスタ４１５は、スイッチとして機能する。具体的には、インバータ４１２から出力される１ビットディジタル信号がＬｏｗレベルである期間に亘って、電源とトランジスタ４１３のゲート端子との間を短絡する。この結果、トランジスタ４１３はＯＦＦとなる。他方、インバータ４１２から出力される１ビットディジタル信号がＨｉｇｈレベルである期間に亘って、バイアス端子とトランジスタ４１３のゲート端子との間を開放する。この結果、トランジスタ４１３はＯＮとなる。

（第４の実施形態）
前述の比較器１４１および比較器３６２として、例えば図１７に示される比較器を採用することができる。

図１７の比較器は、差動単相増幅回路５０１と、Ｌ個（Ｌは１以上の任意の整数）のインバータ５０２−１，・・・，５０２−Ｌとを含む。なお、図１７において、いずれのトランジスタも、ＭＯＳトランジスタとして描かれているが他の種別のトランジスタに置き換えられてもよい。また、図１７において、Ｌ個のインバータ５０２−１，・・・，５０２−Ｌは、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ ＭＯＳ）インバータとして描かれているが他の種別のインバータに置き換えられてもよい。

差動単相増幅回路５０１は、第１の入力端子の電圧（Ｖ_ＩＮＰ）と第２の入力端子の電圧（Ｖ_ＩＮＭ）との差動電圧を増幅して単相信号をインバータ５０２−１へと出力する。

Ｌ個のインバータ５０２−１，・・・，５０２−Ｌは縦続接続されている。インバータ５０２−１は、差動単相増幅回路５０１から単相信号を入力し、当該単相信号を増幅及び論理反転してインバータ５０２−２へと出力する。インバータ５０２−２，・・・，５０２−（Ｌ−１）は、直前に配置されたインバータ５０２−１，・・・，５０２−（Ｌ−２）からの入力信号を増幅および論理反転して直後に配置されたインバータ５０２−３，・・・，５０２−Ｌへと出力する。インバータ５０２−Ｌは、５０２−（Ｌ−１）からの入力信号を増幅および論理反転して比較器の出力端子を介して出力する。

なお、Ｌ個のインバータ５０２−１，・・・，５０２−Ｌは、差動単相増幅回路５０１から出力される単相信号を電源電圧レベルまたはグラウンド電圧レベルまで増幅するために設けられる。故に、差動単相増幅回路５０１が十分な利得を持つ場合には、Ｌ個のインバータ５０２−１，・・・，５０２−Ｌを省略することもできる。

（第５の実施形態）
前述の各実施形態において、図１１に示される時間増幅器３００に代えて図１８に例示される時間増幅器６００が採用されてもよい。

時間増幅器６００は、信号生成器６１０と、第４のサンプリング回路３２０と、信号生成器６３０と、第５のサンプリング回路３４０と、ボトムプレートサンプラ６５０と、検出器３６０と、信号生成器３７０とを含む。なお、第４のサンプリング回路３２０、第５のサンプリング回路３４０、検出器３６０および信号生成器３７０は、図１１に示される第４のサンプリング回路３２０、第５のサンプリング回路３４０、検出器３６０および信号生成器３７０と同一または類似であってよい。

信号生成器６１０は、出力端子を持つ。信号生成器６１０の出力端子は、第４のサンプリング回路３２０の第１の端子に接続される。信号生成器６１０は、電気信号を生成し、当該電気信号を第４のサンプリング回路３２０へと供給する。

具体的には、図１８の信号生成器６１０は電流源６１１を含む。電流源６１１は、第１の端子および第２の端子を含む。電流源６１１の第１の端子は接地される。電流源６１１の第２の端子は、信号生成器６１０の出力端子に接続される。電流源６１１は、定電流信号を発生し、当該定電流信号を第２の端子を介して第４のサンプリング回路３２０へと供給する。

信号生成器６３０は、出力端子を持つ。信号生成器６３０の出力端子は、第５のサンプリング回路３４０の第１の端子に接続される。信号生成器６３０は、電気信号を生成し、当該電気信号を第５のサンプリング回路３４０へと供給する。信号生成器６３０は、信号生成器６１０と同一または類似であってよい。

具体的には、図１８の信号生成器６３０は電流源６３１を含む。電流源６３１は、第１の端子および第２の端子を含む。電流源６３１の第１の端子は接地される。電流源６３１の第２の端子は、信号生成器６３０の出力端子に接続される。電流源６３１は、定電流信号を発生し、当該定電流信号を第２の端子を介して第５のサンプリング回路３４０へと供給する。

ボトムプレートサンプラ６５０は、第１の端子を持つ。ボトムプレートサンプラ６５０の第１の端子は、第４のサンプリング回路３２０の第２の端子、第５のサンプリング回路３４０の第２の端子および検出器３６０の入力端子に共通に接続される。

ボトムプレートサンプラ６５０は、サンプルフェーズのうち前述の第１の期間に亘って、中間電圧（Ｖ_ＣＭ）を用いて、サンプリング容量３２２の第２の端子およびサンプリング容量３４２の第２の端子の電圧を固定する。

ボトムプレートサンプラ６５０は、サンプル前リセットフェーズ、サンプルフェーズのうち前述の第１の期間を除く期間、増幅前リセットフェーズおよび増幅フェーズにおいて、サンプリング容量３２２の第２の端子およびサンプリング容量３４２の第２の端子の電圧を固定しない。さらに、理想的には、ボトムプレートサンプラ６５０は、サンプル前リセットフェーズ、サンプルフェーズのうち第１の期間を除く期間、増幅前リセットフェーズおよび増幅フェーズにおいて電流経路を提供しない。

具体的には、図１８のボトムプレートサンプラ６５０は、電圧源６５１と、スイッチ６５２とを含む。

電圧源６５１は、正極端子および負極端子を持つ。電圧源６５１の正極端子は、スイッチ６５２に接続される。電圧源６５１の負極端子は接地される。電圧源６５１は、中間電圧（Ｖ_ＣＭ）を発生する。

スイッチ６５２は、ボトムプレートサンプラ６５０の第１の端子と電圧源６５１の正極端子との間に挿入される。スイッチ６５２は、時間信号（Ｄ_ＩＮ）に従って、ボトムプレートサンプラ６５０の第１の端子と電圧源６５１の正極端子との間を短絡または開放する。具体的には、スイッチ６５２は、サンプルフェーズのうち第１の期間においてボトムプレートサンプラ６５０の第１の端子と電圧源６５１の正極端子との間を短絡する。他方、スイッチ６５２は、サンプル前リセットフェーズ、サンプルフェーズのうち第１の期間を除く期間、増幅前リセットフェーズおよび増幅フェーズにおいてボトムプレートサンプラ６５０の第１の端子と電圧源６５１の正極端子との間を開放する。

以上説明したように、第５の実施形態に係る増幅回路に含まれる時間増幅器は、時間増幅器を用いて信号生成器の代わりにボトムプレートサンプラに含まれるスイッチを制御する。従って、この時間増幅器によれば、第３の実施形態において説明された時間増幅器と同一または類似の動作を実現しながらチャージインジェクションの影響を緩和することができる。

なお、時間増幅器に限らず時間／電圧変換器を同様に変形することも可能である。具体的には、図８の時間／電圧変換器２００に関して、時間信号（Ｄ_ＩＮ）を用いて信号生成器２１０の代わりにボトムプレートサンプラ２３０に含まれるスイッチ２３２を制御すればよい。係る変形によれば、時間／電圧変換器へのチャージインジェクションの影響を緩和することができる。

（第６の実施形態）
前述の各実施形態において、図１１に示される時間増幅器３００または図１８に示される時間増幅器６００に代えて図１９に例示される時間増幅器７００が採用されてもよい。

前述の時間増幅器３００および時間増幅器６００では、検出器３６０の入力端子の電圧（Ｖ_Ｄ）が比較基準電圧（Ｖ_ＲＣ）以上となったタイミングで、Ｌｏｗレベルの増幅時間信号が信号生成器３７０に入力されることになる。ところが、実用上、雑音の影響により検出器３６０の入力端子の電圧（Ｖ_Ｄ）または比較基準電圧（Ｖ_ＲＣ）が変動し、再びＶ_Ｄ＜Ｖ_ＲＣとなり、Ｈｉｇｈレベルの増幅時間信号が誤って出力されるおそれがある。

時間増幅器７００は、信号生成器３１０と、第４のサンプリング回路３２０と、信号生成器３３０と、第５のサンプリング回路３４０と、ボトムプレートサンプラ３５０と、検出器３６０と、信号生成器３７０と、遅延素子７８０とを含む。なお、信号生成器３１０、第４のサンプリング回路３２０、信号生成器３３０、第５のサンプリング回路３４０、ボトムプレートサンプラ３５０、検出器３６０および信号生成器３７０は、図１１に示される信号生成器３１０、第４のサンプリング回路３２０、信号生成器３３０、第５のサンプリング回路３４０、ボトムプレートサンプラ３５０、検出器３６０および信号生成器３７０と同一または類似であってよい。

遅延素子７８０は、検出器３６０と信号生成器３７０との間に挿入される。遅延素子７８０は、検出器３６０からの増幅時間信号を遅延させて遅延時間信号を得る。遅延素子７８０は、遅延時間信号を信号生成器３７０へと出力する。そして、信号生成器３７０は、増幅時間信号の代わりに遅延時間信号に従って動作する。故に、検出器３６０の入力端子の電圧（Ｖ_Ｄ）が比較基準電圧（Ｖ_ＲＣ）以上となったタイミングではなく当該タイミングから所定時間遅延して、Ｌｏｗレベルの遅延時間信号が信号生成器３７０に入力されることになる。この遅延時間中に、信号生成器３７０は動作を停止しないので検出器３６０の入力端子の電圧（Ｖ_Ｄ）は上昇し続ける。すなわち、信号生成器３７０が動作を停止した時点では、入力端子の電圧（Ｖ_Ｄ）は比較基準電圧（Ｖ_ＲＣ）に比べて十分に大きくなる。従って、雑音の影響により入力端子の電圧（Ｖ_Ｄ）または比較基準電圧（Ｖ_ＲＣ）が多少変動したとしても、増幅時間信号はＬｏｗレベルのまま安定する。

以上説明したように、第６の実施形態に係る増幅回路に含まれる時間増幅器は、検出器と信号生成器との間に遅延素子が挿入される。従って、この時間増幅器によれば、第３の実施形態において説明された時間増幅器と同一または類似の動作を実現しながら雑音耐性を高めることができる。

なお、時間増幅器に限らず電圧／時間変換器を同様に変形することも可能である。具体的には、図２の電圧／時間変換器１００に関して、検出器１４０と信号生成器１５０との間に遅延素子を挿入すればよい。係る変形によれば、電圧／時間増幅器の雑音耐性を高めることができる。

（第７の実施形態）
前述の各実施形態において説明された検出器は、いずれも比較器を含む。そして、例えば図１７の比較器は、差動単相増幅回路５０１を含む。差動単相増幅回路５０１は、定常的にバイアス電流を消費する。そこで、第７の実施形態に係る増幅回路は、検出器を変形することによって消費電力を削減する。具体的には、閾値電圧を基準に入力電圧を論理反転するインバータによって比較器を置き換える。但し、通常のインバータの閾値電圧は、当該インバータに含まれるトランジスタの特性、電源電圧などに依存するので必ずしも適切な値とはならない。従って、好ましくは、閾値を調整する機能を持つインバータを用いることになる。

具体的には、前述の各実施形態において、図１１に示される時間増幅器３００、図１８に示される時間増幅器６００または図１９に示される時間増幅器７００に代えて図２０に例示される時間増幅器８００が採用されてもよい。

時間増幅器８００は、信号生成器３１０と、第４のサンプリング回路３２０と、信号生成器３３０と、第５のサンプリング回路３４０と、ボトムプレートサンプラ３５０と、検出器８６０と、信号生成器３７０とを含む。なお、信号生成器３１０、第４のサンプリング回路３２０、信号生成器３３０、第５のサンプリング回路３４０、ボトムプレートサンプラ３５０および信号生成器３７０は、図１１に示される信号生成器３１０、第４のサンプリング回路３２０、信号生成器３３０、第５のサンプリング回路３４０、ボトムプレートサンプラ３５０および信号生成器３７０と同一または類似であってよい。

検出器８６０の具体例が図２１に示される。図２１の検出器８６０は、可変閾値インバータ８６１と、Ｌ個（Ｌは１以上の任意の整数）のインバータ５０２−１，・・・，５０２−Ｌとを含む。Ｌ個のインバータ５０２−１，・・・，５０２−Ｌは、図１７に示されるＬ個のインバータ５０２−１，・・・，５０２−Ｌと同一または類似であってよい。

なお、図２１において、いずれのトランジスタも、ＭＯＳトランジスタとして描かれているが他の種別のトランジスタに置き換えられてもよい。また、図２１において、可変閾値インバータ８６１およびＬ個のインバータ５０２−１，・・・，５０２−Ｌは、ＣＭＯＳインバータとして描かれているが他の種別のインバータに置き換えられてもよい。

可変閾値インバータ８６１の閾値電圧は、（Ｘ＋１）ビットのディジタル制御信号Ｄ_ＣＮＴ１［Ｘ：０］によって制御される。Ｘは０以上の整数である。可変閾値インバータ８６１は、検出器８６０の入力端子の電圧を閾値電圧を基準に論理反転して、インバータ５０２−１へと出力する。

具体的には、可変閾値インバータ８６１は、複数のＮＭＯＳトランジスタと、複数のスイッチ８６２と、複数のＰＭＯＳトランジスタと、複数のスイッチ８６３と、スイッチ８６４とを含む。

複数のＮＭＯＳトランジスタは、ソース端子が互いに共通接続されている。さらに、複数のＮＭＯＳトランジスタは、ドレイン端子も互いに共通接続されている。複数のＮＭＯＳトランジスタの各々のゲート端子は、対応するスイッチ８６２に接続される。

複数のスイッチ８６２の各々は、対応するＮＭＯＳトランジスタのゲート端子と可変閾値インバータ８６１の入力端子との間を短絡または開放する。複数のスイッチ８６２の各々のＯＮ／ＯＦＦ状態は、（Ｘ＋１）ビットのディジタル制御信号Ｄ_ＣＮＴ１［Ｘ：０］によって個別に制御される。

複数のスイッチ８６２の各々の具体例が図２２に示される。図２２のスイッチ８６２は、入力端子８７１、出力端子８７２および制御端子８７３を持ち、ＣＭＯＳスイッチ８７４と、インバータ８７５と、ＮＭＯＳトランジスタ８７６とを含む。なお、図２２において、いずれのトランジスタも、ＭＯＳトランジスタとして描かれているが他の種別のトランジスタに置き換えられてもよい。

ＣＭＯＳスイッチ８７４は、制御端子８７３を介して入力されるディジタル制御信号Ｄ_ＣＮＴ１と、インバータ８７５から入力される当該ディジタル制御信号Ｄ_ＣＮＴ１の反転信号とに従って、入力端子８７１と出力端子８７２との間を短絡または開放する。具体的には、ディジタル制御信号Ｄ_ＣＮＴ１がＨｉｇｈレベルであるならば、ＣＭＯＳスイッチ８７４は入力端子８７１と出力端子８７２との間を短絡する。他方、ディジタル制御信号Ｄ_ＣＮＴ１がＬｏｗレベルであるならば、ＣＭＯＳスイッチ８７４は入力端子８７１と出力端子８７２との間を開放する。

インバータ８７５は、入力端子および出力端子を持つ。インバータ８７５は、制御端子８７３を介してディジタル制御信号Ｄ_ＣＮＴ１を入力する。インバータ８７５は、ディジタル制御信号Ｄ_ＣＮＴ１を論理反転することによって、反転信号を得る。インバータ８７５は、反転信号をＣＭＯＳスイッチ８７４およびＮＭＯＳトランジスタ８７６のゲート端子へと出力する。

ＮＭＯＳトランジスタ８７６は、インバータ８７５の出力端子に接続されるゲート端子と、出力端子８７２に接続されるドレイン端子と、グラウンドに接続されるソース端子とを持つ。ＮＭＯＳトランジスタ８７６は、ゲート端子を介してインバータ８７５からディジタル制御信号Ｄ_ＣＮＴ１の反転信号を入力する。反転信号がＨｉｇｈレベルである（すなわち、ディジタル制御信号Ｄ_ＣＮＴ１がＬｏｗレベルである）ならば、ＮＭＯＳトランジスタ８７６は、出力端子８７２とグラウンドとの間を短絡する。他方、反転信号がＬｏｗレベルである（すなわち、ディジタル制御信号Ｄ_ＣＮＴ１がＨｉｇｈレベルである）ならば、ＮＭＯＳトランジスタ８７６は、出力端子８７２とグラウンドとの間を開放する。

複数のＰＭＯＳトランジスタは、ソース端子が互いに共通接続されている。さらに、複数のＰＭＯＳトランジスタは、ドレイン端子も互いに共通接続されている。複数のＰＭＯＳトランジスタの各々のゲート端子は、対応するスイッチ８６３に接続される。

複数のスイッチ８６３の各々は、対応するＰＭＯＳトランジスタのゲート端子と可変閾値インバータ８６１の入力端子との間を短絡または開放する。複数のスイッチ８６３の各々のＯＮ／ＯＦＦ状態は、（Ｘ＋１）ビットのディジタル制御信号Ｄ_ＣＮＴ１［Ｘ：０］によって個別に制御される。複数のスイッチ８６３の各々は、例えば図２２に示されるスイッチ８６２と類似であってもよい。但し、複数のスイッチ８６３の各々は、ディジタル制御信号Ｄ_ＣＮＴ１がＬｏｗレベルであるならば、出力端子をグラウンドの代わりに電源と短絡する必要がある。

スイッチ８６４は、可変閾値インバータ８６１の入出力を短絡または開放する。スイッチ８６４のＯＮ／ＯＦＦは、（Ｘ＋１）ビットのディジタル制御信号Ｄ_ＣＮＴ１［Ｘ：０］によって制御される。スイッチ８６４は、ＣＭＯＳスイッチを用いて実装されてよい。

複数のスイッチ８６２および複数のスイッチ８６３のＯＮ／ＯＦＦ状態が変化すると、ＣＭＯＳインバータとしての可変閾値インバータ８６１におけるＮＭＯＳトランジスタおよびＰＭＯＳトランジスタのサイズ比が実質的に変化する。すなわち、ディジタル制御信号Ｄ_ＣＮＴ１［Ｘ：０］を通じて、可変閾値インバータ８６１の閾値電圧を制御することができる。なお、可変閾値インバータ８６１の閾値電圧は、複数のスイッチ８６２および複数のスイッチ８６３を所望のＯＮ／ＯＦＦ状態にしたままでスイッチ８６４をさらにＯＮにしてから、当該可変閾値インバータ８６１の入力端子の電圧を観測することによって測定可能である。

なお、公知の技術（例えば、オートゼロ技術）を用いてＣＭＯＳインバータの閾値電圧を調整することも可能である。しかしながら、オートゼロ技術によれば、入力端子に直列に容量を接続する必要がある。他方、可変閾値インバータ８６１によれば、容量およびスイッチに起因する遅延を回避できるので、高速動作を実現可能である。但し、適切な（例えば、比較基準電圧（Ｖ_ＲＣ）と同程度の）閾値電圧を持つインバータを利用可能であるならば、閾値電圧の制御はそもそも不要である。すなわち、可変閾値インバータ８６１は、適切な閾値を持つ通常のインバータに置き換えられてもよい。

以上説明したように、第７の実施形態に係る増幅回路は、比較器をインバータに置き換えた検出器を採用する。従って、この増幅回路によれば、検出器における消費電力を削減することができる。

また、時間増幅器に限らず電圧／時間変換器を同様に変形することも可能である。具体的には、図２の電圧／時間変換器１００に関して、検出器１４０を図２１に例示される検出器８６０と置き換えればよい。係る変形によれば、電圧／時間増幅器の検出器における消費電力を削減することができる。

（第８の実施形態）
図２３に示されるように、第８の実施形態に係るアナログ／ディジタル変換回路は、第１のアナログ／ディジタル変換部９００と、第２のアナログ／ディジタル変換部９１０と、時間／電圧変換器２００と、バックエンドアナログ／ディジタル変換器（ＡＤＣ）９２０と、エンコーダ９３０とを含む。

なお、図２３のアナログ／ディジタル変換回路は、３段のパイプラインＡＤＣに相当するが、その段数は増加させることも減少させることも可能である。段数を増加させる場合には、第２のアナログ／ディジタル変換部９１０と同一または類似の回路を増設すればよい。段数を減少させる場合には、第２のアナログ／ディジタル変換部９１０を取り除けばよい。また、本実施形態は、パイプラインＡＤＣに限られず例えばΔΣＡＤＣなどの他の種別のＡＤＣに適用することも可能である。

第１のアナログ／ディジタル変換部９００は、入力アナログ信号の一部をアナログ／ディジタル変換することによって第１のディジタル信号を生成する。第１のアナログ／ディジタル変換部９００は、第１のディジタル信号をエンコーダ９３０へと出力する。さらに、第１のアナログ／ディジタル変換部９００は、入力アナログ信号の残部（以降、第１の残差信号と称される）を実質的に電圧／時間変換することによって第１の時間信号を得る。第１のアナログ／ディジタル変換部９００は、第１の時間信号を第２のアナログ／ディジタル変換部９１０へと出力する。

具体的には、第１のアナログ／ディジタル変換部９００は、電圧／時間変換器１００と、サブＡＤＣ９０１と、サブＤＡＣ９０２とを含む。

サブＡＤＣ９０１は、入力アナログ信号の一部をアナログ／ディジタル変換することによって第１のディジタル信号を得る。サブＡＤＣ９０１は、第１のディジタル信号をサブＤＡＣ９０２およびエンコーダ９３０へと出力する。

サブＤＡＣ９０２は、サブＡＤＣ９０１から第１のディジタル信号を入力する。サブＤＡＣ９０２は、第１のディジタル信号をディジタル／アナログ変換することによって第１のアナログ信号を得る。サブＤＡＣ９０２は、第１のアナログ信号を電圧／時間変換器１００へと出力する。

電圧／時間変換器１００は、入力アナログ信号を電圧／時間変換する。但し、電圧／時間変換器１００は、サブＤＡＣ９０２から第１のアナログ信号を入力し、当該第１のアナログ信号を用いて前述の調整用電圧Ｖ_ＤＡＣを制御する。故に、電圧／時間変換器１００は、実質的には、入力アナログ信号と上記第１のアナログ信号との差分に相当する第１の残差信号を電圧／時間変換することによって第１の時間信号を得る。電圧／時間変換器１００は、第１の時間信号を第２のアナログ／ディジタル変換部９１０へと出力する。

第２のアナログ／ディジタル変換部９１０は、第１のアナログ／ディジタル変換部９００から第１の時間信号を入力する。第２のアナログ／ディジタル変換部９１０は、第１の時間信号を時間／電圧変換することによって前述の第１の残差信号を復元する。そして、第２のアナログ／ディジタル変換部９１０は、第１の残差信号の一部をアナログ／ディジタル変換することによって第２のディジタル信号を得る。第２のアナログ／ディジタル変換部９１０は、第２のディジタル信号をエンコーダ９３０へと出力する。さらに、第２のアナログ／ディジタル変換部９１０は、第１の残差信号の残部（以降、第２の残差信号と称される）を実質的に電圧／時間変換することによって第２の時間信号を得る。第２のアナログ／ディジタル変換部９１０は、第２の時間信号を時間／電圧変換器２００へと出力する。

具体的には、第２のアナログ／ディジタル変換部９１０は、時間増幅器３００と、時間／電圧変換器９１１と、サブＡＤＣ９１２と、サブＤＡＣ９１３とを含む。

時間／電圧変換器９１１は、第１のアナログ／ディジタル変換部９００から第１の時間信号を入力する。時間／電圧変換器９１１は、第１の時間信号を時間／電圧変換することによって第１の残差信号を復元する。時間／電圧変換器９１１は、第１の残差信号をサブＡＤＣ９１２へと出力する。時間／電圧変換器９１１は、前述の時間／電圧変換器２００と同一または類似であってもよい。

サブＡＤＣ９１２は、第１の残差信号の一部をアナログ／ディジタル変換することによって第２のディジタル信号を得る。サブＡＤＣ９１２は、第２のディジタル信号をサブＤＡＣ９１３およびエンコーダ９３０へと出力する。

サブＤＡＣ９１３は、サブＡＤＣ９１２から第２のディジタル信号を入力する。サブＤＡＣ９１３は、第２のディジタル信号をディジタル／アナログ変換することによって第２のアナログ信号を得る。サブＤＡＣ９１３は、第２のアナログ信号を時間増幅器３００へと出力する。

時間増幅器３００は、第１のアナログ／ディジタル変換部９００から第１の時間信号を入力する。時間増幅器３００は、第１の時間信号を増幅する。但し、時間増幅器３００は、サブＤＡＣ９１３から第２のアナログ信号を入力し、当該第２のアナログ信号を用いて前述の調整用電圧Ｖ_ＤＡＣ２を制御する。故に、時間増幅器３００は、実質的には、第１の残差信号と上記第２のアナログ信号との差分に相当する第２の残差信号を電圧／時間変換することによって第２の時間信号を得る。時間増幅器３００は、第２の時間信号を時間／電圧変換器２００へと出力する。

時間／電圧変換器２００は、第２のアナログ／ディジタル変換部９１０から第２の時間信号を入力する。時間／電圧変換器２００は、第２の時間信号を時間／電圧変換することによって前述の第２の残差信号を復元する。時間／電圧変換器２００は、第２の残差信号をバックエンドＡＤＣ９２０へと出力する。

バックエンドＡＤＣ９２０は、第２の残差信号をアナログ／ディジタル変換することによって第３のディジタル信号を得る。バックエンドＡＤＣ９２０は、第３のディジタル信号をエンコーダ９３０へと出力する。

エンコーダ９３０は、第１のアナログ／ディジタル変換部９００から第１のディジタル信号を入力し、第２のアナログ／ディジタル変換部９１０から第２のディジタル信号を入力し、バックエンドＡＤＣ９２０から第３のディジタル信号を入力する。エンコーダ９３０は、第１のディジタル信号、第２のディジタル信号および第３のディジタル信号を変換することによってバイナリデータとしての出力ディジタル信号を得る。

なお、図２３のアナログ／ディジタル変換回路は、図２４に例示されるように変形されてもよい。図２４のアナログ／ディジタル変換回路は、第１のアナログ／ディジタル変換部９００と、第２のアナログ／ディジタル変換部１０１０と、時間／ディジタル変換器（ＴＤＣ）１０２０と、エンコーダ９３０とを含む。第１のアナログ／ディジタル変換部９００とおよびエンコーダ９３０は、図２３に示される第１のアナログ／ディジタル変換部９００とおよびエンコーダ９３０と同一または類似であってよい。

第２のアナログ／ディジタル変換部１０１０は、第１のアナログ／ディジタル変換部９００から第１の時間信号を入力する。第２のアナログ／ディジタル変換部１０１０は、第１の時間信号を時間／ディジタル変換することによって前述の第２のディジタル信号を得る。第２のアナログ／ディジタル変換部１０１０は、第２のディジタル信号をエンコーダ９３０へと出力する。さらに、第２のアナログ／ディジタル変換部１０１０は、第１の残差信号の残部（以降、第２の残差信号と称される）を実質的に電圧／時間変換することによって第２の時間信号を得る。第２のアナログ／ディジタル変換部１０１０は、第２の時間信号を時間／電圧変換器２００へと出力する。

第２のアナログ／ディジタル変換部１０１０は、時間増幅器３００と、ＴＤＣ１０１１と、サブＤＡＣ１０１２とを含む。

ＴＤＣ１０１１は、第１のアナログ／ディジタル変換部９００から第１の時間信号を入力する。ＴＤＣ１０１１は、第１の時間信号を時間／ディジタル変換することによって第２のディジタル信号を得る。ＴＤＣ１０１１は、第２のディジタル信号をサブＤＡＣ１０１２およびエンコーダ９３０へと出力する。

サブＤＡＣ１０１２は、ＴＤＣ１０１１から第２のディジタル信号を入力する。サブＤＡＣ１０１２は、第２のディジタル信号をディジタル／アナログ変換することによって第２のアナログ信号を得る。サブＤＡＣ１０１３は、第２のアナログ信号を時間増幅器３００へと出力する。

時間増幅器３００は、第１のアナログ／ディジタル変換部９００から第１の時間信号を入力する。時間増幅器３００は、第１の時間信号を増幅する。但し、時間増幅器３００は、サブＤＡＣ１０１２から第２のアナログ信号を入力し、当該第２のアナログ信号を用いて前述の調整用電圧Ｖ_ＤＡＣ２を制御する。故に、時間増幅器３００は、実質的には、第１の残差信号と上記第２のアナログ信号との差分に相当する第２の残差信号を電圧／時間変換することによって第２の時間信号を得る。時間増幅器３００は、第２の時間信号を時間／電圧変換器２００へと出力する。

ＴＤＣ１０２０は、第２のアナログ／ディジタル変換部９１０から第２の時間信号を入力する。ＴＤＣ１０２０は、第２の時間信号を時間／ディジタル変換することによって前述の第３のディジタル信号を得る。ＴＤＣ１０２０は、第３のディジタル信号をエンコーダ９３０へと出力する。

図２４のアナログ／ディジタル変換回路は、図２３のアナログ／ディジタル変換回路に比べて消費電力が低い。

以上説明したように第８の実施形態に係るアナログ／ディジタル変換回路は、前述の第１の実施形態において説明された電圧／時間変換器および前述の第２の実施形態において説明された時間増幅器を含む。故に、このアナログ／ディジタル変換回路によれば、低消費電力かつ高精度に動作することができる。

（第９の実施形態）
第９の実施形態に係る電圧／時間変換器は、入力アナログ信号の一部をディジタル信号へと変換する。従って、この電圧／時間変換器は、アナログ／ディジタル変換器と呼ぶこともできる。さらに、この電圧／時間変換器は、入力アナログ信号の残部を電圧／時間変換することによって時間信号を得る。

本実施形態に係る電圧／時間変換器の具体例が図２５に示される。図２５の電圧／時間変換器１１００は、第１のサンプリング回路１１０と、Ｎ個の第２のサンプリング回路１２０−１，・・・，１２０−Ｎと、ボトムプレートサンプラ１３０と、検出器１４０と、信号生成器１５０と、検出器１１６０と、ＳＡＲ（Ｓｕｃｃｅｓｓｉｖｅ Ａｐｐｒｏｘｉｍａｔｉｏｎ Ｒｅｇｉｓｔｅｒ）ロジック１１７０とを備える。第１のサンプリング回路１１０、Ｎ個の第２のサンプリング回路１２０−１，・・・，１２０−Ｎ、ボトムプレートサンプラ１３０、検出器１４０および信号生成器１５０は、図７の第１のサンプリング回路１１０、Ｎ個の第２のサンプリング回路１２０−１，・・・，１２０−Ｎ、ボトムプレートサンプラ１３０、検出器１４０および信号生成器１５０と同一または類似であってもよい。

検出器１１６０は、入力端子および出力端子を持つ。検出器１１６０の入力端子は、第１のサンプリング回路１１０の第２の端子、Ｎ個の第２のサンプリング回路１２０−１，・・・，１２０−Ｎの第２の端子、ボトムプレートサンプラ１３０の第１の端子および検出器１４０の入力端子に共通に接続される。検出器１１６０の出力端子は、ＳＡＲロジック１１７０の入力端子に接続される。

図２５の電圧／時間変換器１１００のリセットフェーズにおいて、検出器１１６０はその入力端子の電圧を比較基準電圧と周期的に比較する。検出器１１６０は、比較結果を示すディジタル信号をＳＡＲロジック１１７０へと周期的に出力する。電圧／時間変換器１１００のサンプルフェーズおよび変換フェーズにおいて、検出器１１６０は動作を停止する。

より詳細には、図２６に示されるように、検出器１１６０は、電圧源１１６１と、比較器１１６２とを含む。

電圧源１１６１は、正極端子および負極端子を持つ。電圧源１１６１の正極端子は、比較器１１６２の第２の入力端子に接続される。電圧源１１６１の負極端子は接地される。電圧源１１６１は、比較基準電圧（Ｖ_ＲＣ２）を発生する。比較基準電圧（Ｖ_ＲＣ２）は、中間電圧（Ｖ_ＣＭ）と同一であってもよい。

比較器１１６２は、第１の入力端子、第２の入力端子および出力端子を含む。比較器１１６２の第１の入力端子は、検出器１１６０の入力端子に接続される。比較器１１６２の第２の入力端子は、電圧源１１６１の正極端子に接続される。比較器１１６２の出力端子は、検出器１１６０の出力端子に接続される。

比較器１１６２は、クロック信号（ＣＬＫ）に同期して動作する。比較器１１６２は、クロック信号（ＣＬＫ）の立ち上がりエッジ（または立ち下がりエッジ）を検出すると、第１の入力端子の電圧を第２の入力端子の電圧と比較する。なお、図２７に示されるように、クロック信号は電圧／時間変換器１１００のリセットフェーズの間に比較器１１６２に供給される一定周期のパルス信号であってよい。なお、比較器１１６２は、電圧／時間変換器１００のサンプルフェーズおよび変換フェーズにおいて動作を停止する。

具体的には、第１の入力端子の電圧が第２の入力端子の電圧よりも小さければ、比較器１１６２はＨｉｇｈレベル（電源電圧）のディジタル信号を出力する。他方、第１の入力端子の電圧が第２の入力端子の電圧以上であれば、比較器１１６２はＬｏｗレベル（グラウンド電圧）のディジタル信号を出力する。

ＳＡＲロジック１１７０は、入力端子、ディジタル出力端子および制御出力端子を持つ。ＳＡＲロジック１１７０の入力端子は、検出器１１６０の出力端子に接続される。ＳＡＲロジック１１７０の制御出力端子は、Ｎ個の第２のサンプリング回路１２０−１，・・・，１２０−Ｎに接続される。

なお、図２６の例によれば、ＳＡＲロジック１１７０の制御出力端子は、Ｎ個の第２のサンプリング回路１２０−１，・・・，１２０−Ｎに含まれるスイッチ１２４−１などに接続されている。しかしながら、ＳＡＲロジック１１７０の制御出力端子は、Ｎ個の第２のサンプリング回路１２０−１，・・・，１２０−Ｎにおける調整用電圧を制御するために、他の要素（例えば、電圧源１２３−１など）に接続されてもよい。

図２５の電圧／時間変換器１１００のリセットフェーズにおいて、ＳＡＲロジック１１７０は、検出器１１６０から比較結果を示すディジタル信号を周期的に入力する。ＳＡＲロジック１１７０は、このディジタル信号に応じてＮ個の第２のサンプリング回路１２０−１，・・・，１２０−Ｎにおける調整用電圧を制御するための制御信号を周期的に生成し、制御出力端子を介して出力する。さらに、ＳＡＲロジック１１７０は、電圧／時間変換器１１００のリセットフェーズの間に入力されたディジタル信号を蓄積することによって、当該リセットフェーズの終了時に出力ディジタル信号（ＡＤＣ_ＯＵＴ）を得る。ＳＡＲロジック１１７０は、出力ディジタル信号（ＡＤＣ_ＯＵＴ）をディジタル出力端子を介して出力する。

以上説明したように、第１０の実施形態に係る電圧／時間変換器は、入力アナログ信号の一部をディジタル信号へと変換し、当該入力アナログ信号の残部を第１の実施形態と同様に電圧／時間変換することによって時間信号を得る。従って、この電圧／時間変換器を例えばパイプラインＡＤＣの初段に組み込むことによって、消費電力を低減し、かつ、精度を向上させることができる。

（第１０の実施形態）
第１０の実施形態に係る電圧／時間変換器は、入力アナログ信号の一部をディジタル信号へと変換する。従って、この電圧／時間変換器は、アナログ／ディジタル変換器と呼ぶこともできる。さらに、この電圧／時間変換器は、入力アナログ信号の残部を電圧／時間変換することによって時間信号を得る。

本実施形態に係る電圧／時間変換器の具体例が図２８に示される。図２８の電圧／時間変換器１２００は、第１のサンプリング回路１１０と、Ｎ個の第２のサンプリング回路１２０−１，・・・，１２０−Ｎと、ボトムプレートサンプラ１３０と、検出器１２４０と、信号生成器１５０と、ＳＡＲロジック１１７０とを備える。第１のサンプリング回路１１０、Ｎ個の第２のサンプリング回路１２０−１，・・・，１２０−Ｎ、ボトムプレートサンプラ１３０、信号生成器１５０およびＳＡＲロジック１１７０は、図２５の第１のサンプリング回路１１０、Ｎ個の第２のサンプリング回路１２０−１，・・・，１２０−Ｎ、ボトムプレートサンプラ１３０、信号生成器１５０およびＳＡＲロジック１１７０と同一または類似であってもよい。

検出器１２４０は、入力端子および出力端子を持つ。検出器１２４０の入力端子は、第１のサンプリング回路１１０の第２の端子、Ｎ個の第２のサンプリング回路１２０−１，・・・，１２０−Ｎの第２の端子およびボトムプレートサンプラ１３０の第１の端子に共通に接続される。検出器１２４０の出力端子は、信号生成器１５０の制御端子、ＳＡＲロジック１１７０の入力端子および時間／電圧変換器２００の入力端子に共通に接続される。

検出器１２４０は、図２８の電圧／時間変換器の変換フェーズにおいて、前述の検出器１４０と同様に動作する。検出器１２４０は、図２８の電圧／時間変換器のリセットフェーズにおいて、前述の検出器１１６０と同様に動作する。

変換フェーズにおいて、検出器１２４０は、その入力端子の電圧が第１の条件を満足するか否かを検出する。そして、検出器１２４０は、その入力端子の電圧が第１の条件を満足する第１の期間の長さを示す時間信号を生成する。検出器１２４０は、時間信号を信号生成器１５０および時間／電圧変換器２００へと出力する。

リセットフェーズにおいて、検出器１２４０はその入力端子の電圧を比較基準電圧と周期的に比較する。検出器１２４０は、比較結果を示すディジタル信号をＳＡＲロジック１１７０へと周期的に出力する。なお、サンプルフェーズにおいて、検出器１２４０は動作を停止する。

検出器１２４０は、比較器１２４１と電圧源１２４２とを含む。

比較器１２４１は、第１の入力端子、第２の入力端子および出力端子を含む。比較器１２４１の第１の入力端子は、検出器１２４０の入力端子に接続される。比較器１２４１の第２の入力端子は、電圧源１２４２の正極端子に接続される。比較器１２４１の出力端子は、検出器１２４０の出力端子に接続される。

比較器１２４１は、変換フェーズにおいて、第１の入力端子の電圧を第２の入力端子の電圧と比較する。具体的には、第１の入力端子の電圧が第２の入力端子の電圧よりも小さければ、比較器１２４１はＨｉｇｈレベル（電源電圧）の時間信号（Ｄ_ＯＵＴ）を出力する。他方、第１の入力端子の電圧が第２の入力端子の電圧以上であれば、比較器１２４１はＬｏｗレベル（グラウンド電圧）の時間信号（Ｄ_ＯＵＴ）を出力する。

比較器１２４１は、リセットフェーズにおいて、クロック信号（ＣＬＫ）に同期して動作する。比較器１２４１は、クロック信号（ＣＬＫ）の立ち上がりエッジ（または立ち下がりエッジ）を検出すると、第１の入力端子の電圧を第２の入力端子の電圧と比較する。具体的には、第１の入力端子の電圧が第２の入力端子の電圧よりも小さければ、比較器１２４１はＨｉｇｈレベル（電源電圧）のディジタル信号を出力する。他方、第１の入力端子の電圧が第２の入力端子の電圧以上であれば、比較器１２４１はＬｏｗレベル（グラウンド電圧）のディジタル信号を出力する。なお、比較器１２４１は、サンプルフェーズにおいて動作を停止する。

電圧源１２４２は、正極端子および負極端子を持つ。電圧源１２４２の正極端子は、比較器１２４１の第２の入力端子に接続される。電圧源１２４２の負極端子は接地される。電圧源１２４２は、比較基準電圧（Ｖ_ＲＣ）を発生する。

以上説明したように、第１０の実施形態に係る電圧／時間変換器は、第９の実施形態に係る電圧／時間変換器に含まれる２つの検出器を統合している。従って、この電圧／時間変換器によれば、第９の実施形態に係る電圧／時間変換器に比べて回路面積および消費電力を削減することができる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１００，１１００，１２００・・・電圧／時間変換器
１１０・・・第１のサンプリング回路
１１１，１１４，１２１，１２４，１３１，２２４，２２５，２３２，３２３，３４３，３４４，３５２，６５２，８６２，８６３，８６４・・・スイッチ
１１２，１２２，２２３，３２２，３４２・・・サンプリング容量
１１３，１２３，１３２，１４２，２２１，２２２，２３１，３２１，３４１，３４５，３５１，３６１，６５１，１１６１，１２４２・・・電圧源
１２０・・・第２のサンプリング回路
１３０，２３０，３５０，６５０・・・ボトムプレートサンプラ
１４０，３６０，８６０，１１６０，１２４０・・・検出器
１４１，３６２，１１６２，１２４１・・・比較器
１５０，２１０，３１０，３３０，３７０，６１０，６３０・・・信号生成器
１５１，２１１，３１１，３３１，３７１，６１１，６３１・・・電流源
２００，９１１・・・時間／電圧変換器
２２０・・・第３のサンプリング回路
３００，６００，７００，８００・・・時間増幅器
３２０・・・第４のサンプリング回路
３４０・・・第５のサンプリング回路
４０１・・・電流出力端子
４０２・・・第１のバイアス端子
４０３・・・第２のバイアス端子
４０４，８７３・・・制御端子
４０５，４０６，４０７，４１３，４１４，４１５・・・トランジスタ
４１０・・・微調整用電流源
４１１・・・サブ電流源
４１２，５０２，８７５・・・インバータ
５０１・・・差動単相増幅回路
７８０・・・遅延素子
８６１・・・可変閾値インバータ
８７１・・・入力端子
８７２・・・出力端子
８７４・・・ＣＭＯＳスイッチ
８７６・・・ＮＭＯＳトランジスタ
９００・・・第１のアナログ／ディジタル変換部
９０１，９１２・・・サブＡＤＣ
９０２，９１３，１０１２・・・サブＤＡＣ
９１０，１０１０・・・第２のアナログ／ディジタル変換部
９２０・・・バックエンドＡＤＣ
９３０・・・エンコーダ
１０１１，１０２０・・・ＴＤＣ
１１７０・・・ＳＡＲロジック

Claims (17)

1. 入力信号を電圧／時間変換することによって時間信号を生成する電圧／時間変換器と、
   前記時間信号を時間／電圧変換することによって出力信号を生成する時間／電圧変換器と
   を具備し、
   前記電圧／時間変換器は、
   前記入力信号を受け取る第１の端子と、第２の端子と、第３の端子とを持ち、第１のサンプリング容量を含む第１のサンプリング回路と、
   前記入力信号を受け取る第１の端子と、前記第１のサンプリング回路の第２の端子に接続される第２の端子とをそれぞれ持ち、第２のサンプリング容量をそれぞれ含む１つ以上の第２のサンプリング回路と、
   前記第１のサンプリング回路の第２の端子および前記第２のサンプリング回路の第２の端子に共通に接続される第１の端子を持つ第１のボトムプレートサンプラと、
   前記第１のサンプリング回路の第２の端子、前記第２のサンプリング回路の第２の端子および前記第１のボトムプレートサンプラの第１の端子に共通に接続される入力端子と、出力端子とを持ち、当該入力端子の電圧が第１の条件を満足するか否かを検出することによって前記時間信号を生成する第１の検出器と、
   前記時間信号を受け取る制御端子と、前記第１のサンプリング回路の第３の端子に接続される出力端子とを持ち、前記時間信号に依存して第１の電気信号を生成し、当該第１の電気信号を前記第１のサンプリング回路へと供給する第１の信号生成器と
   を具備し、
   前記時間信号は、前記第１の検出器の入力端子の電圧が前記第１の条件を満足する第１の期間の長さを示す、
   増幅回路。
2. 前記時間／電圧変換器は、
   第１の端子と、前記時間／電圧変換器の出力端子に接続される第２の端子とを持ち、第３のサンプリング容量を含む第３のサンプリング回路と、
   前記時間信号を受け取る制御端子と、前記第３のサンプリング回路の第１の端子に接続される出力端子とを持ち、前記時間信号に依存して第２の電気信号を生成し、当該第２の電気信号を当該第３のサンプリング回路へと供給する第２の信号生成器と、
   前記時間／電圧変換器の出力端子および前記第３のサンプリング回路の第２の端子に共通に接続される第１の端子を持つ第２のボトムプレートサンプラと
   を具備する、
   請求項１記載の増幅回路。
3. 前記電圧／時間変換器の動作は、サンプルフェーズ、リセットフェーズおよび変換フェーズに区分され、
   前記サンプルフェーズにおいて、前記第１のサンプリング容量の第１の端子は前記第１のサンプリング回路の第１の端子に接続され、前記第１のサンプリング容量の第２の端子の電圧は前記第１のボトムプレートサンプラによって固定され、前記第２のサンプリング容量の第１の端子は前記第２のサンプリング回路の第１の端子に接続され、前記第２のサンプリング容量の第２の端子の電圧は前記第１のボトムプレートサンプラによって固定され、
   前記リセットフェーズにおいて、前記第１のサンプリング容量の第１の端子の電圧はリセット電圧を用いてリセットされ、前記第２のサンプリング容量の第１の端子の電圧は第１の調整用電圧を用いて固定され、
   前記変換フェーズにおいて、前記第２のサンプリング容量の第１の端子の電圧は前記第１の調整用電圧を用いて固定され、前記第１の検出器は前記時間信号を生成し、前記第１の信号生成器は当該時間信号を受け取って前記第１の期間に亘って前記第１の電気信号を生成し、前記第１のサンプリング容量の第１の端子は当該第１の電気信号を受け取る、
   請求項１記載の増幅回路。
4. 前記１つ以上の第２のサンプリング回路の総数は２以上である、請求項１記載の増幅回路。
5. 前記時間／電圧変換器の動作は、リセットフェーズ、サンプルフェーズおよびホールドフェーズに区分され、
   前記リセットフェーズにおいて、前記第３のサンプリング容量の第１の端子の電圧はリセット電圧を用いてリセットされ、前記第３のサンプリング容量の第２の端子の電圧は前記第２のボトムプレートサンプラによって固定され、
   前記サンプルフェーズにおいて、前記第２の信号生成器は前記時間信号を受け取って前記第１の期間に亘って前記第２の電気信号を生成し、前記第３のサンプリング容量の第１の端子は前記第２の電気信号を受け取り、前記第３のサンプリング容量の第２の端子の電圧は前記第２のボトムプレートサンプラによって固定され、
   前記ホールドフェーズにおいて、前記第３のサンプリング容量の第１の端子の電圧は中間電圧を用いて固定される、
   請求項２記載の増幅回路。
6. 入力信号を電圧／時間変換することによって時間信号を生成する電圧／時間変換器と、
   前記時間信号を増幅することによって増幅時間信号を生成する時間増幅器と、
   前記増幅時間信号を時間／電圧変換することによって出力信号を生成する時間／電圧変換器と
   を具備し、
   前記電圧／時間変換器は、
   前記入力信号を受け取る第１の端子と、第２の端子と、第３の端子とを持ち、第１のサンプリング容量を含む第１のサンプリング回路と、
   前記入力信号を受け取る第１の端子と、前記第１のサンプリング回路の第２の端子に接続される第２の端子とを持ち、第２のサンプリング容量を含む第２のサンプリング回路と、
   前記第１のサンプリング回路の第２の端子および前記第２のサンプリング回路の第２の端子に共通に接続される第１の端子を持つ第１のボトムプレートサンプラと、
   前記第１のサンプリング回路の第２の端子、前記第２のサンプリング回路の第２の端子および前記第１のボトムプレートサンプラの第１の端子に共通に接続される入力端子と、出力端子とを持ち、当該入力端子の電圧が第１の条件を満足するか否かを検出することによって前記時間信号を生成する第１の検出器と、
   前記時間信号を受け取る制御端子と、前記第１のサンプリング回路の第３の端子に接続される出力端子とを持ち、前記時間信号に依存して第１の電気信号を生成し、当該第１の電気信号を当該第１のサンプリング回路へと供給する第１の信号生成器と
   を具備し、
   前記時間信号は、前記第１の検出器の入力端子の電圧が前記第１の条件を満足する第１の期間の長さを示す、
   増幅回路。
7. 前記時間増幅器は、
   第１の端子と第２の端子と第３の端子とを持ち、第４のサンプリング容量を含む第４のサンプリング回路と、
   第１の端子と、前記第４のサンプリング回路の第２の端子に接続される第２の端子とをそれぞれ持ち、第５のサンプリング容量をそれぞれ含む１つ以上の第５のサンプリング回路と、
   前記時間信号を受け取る制御端子と、前記第４のサンプリング回路の第１の端子に接続される出力端子とを持ち、前記時間信号に依存して第３の電気信号を生成し、当該第３の電気信号を当該第４のサンプリング回路へと供給する第３の信号生成器と、
   前記時間信号を受け取る制御端子と、前記１つ以上の第５のサンプリング回路のいずれかの第１の端子に接続される出力端子とをそれぞれ持ち、前記時間信号に依存して第４の電気信号をそれぞれ生成し、当該第４の電気信号を当該第５のサンプリング回路へとそれぞれ供給する１つ以上の第４の信号生成器と、
   前記第４のサンプリング回路の第２の端子および前記第５のサンプリング回路の第２の端子に共通に接続される第１の端子を持つ第３のボトムプレートサンプラと、
   前記第４のサンプリング回路の第２の端子、前記第５のサンプリング回路の第２の端子および前記第３のボトムプレートサンプラの第１の端子に共通に接続される入力端子と、出力端子とを持ち、当該入力端子の電圧が第２の条件を満足するか否かを検出することによって前記増幅時間信号を生成する第２の検出器と、
   前記増幅時間信号を受け取る制御端子と、前記第４のサンプリング回路の第３の端子に接続される出力端子とを持ち、前記増幅時間信号に依存して第５の電気信号を生成し、当該第５の電気信号を当該第４のサンプリング回路へと供給する第５の信号生成器と
   を具備し、
   前記増幅時間信号は、前記第２の検出器の入力端子の電圧が前記第２の条件を満足する第２の期間の長さを示す、
   請求項６記載の増幅回路。
8. 前記時間増幅器の動作は、第１のリセットフェーズ、サンプルフェーズ、第２のリセットフェーズおよび増幅フェーズに区分され、
   前記第１のリセットフェーズにおいて、前記第４のサンプリング容量の第１の端子の電圧はリセット電圧を用いてリセットされ、前記第４のサンプリング容量の第２の端子の電圧は前記第３のボトムプレートサンプラによって固定され、前記第５のサンプリング容量の第１の端子の電圧は前記リセット電圧を用いてリセットされ、前記第５のサンプリング容量の第２の端子の電圧は前記第３のボトムプレートサンプラによって固定され、
   前記サンプルフェーズにおいて、前記第３の信号生成器は前記時間信号を受け取って前記第１の期間に亘って前記第３の電気信号を生成し、前記第４のサンプリング容量の第１の端子は前記第３の電気信号を受け取り、前記第４のサンプリング容量の第２の端子の電圧は前記第３のボトムプレートサンプラによって固定され、前記第４の信号生成器は前記時間信号を受け取って前記第１の期間に亘って前記第４の電気信号を生成し、前記第５のサンプリング容量の第１の端子は前記第４の電気信号を受け取り、前記５のサンプリング容量の第２の端子の電圧は前記第３のボトムプレートサンプラによって固定され、
   前記第２のリセットフェーズにおいて、前記第４のサンプリング容量の第１の端子の電圧は前記リセット電圧を用いてリセットされ、前記第５のサンプリング容量の第１の端子の電圧は第２の調整用電圧を用いて固定され、
   前記増幅フェーズにおいて、前記第５のサンプリング容量の第１の端子の電圧は前記第２の調整用電圧を用いて固定され、前記第２の検出器は前記増幅時間信号を生成し、前記第５の信号生成器は当該増幅時間信号を受け取って前記第２の期間に亘って前記第５の電気信号を生成し、前記第４のサンプリング容量の第１の端子は前記第５の電気信号を受け取る、
   請求項７記載の増幅回路。
9. 前記１つ以上の第５のサンプリング回路の総数は２以上である、請求項７記載の増幅回路。
10. 前記時間増幅器は、
    第１の端子と第２の端子と第３の端子とを持ち、第４のサンプリング容量を含む第４のサンプリング回路と、
    第１の端子と、前記第４のサンプリング回路の第２の端子に接続される第２の端子とを持ち、第５のサンプリング容量を含む第５のサンプリング回路と、
    前記第４のサンプリング回路の第１の端子に接続される出力端子を持ち、第３の電気信号を生成し、当該第３の電気信号を当該第４のサンプリング回路へと供給する第３の信号生成器と、
    前記第５のサンプリング回路の第１の端子に接続される出力端子を持ち、第４の電気信号を生成し、当該第４の電気信号を当該第５のサンプリング回路へと供給する第４の信号生成器と、
    前記第４のサンプリング回路の第２の端子および前記第５のサンプリング回路の第２の端子に共通に接続される第１の端子を持つ第３のボトムプレートサンプラと、
    前記第４のサンプリング回路の第２の端子、前記第５のサンプリング回路の第２の端子および前記第３のボトムプレートサンプラの第１の端子に共通に接続される入力端子と、出力端子とを持ち、当該入力端子の電圧が第２の条件を満足するか否かを検出することによって前記増幅時間信号を生成する第２の検出器と、
    前記増幅時間信号を受け取る制御端子と、前記第４のサンプリング回路の第３の端子に接続される出力端子とを持ち、前記増幅時間信号に依存して第５の電気信号を生成し、当該第５の電気信号を当該第４のサンプリング回路へと供給する第５の信号生成器と
    を具備し、
    前記増幅時間信号は、前記第２の検出器の入力端子の電圧が第２の条件を満足する第２の期間の長さを示し、
    前記時間増幅器の動作は、第１のリセットフェーズ、サンプルフェーズ、第２のリセットフェーズおよび増幅フェーズに区分され、
    前記第１のリセットフェーズにおいて、前記第４のサンプリング容量の第１の端子の電圧はリセット電圧を用いてリセットされ、前記第５のサンプリング容量の第１の端子の電圧は前記リセット電圧を用いてリセットされ、
    前記サンプルフェーズのうち前記第１の期間に亘って、前記第４のサンプリング容量の第１の端子は前記第３の電気信号を受け取り、前記第４のサンプリング容量の第２の端子の電圧は前記第３のボトムプレートサンプラによって固定され、前記第５のサンプリング容量の第１の端子は前記第４の電気信号を受け取り、前記５のサンプリング容量の第２の端子の電圧は前記第３のボトムプレートサンプラによって固定され、
    前記第２のリセットフェーズにおいて、前記第４のサンプリング容量の第１の端子の電圧は前記リセット電圧を用いてリセットされ、前記第５のサンプリング容量の第１の端子の電圧は第２の調整用電圧を用いて固定され、
    前記増幅フェーズにおいて、前記第５のサンプリング容量の第１の端子の電圧は前記第２の調整用電圧を用いて固定され、前記第２の検出器は前記増幅時間信号を生成し、前記第５の信号生成器は当該増幅時間信号を受け取って前記第２の期間に亘って前記第５の電気信号を生成し、前記第４のサンプリング容量の第１の端子は前記第５の電気信号を受け取る、
    請求項６記載の増幅回路。
11. 前記時間増幅器は、
    第１の端子と第２の端子と第３の端子とを持ち、第４のサンプリング容量を含む第４のサンプリング回路と、
    第１の端子と、前記第４のサンプリング回路の第２の端子に接続される第２の端子とを持ち、第５のサンプリング容量を含む第５のサンプリング回路と、
    前記時間信号を受け取る制御端子と、前記第４のサンプリング回路の第１の端子に接続される出力端子とを持ち、前記時間信号に依存して第３の電気信号を生成し、当該第３の電気信号を当該第４のサンプリング回路へと供給する第３の信号生成器と、
    前記時間信号を受け取る制御端子と、前記第５のサンプリング回路の第１の端子に接続される出力端子とを持ち、前記時間信号に依存して第４の電気信号を生成し、当該第４の電気信号を当該第５のサンプリング回路へと供給する第４の信号生成器と、
    前記第４のサンプリング回路の第２の端子および前記第５のサンプリング回路の第２の端子に共通に接続される第１の端子を持つ第３のボトムプレートサンプラと、
    前記第４のサンプリング回路の第２の端子、前記第５のサンプリング回路の第２の端子および前記第３のボトムプレートサンプラの第１の端子に共通に接続される入力端子と、出力端子とを持ち、当該入力端子の電圧が第２の条件を満足するか否かを検出することによって前記増幅時間信号を生成する第２の検出器と、
    前記増幅時間信号を遅延させて遅延時間信号を得る遅延素子と、
    前記遅延時間信号を受け取る制御端子と、前記第４のサンプリング回路の第３の端子に接続される出力端子とを持ち、前記遅延時間信号に依存して第５の電気信号を生成し、当該第５の電気信号を当該第４のサンプリング回路へと供給する第５の信号生成器と
    を具備し、
    前記増幅時間信号は、前記第２の検出器の入力端子の電圧が第２の条件を満足する第２の期間の長さを示す、
    請求項６記載の増幅回路。
12. 前記第２の検出器は、当該第２の検出器の入力端子の電圧を、閾値電圧を基準に論理反転するＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）インバータを含む、請求項７記載の増幅回路。
13. 入力アナログ信号の一部をアナログ／ディジタル変換することによって第１のディジタル信号を生成し、当該入力アナログ信号の残部に相当する残差信号を電圧／時間変換することによって時間信号を生成する第１のアナログ／ディジタル変換部と、
    前記第１のディジタル信号を出力ディジタル信号へと変換するエンコーダと
    を具備し、
    前記第１のアナログ／ディジタル変換部は、前記残差信号を電圧／時間変換することによって時間信号を生成する電圧／時間変換器を具備し、
    前記電圧／時間変換器は、
    前記入力アナログ信号を受け取る第１の端子と、第２の端子と、第３の端子とを持ち、第１のサンプリング容量を含む第１のサンプリング回路と、
    前記入力アナログ信号を受け取る第１の端子と、前記第１のサンプリング回路の第２の端子に接続される第２の端子とを持ち、第２のサンプリング容量を含む第２のサンプリング回路と、
    前記第１のサンプリング回路の第２の端子および前記第２のサンプリング回路の第２の端子に共通に接続される第１の端子を持つ第１のボトムプレートサンプラと、
    前記第１のサンプリング回路の第２の端子、前記第２のサンプリング回路の第２の端子および前記第１のボトムプレートサンプラの第１の端子に共通に接続される入力端子と、出力端子とを持ち、当該入力端子の電圧が第１の条件を満足するか否かを検出することによって前記時間信号を生成する第１の検出器と、
    前記時間信号を受け取る制御端子と、前記第１のサンプリング回路の第３の端子に接続される出力端子とを持ち、前記時間信号に依存して第１の電気信号を生成し、当該第１の電気信号を前記第１のサンプリング回路へと供給する第１の信号生成器と
    を具備し、
    前記時間信号は、前記第１の検出器の入力端子の電圧が前記第１の条件を満足する第１の期間の長さを示す、
    アナログ／ディジタル変換回路。
14. 前記時間信号を時間／電圧変換することによって前記残差信号を復元し、当該残差信号の一部をアナログ／ディジタル変換することによって第２のディジタル信号を生成する第２のアナログ／ディジタル変換部をさらに具備し、
    前記エンコーダは、前記第１のディジタル信号および前記第２のディジタル信号を前記出力ディジタル信号へと変換し、
    前記第２のアナログ／ディジタル変換部は、
    前記時間信号を時間／電圧変換することによって前記残差信号を復元する電圧／時間変換器と、
    前記残差信号をアナログ／ディジタル変換することによって前記第２のディジタル信号を生成するアナログ／ディジタル変換器と
    を具備し、
    前記電圧／時間変換器は、
    第１の端子と、前記時間／電圧変換器の出力端子に接続される第２の端子とを持ち、第３のサンプリング容量を含む第３のサンプリング回路と、
    前記時間信号を受け取る制御端子と、前記第３のサンプリング回路の第１の端子に接続される出力端子とを持ち、前記時間信号に依存して第２の電気信号を生成し、当該第２の電気信号を当該第３のサンプリング回路へと供給する第２の信号生成器と、
    前記時間／電圧変換器の出力端子および前記第３のサンプリング回路の第２の端子に共通に接続される第１の端子を持つ第２のボトムプレートサンプラと
    を具備する、
    請求項１３記載のアナログ／ディジタル変換回路。
15. 前記時間信号を時間／ディジタル変換することによって第２のディジタル信号を生成する第２のアナログ／ディジタル変換部をさらに具備し、
    前記エンコーダは、前記第１のディジタル信号および前記第２のディジタル信号を前記出力ディジタル信号へと変換する、
    請求項１３記載のアナログ／ディジタル変換回路。
16. 入力アナログ信号の一部をアナログ／ディジタル変換することによって出力ディジタル信号を生成し、当該入力アナログ信号の残部に相当する残差信号を電圧／時間変換することによって時間信号を生成する電圧／時間変換器であって、
    前記電圧／時間変換器は、
    入力アナログ信号を受け取る第１の端子と、第２の端子と、第３の端子とを持ち、第１のサンプリング容量を含む第１のサンプリング回路と、
    前記入力アナログ信号を受け取る第１の端子と、前記第１のサンプリング回路の第２の端子に接続される第２の端子とを持ち、第２のサンプリング容量を含む第２のサンプリング回路と、
    前記第１のサンプリング回路の第２の端子および前記第２のサンプリング回路の第２の端子に共通に接続される第１の端子を持つ第１のボトムプレートサンプラと、
    前記第１のサンプリング回路の第２の端子、前記第２のサンプリング回路の第２の端子および前記第１のボトムプレートサンプラの第１の端子に共通に接続される入力端子と、出力端子とを持ち、当該入力端子の電圧が第１の条件を満足するか否かを検出することによって前記時間信号を生成する第１の検出器と、
    前記時間信号を受け取る制御端子と、前記第１のサンプリング回路の第３の端子に接続される出力端子とを持ち、前記時間信号に依存して第１の電気信号を生成し、当該第１の電気信号を前記第１のサンプリング回路へと供給する第１の信号生成器と、
    前記第１のサンプリング回路の第２の端子、前記第２のサンプリング回路の第２の端子、前記第１のボトムプレートサンプラの第１の端子および前記第１の検出器の入力端子に共通に接続される入力端子と、出力端子とを持ち、クロック信号に同期して前記入力端子の電圧と比較基準電圧との比較結果を示すディジタル信号を周期的に生成する第２の検出器と、
    前記第２の検出器の出力端子に接続される入力端子と、制御出力端子と、ディジタル出力端子とを持ち、前記比較結果を示すディジタル信号に基づいて制御信号を周期的に生成し、当該比較結果を示すディジタル信号を蓄積することによって前記出力ディジタル信号を得るＳＡＲ（Ｓｕｃｃｅｓｓｉｖｅ Ａｐｐｒｏｘｉｍａｔｉｏｎ Ｒｅｇｉｓｔｅｒ）ロジックと
    を具備し、
    前記時間信号は、前記第１の検出器の入力端子の電圧が前記第１の条件を満足する第１の期間の長さを示し、
    前記電圧／時間変換器の動作は、サンプルフェーズ、リセットフェーズおよび変換フェーズに区分され、
    前記サンプルフェーズにおいて、前記第１のサンプリング容量の第１の端子は前記第１のサンプリング回路の第１の端子に接続され、前記第１のサンプリング容量の第２の端子の電圧は前記第１のボトムプレートサンプラによって固定され、前記第２のサンプリング容量の第１の端子は前記第２のサンプリング回路の第１の端子に接続され、前記第２のサンプリング容量の第２の端子の電圧は前記第１のボトムプレートサンプラによって固定され、
    前記リセットフェーズにおいて、前記第１のサンプリング容量の第１の端子の電圧はリセット電圧を用いてリセットされ、前記クロック信号が前記第２の検出器に供給され、前記第２の検出器は前記比較結果を示すディジタル信号を周期的に生成し、前記ＳＡＲロジックは当該比較結果を示すディジタル信号を受け取って前記制御信号を周期的に生成し、前記第２のサンプリング容量の第１の端子の電圧は当該制御信号によって制御される第１の調整用電圧を用いて固定され、
    前記変換フェーズにおいて、前記第２のサンプリング容量の第１の端子の電圧は前記第１の調整用電圧を用いて固定され、前記第１の検出器は前記時間信号を生成し、前記第１の信号生成器は当該時間信号を受け取って前記第１の期間に亘って前記第１の電気信号を生成し、前記第１のサンプリング容量の第１の端子は当該第１の電気信号を受け取る、
    電圧／時間変換器。
17. 入力アナログ信号の一部をアナログ／ディジタル変換することによって出力ディジタル信号を生成し、当該入力アナログ信号の残部に相当する残差信号を電圧／時間変換することによって時間信号を生成する電圧／時間変換器であって、
    前記電圧／時間変換器の動作は、サンプルフェーズ、リセットフェーズおよび変換フェーズに区分され、
    前記電圧／時間変換器は、
    入力アナログ信号を受け取る第１の端子と、第２の端子と、第３の端子とを持ち、第１のサンプリング容量を含む第１のサンプリング回路と、
    前記入力アナログ信号を受け取る第１の端子と、前記第１のサンプリング回路の第２の端子に接続される第２の端子とを持ち、第２のサンプリング容量を含む第２のサンプリング回路と、
    前記第１のサンプリング回路の第２の端子および前記第２のサンプリング回路の第２の端子に共通に接続される第１の端子を持つ第１のボトムプレートサンプラと、
    前記第１のサンプリング回路の第２の端子、前記第２のサンプリング回路の第２の端子および前記第１のボトムプレートサンプラの第１の端子に共通に接続される入力端子と、出力端子とを持ち、前記リセットフェーズにおいてクロック信号に同期して当該入力端子の電圧と比較基準電圧との比較結果を示すディジタル信号を周期的に生成し、前記変換フェーズにおいて当該入力端子の電圧が第１の条件を満足するか否かを検出することによって前記時間信号を生成する第１の検出器と、
    前記時間信号を受け取る制御端子と、前記第１のサンプリング回路の第３の端子に接続される出力端子とを持ち、前記時間信号に依存して第１の電気信号を生成し、当該第１の電気信号を前記第１のサンプリング回路へと供給する第１の信号生成器と、
    前記第１の検出器の出力端子に接続される入力端子と、制御出力端子と、ディジタル出力端子とを持ち、前記比較結果を示すディジタル信号に基づいて制御信号を周期的に生成し、当該比較結果を示すディジタル信号を蓄積することによって前記出力ディジタル信号を得るＳＡＲ（Ｓｕｃｃｅｓｓｉｖｅ Ａｐｐｒｏｘｉｍａｔｉｏｎ Ｒｅｇｉｓｔｅｒ）ロジックと
    を具備し、
    前記時間信号は、前記第１の検出器の入力端子の電圧が前記第１の条件を満足する第１の期間の長さを示し、
    前記サンプルフェーズにおいて、前記第１のサンプリング容量の第１の端子は前記第１のサンプリング回路の第１の端子に接続され、前記第１のサンプリング容量の第２の端子の電圧は前記第１のボトムプレートサンプラによって固定され、前記第２のサンプリング容量の第１の端子は前記第２のサンプリング回路の第１の端子に接続され、前記第２のサンプリング容量の第２の端子の電圧は前記第１のボトムプレートサンプラによって固定され、
    前記リセットフェーズにおいて、前記第１のサンプリング容量の第１の端子の電圧はリセット電圧を用いてリセットされ、前記クロック信号が前記第１の検出器に供給され、前記第１の検出器は前記比較結果を示すディジタル信号を周期的に生成し、前記ＳＡＲロジックは当該比較結果を示すディジタル信号を受け取って前記制御信号を周期的に生成し、前記第２のサンプリング容量の第１の端子の電圧は当該制御信号によって制御される第１の調整用電圧を用いて固定され、
    前記変換フェーズにおいて、前記第２のサンプリング容量の第１の端子の電圧は前記第１の調整用電圧を用いて固定され、前記第１の検出器は前記時間信号を生成し、前記第１の信号生成器は当該時間信号を受け取って前記第１の期間に亘って前記第１の電気信号を生成し、前記第１のサンプリング容量の第１の端子は当該第１の電気信号を受け取る、
    電圧／時間変換器。

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