JP6253608B2 - アナログ／デジタル変換回路 - Google Patents

Description

実施形態は、アナログ信号をデジタル信号に変換するアナログ／デジタル変換回路に関する。

アナログ信号をデジタル信号に変換（以下、アナログ／デジタル変換と記す）するアナログ／デジタル変換回路（以下、ＡＤ変換回路とも記す）は、一般的に増幅演算を行う増幅回路を有している。

しかしながら、この増幅回路は、回路に生じる寄生容量や製造のばらつきにより、増幅演算時のゲインが所望の値とならず、ＡＤ変換回路の精度を劣化させてしまう場合がある。

特開２０１４−１５５１５２号公報

アナログ信号をデジタル信号に高精度に変換可能なアナログ／デジタル変換回路を提供する。

実施形態のアナログ／デジタル変換回路は、入力を第１の電圧に固定する設定回路と、前記第１の電圧を第１のデジタル信号に変換する第１のアナログ／デジタル変換器と、前記第１の電圧と前記第１のデジタル信号をアナログ信号に変換した結果との残差信号を出力するデジタル／アナログ変換器と、第１キャパシタと前記第１キャパシタに電流を供給する第１の電流源とを有し、前記第１キャパシタに充電された電圧に応じて、前記残差信号を時間信号に変換する電圧／時間変換回路と、第２キャパシタと前記第２キャパシタに電流を供給する第２の電流源とを有し、前記第２キャパシタに充電された電圧に応じて、前記時間信号を電圧信号に変換する時間／電圧変換回路と、前記電圧信号を第２のデジタル信号に変換する第２のアナログ／デジタル変換器と、前記第２のデジタル信号に基づいて、前記第１の電流源または前記第２の電流源の少なくとも１つの電流源の電流値を調整する第３のデジタル信号を出力するデジタル処理回路とを備える。

第１の実施形態のＡＤ変換回路の構成を示すブロック図である。 第１の実施形態のＡＤ変換回路における電圧／時間変換回路の構成を示す回路図である。 前記電圧／時間変換回路内のラダー抵抗の構成を示す回路図である。 前記電圧／時間変換回路の動作を区分した各フェーズにおける種々の信号の変化を示すタイミングチャートである。 第１の実施形態のＡＤ変換回路における時間／電圧変換回路の構成を示す回路図である。 前記時間／電圧変換回路の動作を区分した各フェーズにおける種々の信号の変化を示すタイミングチャートである。 第１の実施形態における電圧／時間変換回路及び時間／電圧変換回路内の電流源の構成例を示す回路図である。 図６に示した電流源の可変電流部の回路図である。 第１の実施形態における電圧／時間変換回路及び時間／電圧変換回路内の電流源の他の構成例を示す回路図である。 第１の実施形態における補正動作時の電圧／時間変換回路及び時間／電圧変換回路の入出力特性を示す図である。 通常動作時の電圧／時間変換回路及び時間／電圧変換回路の入出力特性を示す図である。 第１の実施形態のＡＤ変換回路における補正動作を示すフローチャートである。 第１の実施形態のＡＤ変換回路における他の補正動作を示すフローチャートである。 第２の実施形態のＡＤ変換回路における電圧／時間変換回路の構成を示す回路図である。 第２の実施形態のＡＤ変換回路における時間／電圧変換回路の構成を示す回路図である。 第２の実施形態における電圧／時間変換回路及び時間／電圧変換回路内の可変キャパシタの回路図である。 第３の実施形態のＡＤ変換回路の構成を示すブロック図である。 第３の実施形態のＡＤ変換回路における電圧／時間変換回路の構成を示す回路図である。 変形例の電圧／時間変換回路の構成を示す回路図である。 第４の実施形態のＡＤ変換回路の構成を示すブロック図である。 第４の実施形態における補正動作時の電圧／時間変換回路及び時間／電圧変換回路の入出力特性を示す図である。 第４の実施形態のＡＤ変換回路における補正動作を示すフローチャートである。

以下、図面を参照して実施形態について説明する。なお、以下の説明において、同一の機能及び構成を有する構成要素については、共通する参照符号を付す。

［第１の実施形態］
第１の実施形態のアナログ／デジタル変換回路（ＡＤ変換回路）について説明する。

１．ＡＤ変換回路の構成
図１は、第１の実施形態のＡＤ変換回路の構成を示すブロック図である。図示するように、ＡＤ変換回路１０は、設定回路１、第１のアナログ／デジタル変換器（ＡＤＣ）２、電圧／時間変換回路３、時間／電圧変換回路４、第２のアナログ／デジタル変換器（ＡＤＣ）５、及びデジタル処理回路６を備える。ＡＤ変換回路１０は通常動作と補正動作を含む。通常動作は、入力されたアナログ信号をデジタル信号に変換する動作である。補正動作は、ＡＤ変換回路１０におけるアナログ／デジタル変換の精度劣化を補正する動作である。

以下に、第１の実施形態のＡＤ変換回路の動作の概要を説明する。

第１のアナログ／デジタル変換器（ＡＤＣ）２は、入力信号の一部をアナログ／デジタル変換することによって第１のデジタル信号を生成する。第１のアナログ／デジタル変換器２は、第１のデジタル信号をデジタル処理回路６へ出力する。電圧／時間変換回路３は、入力信号の残部（以降、残差信号と記す）を実質的に電圧／時間変換することによって時間信号を得る。電圧／時間変換回路３は、時間信号を時間／電圧変換回路４へ出力する。

具体的には、第１のアナログ／デジタル変換器２は、入力信号の一部をアナログ／デジタル変換することによって第１のデジタル信号を得る。第１のアナログ／デジタル変換器２は、第１のデジタル信号を電圧／時間変換回路３及びデジタル処理回路６へ出力する。

電圧／時間変換回路３は、デジタル／アナログ変換機能を有し、第１のデジタル信号をデジタル／アナログ変換することによって第１のアナログ信号を得る。電圧／時間変換回路３は、入力信号を電圧／時間変換する。但し、電圧／時間変換回路３は、第１のアナログ信号（ＤＡＣ_ＩＮ）を用いて後述の調整用電圧Ｖ_ＤＡＣを制御する。故に、電圧／時間変換回路３は、実質的には、入力信号と第１のアナログ信号との差分に相当する残差信号を電圧／時間変換することによって時間信号を得る。ここで、電圧／時間変換回路３は、第１キャパシタと第１キャパシタに電流を供給する第１の電流源とを有し、第１キャパシタに充電された電圧に応じて、前記残差信号を時間信号に変換する。電圧／時間変換回路３は、時間信号を時間／電圧変換回路４へ出力する。

時間／電圧変換回路４は、時間信号を時間／電圧変換することによって前記残差信号を復元する。言い換えると、時間／電圧変換回路４は、第２キャパシタと第２キャパシタに電流を供給する第２の電流源とを有し、第２キャパシタに充電された電圧に応じて、時間信号を電圧信号に変換する。時間／電圧変換回路４は、復元された残差信号を第２のアナログ／デジタル変換器５へ出力する。

第２のアナログ／デジタル変換器５は、復元された残差信号をアナログ／デジタル変換することによって第２のデジタル信号を得る。第２のアナログ／デジタル変換器５は、第２のデジタル信号をデジタル処理回路６へ出力する。

デジタル処理回路６は、第２のデジタル信号に基づいて、第１の電流源または第２の電流源の少なくとも１つ電流源の電流値を調整する第３のデジタル信号を出力する。

１．１ 設定回路及び第１のアナログ／デジタル変換器
設定回路１は、スイッチ１１及び電圧源１２を含む。設定回路１は、補正動作時に、入力信号を電圧源１２が供給する第１の電圧、例えば“Ｈ(Hgih)”レベルに固定する。第１のアナログ／デジタル変換器２は、第１の電圧をアナログ／デジタル変換し、第１のデジタル信号を出力する。

１．２ 電圧／時間変換回路
電圧／時間変換回路３は、電圧信号を時間信号に変換（以下、電圧／時間変換と記す）する回路であり、入力信号と、第１のアナログ／デジタル変換器２から出力された第１のデジタル信号をアナログ信号に変換した結果とを加減算する。電圧／時間変換回路３は、また後述するデジタル処理回路６から出力されるデジタル制御信号Ｄ_ＣＮＴ［Ｘ：０］に基づいて、電圧／時間変換回路３内の電流源の電流値を調整する機能を有する。

図２Ａを用いて、電圧／時間変換回路３について説明する。図２Ａは、電圧／時間変換回路３の構成を示す回路図である。

電圧／時間変換回路３は、入力信号を電圧／時間変換することによって時間信号を生成する。時間信号は、入力信号の電圧（以下、入力電圧Ｖ_ＩＮ）に依存する時間長を示す。時間信号は、例えば、入力電圧Ｖ_ＩＮに比例して変化するパルス幅を備える矩形波信号である。電圧／時間変換回路３は、時間信号を時間／電圧変換回路４へ出力する。

電圧／時間変換回路３は、第１のサンプリング回路１１０、第２のサンプリング回路１２０−１，…，１２０−Ｎ、ボトムプレートサンプラ１３０、検出器１４０、及び信号生成器１５０を含む。ここでは、説明を簡素化するために、第２のサンプリング回路として、１つの第２のサンプリング回路１２０−１を備える場合を説明する。

第１のサンプリング回路１１０は、スイッチ１１１、サンプリング容量（キャパシタ）１１２、電圧源１１３、及びスイッチ１１４を含む。第１のサンプリング回路１１０は、第１の端子、第２の端子、及び第３の端子を有する。サンプリング容量１１２は、第１の端子、及び第２の端子を有する。電圧源１１３は、正極端子、及び負極端子を有する。

スイッチ１１１は、第１のサンプリング回路１１０の第１の端子とサンプリング容量１１２の第１の端子との間に挿入される。スイッチ１１１は、第１のスイッチ制御信号（φ１）に従って、第１のサンプリング回路１１０の第１の端子とサンプリング容量１１２の第１の端子との間を短絡または開放する。

具体的には、スイッチ１１１は、電圧／時間変換回路３のサンプルフェーズにおいて、第１のサンプリング回路１１０の第１の端子とサンプリング容量１１２の第１の端子との間を短絡する。他方、スイッチ１１１は、電圧／時間変換回路３のリセットフェーズおよび変換フェーズにおいて、第１のサンプリング回路１１０の第１の端子とサンプリング容量１１２の第１の端子との間を開放する。

サンプリング容量１１２の第１の端子は、第１のサンプリング回路１１０の第３の端子と、スイッチ１１１と、スイッチ１１４とに共通に接続される。サンプリング容量１１２の第２の端子は、第１のサンプリング回路１１０の第２の端子に接続される。サンプリング容量１１２のキャパシタンスをＣ_１とする。

電圧源１１３の正極端子は、スイッチ１１４に接続される。電圧源１１３の負極端子は接地される。電圧源１１３は、リセット電圧Ｖ_ＲＥＳを発生する。

スイッチ１１４は、サンプリング容量１１２の第１の端子と電圧源１１３の正極端子との間に挿入される。スイッチ１１４は、第２のスイッチ制御信号（φ２）に従って、サンプリング容量１１２の第１の端子と電圧源１１３の正極端子との間を短絡または開放する。

具体的には、スイッチ１１４は、電圧／時間変換回路３のリセットフェーズにおいてサンプリング容量１１２の第１の端子と電圧源１１３の正極端子との間を短絡する。他方、スイッチ１１４は、電圧／時間変換回路３のサンプルフェーズおよび変換フェーズにおいてサンプリング容量１１２の第１の端子と電圧源１１３の正極端子との間を開放する。

第２のサンプリング回路１２０−１は、スイッチ１２１−１、サンプリング容量１２２−１、電圧源１２３−１、及びスイッチ１２４−１を含む。第２のサンプリング回路１２０−１は、第１の端子、第２の端子、及び第３の端子を有する。サンプリング容量１２２−１は、第１の端子、及び第２の端子を有する。電圧源１２３−１は、正極端子、及び負極端子を有する。

スイッチ１２１−１は、第２のサンプリング回路１２０−１の第１の端子とサンプリング容量１２２−１の第１の端子との間に挿入される。スイッチ１２１−１は、第１のスイッチ制御信号（φ１）に従って、第２のサンプリング回路１２０−１の第１の端子とサンプリング容量１２２−１の第１の端子との間を短絡または開放する。

具体的には、スイッチ１２１−１は、電圧／時間変換回路３のサンプルフェーズにおいて、第２のサンプリング回路１２０−１の第１の端子とサンプリング容量１２２−１の第１の端子との間を短絡する。他方、スイッチ１２１−１は、電圧／時間変換回路３のリセットフェーズおよび変換フェーズにおいて、第２のサンプリング回路１２０−１の第１の端子とサンプリング容量１２２−１の第１の端子との間を開放する。

サンプリング容量１２２−１の第１の端子は、スイッチ１２１−１と、スイッチ１２４−１とに共通に接続される。サンプリング容量１２２−１の第２の端子は、第２のサンプリング回路１２０−１の第２の端子に接続される。サンプリング容量１２２−１のキャパシタンスをＣ_１とする。

電圧源１２３−１の正極端子は、スイッチ１２４−１に接続される。電圧源１２３−１の負極端子は接地される。電圧源１２３−１は、調整用電圧Ｖ_ＤＡＣを発生する。この電圧Ｖ_ＤＡＣは、図２Ａに示されない制御信号によって制御されてもよい。

スイッチ１２４−１は、サンプリング容量１２２−１の第１の端子と電圧源１２３−１の正極端子との間に挿入される。スイッチ１２４−１は、第３のスイッチ制御信号（φ３）に従って、サンプリング容量１２２−１の第１の端子と電圧源１２３−１の正極端子との間を短絡または開放する。第３のスイッチ制御信号（φ３）としては、例えばアナログ／デジタル変換器２の出力（ＤＡＣ_ＩＮ）が対応し、スイッチ１２４−１は、アナログ／デジタル変換器２の出力（ＤＡＣ_ＩＮ）に従って、サンプリング容量１２２−１の第１の端子と電圧源１２３−１の正極端子との間を短絡または開放する。

具体的には、スイッチ１２４−１は、電圧／時間変換回路３のリセットフェーズおよび変換フェーズにおいて、サンプリング容量１２２−１の第１の端子と電圧源１２３−１の正極端子との間を短絡する。他方、スイッチ１２４−１は、電圧／時間変換回路３のサンプルフェーズにおいて、サンプリング容量１２２−１の第１の端子と電圧源１２３−１の正極端子との間を開放する。

図２Ａに示す調整用電圧Ｖ_ＤＡＣは、第２のサンプリング回路１２０−１〜１２０−Ｎで、異なる電圧を供給する場合、図２Ｂに示すようにラダー抵抗で発生した電圧Ｖ_ＤＡＣ１〜Ｖ_ＤＡＣＮを用いることで実現できる。各電圧Ｖ_ＤＡＣの出力端子には、図２Ａのスイッチ１２４−１に相当するスイッチが接続され、各電圧Ｖ_ＤＡＣの出力端子とサンプリング容量１２２−１〜１２２−Ｎとの間の短絡または開放を行う。この場合、リファレンス電圧ＶRefの１つで複数の調整用電圧Ｖ_ＤＡＣ１〜Ｖ_ＤＡＣＮを発生させることが可能になる。

ボトムプレートサンプラ１３０は、スイッチ１３１、及び電圧源１３２を含む。ボトムプレートサンプラ１３０は第１の端子を有する。電圧源１３２は、正極端子、及び負極端子を有する。

スイッチ１３１は、ボトムプレートサンプラ１３０の第１の端子と電圧源１３２の正極端子との間に挿入される。スイッチ１３１は、第１のスイッチ制御信号（φ１）に従って、ボトムプレートサンプラ１３０の第１の端子と電圧源１３２の正極端子との間を短絡または開放する。

具体的には、スイッチ１３１は、電圧／時間変換回路３のサンプルフェーズにおいて、ボトムプレートサンプラ１３０の第１の端子と電圧源１３２の正極端子との間を短絡する。他方、スイッチ１３１は、電圧／時間変換回路３のリセットフェーズおよび変換フェーズにおいて、ボトムプレートサンプラ１３０の第１の端子と電圧源１３２の正極端子との間を開放する。

電圧源１３２の正極端子は、スイッチ１３１に接続される。電圧源１３２の負極端子は接地される。電圧源１３２は、中間電圧Ｖ_ＣＭを発生する。中間電圧Ｖ_ＣＭは、例えば電圧／時間変換回路３が差動構成である場合には、同相電圧に一致するように設計されてもよい。

検出器１４０は、比較器１４１及び電圧源１４２を含む。

比較器１４１は、第１の入力端子、第２の入力端子および出力端子を含む。比較器１４１の第１の入力端子は、検出器１４０の入力端子に接続される。比較器１４１の第２の入力端子は、電圧源１４２の正極端子に接続される。比較器１４１の出力端子は、検出器１４０の出力端子に接続される。

比較器１４１は、電圧／時間変換回路３の変換フェーズにおいて、第１の入力端子の電圧を第２の入力端子の電圧と比較する。比較器１４１は、電圧／時間変換回路３のサンプルフェーズおよびリセットフェーズにおいて動作を停止する。

具体的には、電圧／時間変換回路３の変換フェーズにおいて、第１の入力端子の電圧が第２の入力端子の電圧よりも小さければ、比較器１４１は“Ｈ”レベル（電源電圧）の時間信号Ｄ_ＯＵＴを出力する。他方、第１の入力端子の電圧が第２の入力端子の電圧以上であれば、比較器１４１は“Ｌ”レベル（グラウンド電圧）の時間信号Ｄ_ＯＵＴを出力する。

電圧源１４２は、正極端子及び負極端子を持つ。電圧源１４２の正極端子は、比較器１４１の第２の入力端子に接続される。電圧源１４２の負極端子は接地される。電圧源１４２は、比較基準電圧Ｖ_ＲＣを発生する。

信号生成器１５０は電流源１５１を含む。

電流源１５１は、第１の端子、第２の端子、電流調整端子、及び制御端子を含む。電流源１５１の第１の端子は接地される。電流源１５１の第２の端子は、信号生成器１５０の出力端子に接続される。電流源１５１の制御端子は、信号生成器１５０の制御端子に接続される。電流調整端子は、電流源１５１の電流量を調整するための端子である。電流調整端子には、アナログ処理回路６からデジタル制御信号Ｄ_ＣＮＴ［Ｘ：０］が入力される。

電流源１５１は、制御端子を介して検出器１４０から時間信号Ｄ_ＯＵＴを受け取る。時間信号Ｄ_ＯＵＴが“Ｈ”レベルであるならば、電流源１５１は定電流信号を発生し、定電流信号を第２の端子を介して第１のサンプリング回路１１０へ供給する。他方、時間信号Ｄ_ＯＵＴが“Ｌ”レベルであるならば、電流源１５１は動作を停止する。

前述のように、電圧／時間変換回路３の動作は、サンプルフェーズ、リセットフェーズおよび変換フェーズによって区分される。そして、種々のスイッチ制御信号、時間信号および種々のノードにおける電圧は図３に例示されるように変化する。

サンプルフェーズにおいて、第１のスイッチ制御信号（φ１）は“Ｈ”レベルであり、第２のスイッチ制御信号（φ２）は“Ｌ”レベルであり、第３のスイッチ制御信号（φ３）は“Ｌ”レベルである。さらに、サンプルフェーズにおいて、検出器１４０は動作しない。すなわち、サンプルフェーズにおいて、電圧／時間変換回路３は、サンプリング容量１１２およびサンプリング容量１２２−１に、電圧／時間変換回路３の入力電圧Ｖ_ＩＮと中間電圧Ｖ_ＣＭとの差電圧を充電する。

リセットフェーズにおいて、第１のスイッチ制御信号（φ１）は“Ｌ”レベルであり、第２のスイッチ制御信号（φ２）は“Ｈ”レベルであり、第３のスイッチ制御信号（φ３）は“Ｈ”レベルである。さらに、リセットフェーズにおいて、検出器１４０は動作しない。すなわち、リセットフェーズにおいて、電圧／時間変換回路３は、サンプリング容量１１２の第１の端子の電圧をリセット電圧Ｖ_ＲＥＳを用いてリセットし、サンプリング容量１２２−１の第１の端子の電圧を調整用電圧Ｖ_ＤＡＣを用いて固定する。

ここで、検出器１４０の入力端子と同電位のノード（以降の説明においてノードＡと称される）のリセットフェーズにおける電圧Ｖ_{Ａ＿ＲＥＳ}は、以下のように導出することができる。

サンプルフェーズの終了時に、サンプリング容量１１２およびサンプリング容量１２２−１は、Ｃ_１・（Ｖ_ＩＮ−Ｖ_ＣＭ）の電荷をそれぞれ蓄えている。電荷保存則によれば、サンプルフェーズにおいてサンプリング容量１１２およびサンプリング容量１２２−１に蓄えられた電荷の総量（２Ｃ_１・（Ｖ_ＩＮ−Ｖ_ＣＭ））は、リセットフェーズにおいて変化しない。故に、下記数式（１）が成立する。

ここで、入力電圧Ｖ_ＩＮが直流成分および交流成分からなり、交流成分をＶ_ＩＮＡＣとし、直流成分に一致するように中間電圧Ｖ_ＣＭを設計すると、下記数式（２）が成立する。

変換フェーズにおいて、第１のスイッチ制御信号（φ１）は“Ｌ”レベルであり、第２のスイッチ制御信号（φ２）は“Ｌ”レベルであり、第３のスイッチ制御信号（φ３）は“Ｈ”レベルである。さらに、変換フェーズにおいて検出器１４０は動作する。すなわち、変換フェーズにおいて、電圧／時間変換回路３は、サンプリング容量１１２の第１の端子を電圧源１１３から切断する。比較器１４１は、ノードＡの電圧Ｖ_Ａが比較基準電圧Ｖ_ＲＣ未満であるか否かを検出し、Ｖ_Ａ＜Ｖ_ＲＣが成立する第１の期間に亘って“Ｈ”レベルの時間信号Ｄ_ＯＵＴを出力する。なお、前述のリセット電圧Ｖ_ＲＥＳ、電圧Ｖ_ＤＡＣおよび比較基準電圧Ｖ_ＲＣは、変換フェーズの開始時にＶ_Ａ＜Ｖ_ＲＣが成立するように定められるものとする。

電流源１５１は、第１の期間に亘って、サンプリング容量１１２の第１の端子に定電流信号を供給する。電流源１５１から見てサンプリング容量１１２とサンプリング容量１２２−１は直列接続されているため、この定電流信号がサンプリング容量１１２およびサンプリング容量１２２−１を充電する。このため、ノードＡの電圧Ｖ_Ａは、時間と共に上昇し、最終的（第１の期間の終了時）には比較基準電圧Ｖ_ＲＣに一致する。

電流源１５１から見てサンプリング容量１１２およびサンプリング容量１２２−１は直列接続されており、サンプリング容量１１２の第１の端子と同電位のノード（以降の説明においてノードＢと称される）の電圧Ｖ_Ｂは、変換フェーズの開始時にはＶ_ＲＥＳに等しい。従って、第１の期間終了時におけるノードＢの電圧Ｖ_{Ｂ＿ＣＮＶ}は、下記数式（３）を用いて計算できる。

数式（３）において、Ｔ_ＤＯＵＴは第１の期間の時間長を示し、Ｉ_１５１は電流源１５１によって供給される定電流信号が持つ電流量を示す。

そして、サンプリング容量１１２およびサンプリング容量１２２−１による分圧を考慮すると、第１の期間におけるノードＡの電圧Ｖ_Ａの増分は、第１の期間におけるノードＢの電圧の増分の半分に一致する。また、変換フェーズの開始時におけるノードＡの電圧Ｖ_ＡはＶ_{Ａ＿ＲＥＳ}に等しい。従って、第１の期間終了時におけるノードＡの電圧Ｖ_{Ａ＿ＣＮＶ}は、下記数式（４）を用いて計算できる。

前述のように、第１の期間の終了時に、ノードＡの電圧Ｖ_Ａは比較基準電圧Ｖ_ＲＣに一致する。故に、下記数式（５）および数式（６）を用いて、第１の期間の時間長Ｔ_ＤＯＵＴを導出することができる。

数式（６）からわかるように、第１の期間の時間長Ｔ_ＤＯＵＴは、入力電圧Ｖ_ＩＮの交流成分Ｖ_ＩＮＡＣとＶ_ＤＡＣ/2の残差と、直流成分との和に比例する。すなわち、時間信号Ｄ_ＯＵＴは、入力電圧Ｖ_ＩＮに依存する時間長Ｔ_ＤＯＵＴを示す。

比例係数は、Ｉ_１５１およびＣ_１を適切に設計することにより、所望の値に設定することができる。直流成分は、Ｖ_ＲＣ、Ｖ_ＲＥＳおよびＶ_ＤＡＣを適切に設計することにより、所望の値に設定することができる。

１．３ 時間／電圧変換回路
時間／電圧変換回路４は、時間信号を電圧信号に変換（以下、時間／電圧変換と記す）する回路であり、電圧／時間変換回路３から出力された信号をアナログ信号に変換した結果を加減算する。時間／電圧変換回路４は、また後述するデジタル処理回路６から出力されるデジタル制御信号Ｄ_ＣＮＴ［Ｘ：０］に基づいて、時間／電圧変換回路４内の電流源の電流値を調整する機能を有する。

図４を用いて、時間／電圧変換回路４について説明する。図４は、時間／電圧変換回路４の構成を示す回路図である。

時間／電圧変換回路４は、信号生成器２１０、第３のサンプリング回路２２０、及びボトムプレートサンプラ２３０を含む。

信号生成器２１０は電流源２１１を含む。

電流源２１１は、第１の端子、第２の端子、電流調整端子、および制御端子を含む。電流源２１１の第１の端子は接地される。電流源２１１の第２の端子は、信号生成器２１０の出力端子に接続される。電流源２１１の制御端子には、時間信号Ｄ_ＩＮが入力される。電流調整端子は、電流源２１１の電流量を調整するための端子である。電流調整端子には、アナログ処理回路６からデジタル制御信号Ｄ_ＣＮＴ［Ｘ：０］が入力される。

電流源２１１は、電圧／時間変換回路３から時間信号Ｄ_ＩＮを受け取る。時間信号Ｄ_ＩＮが“Ｈ”レベルであるならば、電流源２１１は定電流信号を発生し、定電流信号を第３のサンプリング回路２２０へ供給する。他方、時間信号Ｄ_ＩＮが“Ｌ”レベルであるならば、電流源２１１は動作を停止する。

第３のサンプリング回路２２０は、電圧源２２１、電圧源２２２、サンプリング容量２２３、スイッチ２２４、及びスイッチ２２５を含む。

電圧源２２１は、正極端子および負極端子を持つ。電圧源２２１の正極端子は、スイッチ２２５に接続される。電圧源２２１の負極端子は接地される。電圧源２２１は、中間電圧Ｖ_ＣＭを発生する。

電圧源２２２は、正極端子および負極端子を持つ。電圧源２２２の正極端子は、スイッチ２２４に接続される。電圧源２２２の負極端子は接地される。電圧源２２２は、リセット電圧Ｖ_ＲＥＳを発生する。

サンプリング容量２２３は、第１の端子および第２の端子を持つ。サンプリング容量の第１の端子は、電流源２１１の出力端子と、スイッチ２２４と、スイッチ２２５とに共通に接続される。サンプリング容量２２３の第２の端子は、時間／電圧変換回路４の出力端子と、スイッチ２３２とに接続される。

サンプリング容量２２３のキャパシタンスをＣ_２とする。Ｃ_２は、典型的にはＣ_１の定数倍に一致するように設計される。この定数は、例えば、電圧／時間変換回路３と時間／電圧変換回路４を含む増幅回路の利得（増幅率）の逆数であってもよい。例えば、利得が２倍であれば、Ｃ_２＝Ｃ_１／２程度に設定すればよい。

スイッチ２２４は、サンプリング容量２２３の第１の端子と電圧源２２２の正極端子との間に挿入される。スイッチ２２４は、第２のスイッチ制御信号（φ２）に従って、サンプリング容量２２３の第１の端子と電圧源２２２の正極端子との間を短絡または開放する。

具体的には、スイッチ２２４は、時間／電圧変換回路４のリセットフェーズにおいて、サンプリング容量２２３の第１の端子と電圧源２２２の正極端子との間を短絡する。他方、スイッチ２２４は、時間／電圧変換回路４のサンプルフェーズおよびホールドフェーズにおいて、サンプリング容量２２３の第１の端子と電圧源２２２の正極端子との間を開放する。

スイッチ２２５は、サンプリング容量２２３の第１の端子と電圧源２２１の正極端子との間に挿入される。スイッチ２２５は、第１のスイッチ制御信号（φ１）に従って、サンプリング容量２２３の第１の端子と電圧源２２１の正極端子との間を短絡または開放する。

具体的には、スイッチ２２５は、時間／電圧変換回路４のホールドフェーズにおいて、サンプリング容量２２３の第１の端子と電圧源２２１の正極端子との間を短絡する。他方、スイッチ２２５は、時間／電圧変換回路４のリセットフェーズおよびサンプルフェーズにおいて、サンプリング容量２２３の第１の端子と電圧源２２１の正極端子との間を開放する。

ボトムプレートサンプラ２３０は、電圧源２３１及びスイッチ２３２を含む。

電圧源２３１は、正極端子および負極端子を持つ。電圧源２３１の正極端子は、スイッチ２３２に接続される。電圧源２３１の負極端子は接地される。電圧源２３１は、中間電圧Ｖ_ＣＭを発生する。

スイッチ２３２は、ボトムプレートサンプラ２３０の第１の端子と電圧源２３１の正極端子との間に挿入される。スイッチ２３２は、第３のスイッチ制御信号（φ３）に従って、ボトムプレートサンプラ２３０の第１の端子と電圧源２３１の正極端子との間を短絡または開放する。

具体的には、スイッチ２３２は、時間／電圧変換回路４のリセットフェーズおよびサンプルフェーズにおいて、ボトムプレートサンプラ２３０の第１の端子と電圧源２３１の正極端子との間を短絡する。他方、スイッチ２３２は、時間／電圧変換回路４のホールドフェーズにおいて、ボトムプレートサンプラ２３０の第１の端子と電圧源２３１の正極端子との間を開放する。

前述のように、時間／電圧変換回路４の動作は、リセットフェーズ、サンプルフェーズおよびホールドフェーズによって区分される。そして、種々のスイッチ制御信号および時間信号は図５に例示されるように変化する。

リセットフェーズにおいて、第１のスイッチ制御信号（φ１）は“Ｌ”レベルであり、第２のスイッチ制御信号（φ２）は“Ｈ”レベルであり、第３のスイッチ制御信号（φ３）は“Ｈ”レベルである。時間／電圧変換回路４のリセットフェーズは、電圧／時間変換回路３のリセットフェーズと時間的に揃えられる。

すなわち、リセットフェーズにおいて、時間／電圧変換回路４は、サンプリング容量２２３の第１の端子の電圧をリセット電圧Ｖ_ＲＥＳを用いてリセットし、サンプリング容量２２３の第２の端子の電圧を中間電圧Ｖ_ＣＭを用いて固定する。

サンプルフェーズにおいて、第１のスイッチ制御信号（φ１）は“Ｌ”レベルであり、第２のスイッチ制御信号（φ２）は“Ｌ”レベルであり、第３のスイッチ制御信号（φ３）は“Ｈ”レベルである。時間／電圧変換回路４のサンプルフェーズは、電圧／時間変換回路３の変換フェーズと時間的に揃えられる。

すなわち、サンプルフェーズにおいて、時間／電圧変換回路４は、サンプリング容量２２３の第１の端子を電圧源２２２から切断する。電流源２１１は、前述の第１の期間に亘って“Ｈ”レベルの時間信号Ｄ_ＩＮを入力するので、第１の期間に亘って定電流信号を第３のサンプリング回路２２０へ供給する。この定電流信号は、サンプリング容量２２３、スイッチ２３２および電圧源２３１によって形成される電流経路を通じて流れる。この定電流信号がサンプリング容量２２３を充電するので、サンプリング容量２２３の第１の端子の電圧は時間と共に上昇する。

サンプリング容量２２３の第１の端子と同電位のノード（以降の説明においてノードＣと称される）の電圧Ｖ_Ｃは、サンプルフェーズの開始時にはＶ_ＲＥＳに等しい。従って、第１の期間終了時におけるノードＣの電圧Ｖ_{Ｃ＿ＳＭＰ}は、下記数式（７）を用いて計算できる。

数式（７）において、Ｔ_ＤＩＮは第１の期間の長さを示し、Ｉ_２１１は電流源２１１によって供給される定電流信号が持つ電流量を示す。

ホールドフェーズにおいて、第１のスイッチ制御信号（φ１）は“Ｈ”レベルであり、第２のスイッチ制御信号（φ２）は“Ｌ”レベルであり、第３のスイッチ制御信号（φ３）は“Ｌ”レベルである。時間／電圧変換回路４のホールドフェーズは、電圧／時間変換回路３のサンプルフェーズと時間的に揃えられる。

ホールドフェーズにおいて、時間／電圧変換回路４は、サンプリング容量２２３の第１の端子の電圧を中間電圧Ｖ_ＣＭを用いて固定し、サンプリング容量２２３の第２の端子を電圧源２３１から切断する。

サンプルフェーズの終了時に、サンプリング容量２２３は、Ｃ_２・（Ｖ_{Ｃ＿ＳＭＰ}−Ｖ_ＣＭ）の電荷を蓄えている。電荷保存則によれば、サンプルフェーズにおいてサンプリング容量２２３に蓄えられた電荷の総量は、ホールドフェーズにおいて変化しない。故に、時間／電圧変換回路４の出力電圧Ｖ_ＯＵＴに関して下記数式（８）が成立する。

数式（８）のＴ_ＤＩＮが、数式（６）に示されるＴ_ＤＯＵＴに一致すると仮定すれば、数式（８）は下記数式（９）に書き換え可能である。

さらに、Ｃ_２＝Ｃ_１／２と仮定し、Ｉ_２１１＝Ｉ_１５１と仮定すれば、数式（９）は下記数式（１０）に書き換え可能である。

さらに、Ｖ_ＣＭ＝Ｖ_ＲＣと仮定すると、数式（１０）は下記数式（１１）に書き換え可能である。

数式（１１）からわかるように、出力電圧Ｖ_ＯＵＴは、入力電圧Ｖ_ＩＮの交流成分（Ｖ_ＩＮＡＣ）を−２倍し、調整用電圧Ｖ_ＤＡＣを加算することによって得られる電圧に等しい。いいかえると、Ｖ_ＩＮＡＣとＶ_ＤＡＣ/2との残差をとって、−２倍の演算をすることに等しい。また、Ｖ_ＤＡＣが入力電圧Ｖ_ＩＮの直流成分に等しいと仮定すれば、以上の数値例によって、入力電圧Ｖ_ＩＮの直流成分を固定したまま交流成分Ｖ_ＩＮＡＣを−２倍に増幅することができる。

以上説明したように、電圧／時間変換回路３と時間／電圧変換回路４を含む増幅回路は、入力側のサンプリング容量および出力側のサンプリング容量を同時期に同一のリセット電圧を用いてリセットし、それから入力電圧を増幅する。故に、この増幅回路によれば、増幅動作の開始時における入出力間の電圧のミスマッチは緩和される。また、この増幅回路は、入出力間を短絡するスイッチを備えていない。故に、入出力間のアイソレーションの低下および当該スイッチの非線形歪は生じない。従って、この増幅回路によれば、消費電力を低減し、かつ精度を向上させることができる。

１．４ 電流源
前述した電流源１５１および電流源２１１として、例えば図６に示す電流源を採用することができる。図６は、電圧／時間変換回路３内及び時間／電圧変換回路４内の電流源１５１，２１１の構成例を示す回路図である。

電流源は、電流出力端子４０１、第１のバイアス端子４０２、第２のバイアス端子４０３、及び制御端子４０４を持つ。電流源は、さらにトランジスタ４０５、トランジスタ４０６、トランジスタ４０７、及び可変電流部４１０を含む。なお、図６において、トランジスタ４０５、４０６、及び４０７は、ＭＯＳ（Metal Oxide Semiconductor）電界効果トランジスタとして描かれているが、他の種別のトランジスタに置き換えてもよい。

電流源は、制御端子４０４を介して入力される時間信号または増幅時間信号がスイッチとしてのトランジスタ４０７をオフとしている期間に亘って、電流出力端子４０１を介して定電流信号を出力する。例えば、定電流信号は、トランジスタ４０５の素子サイズと、第１のバイアス端子４０２の電圧Ｖ_{ＢＩＡＳ１}とによって決まる電流量Ｉ_ＯＵＴを持つ。

トランジスタ４０５は、電源に接続されるソース端子と、第１のバイアス端子４０２に接続されるゲート端子と、トランジスタ４０６のソース端子に接続されるドレイン端子とを持つ。前述のように、トランジスタ４０５の素子サイズは、電流出力端子４０１を介して出力される定電流信号が持つ電流量Ｉ_ＯＵＴを決定づける。

トランジスタ４０６は、トランジスタ４０５のドレイン端子に接続されるソース端子と、第２のバイアス端子４０３に接続されるゲート端子と、電流出力端子４０１に接続されるドレイン端子とを持つ。トランジスタ４０６は、トランジスタ４０５にカスコード接続されており、出力抵抗値を増加させる役割がある。

トランジスタ４０７は、電源に接続されるソース端子と、制御端子４０４に接続されるゲート端子と、第２のバイアス端子４０３に接続されるドレイン端子とを持つ。トランジスタ４０７は、スイッチとして機能する。

具体的には、制御端子４０４を介して入力される時間信号または増幅時間信号Ｄ_ＩＮ／Ｄ_ＯＵＴが“Ｌ”レベルである期間に亘って、トランジスタ４０７は電源とトランジスタ４０６のゲート端子との間を短絡する。この結果、トランジスタ４０６はオフとなるため、図６に示す電流源は定電流信号を出力しない。他方、制御端子４０４を介して入力される時間信号または増幅時間信号Ｄ_ＩＮ／Ｄ_ＯＵＴが“Ｈ”レベルである期間に亘って、トランジスタ４０７は電源とトランジスタ４０６のゲート端子との間を開放する。この結果、トランジスタ４０６はオンとなるため、電流源は定電流信号を出力する。

可変電流部４１０は、トランジスタ４０５のドレイン電流に対して少量の電流を加算または減算することによって、上記定電流信号が持つ電流量を微調整する。可変電流部４１０を設けることによって、素子ミスマッチなどの影響で生じる可能性がある上記ドレイン電流の変動を補償することができる。可変電流部４１０によって出力される電流量は、（Ｘ＋１）ビットのデジタル制御信号Ｄ_ＣＮＴ［Ｘ：０］によって制御される。Ｘは０以上の整数である。

具体的には、本実施形態において、図７に例示される可変電流部４１０が採用されてもよい。図７は、図６に示した電流源内の可変電流部４１０の回路図である。

可変電流部４１０は、（Ｘ＋１）個のサブ電流源４１１を含む。各サブ電流源４１１は、インバータ４１２、トランジスタ４１３、トランジスタ４１４、及びトランジスタ４１５を含む。なお、図７において、トランジスタ４１３、４１４および４１５は、ＭＯＳ電界効果トランジスタとして描かれているが、他の種別のトランジスタに置き換えてもよい。

インバータ４１２は、（Ｘ＋１）ビットのデジタル制御信号Ｄ_ＣＮＴ［Ｘ：０］うち所定の１ビットデジタル信号を受け取る。インバータ４１２は、受け取った１ビットデジタル信号を論理反転し、トランジスタ４１５のゲート端子へ出力する。

トランジスタ４１３は、電源に接続されるソース端子と、トランジスタ４１４のソース端子およびトランジスタ４１５のドレイン端子に接続されるゲート端子と、電流出力端子に接続されるドレイン端子とを持つ。各サブ電流源４１１は、トランジスタ４１３がオンである期間に亘って、電流出力端子を介して定電流信号を出力する。この定電流信号は、トランジスタ４１３の素子サイズと、バイアス端子の電圧Ｖ_{ＢＩＡＳ１}とによって決まる。

トランジスタ４１４は、バイアス端子に接続されるドレイン端子と、インバータ４１２の入力端子に接続されるゲート端子と、トランジスタ４１３のゲート端子に接続されるソース端子とを持つ。トランジスタ４１４はスイッチとして機能する。

具体的には、トランジスタ４１４は、インバータ４１２に入力される１ビットデジタル信号が“Ｌ”レベルである期間に亘って、バイアス端子とトランジスタ４１３のゲート端子との間を短絡する。この結果、トランジスタ４１３はオンとなる。他方、インバータ４１２に入力される１ビットデジタル信号が“Ｈ”レベルである期間に亘って、バイアス端子とトランジスタ４１３のゲート端子との間を開放する。この結果、トランジスタ４１３はオフとなる。

トランジスタ４１５は、電源に接続されるソース端子と、インバータ４１２の出力端子に接続されるゲート端子と、トランジスタ４１３のゲート端子に接続されるドレイン端子とを持つ。トランジスタ４１５は、スイッチとして機能する。

具体的には、インバータ４１２から出力される１ビットデジタル信号が“Ｌ”レベルである期間に亘って、電源とトランジスタ４１３のゲート端子との間を短絡する。この結果、トランジスタ４１３はオフとなる。他方、インバータ４１２から出力される１ビットデジタル信号が“Ｈ”レベルである期間に亘って、バイアス端子とトランジスタ４１３のゲート端子との間を開放する。この結果、トランジスタ４１３はオンとなる。

また、電流源１５１および電流源２１１として、例えば図８に示す電流源を採用することもできる。図８は、電圧／時間変換回路３内及び時間／電圧変換回路４内の電流源１５１，２１１の他の構成例を示す回路図である。

図８に示す電流源は、電流出力端子４０１、第１のバイアス端子４０２、第２のバイアス端子４０３、及び制御端子４０４を持つ。電流源は、さらにドライバ４２０、トランジスタ４２１、トランジスタ４２２、トランジスタ４２３、トランジスタ４２４、及び可変電流部４１０を含む。この回路では、ドライバ４２０を用いることにより、定電流信号の出力において高速なスイッチングが可能である。なお、図８において、トランジスタ４２１，４２２，４２３，及び４２４は、ＭＯＳ（Metal Oxide Semiconductor）電界効果トランジスタとして描かれているが、他の種別のトランジスタに置き換えてもよい。

２．ＡＤ変換回路の動作
第１の実施形態のＡＤ変換回路１０におけるゲイン補正動作の概要を説明する。図９は補正動作時の電圧／時間変換回路３の入力（ＶtoＴ_ＩＮ）と時間／電圧変換回路４の出力（ＴtoＶ_ＯＵＴ）との関係を示す。補正動作の概要は以下のようになる。

まず、ＡＤ変換回路１０の入力電圧を固定する。そして、第１のアナログ／デジタル変換器２の出力をコード“Ａ”、コード“Ｂ”の２つに固定（図９では、Ａ：０１、Ｂ：１０）する。図９中に示すＭＳＢ（最上位ビット）とＭＳＢ−１（最上位ビットより１つ下位のビット）は、コード“Ａ”がそれぞれ０と１であり、コード“Ｂ”がそれぞれ１と０である。この固定されたコードで、図９に示すように、入出力特性は２本描ける。コード“Ａ”、コード“Ｂ”の時間／電圧変換回路４からの出力を第２のアナログ／デジタル変換器５で取得する（取得結果はａ、ｂ）。破線（Ａ）が、コード“Ａ”の時間／電圧変換回路４の出力を第２のアナログ／デジタル変換器５で取得した特性である。破線（Ｂ）が、コード“Ｂ”の時間／電圧変換回路４の出力を第２のアナログ／デジタル変換器５で取得した特性である。

ここで、ａとｂとの差が設定されたコード幅になるように、電圧／時間変換回路３内の電流源１５１または時間／電圧変換回路４内の電流源２１１の少なくとも１つの電流源の電流値を、デジタル処理回路６から出力するデジタル制御信号Ｄ_ＣＮＴ［Ｘ：０］で調整する。すなわち、図９に示すように、ａがａ’になるように調整する。

図１０に通常動作時の電圧／時間変換回路３の入力と時間／電圧変換回路４の出力との関係を示す。図中において、破線ラインが出力特性に誤差がある場合を示し、実線ラインが出力特性に誤差がない場合を示す。前述した補正動作を実行することにより、出力特性の誤差を低減でき、ほぼ破線ラインと実線ラインが一致する。

２．１ 補正動作
図１１を用いて、第１の実施形態のＡＤ変換回路１０における補正動作について説明する。図１１は、ＡＤ変換回路１０における補正動作を示すフローチャートである。

まず、設定回路１によりＡＤ変換回路１０への入力電圧を固定する（ステップＳ１）。続いて、デジタル処理回路６は、デジタル制御信号Ｄ_ＣＮＴ［Ｘ：０］の初期値を設定する。デジタル制御信号Ｄ_ＣＮＴ［Ｘ：０］は、電圧／時間変換回路３内または時間／電圧変換回路４内の少なくともいずれか一方の電流源の電流値を調整する信号である（ステップＳ２）。

次に、第１のアナログ／デジタル変換器２の出力をコード“Ａ”に固定する（ステップＳ３）。第１のアナログ／デジタル変換器２から出力されたコード“Ａ”は、電圧／時間変換回路３により変換されて時間信号として出力される。この時間信号は、時間／電圧変換回路４により変換されて電圧信号として出力される。さらに、電圧信号は、第２のアナログ／デジタル変換器５により変換されてデジタル信号ａとして出力される。

続いて、デジタル処理回路６は、第２のアナログ／デジタル変換器５から出力されたデジタル信号ａを取り込む。さらに、デジタル処理回路６内のメモリにデジタル信号ａを格納する（ステップＳ４）。

次に、第１のアナログ／デジタル変換器２の出力をコード“Ｂ”に固定する（ステップＳ５）。第１のアナログ／デジタル変換器２から出力されたコード“Ｂ”は、電圧／時間変換回路３により変換されて時間信号として出力される。この時間信号は、時間／電圧変換回路４により変換されて電圧信号として出力される。さらに、この電圧信号は、第２のアナログ／デジタル変換器５により変換されてデジタル信号ｂとして出力される。

続いて、デジタル処理回路６は、第２のアナログ／デジタル変換器５から出力されたデジタル信号ｂを取り込む。さらに、デジタル処理回路６は、メモリに格納された信号ａと信号ｂとの差Ｙを計算する（ステップＳ６）。

次に、デジタル処理回路６は、差Ｙと所定値Ｃとを比較し、ＹがＣと等しいか否かを判定する（ステップＳ７）。ＹがＣと等しくない場合、ＹがＣに近づくようにデジタル制御信号Ｄ_ＣＮＴ［Ｘ：０］を更新する（ステップＳ８）。すなわち、デジタル処理回路６は、デジタル制御信号Ｄ_ＣＮＴ［Ｘ：０］を更新することにより、電圧／時間変換回路３内または時間／電圧変換回路４内の少なくとも一方の電流源の電流値を調整し、ＹがＣに近づくように制御する。

ステップＳ８にてデジタル制御信号Ｄ_ＣＮＴ［Ｘ：０］を更新した後、ステップＳ３へ移行し、ステップＳ３以降の処理を行う。そして、ＹがＣと等しくなるまでステップＳ３からステップＳ７までの処理を繰り返し、ＹがＣと等しくなったら補正動作を終了する。

なお、デジタル制御信号Ｄ_ＣＮＴ［Ｘ：０］の更新は、バイナリサーチあるいは総当たりで行えばよい。バイナリサーチを用いた場合、初期値は中間コードに設定される。また、総当たりを用いた場合、初期値は端のコードに設定される。

また、第１のアナログ／デジタル変換器２の出力をコード“Ａ”とコード“Ｂ”に固定したとき、第２のアナログ／デジタル変換器５がオーバーフローしないように、設定回路１により固定する電圧を選択する。例えば、コード“Ａ”、“Ｂ”を中間コードの２つに設定した場合、アナログ／デジタル変換器が差動入力であれば入力コモンモード電圧を、単相入力であれば中間電圧を、入力する固定電圧に選べばよい。

また、所定値Ｃは、第２のアナログ／デジタル変換器５に入力されるフルスケールコードである。例えば、第２のアナログ／デジタル変換器５のフルスケールが８ビットであって、フルレンジで使う場合は、所定値Ｃは２５６（１０進）となり、半分のレンジを冗長に使う場合は、１２８（１０進）となる。

２．２ 補正動作の他例
図１２を用いて、ＡＤ変換回路１０における他の補正動作について説明する。図１２は、ＡＤ変換回路１０における他の補正動作を示すフローチャートである。

図１１に示した動作と同様に、まず、設定回路１によりＡＤ変換回路１０への入力電圧を固定する（ステップＳ１）。続いて、デジタル処理回路６は、デジタル制御信号Ｄ_ＣＮＴ［Ｘ：０］の初期値を設定する。デジタル制御信号Ｄ_ＣＮＴ［Ｘ：０］は、電圧／時間変換回路３内または時間／電圧変換回路４内の少なくともいずれか一方の電流源の電流値を調整する信号である（ステップＳ２）。

次に、デジタル処理回路６は、回数ｉを０に設定する（ステップＳ２ａ）。続いて、第１のアナログ／デジタル変換器２の出力をコード“Ａ”に固定する（ステップＳ３）。コード“Ａ”は、電圧／時間変換回路３及び時間／電圧変換回路４により変換されて電圧信号として出力される。さらに、この電圧信号は、第２のアナログ／デジタル変換器５により変換されてデジタル信号ａとして出力される。

続いて、デジタル処理回路６は、第２のアナログ／デジタル変換器５から出力されたデジタル信号ａを取り込み、デジタル処理回路６内の第１のメモリにデジタル信号ａを格納する（ステップＳ４）。

次に、第１のアナログ／デジタル変換器２の出力をコード“Ｂ”に固定する（ステップＳ５）。コード“Ｂ”は、電圧／時間変換回路３及び時間／電圧変換回路４により変換されて電圧信号として出力される。さらに、この電圧信号は、第２のアナログ／デジタル変換器５により変換されてデジタル信号ｂとして出力される。

続いて、デジタル処理回路６は、第２のアナログ／デジタル変換器５から出力されたデジタル信号ｂを取り込む。さらに、デジタル処理回路６は、第１のメモリに格納された信号ａと信号ｂとの差Ｙを計算する。そして、デジタル処理回路６内の第２のメモリに格納された値にＹを加算する（ステップＳ６ａ）。

次に、デジタル処理回路６は、回数ｉがＮより小さいか否かを判定する（ステップＳ６ｂ）。回数ｉがＮより小さい場合、ｉをインクリメントし（ステップＳ６ｃ）、ステップＳ３に戻る。そして、回数ｉがＮ以上になるまでステップＳ３からステップＳ６ｂまでの処理を繰り返し、ｉがＮ以上になったら、ステップＳ６ｄへ進む。ステップＳ６ｄでは第２のメモリに格納されたＹの平均値を計算する。

次に、デジタル処理回路６は、平均値Ｙと所定値Ｃとを比較し、ＹがＣと等しいか否かを判定する（ステップＳ７）。ＹがＣと等しくない場合、ＹがＣに近づくようにデジタル制御信号Ｄ_ＣＮＴ［Ｘ：０］を更新する（ステップＳ８）。すなわち、デジタル処理回路６は、デジタル制御信号Ｄ_ＣＮＴ［Ｘ：０］を更新することにより、電圧／時間変換回路３内または時間／電圧変換回路４内の少なくとも一方の電流源の電流値を調整し、ＹがＣに近づくように制御する。

ステップＳ８にてデジタル制御信号Ｄ_ＣＮＴ［Ｘ：０］を更新した後、ステップＳ２ａへ移行し、ステップＳ２ａ以降の処理を行う。そして、ＹがＣと等しくなるまでステップＳ２ａからステップＳ７までの処理を繰り返し、ＹがＣと等しくなったら補正動作を終了する。その他の構成は、図１１に示した動作と同様である。

第１の実施形態では、電圧／時間変換回路３及び時間／電圧変換回路４を含む増幅回路のゲインのずれ量が縮小するように、デジタル制御信号Ｄ_ＣＮＴ［Ｘ：０］を更新することにより、電圧／時間変換回路３内または時間／電圧変換回路４内の少なくとも一方の電流源の電流値を調整する。これにより、電圧／時間変換回路３及び時間／電圧変換回路４を含む増幅回路のゲインを適切な値に調整でき、高精度なアナログ／デジタル変換が可能なＡＤ変換回路を実現することができる。

前記増幅回路内部で、アナログで振幅調整を行う場合は、配線抵抗で、第２のアナログ／デジタル変換器のゲインが下がり、ＡＤ変換回路に誤差が発生する場合がある。本提案手法は、第２のアナログ／デジタル変換器を通してゲイン補正を行うため、配線抵抗の影響も含んだ状態で補正できる。

［第２の実施形態］
第２の実施形態のアナログ／デジタル変換回路について説明する。第２の実施形態では、電圧／時間変換回路３内及び時間／電圧変換回路４内の電流源端に接続された可変キャパシタによって、電圧／時間変換回路３及び時間／電圧変換回路４を含む増幅回路のゲインを調整する。ここでは、第１の実施形態と異なる構成を説明する。その他の構成は、前記第１の実施形態と同様であるため、説明を省略する。

１．電圧／時間変換回路
図１３は、第２の実施形態における電圧／時間変換回路３の構成を示す回路図である。図２Ａに示した信号生成回路１５０は、電流源１５１に電流調整端子を有していたが、第２実施形態では電流調整端子を設けず、電流源１５１の出力端子に可変キャパシタ１６０を接続する。可変キャパシタ１６０は、デジタル制御信号Ｄ_ＣＮＴ［Ｘ：０］に応じて、容量が可変可能である。その他の構成は、図２Ａに示した電圧／時間変換回路３と同様である。

２．時間／電圧変換回路
図１４は、第２の実施形態における時間／電圧変換回路４の構成を示す回路図である。図４に示した信号生成回路２１０は、電流源２１１に電流調整端子を有していたが、第２実施形態では電流調整端子を設けず、電流源２１１の出力端子に可変キャパシタ１６０を接続する。可変キャパシタ１６０は、デジタル制御信号Ｄ_ＣＮＴ［Ｘ：０］に応じて、容量が可変可能である。その他の構成は、図４に示した時間／電圧変換回路４と同様である。

３．可変キャパシタ
図１５は、電圧／時間変換回路３内及び時間／電圧変換回路４内の可変キャパシタ１６０の回路図である。図示するように、可変キャパシタ１６０は、（Ｘ＋１）個のサブ容量部１６１を含む。各サブ容量部１６１は、インバータ１６２、トランジスタ１６３、及びキャパシタ１６４を含む。

インバータ１６２は、（Ｘ＋１）ビットのデジタル制御信号Ｄ_ＣＮＴ［Ｘ：０］のうち所定の１ビットデジタル信号を受け取る。インバータ１６２は、受け取った１ビットデジタル信号を論理反転し、トランジスタ１６３のゲート端子へ出力する。

トランジスタ１６３は、電源Ｖ_ＤＤ（または基準電圧Ｖ_ＳＳ）に接続されるソース端子と、インバータ１６２の出力端子に接続されるゲート端子と、キャパシタ１６４を介して電流出力端子に接続されるドレイン端子とを持つ。各サブ容量部１６１は、トランジスタ１６３がオンである期間に、トランジスタ１６３を介してキャパシタ１６４に電荷を充電する。一方、トランジスタ１６３がオフである期間は、キャパシタ１６４に電荷は充電されない。
前記動作により、（Ｘ＋１）個のサブ容量部１６１のうちのいくつかのキャパシタ１６４に電荷を充電することにより、可変キャパシタ１６０の容量を調整する。

第２の実施形態では、電圧／時間変換回路３及び時間／電圧変換回路４を含む増幅回路のゲインのずれ量が縮小するように、デジタル制御信号Ｄ_ＣＮＴ［Ｘ：０］を更新することにより、電圧／時間変換回路３内または時間／電圧変換回路４内の少なくとも一方の電流源端に接続された可変キャパシタ１６０の容量を調整する。これにより、電圧／時間変換回路３及び時間／電圧変換回路４を含む増幅回路のゲインを適切な値に調整でき、高精度なアナログ／デジタル変換が可能なＡＤ変換回路を実現することができる。

［第３の実施形態］
第３の実施形態のＡＤ変換回路について説明する。前記第１，第２の実施形態ではデジタル／アナログ変換機能を持った電圧／時間変換回路３を示したが、第３の実施形態では、電圧／時間変換回路３からデジタル／アナログ変換機能を分離し、別に設けた例を示す。

１．ＡＤ変換回路の構成
図１６は、第３の実施形態のＡＤ変換回路の構成を示すブロック図である。図示するように、ＡＤ変換回路２０は、設定回路１、第１のアナログ／デジタル変換器（ＡＤＣ）２、電圧／時間変換回路３ａ、時間／電圧変換回路４、第２のアナログ／デジタル変換器（ＡＤＣ）５、デジタル処理回路６、及びデジタル／アナログ変換器７を備える。

ここでは、第１の実施形態と異なる電圧／時間変換回路３ａについて説明する。デジタル／アナログ変換器７は通常の構成を有し、その他の構成は前記第１の実施形態と同様であるため、説明を省略する。

図１７を用いて、電圧／時間変換回路３ａについて説明する。図１７は、電圧／時間変換回路３ａの構成を示す回路図である。電圧／時間変換回路３ａは、図２Ａに示した電圧／時間変換回路３からデジタル／アナログ変換機能を削除したものである。さらに、第２のサンプリング回路として、１つの第２のサンプリング回路１２０を示している。もちろん、第２のサンプリング回路をＮ個備えていてもよい。

入力電圧と第１のアナログ／デジタル変換器２の出力がデジタル／アナログ変換器７によりデジタル／アナログ変換され、これらが加減算された値が電圧／時間変換回路３ａに入力される。その他の構成及び効果は、前記第１の実施形態と同様である。

２．変形例
変形例として、デジタル／アナログ変換機能を含む電圧／時間変換回路３に、第１のアナログ／デジタル変換器２の機能を含めてもよい。図１８は、変形例の電圧／時間変換回路３ｂの構成を示す回路図である。電圧／時間変換回路３ｂは、図２Ａに示した電圧／時間変換回路３に、検出器１１６０、及び逐次比較型（ＳＡＲ）ロジック１１７０を追加したものである。

図１８に示すように、検出器１１６０は、電圧源１１６１及び比較器１１６２を含む。比較器１１６２は、第１の入力端子、第２の入力端子および出力端子を含む。比較器１１６２の第１の入力端子には、サンプリング容量１１２，１２２−１，…，１２２−Ｎの第２の端子と、比較器１４１の第１の端子と、スイッチ１３１の一端が接続される。電圧源１１６１は、正極端子および負極端子を持つ。比較器１１６２の第２の入力端子は、電圧源１１６１の正極端子に接続される。電圧源１１６１の負極端子は接地される。電圧源１１６１は、比較基準電圧Ｖ_ＲＣ２を発生する。比較基準電圧Ｖ_ＲＣ２は、中間電圧Ｖ_ＣＭと同一であってもよい。さらに、比較器１１６２の出力端子は、ＳＡＲロジック１１７０の入力端子に接続される。

比較器１１６２は、クロック信号ＣＬＫに同期して動作する。比較器１１６２は、クロック信号ＣＬＫの立ち上がりエッジ（または立ち下がりエッジ）を検出すると、第１の入力端子の電圧を第２の入力端子の電圧と比較する。なお、比較器１１６２は、電圧／時間変換回路３ｂのサンプルフェーズおよび変換フェーズにおいて動作を停止する。

具体的には、第１の入力端子の電圧が第２の入力端子の電圧よりも小さければ、比較器１１６２は“Ｈ”レベル（電源電圧）のデジタル信号を出力する。他方、第１の入力端子の電圧が第２の入力端子の電圧以上であれば、比較器１１６２は“Ｌ”レベル（グラウンド電圧）のデジタル信号を出力する。

ＳＡＲロジック１１７０は、入力端子、デジタル出力端子および制御出力端子を持つ。ＳＡＲロジック１１７０の入力端子は、比較器１１６２の出力端子に接続される。ＳＡＲロジック１１７０の制御出力端子は、Ｎ個の第２のサンプリング回路１２０−１，…，１２０−Ｎに接続される。

なお、図１８の例によれば、ＳＡＲロジック１１７０の制御出力端子は、Ｎ個の第２のサンプリング回路１２０−１，…，１２０−Ｎに含まれるスイッチ１２４−１などに接続されている。しかしながら、ＳＡＲロジック１１７０の制御出力端子は、Ｎ個の第２のサンプリング回路１２０−１，…，１２０−Ｎにおける調整用電圧を制御するために、他の要素（例えば、電圧源１２３−１など）に接続されてもよい。

電圧／時間変換回路３ｂのリセットフェーズにおいて、ＳＡＲロジック１１７０は、検出器１１６０から比較結果を示すデジタル信号を周期的に受け取る。ＳＡＲロジック１１７０は、このデジタル信号に応じてＮ個の第２のサンプリング回路１２０−１，…，１２０−Ｎにおける調整用電圧を制御するための制御信号を周期的に生成し、制御出力端子を介して出力する。

さらに、ＳＡＲロジック１１７０は、電圧／時間変換回路３ｂのリセットフェーズの間に入力されたデジタル信号を蓄積することによって、リセットフェーズの終了時に出力デジタル信号ＡＤＣ_ＯＵＴを得る。ＳＡＲロジック１１７０は、出力デジタル信号ＡＤＣ_ＯＵＴをデジタル出力端子を介して出力する。その他の構成及び効果は、第１の実施形態と同様である。

第３の実施形態では、電圧／時間変換回路３及び時間／電圧変換回路４を含む増幅回路のゲインのずれ量が縮小するように、デジタル制御信号Ｄ_ＣＮＴ［Ｘ：０］を更新することにより、電圧／時間変換回路３内または時間／電圧変換回路４内の少なくとも一方の電流源の電流値を調整する。これにより、電圧／時間変換回路３及び時間／電圧変換回路４を含む増幅回路のゲインを適切な値に調整でき、高精度なアナログ／デジタル変換が可能なＡＤ変換回路を実現することができる。

［第４の実施形態］
第４の実施形態のＡＤ変換回路について説明する。第４の実施形態では、第１のアナログ／デジタル変換器２の出力に補正係数を乗算することにより、デジタル出力を補正する。

１．ＡＤ変換回路の構成
図１９は、第４の実施形態のＡＤ変換回路の構成を示すブロック図である。図示するように、ＡＤ変換回路３０は、設定回路１、第１のアナログ／デジタル変換器２、電圧／時間変換回路３、時間／電圧変換回路４、第２のアナログ／デジタル変換器５、及びデジタル処理回路６ａを備える。その他の構成及び効果は、前記第１の実施形態と同様である。

２．ＡＤ変換回路の動作
第４の実施形態のＡＤ変換回路３０における補正動作の概要を説明する。図２０は補正動作時の電圧／時間変換回路３の入力と時間／電圧変換回路４の出力との関係を示す。

まず、ＡＤ変換回路３０の入力電圧を固定する。そして、第１のアナログ／デジタル変換器２の出力をコード“Ａ”、コード“Ｂ”の２つに固定（図２０では、Ａ：０１、Ｂ：１０）する。図２０中に示すＭＳＢ（最上位ビット）とＭＳＢ−１（最上位ビットより１つ下位のビット）は、コード“Ａ”がそれぞれ０と１であり、コード“Ｂ”がそれぞれ１と０である。この固定されたコードで、図２０に示すように、第２のアナログ／デジタル変換器５の出力より、理想ゲインＡＯＵＴ_Ideと現状ゲインＡＯＵＴの比Ｍを算出する（Ｍ＝ＡＯＵＴ_Ide／ＡＯＵＴ）。破線（Ａ）が、コード“Ａ”の時間／電圧変換回路４の出力を第２のアナログ／デジタル変換器５で取得した特性である。破線（Ｂ）が、コード“Ｂ”の時間／電圧変換回路４の出力を第２のアナログ／デジタル変換器５で取得した特性である。

通常動作時は、第１のアナログ／デジタル変換器２の出力に係数Ｍを乗算した結果を用いる。なお、ゲインエラーが許容できるシステムであれば、乗算器が第２のアナログ／デジタル変換器５内にあってもよい。

図２１を用いて、第４の実施形態のＡＤ変換回路３０における補正動作について説明する。図２１は、ＡＤ変換回路３０における補正動作を示すフローチャートである。

まず、設定回路１によりＡＤ変換回路３０への入力電圧を固定する（ステップＳ１１）。続いて、第１のアナログ／デジタル変換器２の出力をコード“Ａ”に固定する（ステップＳ１２）。コード“Ａ”は、電圧／時間変換回路３及び時間／電圧変換回路４により変換されて電圧信号として出力される。さらに、この電圧信号は、第２のアナログ／デジタル変換器５により変換されてデジタル信号ａとして出力される。

次に、デジタル処理回路６ａは、第２のアナログ／デジタル変換器５から出力されたデジタル信号ａを取り込む。さらに、デジタル処理回路６ａ内のメモリにデジタル信号ａを格納する（ステップＳ１３）。

次に、第１のアナログ／デジタル変換器２の出力をコード“Ｂ”に固定する（ステップＳ１４）。コード“Ｂ”は、電圧／時間変換回路３及び時間／電圧変換回路４により変換されて電圧信号として出力される。さらに、この電圧信号は、第２のアナログ／デジタル変換器５により変換されてデジタル信号ｂとして出力される。

続いて、デジタル処理回路６ａは、第２のアナログ／デジタル変換器５から出力されたデジタル信号ｂを取り込む。さらに、デジタル処理回路６ａは、メモリに格納された信号ａと信号ｂとの差Ｙを計算する。さらに、“Ｍ＝Ｃ／Ｙ”により、係数Ｍを算出する（ステップＳ１５）。

次に、デジタル処理回路６ａは、第１のアナログ／デジタル変換器２の出力信号ａと乗算する係数Ｍを設定する（ステップＳ１６）。以上により、補正動作を終了する。

第４の実施形態では、電圧／時間変換回路３及び時間／電圧変換回路４を含む増幅回路のゲインのずれ量を無くすように、第１のアナログ／デジタル変換器２の出力に補正係数Ｍを乗算にすることにより、高精度なアナログ／デジタル変換が可能なＡＤ変換回路を実現することができる。

なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。

１…設定回路、２…第１のアナログ／デジタル変換器（ＡＤＣ）、３…電圧／時間変換回路、４…時間／電圧変換回路、５…第２のアナログ／デジタル変換器（ＡＤＣ）、６…デジタル処理回路、１０…ＡＤ変換回路、１１…スイッチ、１２…電圧源、１１０…第１のサンプリング回路、１１１…スイッチ、１１２…サンプリング容量、１１３…電圧源、１１４…スイッチ、１２０−１，…，１２０−Ｎ…第２のサンプリング回路、１２１−１…スイッチ、１２２−１…サンプリング容量、１２３−１…電圧源、１２４−１…スイッチ、１３０…ボトムプレートサンプラ、１３１…スイッチ、１３２…電圧源、１４０…検出器、１４１…比較器、１４２…電圧源、１５０…信号生成器、１５１…電流源。

Claims (11)

1. 入力を第１の電圧に固定する設定回路と、
   前記第１の電圧を第１のデジタル信号に変換する第１のアナログ／デジタル変換器と、
   第１キャパシタと前記第１キャパシタに電流を供給する第１の電流源とを有し、前記第１の電圧と前記第１のデジタル信号をアナログ信号に変換した結果との残差信号を取得し、前記第１キャパシタに充電された電圧に応じて、前記残差信号を時間信号に変換する電圧／時間変換回路と、
   第２キャパシタと前記第２キャパシタに電流を供給する第２の電流源とを有し、前記第２キャパシタに充電された電圧に応じて、前記時間信号を電圧信号に変換する時間／電圧変換回路と、
   前記電圧信号を第２のデジタル信号に変換する第２のアナログ／デジタル変換器と、
   前記第２のデジタル信号に基づいて、前記第１の電流源または前記第２の電流源の少なくとも１つ電流源の電流値を調整する第３のデジタル信号を出力するデジタル処理回路と、
   を具備するアナログ／デジタル変換回路。
2. 入力を第１の電圧に固定する設定回路と、
   前記第１の電圧を第１のデジタル信号に変換する第１のアナログ／デジタル変換器と、
   第１キャパシタと、第１可変キャパシタと、前記第１キャパシタ及び前記第１可変キャパシタに電流を供給する第１の電流源とを有し、前記第１の電圧と前記第１のデジタル信号をアナログ信号に変換した結果との残差信号を取得し、前記第１キャパシタ及び前記第１可変キャパシタに充電された電圧に応じて、前記残差信号を時間信号に変換する電圧／時間変換回路と、
   第２キャパシタと、第２可変キャパシタと、前記第２キャパシタ及び前記第２可変キャパシタに電流を供給する第２の電流源とを有し、前記第２キャパシタ及び前記第２可変キャパシタに充電された電圧に応じて、前記時間信号を電圧信号に変換する時間／電圧変換回路と、
   前記電圧信号を第２のデジタル信号に変換する第２のアナログ／デジタル変換器と、
   前記第２のデジタル信号に基づいて、前記第１の電流源または前記第２の電流源の少なくとも１つの電流源の電流値を調整する第３のデジタル信号を出力するデジタル処理回路と、
   を具備するアナログ／デジタル変換回路。
3. 入力を第１の電圧に固定する設定回路と、
   前記第１の電圧を第１のデジタル信号に変換する第１のアナログ／デジタル変換器と、
   前記第１の電圧と前記第１のデジタル信号をアナログ信号に変換した結果との残差信号を出力するデジタル／アナログ変換器と、
   第１キャパシタと前記第１キャパシタに電流を供給する第１の電流源とを有し、前記第１キャパシタに充電された電圧に応じて、前記残差信号を時間信号に変換する電圧／時間変換回路と、
   第２キャパシタと前記第２キャパシタに電流を供給する第２の電流源とを有し、前記第２キャパシタに充電された電圧に応じて、前記時間信号を電圧信号に変換する時間／電圧変換回路と、
   前記電圧信号を第２のデジタル信号に変換する第２のアナログ／デジタル変換器と、
   前記第２のデジタル信号に基づいて、前記第１の電流源または前記第２の電流源の少なくとも１つの電流源の電流値を調整する第３のデジタル信号を出力するデジタル処理回路と、
   を具備するアナログ／デジタル変換回路。
4. 入力を第１の電圧に固定する設定回路と、
   前記第１の電圧を第１のデジタル信号に変換する第１のアナログ／デジタル変換器と、
   前記第１の電圧と前記第１のデジタル信号をアナログ信号に変換した結果との残差信号を出力するデジタル／アナログ変換器と、
   第１キャパシタと、第１可変キャパシタと、前記第１キャパシタ及び前記第１可変キャパシタに電流を供給する第１の電流源とを有し、前記第１キャパシタ及び前記第１可変キャパシタに充電された電圧に応じて、前記残差信号を時間信号に変換する電圧／時間変換回路と、
   第２キャパシタと、第２可変キャパシタと、前記第２キャパシタ及び前記第２可変キャパシタに電流を供給する第２の電流源とを有し、前記第２キャパシタ及び前記第２可変キャパシタに充電された電圧に応じて、前記時間信号を電圧信号に変換する時間／電圧変換回路と、
   前記電圧信号を第２のデジタル信号に変換する第２のアナログ／デジタル変換器と、
   前記第２のデジタル信号に基づいて、前記第１の電流源または前記第２の電流源の少なくとも１つの電流源の電流値を調整する第３のデジタル信号を出力するデジタル処理回路と、
   を具備するアナログ／デジタル変換回路。
5. 前記電圧／時間変換回路は、さらに、電圧源と、前記第１キャパシタと前記電圧源とを短絡または開放するスイッチとを有するサンプリング回路を備える請求項１乃至４のいずれかに記載のアナログ／デジタル変換回路。
6. 前記時間／電圧変換回路は、さらに、電圧源と、前記第２キャパシタと前記電圧源とを短絡または開放するスイッチとを有するサンプリング回路を備える請求項１乃至５のいずれかに記載のアナログ／デジタル変換回路。
7. 前記電圧／時間変換回路は、さらに、電圧源と、前記電圧源に接続された抵抗ラダーと、前記抵抗ラダーの接続を切り替えるスイッチとを有する請求項１乃至４のいずれかに記載のアナログ／デジタル変換回路。
8. 前記電圧／時間変換回路は前記第１のアナログ／デジタル変換器を含み、前記第１のアナログ／デジタル変換器は、前記電圧源、前記第１キャパシタ、及び前記スイッチを前記電圧／時間変換回路と共用し、
   前記第１のアナログ／デジタル変換器は、さらに、前記スイッチを制御する逐次比較ロジックと、前記第１キャパシタの電圧を比較電圧と比較し、比較結果を前記逐次比較ロジックに出力する検出器とを有する請求項５に記載のアナログ／デジタル変換回路。
9. 前記デジタル処理回路は、
   前記設定回路により入力を前記第１の電圧に固定させ、
   前記第１のアナログ／デジタル変換器の出力を第１のコードと第２のコードにそれぞれ固定し、
   前記第１のコードに対する前記第２のアナログ／デジタル変換器の出力と、前記第２のコードに対する前記第２のアナログ／デジタル変換器の出力との出力差を取り、
   前記出力差に基づいて補正係数を設定し、
   前記第１のアナログ／デジタル変換器の出力に前記補正係数を乗算する請求項１乃至４のいずれかに記載のアナログ／デジタル変換回路。
10. 前記第２のアナログ／デジタル変換器の前記出力差は、前記第２のアナログ／デジタル変換器の入力レンジよりも小さい請求項９に記載のアナログ／デジタル変換回路。
11. 前記デジタル処理回路は、前記第３のデジタル信号をバイナリサーチで決定する請求項１乃至４のいずれかに記載のアナログ／デジタル変換回路。