JP5893591B2 - サンプルホールド回路のキャリブレーション方法、キャリブレーション装置、およびサンプルホールド回路 - Google Patents
サンプルホールド回路のキャリブレーション方法、キャリブレーション装置、およびサンプルホールド回路 Download PDFInfo
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Description
図16は、パイプライン型A/D変換器10の一例を示す概略構成図である。
このパイプライン型A/D変換器10は、図16に示すように、Stage1からStageNまで、N段の単位ブロック100(1)〜100(N)が縦続接続されてなる。
図16に示すように、StageIは、SSH(サブサンプルホールド)回路101と、SADC(サブADコンバータ)回路102と、DAC(D/Aコンバータ)回路103と、加算器104と、を含んで構成される。
SADC回路102はSSH回路101で取り込んだアナログ出力信号ResidueI−1をデジタル信号DigitalIにA/D変換するものである。このデジタル信号DigitalIは、StageIの出力信号(DigitalI)として出力される。なお、このSADC回路102から出力されるデジタル信号DigitalIは、各Stage1〜StageNのSADC回路102から出力されるデジタル信号DigitalIとともに、所定の規則で足し合わされ、その結果がA/D変換の結果を表すデジタル出力信号として出力される。
加算器104はSSH回路101で取り込んだアナログ信号からDAC回路103で生成されたアナログ信号を差し引き、その減算結果であるアナログ信号を、残余信号であるResidueIとして次段の単位ブロックStageI+1に出力するようになっている。この際、加算器104で差し引いて得た残余信号としてのアナログ信号(ResidueI)を、所定倍に増幅することで、次段の単位ブロックStageI+1の要求精度を上げずに、同一の単位ブロック(Stage)構成によりA/D変換することが可能となり、高精度のA/D変換を実現する。
図17は、MDAC105の一例を示す概略構成図である。
Va=−(1/a0)×Vout ……(1)
CsI×Vin
=Cf(Vout−Va)+Cr(0−Va)+Cp(0−Va) ……(2)
前記(1)および(2)式から、ホールドフェーズにおける、MDAC−AMP11の出力ResidueIすなわち、MDAC105の出力Voutは、次式(3)で表すことができる。
Vout
=(CsI/Cf)×{1/(1+1/(a0×f))}×Vin
……(3)
f=Cf/(Cr+Cf+Cp) ……(4)
式(3)で表される伝達関数において、入出力特性が理想的な場合には、式(3)は次式(5)と表すことができる。
Vout=(CsI/Cf)×Vin ……(5)
(3)および(5)式から、理想的な入出力特性を得るためには、MDAC−AMP11のDCGain「a0」は無限大まで大きい必要があることがわかる。
一般的にAMPのDCGainを上げるためには多段化やカスコード化する必要がある。そのため、良好な安定性を保つことが難しくなったり出力振幅に制限を受けたりすることが問題となる。
この問題を解決するため、DCGain「a0」を大きくしなくても高いゲイン特性を有するMADC−AMP11を得る方法として、Summing Point Monitoring(以下、SPMという。)という手法が考案されている。
図18(a)および(b)は、SPMを実現するための具体的な回路の一例であって、(a)はサンプルフェーズにおける回路構成、(b)はホールドフェーズにおける回路構成である。
この回路は、図18(b)のMDAC−AMP11のサミングポイントPsumをGain−AMP12で取り出すことにより、MDAC−AMP11で発生するエラーを補正する。
この回路は、容量Ce1でサンプリングした後に、容量Ce2で転送する離散型SC(switched capacitor)回路である。
また、MDAC−AMP11のDCGain「a0」が低い場合であってもMDAC−AMP11を高いゲイン特性に保つためには、例えば図18のような構成の場合には、Gain−AMP12が精度の良いゲイン特性を有する必要がある。しかしながら、実際には動作環境や製造工程時のばらつきによりそのような高い精度は実現できないという問題がある。
なお、上記アナログ信号の振幅をランダム変数で変動させる代わりに例えばA/D変換器のように閾値を有するサンプルホールド回路の場合はサンプルホールド回路が有する閾値をランダム変数で変動させてもよい。
前記変換対象のアナログ信号が前記エラー積算領域内の値であるか否かは、前記変換対象のアナログ信号または当該変換対象のアナログ信号を変換したデジタル信号に基づき判定するようになっていてよい。
前記アンプはゲインアンプであってよい。
前記サンプルホールド回路に含まれるアンプのうちのメインアンプのゲインを、前記エラー信号に基づき調整するようになっていてよい。
前記サンプルホールド回路は、アンプを有する乗算型デジタルアナログコンバータ(例えば図1に示す、MDAC110)を含み、前記調整部は、前記乗算型デジタルアナログコンバータに含まれるアンプのゲイン(例えば図2に示す、MDAC−AMP11)を、前記エラー信号に基づき調整するようになっていてよい。
本発明の他の態様は、上記いずれかの態様に記載のキャリブレーション装置を有することを特徴とするサンプルホールド回路、である。
図1は、本発明におけるサンプルホールド回路のキャリブレーション方法を適用したパイプライン型A/D変換器1の一例を示す概念図である。
パイプライン型A/D変換器1は、図16に示したパイプライン型A/D変換器10と比較して、MDAC105の代わりに、MDAC110を備えるところが異なる。なお、図16に示したパイプライン型A/D変換器10と同じ機能を有する構成要素には同一の符号を付し、その説明は省略する。
図2は、SPMを用いたMDAC110の一例を示す概略構成図である。
SPMは、図2に示すように、通常のDACに対してサミングポイント(Summing Point:加算点)Psumと呼ばれるMDAC−AMP11の入力端の電圧VaをモニタするためのゲインアンプであるGain−AMP12を使用する点に特徴がある。
Vout(MDAC)
=(CsI/Cf)×{1/(1+1/(a0×f))}×Vin
……(6)
Vout(SPM)
=(1/f′)×Va
=−1/(a0×f′)×Vout(MDAC) ……(7)
Vout
=Vout(MDAC)−Vout(SPM)
=Vout(MDAC)+1/(a0×f′)×Vout(MDAC)
=(CsI/Cf)×{1/(1+1/(a0×f))}
×{1+1/(a0×f′)}×Vin ……(8)
ここで、「f′」が「f」に等しいときには、(8)式は次式(9)と表すことができる。
Vout=(CsI/Cf)×Vin ……(9)
式(9)から、SPMにおける単位ブロックStageIの出力Voutは、MDAC−AMP11のDCGain「a0」によらないことがわかる。すなわち、DCGain「a0」が低い場合であっても高いゲイン特性を保つことが可能となる。
図3は、本発明におけるパイプライン型A/D変換器1(図1)を構成するGain−AMP12の一例を示す概念図である。
本発明におけるパイプライン型A/D変換器1は、Stage1(100(1))については、MDACとして、図2に示すMDAC110を搭載し、且つそのGain−AMP12として、図3に示すGain−AMPを用いている。Stage2(100(2))〜StageN(100(N))については、図17に示す、Gain−AMP12を持たないMDACを搭載している。
本発明におけるGain−AMP12は、図3に示すように、サミングポイントPsumに接続される、Nチャネル型MOSトランジスタで構成される、差動のMOSトランジスタMx1およびMx2を有し、出力に接続するMOSトランジスタMy1およびMy2と、電流値可変の電流源I1、I2、I3と、を含んで構成される非離散型の、ゲイン調整可能なゲインアンプであり、キャップレスのゲインアンプである。ここでいう、非離散型のゲインアンプとは、スイッチング動作なく連続的に入力信号を出力に増幅するアンプのことをいう。
すなわち、Gain−AMP12は、図3に示すように、直列に接続されたMOSトランジスタMy2およびMx2と、直列に接続されたMOSトランジスタMy1およびMx1とが電源VDDおよび接地GND間に並列に接続され、さらに、MOSトランジスタMx1およびMx2と接地GND間に、電流源I3が介挿されている。
また、MOSトランジスタMy1およびMy2のゲートは、それぞれMOSトランジスタが飽和領域に入るのに十分な固定電圧Vb1、Vb2に接続される。
図3に示すGain−AMP12のゲインは、MOSトランジスタMx1およびMx2の相互コンダクタンスをそれぞれgmx、MOSトランジスタMy1およびMy2の相互コンダクタンスをそれぞれgmyとすると、次式(10)で表すことができる。
1/f′=gmx/gmy ……(10)
gm=2×{K×(W/L)×i}1/2 ……(11)
なお、上記実施形態では、Gain−AMP12を、Nチャネル型MOSトランジスタで構成した場合について説明したが、Pチャネル型MOSトランジスタで構成することも可能である。
図4は、本発明におけるGain−AMP12のその他の例を示す概念図である。
図4に示すGain−AMP12は、サミングポイントPsumに接続され、Pチャネル型MOSトランジスタで構成される、差動のMOSトランジスタMx1およびMx2と、出力に接続するMOSトランジスタMy1およびMy2と、電流値可変の電流源I1、I2、I3と、を含んで構成する。なお、MOSトランジスタMx1、Mx2、My1およびMy2は同一機能構成を有するPチャネル型MOSトランジスタで構成される。
また、MOSトランジスタMx1およびMy1の接続点がGain−AMP12の一方の出力端Poutとなり、さらにMOSトランジスタMy1と並列に電流源I1が接続される。同様に、MOSトランジスタMx2およびMy2の接続点がGain−AMP12の他方の出力端Noutとなり、さらにMOSトランジスタMy2と並列に電流源I2が接続される。
これら入力端Pin/Ninは、図2におけるGain−AMP12の入力端に該当しサミングポイントPsumに接続される。
さらに、出力端PoutおよびNoutは、図2におけるGain−AMP12の出力端に該当し次段のサンプリングキャパシタCsI+1に接続される。
以上の構成とすることによって、Gain−AMP12をNチャネル型MOSトランジスタで構成した場合と同等の作用効果を得ることができる。
なお、図3、図4において、電流源I1〜I3は、それぞれMOSトランジスタで構成することも可能である。
図5は、図3に示すGain−AMP12を有するMDAC110を備えたパイプライン型A/D変換器1における、Gain−AMP12のゲイン1/f′の調整を行う回路、すなわち、パイプライン型A/D変換器1のゲイン調整を行なう、キャリブレーション装置の一例を示す概略構成図である。図5に示すキャリブレーション装置は、ランダム信号を入力信号Vinに加算してキャリブレーションを行なうものである。このように、ランダム信号を入力信号Vinに加算してキャリブレーションを行なう方式を、ランダム信号加算方式という。
Vout(ADC)=(1−α)×Vin(ADC) ……(12)
(12)式中のαはGain−AMP12のゲイン「1/f′」とMDAC110のフィードバックファクタの逆数「1/f」を使って以下の通り表すことができる。
α=Cf/Cs×(1/a0)×(1/f−1/f′) ……(13)
パイプライン型A/D変換器1を通してアナログデジタル変換された後、パイプライン型A/D変換器1から出力されるアナログ信号Vin(ADC)相当のデジタル信号Vout(ADC)から、入力信号Vinに加算したアナログ信号PN×Vcal相当のデジタル信号を差し引くと、差し引いた結果、すなわち、出力Voutは次式(13)で表すことができる。
Vout=Vin−α×(Vin+PN×Vcal) ……(14)
PN×Vout
=PN×Vin(1−α)−αVcal ……(15)
入力信号Vinにランダム変数PNを乗じたPN×Vinは、長期的に平均化してみると、零となるため、結局、(15)式は、(16)式と表すことができる。
PN×Vout=−αVcal ……(16)
したがって、α=0を、(14)式に代入すると、(14)式はVout=Vinとなる。すなわち、入力信号Vinを理想的にアナログデジタル変換したことと等価になる。
なお、図5に示す、ランダム信号加算方式によるキャリブレーション装置において、31は、図示しないランダム信号発生回路などで発生されるランダム変数PNと、予め設定された電圧Vcalとを乗算する演算器、32は、パイプライン型A/D変換器1への入力信号Vinと、乗算器31の演算結果PN×Vcalとを加算し加算結果Vin′をパイプライン型A/D変換器1に出力する加算器、33は、前記ランダム信号発生回路などで発生されるランダム変数PNの負値(−PN)と予め設定された電圧Vcalと乗算する乗算器、34は、乗算器33の演算結果(−PN×Vcal)とパイプライン型A/D変換器1の出力Vout(ADC)とを加算し、出力Voutとして出力する加算器、35は、前記ランダム信号発生回路などで発生されるランダム変数PNと加算器34から出力される出力Voutとを乗算する乗算器である。
以上説明したように、図5に示す、ランダム信号加算方式によるキャリブレーション装置を用いることによって、パイプライン型A/D変換器1では、新たに容量を追加することなく、正確なアナログデジタル変換を行うことができ、また、MDAC−AMP11のDCgain「a0」が低くても、正確なアナログデジタル変換を行うことができる。したがって、ノイズの増加を抑制しつつ、精度のよいアナログデジタル変換を実現することができる。
図6は、図3に示すGain−AMP12を備えたパイプライン型A/D変換器1における、Gain−AMP12のゲイン1/f′の調整を行うキャリブレーション装置のその他の例を示す概略構成図である。
この閾値変動方式によるキャリブレーション装置では、図6に示すように、図5に示すキャリブレーション装置で有していた乗算器31および33、加算器32および34は不要である。
Vout=(1−α)×Vin ……(17)
(17)式中のαはGain−AMP12のゲイン「1/f′」とMDAC110のフィードバックファクタの逆数「1/f」とを使って次式(18)の通り表すことができる。
α=Cf/Cs×(1/a0)×(1/f−1/f′) ……(18)
パイプライン型A/D変換器1を通してアナログデジタル変換された後、パイプライン型A/D変換器1から出力されるアナログ信号Vin相当のデジタル信号Voutは次式(19)で表すことができる。
Vout=Vin−α×(Vin+PN×Vcal)
=(1−α)Vin−α(PN×Vcal) ……(19)
PN×Vout
=PN×Vin(1−α)−αVcal ……(20)
入力信号Vinにランダム変数PNを乗じたPN×Vinは、長期的に平均化してみると、零となるため、結局、(20)式は、(21)式と表すことができる。
PN×Vout=−αVcal ……(21)
すなわち、アキュームレータ21では入力したエラー信号Verrを積算し、アップダウンカウンタ22では積算値がゼロより小さい時、1/f′が1/fより大きいとみなすことができるのでGain−AMP12のゲインを小さくする指令信号を出力する。逆にアキュームレータ21での積算値がゼロより大きい時、1/f′が1/fより小さいとみなすことができるのでGain−AMP12のゲインを大きくする指令信号を出力する。DAC23では、アップダウンカウンタ22の指令信号に応じて電流源I1〜I3の電流値を調整する。例えば、1/f′を低下させる場合には、電流源I1、I2およびI3の電流量を減少させ、MOSトランジスタMx1およびMx2の相互コンダクタンスgmxを減少させることにより1/f′を低下させる。逆に、電流源I1、I2およびI3の電流量を増加させ、MOSトランジスタMx1およびMx2の相互コンダクタンスgmxを増加させることにより1/f′を増加させる。
したがって、α=0を、(19)式に代入すると、(19)式はVout=Vinとなる。すなわち、入力信号Vinを理想的にアナログデジタル変換したことと等価になる。
なお、図6においては、Gain−AMP12のゲインを調整したが、これに限るものではなく、例えば、図2のMDAC−AMP11のゲインを、上記と同様の手順で調整するようにしても良い。
図7は、図6で説明したSADC102の閾値を変動させるキャリブレーション方法を用いて調整を行なう閾値変動方式によるキャリブレーション装置の詳細を示したものであり、Background Calibrationを行う場合の、キャリブレーション装置の一例を示すブロック図である。
ステージ部41は、MDAC110と、SADC102と、を含んで構成される。
そして、図7に示すキャリブレーション装置は、前述のように、SADC102の閾値を変動させ入出力関数を変動させてキャリブレーションを行なう。
また、Backend ADC42から出力される出力Voutとランダム変数PNとを乗算器35で乗算し、演算器43での演算結果をエラー信号Verrとして、エラー信号Verrをアキュームレータ21で積算し、アップダウンカウンタ22では、積算値がゼロより小さいか、すなわち、1/f′が1/fより大きいとみなすことができるかに応じて指令信号をDAC23に出力し、DAC23では、アップダウンカウンタ22の指令信号に応じてGain−AMP12の電流源I1〜I3の電流値を調整する。
また、この方式は入力信号にDither信号を重畳した信号を長周期的に積算するとゼロになることを前提としてAD変換により発生するエラーを取り出し、これをFeedbackして最適値を探索する。
次に、本実施形態のように、入力信号Vinにランダム信号を加算すること、或いは、SADC102の閾値を変動させることにより、パイプライン型A/D変換器1のゲイン調整を行なう方法と、従来技術との相違を明確にするため、従来のランダム信号を用いずに、ゲイン調整を行なう場合について説明する。
従来のSADCは、図8に示すように、コンパレータ151〜156を備えている。
コンパレータ151〜156は、入力信号Vinと基準電圧(5/8)・Vr、(3/8)・Vr、(1/8)・Vr、(−1/8)・Vr、(−3/8)・Vr、(−5/8)・Vrとをそれぞれ比較する。なお、Vrは、入力信号Vinの最大入力レンジである。
図9に示すように、ランダム信号を加算しないSADCの場合、比較する基準電圧の値が変わらないので、入力信号に対して伝達関数が適応された出力信号が出力される。
図10は、MDAC110が2.5BitのMDACである場合の、Stage1のSADC102に含まれるADCの一部を模式的に示す図である。
SADC102は、コンパレータ161〜168を備えている。
図11では、ランダム変数PN=1を加算する時のSADC102の伝達関数(入出力特性)と、ランダム変数PN=−1を加算する時のSADC102の伝達関数(入出力特性)とを併記している。
一方、入力側からみて例2のような入力信号が入ってきたところでは、ランダム変数PNによって出力信号は変わらない。例えばPN=1の場合、ランダム変数PN=1を加算する時のSADC102の伝達関数が適応され、PN=−1の場合、ランダム変数PN=−1を加算する時のSADC102の伝達関数が適応されるが、両者の伝達関数は同じなので、例2の入力信号は例2に応じた出力信号(PN=1/−1)となる。
ところで、エラーが積算されていようがいまいが、アキュームレータ21では全ての出力信号についてこれらを積算している。
そこで、本発明者は、この点に鑑み、キャリブレーション時間を短縮化するためには、アキュームレータ21の積算時間を効率化すればよいことを見出し、前述のように、入力信号Vinによって、乗算器35でのエラー信号が零となる場合とならない場合とが存在することから、このエラー信号が零とならないときの入力信号Vinの取り得る領域をエラー積算領域とし、入力信号Vinがエラー積算領域内の値であるかどうかを判定し効率的なAccumulationを行う手法を提案する。
アキュームレータ21は、入力信号Vinが、エラー信号が積算されない領域(時間)の値である場合には、単に前回の積算結果を保持しても良いし、前回の積算結果に「0」を足しても良いし、または、アキュームレータ21の両端をバイパスしてもよい。
図12(a)において、ランダム変数PNの影響を受けない領域はStage2入力(=Stage1出力)の(−1/4)・Vr〜(1/4)・Vrに該当する。図示しない判定回路は、この領域をエラー積算している領域(時間)を判定し、エラー積算している領域(時間)としていない領域(時間)とを区別することで、エラー積算している領域のみアキュームレータ21で積算する。
ここで、Stage2入力(=Stage1出力)が(−1/4)・Vr〜(1/4)・Vrとなるのは、図12(a)に示すように、Stage2に入力される入力信号が複数に分割されてなる各Segmentにおいて、セグメントSeg.3とセグメントSeg.2の中で出力が0以上の時、セグメントSeg.4の中で出力が0以下の時である。
図12(b)は、SADC102のコンパレータにOffsetがある場合の、Stage1およびStage2の伝達関数(入出力特性)を示す図である。Stage1の伝達関数を示す図(図12(b)の左側の図)において、横軸はSADC102への入力を表し、縦軸は出力を表し、横軸の「△」が指し示す値は、Stage1のSADC102の閾値を表す。また、Stage2の伝達関数を示す図(図12(b)の右側の図)において、横軸は、Stage2のSADC102の出力を表し、縦軸は、Stage2のSADC102の入力を表し、縦軸の「△」が指し示す値は、Stage2のSADC102の閾値を表す。
(ランダム信号加算方式によるキャリブレーション装置の一例を示す詳細な構成図)
この図13は、図5で説明した入力信号にランダム信号を加算する、ランダム信号加算方式によるキャリブレーション装置の一例を示す詳細な構成図である。
ステージ部51は、MDAC110と、SADC102′と、を含んで構成される。
SADC102′は、入力信号Vinが入力されるADC102aとDAC102bとを含むとともに、電圧Vcalとランダム変数PNとを乗算する乗算器31と、乗算器31の乗算結果を、入力信号Vinに加算するための加算器32としての容量と、を含んで構成される。
なお、MDAC110は、前述の図2に示すMDAC110と同一構成を有する。
また、電圧Vcalとランダム変数「−PN」とを乗算する乗算器33での演算結果に、Backend ADC52から出力される出力Vout(ADC)を加算器34により加算し、加算結果とランダム変数PNとを乗算器35で乗算する。この乗算器35での演算結果をエラー信号Verrとして、エラー信号Verrをアキュームレータ21で積算し、アップダウンカウンタ22では、積算値がゼロより小さいか、すなわち、1/f′が1/fより大きいとみなすことができるかに応じて指令信号をDAC23に出力し、DAC23では、アップダウンカウンタ22の指令信号に応じてGain−AMP12の電流源I1〜I3の電流値を調整する。
また、電圧Vcalの代わりに、SADC102に含まれるADCのコンパレータで用いる基準電圧Vrを用い、入力信号Vinの入力端につながる容量(CAP)CsIとの比で実現することもできる。たとえばVcal=(1/4)・Vrのとき、図13中の電圧Vcalを(1/4)・Vrにする代わりに、VcalをVrにし、CAP比を1:4にして実現してもよい。
図14は、ランダム変数PNを入力信号Vinに加算する場合の、入力信号とSADC102の伝達関数(入出力特性)とを示す図である。図14において横軸は、SADC102への入力信号、縦軸は出力を表す。
伝達関数が同じでもランダム変数PNによって出力が変わる場合は、長期的に加算していくと、結果としてエラー成分が残る。
図13に示すキャリブレーション装置においても、図7に示すキャリブレーション装置と同様に、後段のBackend ADC52を利用することでエラー信号を積算している領域(時間)とエラー信号を積算していない領域(時間)とを区別し、エラー信号を積算している領域のみアキュームレータ21で積算することで、キャリブレーション時間を短縮化することができる。
図15は、キャリブレーション装置の他の適用例を示す詳細な構成図である。
図15に示すキャリブレーション装置は、パイプライン型A/D変換器ではなく、A/D変換器のサンプルホールド回路において、ゲイン調整を行なうものであって、図15では、図13で説明した入力信号Vinにランダム信号を加算することによりキャリブレーションを行なうものである。
図15は、サンプルホールド回路211に対して、Background Calibrationを行うためのキャリブレーション装置の一例を示すブロック図である。
図15に示すように、サンプルホールド回路211は、AMP221とGain−AMP12と、AMP221の出力端と反転入力端とを接続する容量222と、一端が入力信号Vinの入力端に接続され、他端が、AMP221の反転入力端とGain−AMP12の入力端とに接続されるサンプリング容量223と、を備えるとともに、さらに、電圧Vcalとランダム変数PNとを乗算する乗算器31と加算器32としての容量と、を備える。そして、AMP221の出力端とGain−AMP12の出力端との間に、サンプルホールド回路211とADC212とを接続するための容量213が接続される。
また、レベル判定回路217は、例えばADCで構成され、図13の後段のBackend ADC52と同様に、エラー信号が積算される領域(時間)とエラー信号が積算されない領域(時間)とを区別する。
このように、図15に示すキャリブレーション装置も、図13に示すキャリブレーション装置と同様に、レベル判定回路217を利用することでエラー信号が積算される領域(時間)と積算されない領域(時間)とを区別し、エラー信号が積算される領域のみアキュームレータ21で積算することで、キャリブレーション時間を短縮化することができる。
なお、上記実施形態では、本発明によるサンプルホールド回路のキャリブレーション方法を、パイプライン型A/D変換器や、A/D変換器のサンプルホールド回路に適用した場合について説明したが、これに限るものではなく、例えば、ΔΣA/D変換器などであっても適用することができる。
11 MDAC−AMP
12 Gain−AMP
21 アキュームレータ(accumulator)
22 アップダウンカウンタ(up/dn counter)
23 DAC(DAコンバータ)
31、33、35 乗算器
32、34 加算器
211 サンプルホールド回路
212 A/D変換器
Mx1、Mx2、My1、My2 MOSトランジスタ
I1、I2、I3 電流源
Claims (13)
- 変換対象のアナログ信号の振幅をランダム変数で変動させ、変動させたアナログ信号を、アンプを有するサンプルホールド回路によりデジタル信号に変換し、
変換後のデジタル信号に前記ランダム変数を乗算してその乗算信号を積算し、
当該積算結果を、前記変換対象のアナログ信号をデジタル信号に変換する際のエラー信号とし、
前記アンプのゲインを、前記エラー信号に基づき調整することを特徴とするサンプルホールド回路のキャリブレーション方法。 - 前記変換対象のアナログ信号が予め設定したエラー積算領域内の値であるか否かを判定し、
前記変換対象のアナログ信号が前記エラー積算領域内の値でないと判定した場合は前記乗算信号を積算せず、前記変換対象のアナログ信号が前記エラー積算領域内の値であると判定したときにのみ、前記乗算信号を積算することを特徴とする請求項1に記載のサンプルホールド回路のキャリブレーション方法。 - 前記変換対象のアナログ信号が前記エラー積算領域内の値であるか否かは、
前記変換対象のアナログ信号または当該変換対象のアナログ信号を変換したデジタル信号に基づき判定することを特徴とする
請求項2に記載のサンプルホールド回路のキャリブレーション方法。 - 前記アナログ信号が前記エラー積算領域内の値ではないと判定された場合は、前回の積算結果を保持することを特徴とする請求項2または請求項3に記載のサンプルホールド回路のキャリブレーション方法。
- 前記アンプはゲインアンプであることを特徴とする請求項1から請求項4のいずれか1項に記載のサンプルホールド回路のキャリブレーション方法。
- 前記サンプルホールド回路は、アンプを有する乗算型デジタルアナログコンバータを含み、
前記乗算型デジタルアナログコンバータに含まれるアンプのゲインを、前記エラー信号に基づき調整することを特徴とする請求項1から請求項4のいずれか1項に記載のサンプルホールド回路のキャリブレーション方法。 - 前記サンプルホールド回路に含まれるアンプのうちのメインアンプのゲインを、前記エラー信号に基づき調整することを特徴とする請求項1から請求項4のいずれか1項に記載のサンプルホールド回路のキャリブレーション方法。
- 変換対象のアナログ信号の振幅をランダム変数で変動させるランダム変動部と、
前記ランダム変動部により振幅が変動されたアナログ信号をサンプルホールド回路でデジタル信号に変換した変換結果に前記ランダム変数を乗算する乗算部と、
前記乗算部での乗算結果を積算する積算部と、
調整部と、
を備え、
前記サンプルホールド回路はアンプを有し、
前記調整部は、前記積算部の積算結果を前記サンプルホールド回路でのエラー信号として、前記アンプのゲインを前記積算結果に基づき調整することを特徴とするキャリブレーション装置。 - 前記積算部は、
前記変換対象のアナログ信号が、予め設定したエラー積算領域内の値であるか否かを判定し、前記アナログ信号が前記エラー領域内の値でないと判定された場合は前記乗算部での乗算結果を積算せず、前記アナログ信号が前記エラー積算領域内の値であると判定された場合にのみ前記乗算部での乗算結果を積算することを特徴とする請求項8に記載のキャリブレーション装置。 - 前記アンプは、ゲインアンプであることを特徴とする請求項8又は請求項9に記載のキャリブレーション装置。
- 前記サンプルホールド回路は、アンプを有する乗算型デジタルアナログコンバータを含み、
前記調整部は、前記乗算型デジタルアナログコンバータに含まれるアンプのゲインを、前記エラー信号に基づき調整することを特徴とする請求項8又は請求項9に記載のキャリブレーション装置。 - 前記調整部は、前記サンプルホールド回路に含まれるアンプのうちのメインアンプのゲインを、前記エラー信号に基づき調整することを特徴とする請求項8又は請求項9に記載のキャリブレーション装置。
- 請求項8から請求項12のいずれか1項に記載のキャリブレーション装置を有することを特徴とするサンプルホールド回路。
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