JP2015076733A - サンプルホールド回路およびａ／ｄ変換器 - Google Patents

Abstract

【課題】サンプルホールド回路の、より高いゲイン特性を実現する。【解決手段】パイプライン型Ａ／Ｄ変換器１のＭＤＡＣ（乗算型デジタルアナログコンバータ）１１０として、サンプリングキャパシタＣｓＩとサンプリングキャパシタＣｓＩが入力端に接続されるＭＤＡＣ−ＡＭＰ１１と、ＭＤＡＣ−ＡＭＰ１１に接続されるＳＰＭ（Ｓｕｍｍｉｎｇ Ｐｏｉｎｔ Ｍｏｎｉｔｏｒｉｎｇ）部１２とを備え、ＳＰＭ部１２は、入力端がサミングポイントに接続されるＡＤＣ１２ａとＡＤＣ１２ａの出力端に接続されるＤＡＣ１２ｂとを備える。ＳＰＭ部１２は、ホールドフェーズにサミングポイントの電圧をモニタし、モニタ結果を次段のサンプルホールド回路に含まれるサンプリングキャパシタＣｓＩ＋１に供給する。パイプライン型Ａ／Ｄ変換器１の出力Ｖｏｕｔから得られるエラー信号が０となるように、ＳＰＭ部１２のゲインを調整する。【選択図】 図７

Description

本発明は、サンプルホールド回路およびＡ／Ｄ変換器、サンプルホールド回路のキャリブレーション方法およびキャリブレーション装置に関し、より詳細には、オペアンプによる増幅を利用して入力信号を出力変換するための回路、すなわち、例えば、パイプライン型Ａ／Ｄ変換器やΔΣＡ／Ｄ変換器など、また、それらに含まれるサンプルホールド回路やＭｕｌｔｉｐｌｅ ＤＡＣ（ＭＤＡＣ：乗算型デジタルアナログコンバータなど）、さらにサンプルホールド回路のキャリブレーション方法およびキャリブレーション装置に関する。

サンプルホールド回路の一例としてパイプライン型Ａ／Ｄ変換器が挙げられる。このパイプライン型Ａ／Ｄ変換器１０として、例えば図１６に示す回路が知られている（例えば特許文献１参照）。
図１６は、パイプライン型Ａ／Ｄ変換器１０の一例を示す概略構成図である。
このパイプライン型Ａ／Ｄ変換器１０は、図１６に示すように、Ｓｔａｇｅ１からＳｔａｇｅＮまで、Ｎ段の単位ブロック１００（１）〜１００（Ｎ）が縦続接続されてなる。

各単位ブロック１００（１）〜１００（Ｎ）は同一構成を有するので、ここでは、ＳｔａｇｅＩ（単位ブロック１００（Ｉ））の構成について説明する。
図１６に示すように、ＳｔａｇｅＩは、ＳＳＨ（サブサンプルホールド）回路１０１と、ＳＡＤＣ（サブＡＤコンバータ）回路１０２と、ＤＡＣ（Ｄ／Ａコンバータ）回路１０３と、加算器１０４と、を含んで構成される。

ＳｔａｇｅＩのＳＳＨ回路１０１は、前段の単位ブロックＳｔａｇｅＩ−１から出力されるアナログ出力信号ＲｅｓｉｄｕｅＩ−１を取り込む。
ＳＡＤＣ回路１０２はＳＳＨ回路１０１で取り込んだアナログ出力信号ＲｅｓｉｄｕｅＩ−１をデジタル信号ＤｉｇｉｔａｌＩにＡ／Ｄ変換するものである。このデジタル信号ＤｉｇｉｔａｌＩは、ＳｔａｇｅＩの出力信号（ＤｉｇｉｔａｌＩ）として出力される。なお、このＳＡＤＣ回路１０２から出力されるデジタル信号ＤｉｇｉｔａｌＩは、各Ｓｔａｇｅ１〜ＳｔａｇｅＮのＳＡＤＣ回路１０２から出力されるデジタル信号ＤｉｇｉｔａｌＩとともに、所定の規則で足し合わされ、その結果がＡ／Ｄ変換の結果を表すデジタル出力信号として出力される。

ＤＡＣ回路１０３はＳＡＤＣ回路１０２からのデジタル信号ＤｉｇｉｔａｌＩに対応するアナログ信号を生成し、加算器１０４に出力する。
加算器１０４はＳＳＨ回路１０１で取り込んだアナログ信号からＤＡＣ回路１０３で生成されたアナログ信号を差し引き、その減算結果であるアナログ信号を、残余信号であるＲｅｓｉｄｕｅＩとして次段の単位ブロックＳｔａｇｅＩ＋１に出力するようになっている。この際、加算器１０４で差し引いて得た残余信号としてのアナログ信号（ＲｅｓｉｄｕｅＩ）を、所定倍に増幅することで、次段の単位ブロックＳｔａｇｅＩ＋１の要求精度を上げずに、同一の単位ブロック（Ｓｔａｇｅ）構成によりＡ／Ｄ変換することが可能となり、高精度のＡ／Ｄ変換を実現する。

ところで、一般的にＳＳＨ回路１０１、ＤＡＣ回路１０３および加算器１０４は、一つのオペアンプと容量ＣＡＰとの組み合わせで構成される。このオペアンプと容量ＣＡＰとを組み合わせて構成される回路を、Ｍｕｌｔｉｐｌｅ ＤＡＣ（ＭＤＡＣ：乗算型デジタルアナログコンバータ）１０５と呼ぶ。
図１７は、ＭＤＡＣ１０５の一例を示す概略構成図である。

図１７において、（ａ）は、サンプルフェーズ（ＳａｍｐｌｉｎｇＰｈａｓｅ）における回路構成を示し、（ｂ）は、ホールドフェーズ（ＨｏｌｄｉｎｇＰｈａｓｅ）における回路構成を示す。ＭＤＡＣ１０５は、変換クロック信号ＣＬＫに応じて図示しないスイッチなどを切り替えることによって、サンプルフェーズには図１７（ａ）の回路を実現し、ホールドフェーズには図１７（ｂ）の回路を実現する。なお、図１７（ａ）中のＣｓＩの変数Ｉは、ＳｔａｇｅＩを構成するＣｓであることを意味する。

図１７に示すように、ＭＤＡＣ１０５は、同じ大きさの単位容量が並列に組み合わされてなるサンプリングキャパシタＣｓＩと、オペアンプからなるＭＤＡＣ−ＡＭＰ１１とＭＤＡＣ−ＡＭＰ１１の入力端に存在する寄生容量Ｃｐとから構成される。ＭＤＡＣ１０５は、入力される変換クロック信号ＣＬＫに応じてサンプルフェーズ（図１７（ａ））およびホールドフェーズ（図１７（ｂ））を交互に実現するように動作する。

サンプルフェーズ（図１７（ａ））では、前段の単位ブロックＳｔａｇｅＩ−１のアナログ出力信号ＲｅｓｉｄｕｅＩ−１をサンプリングキャパシタＣｓＩに充電する。すなわち、サンプリングキャパシタＣｓＩの一端にアナログ出力信号ＲｅｓｉｄｕｅＩ−１を入力し、他端は、ＭＤＡＣ−ＡＭＰ１１の反転入力端子に接続する。このとき、ＭＤＡＣ−ＡＭＰ１１の入力端および出力端はグランドレベルにショートしておく。寄生容量Ｃｐも同様にグランドレベルにショートされることになる。

一方、ホールドフェーズ（図１７（ｂ））ではＭＤＡＣ−ＡＭＰ１１の出力端と反転入力端とを容量Ｃｆを介して接続する。また、容量Ｃｒは、図１６のＳＡＤＣ回路１０２から出力されたデジタル信号ＤｉｇｉｔａｌＩに応じて、容量Ｃｒを構成する複数の単位容量それぞれを、「＋Ｖｒ」、「０」、「−Ｖｒ」のいずれかに接続する。すなわち、容量Ｃｒの一端は「＋Ｖｒ」、「０」、「−Ｖｒ」のいずれかに接続し、他端はＭＤＡＣ−ＡＭＰ１１の反転入力端に接続する。前記容量Ｃｆおよび容量Ｃｒはそれぞれ前記サンプリングキャパシタＣｓＩを構成する複数の単位容量のうちの一部で構成される。すなわちサンプリングキャパシタＣｓＩは、ホールドフェーズでは、サンプリングキャパシタＣｓＩを構成する単位容量の一部がＭＤＡＣ−ＡＭＰ１１の出力端および反転入力端間を接続する容量Ｃｆとして用いられ、残りの単位容量が容量Ｃｒとして用いられる。なお、ここでは、サンプリングキャパシタＣｓＩを構成する複数の単位容量の一部を、容量Ｃｆおよび容量Ｃｒとして用いる場合について説明したがこれに限定されるものではない。例えば、サンプリングキャパシタＣｓＩを構成する複数の単位容量をそのまま容量Ｃｒとして用い、容量Ｃｆは別途設けるように構成してもよい。

ＭＤＡＣ−ＡＭＰ１１の出力は、次段の単位ブロックＳｔａｇｅＩ＋１を構成するＭＤＡＣ１０５のサンプリングキャパシタＣｓＩ＋１に接続され、ＳｔａｇｅＩのＭＤＡＣ−ＡＭＰ１１の出力が、アナログ出力信号ＲｅｓｉｄｕｅＩとして、次段のサンプリングキャパシタＣｓＩ＋１に出力される。また、ＭＤＡＣ−ＡＭＰ１１の非反転入力端はグランドレベルに維持される。

このとき、ＭＤＡＣ−ＡＭＰ１１のＤＣ（直流）ゲインを「ａ０」とすると、ＭＤＡＣ−ＡＭＰ１１の反転入力端の電圧Ｖａは、ＭＤＡＣ−ＡＭＰ１１の出力端の電圧Ｖｏｕｔを用いて、次式（１）で表すことができる。
Ｖａ＝−（１／ａ０）×Ｖｏｕｔ ……（１）

例えば、容量Ｃｒを構成する単位容量につながる電圧が全て零の場合、サンプルフェーズとホールドフェーズとにおける容量に蓄えられた電荷保存則から次式（２）が成り立つ。
ＣｓＩ×Ｖｉｎ
＝Ｃｆ（Ｖｏｕｔ−Ｖａ）＋Ｃｒ（０−Ｖａ）＋Ｃｐ（０−Ｖａ） ……（２）
前記（１）および（２）式から、ホールドフェーズにおける、ＭＤＡＣ−ＡＭＰ１１の出力ＲｅｓｉｄｕｅＩすなわち、ＭＤＡＣ１０５の出力Ｖｏｕｔは、次式（３）で表すことができる。
Ｖｏｕｔ
＝（ＣｓＩ／Ｃｆ）×｛１／（１＋１／（ａ０×ｆ））｝×Ｖｉｎ
……（３）

ここで、（３）式中の、「ａ０」は前述のようにＭＤＡＣ−ＡＭＰ１１のＤＣ（直流）ゲインを表す。また、「ｆ」は、ＭＤＡＣ−ＡＭＰ１１のフィードバックファクタと呼ばれ、各容量Ｃｒ、Ｃｆ、Ｃｐを用いて、次式（４）で表すことができる。
ｆ＝Ｃｆ／（Ｃｒ＋Ｃｆ＋Ｃｐ） ……（４）
式（３）で表される伝達関数において、入出力特性が理想的な場合には、式（３）は次式（５）と表すことができる。
Ｖｏｕｔ＝（ＣｓＩ／Ｃｆ）×Ｖｉｎ ……（５）
（３）および（５）式から、理想的な入出力特性を得るためには、ＭＤＡＣ−ＡＭＰ１１のＤＣＧａｉｎ「ａ０」は無限大まで大きい必要があることがわかる。

実際には、ＤＣＧａｉｎ「ａ０」は必要な精度に応じて大きくすることになる。
一般的にＡＭＰのＤＣＧａｉｎを上げるためには多段化やカスコード化する必要がある。そのため、良好な安定性を保つことが難しくなったり出力振幅に制限を受けたりすることが問題となる。
この問題を解決するため、ＤＣＧａｉｎ「ａ０」を大きくしなくても高いゲイン特性を有するＭＡＤＣ−ＡＭＰ１１を得る方法として、Ｓｕｍｍｉｎｇ Ｐｏｉｎｔ Ｍｏｎｉｔｏｒｉｎｇ（以下、ＳＰＭという。）という手法が考案されている。

図１８は、図１６の乗算型ＤＡ変換器の具体的回路の一例である。
図１８（ａ）および（ｂ）は、ＳＰＭを実現するための具体的な回路の一例であって、（ａ）はサンプルフェーズにおける回路構成、（ｂ）はホールドフェーズにおける回路構成である。
この回路は、図１８（ｂ）のＭＤＡＣ−ＡＭＰ１１のサミングポイントＰｓｕｍをＧａｉｎ−ＡＭＰ１２で取り出すことにより、ＭＤＡＣ−ＡＭＰ１１で発生するエラーを補正する。

図１８（ｃ）は、ＳＰＭを実現するための具体的な回路の別の一例である（例えば、非特許文献１参照）。
この回路は、容量Ｃｅ１でサンプリングした後に、容量Ｃｅ２で「Ｇａｉｎ＋ＡＤＣ部」に転送し、低速のＡＤ変換器１２でサミングポイントの出力電圧の平均値をＡＤ変換した後に、メインパスのＡＤ変換器１１の結果を補正する離散型ＳＣ（switched capacitor）回路である。

特開２０１２−６０５１９号公報

「Ａ １６−ｂｉｔ ２５０−ＭＳ／ｓ ＩＦ Ｓａｍｐｌｉｎｇ Ｐｉｐｅｌｉｎｅｄ ＡＤＣ Ｗｉｔｈ Ｂａｃｋｇｒｏｕｎｄ Ｃａｌｉｂｒａｔｉｏｎ」，ＩＥＥＥ ＪＯＵＲＮＡＬ ＯＦ ＳＯＬＩＤ−ＳＴＡＴＥ ＣＩＲＣＵＩＴＳ，ＶＯＬ．４５，ＮＯ．１２，ＤＥＣＥＭＢＥＲ ２０１０，ｐ．２６０２−ｐ．２６１２

しかしながら、このように、平均値を補正した場合、メインパスの線形的な歪成分は補正することが可能であるが、高次の歪については補正できないため高精度な変換を行うことができない。
本発明はこのような課題に鑑みてなされたものであり、ＤＡ変換用アンプのゲイン特性が高次の歪を発生するようなサンプルホールド回路において、より高いゲイン特性を実現することの可能なサンプルホールド回路およびＡ／Ｄ変換器、サンプルホールド回路のキャリブレーション方法およびキャリブレーション装置を提供することにある。

本発明の一態様は、サンプリングキャパシタ（例えば図２に示す、サンプリングキャパシタＣｓＩ）および当該サンプリングキャパシタが入力端に接続されるアンプ（例えば図２に示す、ＭＤＡＣ−ＡＭＰ１１）を有するとともに、前記アンプに接続される演算部（例えば図２に示す、ＳＰＭ部１２）を備え、前記アンプの出力を次段のサンプルホールド回路に供給するサンプルホールド回路であって、前記演算部は、ＡＤ変換器（例えば図３に示す、ＡＤＣ１２ａ）と当該ＡＤ変換器の出力端に接続されるＤＡ変換器（例えば図３に示す、ＤＡＣ１２ｂ）とを有し、ホールドフェーズに、前記アンプの入力端における前記サンプリングキャパシタの接続点であるサミングポイントの電圧をモニタし、前記サミングポイントの電圧のモニタ結果を次段のサンプルホールド回路に含まれるサンプリングキャパシタ（例えば図２に示す、サンプリングキャパシタＣｓＩ＋１）に供給することを特徴とするサンプルホールド回路、である。

前記ＡＤ変換器は、入力端が前記サミングポイントに接続され、前記ＤＡ変換器は、出力端が前記次段のサンプルホールド回路に含まれるサンプリングキャパシタに接続されていてよい。
前記演算部はゲインを変化させることが可能に構成されていてよい。
本発明の他の態様は、上記いずれかの態様に記載のサンプルホールド回路を用いてなることを特徴とするＡ／Ｄ変換器、である。

本発明の他の態様は、変換対象のアナログ信号の振幅をランダム変数で変動させ、変動させたアナログ信号を、演算部を有するサンプルホールド回路によりデジタル信号に変換し、変換後のデジタル信号に前記ランダム変数を乗算してその乗算信号を積算し、当該積算結果を、前記変換対象のアナログ信号をデジタル信号に変換する際のエラー信号とし、前記演算部のゲインを、前記エラー信号に基づき調整することを特徴とするサンプルホールド回路のキャリブレーション方法、である。

前記変換対象のアナログ信号が予め設定したエラー積算領域内の値であるか否かを判定し、前記変換対象のアナログ信号が前記エラー積算領域内の値でないと判定した場合は前記乗算信号を積算せず、前記変換対象のアナログ信号が前記エラー積算領域内の値であると判定したときにのみ、前記乗算信号を積算するものであってよい。
前記変換対象のアナログ信号が前記エラー積算領域内の値であるか否かは、前記変換対象のアナログ信号または当該変換対象のアナログ信号を変換したデジタル信号に基づき判定するようになっていてよい。

前記変換対象のアナログ信号が前記エラー積算領域内の値ではないと判定された場合は、前回の積算結果を保持するようになっていてよい。
前記演算部はＡＤ変換器及びＤＡ変換器を含むものであってよい。
前記サンプルホールド回路は、演算部を有する乗算型デジタルアナログコンバータを含み、前記乗算型デジタルアナログコンバータに含まれる演算部のゲインを、前記エラー信号に基づき調整するものであってよい。

本発明の他の態様は、変換対象のアナログ信号の振幅をランダム変数で変動させるランダム変動部（例えば図７に示す、ＳＡＤＣ回路１０２）と、前記ランダム変動部により振幅が変動されたアナログ信号をサンプルホールド回路でデジタル信号に変換した変換結果に前記ランダム変数を乗算する乗算部（例えば図７に示す、乗算器３５）と、前記乗算部での乗算結果を積算する積算部（例えば図７に示すアキュームレータ２１）と、を備え、前記サンプルホールド回路は演算部（例えば図７に示す、ＳＰＭ部１２）を有し、前記積算部の積算結果を前記サンプルホールド回路でのエラー信号として、前記演算部のゲインを前記積算結果に基づき調整する調整部（例えば図７に示す、アップダウンカウンタ２２およびＤＡＣ２３）を備えることを特徴とするキャリブレーション装置、である。

前記積算部は、前記変換対象のアナログ信号が、予め設定したエラー積算領域内の値であるか否かを判定し、前記アナログ信号が前記エラー領域内の値でないと判定された場合は前記乗算部での乗算結果を積算せず、前記アナログ信号が前記エラー積算領域内の値であると判定された場合にのみ前記乗算部での乗算結果を積算するものであってよい。
前記演算部は、ＡＤ変換器（例えば図３に示す、ＡＤＣ１２ａ）及びＤＡ変換器（例えば図３に示す、ＤＡＣ１２ｂ）を含むものであってよい。

前記サンプルホールド回路は、演算部を有する乗算型デジタルアナログコンバータを含み、前記調整部は、前記乗算型デジタルアナログコンバータに含まれる演算部のゲインを、前記エラー信号に基づき調整するようになっていてよい。
本発明の他の態様は、上記いずれかの態様に記載のキャリブレーション装置を有することを特徴とするサンプルホールド回路、である。

本発明の一態様によれば、ＤＡ変換用アンプが高次の歪を発生するような場合であっても、より精度よくアナログデジタル変換を行うことができる。また、比較的簡易な構成で実現することができるため、消費電力を低減することができるとともに、ＤＡ変換用アンプのゲイン特性を低く抑えることができ、すなわちＤＡ変換用アンプも簡単な構成とすることができるため、電源電圧を小さくすることができ、その分消費電力を抑制することができる。

また、サミングポイントを取り出す回路を、単純な構成で実現した場合であっても、動作環境や製造工程時のばらつきによらず精度の良いゲインが実現できる。

パイプライン型Ａ／Ｄ変換器の一例を示す概略構成図である。 本発明におけるＳＰＭを用いた乗算型ＤＡ変換器の一例を示す構成図である。 ＳＰＭ部の一例を示す概念図である。 ＳＰＭ部の具体例を示す概念図である。 ランダム信号加算方式のキャリブレーション装置の一例を示す概略構成図である。 閾値変動方式のキャリブレーション装置の一例を示す概略構成図である。 閾値変動方式のキャリブレーション装置の一例を示す詳細な構成図である。 閾値変動方式のキャリブレーション装置のＳＡＤＣ回路に含まれるＡＤＣの一部を模式的に示す図である。 ランダム信号を加算しない場合のＳＡＤＣ回路の伝達関数（入出力特性）の一例を示す図である。 ２．５ＢｉｔのＭＤＡＣである場合の、Ｓｔａｇｅ１のＳＡＤＣ回路に含まれるＡＤＣの一部を模式的に示す図である。 ランダム信号を加算する場合のＳＡＤＣ回路の伝達関数（入出力特性）の一例を示す図である。 （ａ）は、ＳＡＤＣ回路のコンパレータにＯｆｆｓｅｔがない理想的な場合の、Ｓｔａｇｅ１およびＳｔａｇｅ２の伝達関数（入出力特性）を示す図であり、（ｂ）は、ＳＡＤＣ回路のコンパレータにＯｆｆｓｅｔがある場合の、Ｓｔａｇｅ１およびＳｔａｇｅ２の伝達関数（入出力特性）を示す図である。 ランダム信号加算方式のキャリブレーション装置の一例を示す詳細な構成図である。 ランダム信号を加算する時のＳＡＤＣ回路の入力信号および伝達関数（入出力特性）の一例を示す図である。 ランダム信号加算方式のキャリブレーション装置のその他の適用例を示す詳細な構成図である。 パイプライン型Ａ／Ｄ変換器の一例を示す概略構成図である。 乗算型ＤＡ変換器の一例を示す概略構成図である。 乗算型ＤＡ変換器の具体的回路の一例である。

以下、本発明の実施形態を説明する。なお、以下の説明では各ステージが２．５ｂｉｔ構成のパイプライン型Ａ／Ｄ変換器を例に説明するが、これに限るものではなく、２．５ｂｉｔでなくても良いし、パイプライン型Ａ／Ｄ変換器でなくても良い。

＜パイプライン型Ａ／Ｄ変換器の構成＞
図１は、本発明を適用したパイプライン型Ａ／Ｄ変換器１の一例を示す概念図である。
パイプライン型Ａ／Ｄ変換器１は、図１６に示したパイプライン型Ａ／Ｄ変換器１０と比較して、ＭＤＡＣ１０５の代わりにＭＤＡＣ１１０を備えるところが異なる。なお、図１６に示したパイプライン型Ａ／Ｄ変換器１０と同じ機能を有する構成要素には同一の符号を付し、その説明は省略する。
次に、本発明におけるＳＰＭの概念を説明する。

図２は、ＳＰＭを用いたＭＤＡＣ１１０の一例を示す概略構成図である。
ＳＰＭは、図２に示すように、通常のＤＡＣに対してサミングポイント（Ｓｕｍｍｉｎｇ Ｐｏｉｎｔ：加算点）Ｐｓｕｍと呼ばれるＭＤＡＣ−ＡＭＰ１１の入力端の電圧Ｖａをモニタして所望のゲインに調整するためのＳＰＭ部１２を使用する。
ＳＰＭ部１２の入力端はサンプルフェーズにおいてはグランドレベルにショートされ、ホールドフェーズではサミングポイントＰｓｕｍに接続され、ＳＰＭ部１２の出力端は、サンプルフェーズにおいてはグランドレベルにショートされ、ホールドフェーズでは次段の単位ブロックＳｔａｇｅＩ＋１を構成するＭＤＡＣ１１０のサンプリングキャパシタＣｓＩ＋１に接続される点に特徴がある。つまり、サンプルフェーズ（図２（ａ））およびホールドフェーズ（図２（ｂ））を交互に繰り返すことにより、サミングポイントＰｓｕｍの電圧ＶａをＳＰＭ部１２で検出し増幅した信号、すなわち（１／ｆ′）×Ｖａを次段のサンプリングキャパシタＣｓＩ＋１で蓄積する。

この図２に示すＳＰＭを用いたＭＤＡＣ１１０におけるＭＤＡＣ−ＡＭＰ１１の出力Ｖｏｕｔ（ＭＤＡＣ）は、ＳＰＭ部１２をもたない図１７に示すＭＤＡＣ１０５におけるＭＤＡＣ−ＡＭＰ１１の出力Ｖｏｕｔと同一となるため、前記（３）式から次式（６）で表すことができる。
Ｖｏｕｔ（ＭＤＡＣ）
＝（ＣｓＩ／Ｃｆ）×｛１／（１＋１／（ａ０×ｆ））｝×Ｖｉｎ
……（６）

一方で、ＳＰＭ部１２の出力Ｖｏｕｔ（ＳＰＭ）は、このＳＰＭ部１２のゲインを１／ｆ′とすると、次式（７）で表すことができる。
Ｖｏｕｔ（ＳＰＭ）
＝（１／ｆ′）×Ｖａ
＝−１／（ａ０×ｆ′）×Ｖｏｕｔ（ＭＤＡＣ） ……（７）

図２に示すＳＰＭを用いたＭＤＡＣ１１０において、ＭＤＡＣ−ＡＭＰ１１の出力Ｖｏｕｔ（ＭＤＡＣ）とＳＰＭ部１２の出力Ｖｏｕｔ（ＳＰＭ）との差が、この単位ブロックＳｔａｇｅＩのトータルの出力となるため、単位ブロックＳｔａｇｅＩの出力Ｖｏｕｔは、次式（８）で表すことができる。
Ｖｏｕｔ
＝Ｖｏｕｔ（ＭＤＡＣ）−Ｖｏｕｔ（ＳＰＭ）
＝Ｖｏｕｔ（ＭＤＡＣ）＋１／（ａ０×ｆ′）×Ｖｏｕｔ（ＭＤＡＣ）
＝（ＣｓＩ／Ｃｆ）×｛１／（１＋１／（ａ０×ｆ））｝
×｛１＋１／（ａ０×ｆ′）｝×Ｖｉｎ ……（８）
ここで、「ｆ′」が「ｆ」に等しいときには、（８）式は次式（９）と表すことができる。
Ｖｏｕｔ＝（ＣｓＩ／Ｃｆ）×Ｖｉｎ ……（９）

式（９）から、ＳＰＭにおける単位ブロックＳｔａｇｅＩの出力Ｖｏｕｔは、ＭＤＡＣ−ＡＭＰ１１のＤＣＧａｉｎ「ａ０」によらないことがわかる。すなわち、ＤＣＧａｉｎ「ａ０」が高次の歪成分を持つような場合であっても高いゲイン特性を保つことが可能となる。

＜ＳＰＭ部１２の概念図＞
図３は、本発明におけるパイプライン型Ａ／Ｄ変換器１（図１）を構成するＳＰＭ部１２の一例を示す概念図である。本発明におけるＳＰＭ部１２は、ＡＤ変換を行なうＡＤＣ１２ａとＡＤＣ１２ａの出力をＤＡ変換するＤＡＣ１２ｂとを備える。

図４は図３のＳＰＭ部１２を構成するＡＤＣ１２ａおよびＤＡＣ１２ｂのより具体的な一例を示す概念図である。
本発明におけるパイプライン型Ａ／Ｄ変換器１は、Ｓｔａｇｅ１（１００（１））については、ＭＤＡＣとして、図２に示すＭＤＡＣ１１０を搭載し、且つそのＳＰＭ部１２として、図３に示すＡＤＣ１２ａとＤＡＣ１２ｂとを用いている。Ｓｔａｇｅ２（１００（２））〜ＳｔａｇｅＮ（１００（Ｎ））については、図１７に示す、ＳＰＭ部１２を持たないＭＤＡＣ１０５を搭載している。

つまり、パイプライン型Ａ／Ｄ変換器１では、Ｓｔａｇｅ１（１００（１））が最も高いＤＣＧａｉｎ「ａ０」を要求される。そのため、本実施形態では、Ｓｔａｇｅ１（１００（１））についてのみ、ＭＤＡＣとして図２に示すＭＤＡＣ１１０を搭載し、且つそのＳＰＭ部１２として図３に示すＡＤＣとＤＡＣとを用いている。これに限るものではなく、全てのＳｔａｇｅ１（１００（１））〜ＳｔａｇｅＮ（１００（Ｎ））またはいずれか複数のＳｔａｇｅについて、ＭＤＡＣとして図２に示すＭＤＡＣ１１０を搭載し、且つそのＳＰＭ部１２として図３に示すＡＤＣおよびＤＡＣを用いることも可能である。

本発明におけるＳＰＭ部１２を構成するＡＤＣ１２ａおよびＤＡＣ１２ｂは、図４に示すように、サミングポイントＰｓｕｍに接続され、そのサミングポイントＰｓｕｍの電圧Ｖａをそれぞれ異なる電圧と比較するための複数のコンパレータ（Ｃｏｍｐ．１〜Ｃｏｍｐ．ｎ）を有するとともに、それぞれのコンパレータ（Ｃｏｍｐ．１〜Ｃｏｍｐ．ｎ）の比較結果に応じて、＋Ｖｒ／０／−Ｖｒのいずれかに一端が接続されそれぞれの電圧にチャージされる容量Ｃ１〜Ｃｎとを有する。コンパレータ（Ｃｏｍｐ．１〜Ｃｏｍｐ．ｎ）がＡＤＣ１２ａに対応し、容量Ｃ１〜ＣｎがＤＡＣ１２ｂに対応している。

これらの容量Ｃ１〜Ｃｎは、図２（ｂ）における次のステージのサンプリングキャパシタＣｓＩ＋１と同様、ホールドフェーズにおいてサミングポイントＰｓｕｍに現れるエラーを蓄え、次のステージに転送する。
この際、容量Ｃ１〜ＣｎとサンプリングキャパシタＣｓＩ＋１との比を調整することにより、式（７）で示される１／ｆ′のゲインを形成する。１／ｆ′のゲインは式（４）で表される１／ｆと等しい時に式（９）のようにＭＤＡＣ−ＡＭＰ１１のＤＣＧａｉｎ「ａ０」に依らないゲイン特性を示すことができるが、式（４）からわかるように、１／ｆは容量の比で算出されるため、容量Ｃ１〜Ｃｎをメインパスと相似な比で形成することで容易に形成することが可能である。

なお、ここでは１／ｆ′のゲインを容量の比で形成するものとしたが、これに限らず、例えば、蓄える電圧＋Ｖｒ／０／−Ｖｒを調整しても良い。また、容量Ｃ１〜Ｃｎは固定せずに後に述べるキャリブレーションによって可変できるようにしていても良い。

＜キャリブレーション装置＞
＜ランダム信号加算方式のキャリブレーション装置の一例＞
図５は、図３に示すＳＰＭ部１２を有するＭＤＡＣ１１０を備えたパイプライン型Ａ／Ｄ変換器１における、ＳＰＭ部１２のゲイン１／ｆ′の調整を行う回路、すなわち、パイプライン型Ａ／Ｄ変換器１のゲイン調整を行なう、キャリブレーション装置の一例を示す概略構成図である。図５に示すキャリブレーション装置は、ランダム信号を入力信号Ｖｉｎに加算してキャリブレーションを行なうものである。このように、ランダム信号を入力信号Ｖｉｎに加算してキャリブレーションを行なう方式を、ランダム信号加算方式という。

図５に示す、ランダム信号加算方式によるキャリブレーション装置において、パイプライン型Ａ／Ｄ変換器１は、前述のように、図１に示すパイプライン型Ａ／Ｄ変換器１を構成するＭＡＤＣ１１０においてＳｔａｇｅ１では、ＭＡＤＣ１１０として図２に示すＭＤＡＣを搭載し、そのＳＰＭ部１２として図３に示す単純な構成のＧａｉｎ−ＡＭＰを用いている。

図３においてＳＰＭ部１２のゲイン（１／ｆ′）がＭＤＡＣ１１のフィードバックファクタの逆数「１／ｆ」と異なっており、そのため、パイプライン型Ａ／Ｄ変換器１の入出力特性が非線形であるとすると、この場合の入出力特性は、次式（１２）に示すように仮定することができる。
Ｖｏｕｔ（ＡＤＣ）＝（１−α）×Ｖｉｎ（ＡＤＣ） ……（１２）
（１２）式中のαはＳＰＭ部１２のゲイン（１／ｆ′）とＭＤＡＣ１１０のフィードバックファクタの逆数「１／ｆ」を使って以下の通り表すことができる。
α＝Ｃｆ／Ｃｓ×（１／ａ０）×（１／ｆ−１／ｆ′） ……（１３）

ここで、「１」か「−１」からなるランダム変数ＰＮを、ある電圧Ｖｃａｌに乗じた信号（ＰＮ×Ｖｃａｌ）を入力信号Ｖｉｎに加算し、加算したアナログ信号Ｖｉｎ（ＡＤＣ）をパイプライン型Ａ／Ｄ変換器１に入力する。電圧Ｖｃａｌは、例えば必要な入力振幅や補正にかかる時間に基づいて設定すればよい。
なお、ここでは、ランダム変数ＰＮを、「１」か「−１」としているが、これに限定されるものではなく、０を基準に、プラス方向およびマイナス方向にある値だけ変動させた値であって、ランダム変数の平均値が零となる値であればよい。

パイプライン型Ａ／Ｄ変換器１を通してアナログデジタル変換された後、パイプライン型Ａ／Ｄ変換器１から出力されるアナログ信号Ｖｉｎ（ＡＤＣ）相当のデジタル信号Ｖｏｕｔ（ＡＤＣ）から、入力信号Ｖｉｎに加算したアナログ信号（ＰＮ×Ｖｃａｌ）相当のデジタル信号を差し引くと、差し引いた結果、すなわち、出力Ｖｏｕｔは次式（１４）で表すことができる。
Ｖｏｕｔ＝Ｖｉｎ−α×（Ｖｉｎ＋ＰＮ×Ｖｃａｌ） ……（１４）
ここで、入力信号Ｖｉｎに加算したアナログ信号ＰＮ×Ｖｃａｌを演算する際に用いたランダム変数ＰＮを、（１４）式で表される出力Ｖｏｕｔに乗じると、前述のように、ランダム変数ＰＮは「１」または「−１」であってＰＮ×ＰＮ＝１であるため、次式（１５）で表すことができる。
ＰＮ×Ｖｏｕｔ
＝ＰＮ×Ｖｉｎ（１−α）−αＶｃａｌ ……（１５）

入力信号Ｖｉｎにランダム変数ＰＮを乗じたＰＮ×Ｖｉｎは、長期的に平均化してみると、零となるため、結局、（１５）式は、（１６）式と表すことができる。
ＰＮ×Ｖｏｕｔ＝−αＶｃａｌ ……（１６）
ここで、アキュームレータ（ａｃｃｕｍｕｌａｔｏｒ）２１と、長期的に信号ＰＮ×Ｖｏｕｔ（＝−α×Ｖｃａｌ＝Ｖｅｒｒ）を検出するアップダウンカウンタ（ｕｐ／ｄｎ ｃｏｕｎｔｅｒ）２２と、ＤＡＣ（Ｄ／Ａコンバータ）２３と、を使って、Ｖｅｒｒ（エラー信号）がゼロになるように、パイプライン型Ａ／Ｄ変換器１を構成する各ＭＤＡＣ１１０のＳＰＭ部１２のゲインを調整する。

すなわち、アキュームレータ２１では、入力したエラー信号Ｖｅｒｒを積算し、アップダウンカウンタ２２では、積算値がゼロより小さい時、式（１３）から１／ｆ′が１／ｆより大きいとみなすことができるのでＳＰＭ部１２のゲインを小さくする指令信号を出力する。逆にアキュームレータ２１での積算値がゼロより大きい時、式（１３）から１／ｆ′が１／ｆより小さいとみなすことができるのでＳＰＭ部１２のゲインを大きくする指令信号を出力する。ＤＡＣ２３では、アップダウンカウンタ２２の指令信号に応じて電流源Ｉ１〜Ｉ３の電流値を調整する。例えば、１／ｆ′を低下させる場合には、電流源Ｉ１、Ｉ２およびＩ３の電流量を減少させ、ＭＯＳトランジスタＭｘ１およびＭｘ２の相互コンダクタンスｇｍｘを減少させることにより１／ｆ′を低下させる。逆に、電流源Ｉ１、Ｉ２およびＩ３の電流量を増加させ、ＭＯＳトランジスタＭｘ１およびＭｘ２の相互コンダクタンスｇｍｘを増加させることにより１／ｆ′を増加させる。

以上のようにＳＰＭ部１２のゲインを調整すると、α＝０となる。
したがって、α＝０を、（１４）式に代入すると、（１４）式はＶｏｕｔ＝Ｖｉｎとなる。すなわち、入力信号Ｖｉｎを理想的にアナログデジタル変換したことと等価になる。
なお、図５に示す、ランダム信号加算方式によるキャリブレーション装置において、３１は、図示しないランダム信号発生回路などで発生されるランダム変数ＰＮと、予め設定された電圧Ｖｃａｌとを乗算する演算器、３２は、パイプライン型Ａ／Ｄ変換器１への入力信号Ｖｉｎと、乗算器３１の演算結果（ＰＮ×Ｖｃａｌ）とを加算し加算結果Ｖｉｎ′をパイプライン型Ａ／Ｄ変換器１に出力する加算器、３３は、前記ランダム信号発生回路などで発生されるランダム変数ＰＮの負値（−ＰＮ）と予め設定された電圧Ｖｃａｌと乗算する乗算器、３４は、乗算器３３の演算結果（−ＰＮ×Ｖｃａｌ）とパイプライン型Ａ／Ｄ変換器１の出力Ｖｏｕｔ（ＡＤＣ）とを加算し、出力Ｖｏｕｔとして出力する加算器、３５は、前記ランダム信号発生回路などで発生されるランダム変数ＰＮと加算器３４から出力される出力Ｖｏｕｔとを乗算する乗算器である。

また、図５のキャリブレーション装置においては、ＳＰＭ部１２のゲインを調整したが、これに限るものではなく、例えば、図２のＭＤＡＣ−ＡＭＰ１１のゲインを調整しても良い。この場合には、ＳＰＭ部１２のゲイン調整を行なう場合と同様の手順でＭＤＡＣ−ＡＭＰ１１のゲインを調整すればよい。
以上説明したように、パイプライン型Ａ／Ｄ変換器１のＭＤＡＣ１１０を図２に示す構成とし、ＳＰＭ部１２を図３および図４に示すＡＤＣ１２ａとＡＤＣ１２ｂとで構成し、図５に示す、ランダム信号加算方式によるキャリブレーション装置を用いてキャリブレーションを行なうことによって、パイプライン型Ａ／Ｄ変換器１では、新たに容量を追加することなく、正確なアナログデジタル変換を行うことができる。また、Ｓｔａｇｅ毎にゲイン調整を行なうようにしているため、ＭＤＡＣ−ＡＭＰ１１のＤＣｇａｉｎ「ａ０」が高次の歪成分を持つような場合であっても、正確なアナログデジタル変換を行うことができる。したがって、ノイズの増加を抑制しつつ、精度のよいアナログデジタル変換を実現することができる。

また、例えば、図１８のＳＰＭを実現する乗算型ＤＡ変換器の回路のように、ＭＤＡＣ−ＡＭＰ１１の出力をフィードバックすることによりゲインを調整してＳＰＭ部１２のゲイン「１／ｆ′」を作る方法に比較して、本実施形態におけるＳＰＭ部１２は図３に示すように、回路構成が単純である。そのため、消費電力を小さく抑えることができる。
また、ＭＤＡＣ−ＡＭＰ１１のＤＣｇａｉｎ「ａ０」が高次の歪み成分を持つような場合であっても的確にアナログデジタル変換を行うことができるため、ＭＤＡＣ−ＡＭＰ１１のＤＣｇａｉｎ「ａ０」を高いゲイン特性を保つことができる。そのため、ＭＤＡＣ−ＡＭＰ１１の構成も単純な構成にすることができ、すなわち、電源電圧を小さくすることができるため、さらに消費電力を抑えることも可能である。

なお、図５のキャリブレーション装置では、パイプライン型Ａ／Ｄ変換器１のＳｔａｇｅ１に含まれる、ＭＤＡＣ１１０のＳＰＭ部１２を調整する場合について説明したが、パイプライン型Ａ／Ｄ変換器１のその他のＳｔａｇｅも、ＳＰＭ部１２を有するＭＤＡＣ１１０を含む場合には、各Ｓｔａｇｅにおいて各ＳＰＭ部１２のゲインを調整するようにしてもよく、また、ＳＰＭ部１２を含むか含まないかに関係なく、各Ｓｔａｇｅに含まれるＭＤＡＣ−ＡＭＰ１１のゲインを調整するようにしてもよい。

＜閾値変動方式のキャリブレーション装置の一例＞
図６は、図３に示すＳＰＭ部１２を備えたパイプライン型Ａ／Ｄ変換器１における、ＳＰＭ部１２のゲイン１／ｆ′の調整を行うキャリブレーション装置のその他の例を示す概略構成図である。
この図６に示すキャリブレーション装置は、パイプライン型Ａ／Ｄ変換器１に含まれるＳＡＤＣ回路１０２の閾値を変動させることによりキャリブレーションを行なうものである。このように、ＳＡＤＣ回路１０２の閾値を変動させてキャリブレーションを行なう方式を、閾値変動方式という。
この閾値変動方式によるキャリブレーション装置では、図６に示すように、図５に示すランダム信号加算方式のキャリブレーション装置で有していた乗算器３１および３３、加算器３２および３４は不要である。

図５に示す、ランダム信号加算方式によるキャリブレーション装置の場合、入力信号に無関係のランダム信号を加算してからＡＤ変換するため、出力信号から加算したランダム信号相当の信号を減算する必要がある。これに対し、図６に示す閾値変動方式によるキャリブレーション装置の場合、ＳＡＤＣ回路１０２の閾値を変動させるだけであって、ランダム信号を加算していないためこのランダム信号を減算する部分は不要となる。

つまり、閾値変動方式によるキャリブレーション装置は、図６に示すように、バイプライン型Ａ／Ｄ変換器１から出力される出力Ｖｏｕｔとランダム変数ＰＮとを乗算する乗算器３５と、乗算器３５の出力を加算するアキュームレータ（ａｃｃｕｍｕｌａｔｏｒ）２１と、長期的に信号ＰＮ×Ｖｏｕｔ（＝−α×Ｖｃａｌ＝Ｖｅｒｒ）を検出するアップダウンカウンタ（ｕｐ／ｄｎ ｃｏｕｎｔｅｒ）２２と、ＤＡＣ（Ｄ／Ａコンバータ）２３と、を備え、ＤＡＣ２３の出力を使って、エラー信号Ｖｅｒｒ（エラー信号）がゼロになるように、パイプライン型Ａ／Ｄ変換器１を構成する各ＭＤＡＣ１１０のＳＰＭ部１２のゲインを調整する。

図３においてＳＰＭ部１２のゲイン「１／ｆ′」がＭＤＡＣ１１のフィードバックファクタの逆数「１／ｆ」と異なっており、そのため、パイプライン型Ａ／Ｄ変換器１の入出力特性が非線形であるとすると、この場合の入出力特性は、次式（１７）に示すように仮定することができる。
Ｖｏｕｔ＝（１−α）×Ｖｉｎ ……（１７）
（１７）式中のαはＳＰＭ部１２のゲイン「１／ｆ′」とＭＤＡＣ１１０のフィードバックファクタの逆数「１／ｆ」とを使って次式（１８）の通り表すことができる。
α＝Ｃｆ／Ｃｓ×（１／ａ０）×（１／ｆ−１／ｆ′） ……（１８）

ここで、「１」か「−１」からなるランダム変数ＰＮを、ある電圧Ｖｃａｌに乗じた信号（ＰＮ×Ｖｃａｌ）をＳＡＤＣ回路１０２内のＡＤＣの出力に加算する。電圧Ｖｃａｌは、例えば必要な入力振幅や補正にかかる時間に基づいて設定すればよい。
パイプライン型Ａ／Ｄ変換器１を通してアナログデジタル変換された後、パイプライン型Ａ／Ｄ変換器１から出力されるアナログ信号Ｖｉｎ相当のデジタル信号Ｖｏｕｔは次式（１９）で表すことができる。
Ｖｏｕｔ＝Ｖｉｎ−α×（Ｖｉｎ＋ＰＮ×Ｖｃａｌ）
＝（１−α）Ｖｉｎ−α（ＰＮ×Ｖｃａｌ） ……（１９）

ここで、ランダム変数ＰＮを、（１９）式で表される出力Ｖｏｕｔに乗じると、前述のように、ランダム変数ＰＮは「１」または「−１」であってＰＮ×ＰＮ＝１であるため、次式（２０）で表すことができる。
ＰＮ×Ｖｏｕｔ
＝ＰＮ×Ｖｉｎ（１−α）−αＶｃａｌ ……（２０）
入力信号Ｖｉｎにランダム変数ＰＮを乗じたＰＮ×Ｖｉｎは、長期的に平均化してみると、零となるため、結局、（２０）式は、（２１）式と表すことができる。
ＰＮ×Ｖｏｕｔ＝−αＶｃａｌ ……（２１）

ここで、アキュームレータ２１と、アップダウンカウンタ２２と、ＤＡＣ（Ｄ／Ａコンバータ）２３と、を使って、Ｖｅｒｒ（エラー信号）がゼロになるように、パイプライン型Ａ／Ｄ変換器１に含まれるＭＤＡＣ１１０のＳＰＭ部１２のゲインを調整する。
すなわち、アキュームレータ２１では入力したエラー信号Ｖｅｒｒを積算し、アップダウンカウンタ２２では積算値がゼロより小さい時、１／ｆ′が１／ｆより大きいとみなすことができるのでＳＰＭ部１２のゲインを小さくする指令信号を出力する。逆にアキュームレータ２１での積算値がゼロより大きい時、１／ｆ′が１／ｆより小さいとみなすことができるのでＳＰＭ部１２のゲインを大きくする指令信号を出力する。ＤＡＣ２３では、アップダウンカウンタ２２の指令信号に応じて電流源Ｉ１〜Ｉ３の電流値を調整する。例えば、１／ｆ′を低下させる場合には、電流源Ｉ１、Ｉ２およびＩ３の電流量を減少させ、ＭＯＳトランジスタＭｘ１およびＭｘ２の相互コンダクタンスｇｍｘを減少させることにより１／ｆ′を低下させる。逆に、電流源Ｉ１、Ｉ２およびＩ３の電流量を増加させ、ＭＯＳトランジスタＭｘ１およびＭｘ２の相互コンダクタンスｇｍｘを増加させることにより１／ｆ′を増加させる。

以上のようにＳＰＭ部１２のゲインを調整すると、α＝０となる。
したがって、α＝０を、（１９）式に代入すると、（１９）式はＶｏｕｔ＝Ｖｉｎとなる。すなわち、入力信号Ｖｉｎを理想的にアナログデジタル変換したことと等価になる。
なお、図６においては、ＳＰＭ部１２のゲインを調整したが、これに限るものではなく、例えば、図２のＭＤＡＣ−ＡＭＰ１１のゲインを、上記と同様の手順で調整するようにしても良い。

また、この場合も、パイプライン型Ａ／Ｄ変換器１が、Ｓｔａｇｅ１だけではなく、その他のＳｔａｇｅも、ＳＰＭ部１２を有するＭＤＡＣ１１０を含む場合には、各Ｓｔａｇｅにおいて各ＳＰＭ部１２のゲインを調整するようにしてもよく、また、ＳＰＭ部１２を含むか含まないかに関係なく、各Ｓｔａｇｅに含まれるＭＤＡＣ−ＡＭＰ１１のゲインを調整するようにしてもよい。

＜閾値変動方式によるキャリブレーション装置の一例を示す詳細な構成図＞
図７は、図６で説明したＳＡＤＣ回路１０２の閾値を変動させるキャリブレーション方法を用いて調整を行なう閾値変動方式によるキャリブレーション装置の詳細を示したものであり、Ｂａｃｋｇｒｏｕｎｄ Ｃａｌｉｂｒａｔｉｏｎを行う場合の、キャリブレーション装置の一例を示すブロック図である。
図７に示すように、パイプライン型Ａ／Ｄ変換器１は、Ｓｔａｇｅ１（単位ブロック１００（１））を含むステージ部４１と、Ｓｔａｇｅ（Ｓｔａｇｅ２からＳｔａｇｅＮまでの単位ブロック１００（２）〜１００（Ｎ））を含むＢａｃｋｅｎｄ ＡＤＣ４２と、を備える。
ステージ部４１は、ＭＤＡＣ１１０と、ＳＡＤＣ回路１０２と、を含んで構成される。

ＳＡＤＣ回路１０２は、入力信号Ｖｉｎが入力されるＡＤＣ１０２ａとＤＡＣ１０２ｂとを含んで構成され、さらに、電圧Ｖｃａｌとランダム変数ＰＮとを乗算する乗算器１０２ｃと、ＡＤＣ１０２ａの出力と乗算器１０２ｃの出力とを加算する演算器１０２ｄと、を備える。
そして、図７に示すキャリブレーション装置は、前述のように、ＳＡＤＣ回路１０２の閾値を変動させ入出力関数を変動させてキャリブレーションを行なう。

なお、ＭＤＡＣ１１０は、前述の図２に示すＭＤＡＣ１１０と同一構成を有する。
また、Ｂａｃｋｅｎｄ ＡＤＣ４２から出力される出力Ｖｏｕｔとランダム変数ＰＮとを乗算器３５で乗算し、演算器４３での演算結果をエラー信号Ｖｅｒｒとして、エラー信号Ｖｅｒｒをアキュームレータ２１で積算し、アップダウンカウンタ２２では、積算値がゼロより小さいか、すなわち、１／ｆ′が１／ｆより大きいとみなすことができるかに応じて指令信号をＤＡＣ２３に出力し、ＤＡＣ２３では、アップダウンカウンタ２２の指令信号に応じてＳＰＭ部１２の電流源Ｉ１〜Ｉ３の電流値を調整する。

ここで、ＳＡＤＣ回路１０２の閾値を変動させてキャリブレーションを行なう手法は、Ｄｉｔｈｅｒ信号を挿入するための容量（ＣＡＰ）を追加しないため、Ｆｅｅｄｂａｃｋ Ｇａｉｎを高く取れるというメリットがある。
また、この方式は入力信号にＤｉｔｈｅｒ信号を重畳した信号を長周期的に積算するとゼロになることを前提としてＡＤ変換により発生するエラーを取り出し、これをＦｅｅｄｂａｃｋして最適値を探索する。
なお、図７においては、ＳＰＭ部１２のゲインを調整しているが、これに限るものではなく、例えば、ＭＤＡＣ−ＡＭＰ１１のゲインを調整するものでも良いし、さらにサンプリングキャパシタＣｓＩの容量値を調整するものでも良い。

＜従来技術との比較＞
次に、本実施形態のように、入力信号Ｖｉｎにランダム信号を加算すること、或いは、ＳＡＤＣ回路１０２の閾値を変動させる閾値変動方式により、パイプライン型Ａ／Ｄ変換器１のゲイン調整を行なう方法と、従来技術との相違を明確にするため、従来のランダム信号を用いずに、ゲイン調整を行なう場合について説明する。

図８は、ＭＤＡＣ１１０が２．５ＢｉｔのＭＤＡＣである場合の、Ｓｔａｇｅ１のＳＡＤＣ回路１０２に含まれるＡＤＣ１０２ａの一部を模式的に示す図である。
従来のＳＡＤＣは、図８に示すように、コンパレータ１５１〜１５６を備えている。
コンパレータ１５１〜１５６は、入力信号Ｖｉｎと基準電圧（５／８）・Ｖｒ、（３／８）・Ｖｒ、（１／８）・Ｖｒ、（−１／８）・Ｖｒ、（−３／８）・Ｖｒ、（−５／８）・Ｖｒとをそれぞれ比較する。なお、Ｖｒは、入力信号Ｖｉｎの最大入力レンジである。

図９は、ランダム信号を加算しない従来のＳＡＤＣの伝達関数（入出力特性）を示す図である。図９において、横軸は入力、縦軸は出力である。また、図９中の「△」で指し示す値は、ランダム信号を加算しないＳＡＤＣの閾値を表す。
図９に示すように、ランダム信号を加算しないＳＡＤＣの場合、比較する基準電圧の値が変わらないので、入力信号に対して伝達関数が適応された出力信号が出力される。

次に、本実施形態のようにＳＡＤＣ回路１０２においてランダム信号を加算する場合について説明する。
図１０は、ＭＤＡＣ１１０が２．５ＢｉｔのＭＤＡＣである場合の、Ｓｔａｇｅ１のＳＡＤＣ回路１０２に含まれるＡＤＣの一部を模式的に示す図である。
ＳＡＤＣ回路１０２は、コンパレータ１６１〜１６８を備えている。

コンパレータ１６１〜１６８は、ランダム信号によって比較する電圧を入れ替える。すなわち、ランダム変数ＰＮ＝１のときは、入力信号Ｖｉｎと基準電圧（１５／１６）・Ｖｒ、（１１／１６）・Ｖｒ、（７／１６）・Ｖｒ、（３／１６）・Ｖｒ、（−１／１６）・Ｖｒ、（−５／１６）・Ｖｒ、（−９／１６）・Ｖｒ、（−１３／１６）・Ｖｒとをそれぞれ比較する。一方、ランダム変数ＰＮ＝−１のときは、入力信号Ｖｉｎと基準電圧（１３／１６）・Ｖｒ、（９／１６）・Ｖｒ、（５／１６）・Ｖｒ、（１／１６）・Ｖｒ、（−３／１６）・Ｖｒ、（−７／１６）・Ｖｒ、（−１１／１６）・Ｖｒ、（−１５／１６）・Ｖｒとをそれぞれ比較する。なお、Ｖｒは、入力信号Ｖｉｎの最大入力レンジである。

図１１は、ランダム変数ＰＮを加算する、本実施形態におけるＳＡＤＣ回路１０２の伝達関数（入出力特性）を示す図である。図１１において、横軸はＳＡＤＣ回路１０２への入力を表し、縦軸は出力を表す。また、図１１中の「△」で指し示す値は、ランダム変数ＰＮを加算するＳＡＤＣ回路１０２の閾値を表す。
図１１では、ランダム変数ＰＮ＝１を加算する時のＳＡＤＣ回路１０２の伝達関数（入出力特性）と、ランダム変数ＰＮ＝−１を加算する時のＳＡＤＣ回路１０２の伝達関数（入出力特性）とを併記している。

入力側からみて例１のような入力信号が入ってきたところでは、ランダム変数ＰＮの値によって出力信号が変わる。例えばＰＮ＝１の場合、ランダム変数ＰＮ＝１を加算する時のＳＡＤＣ回路１０２の伝達関数が適応され、例１の入力信号は例１に応じた出力信号（ＰＮ＝１）となる。ＰＮ＝−１の場合、ランダム変数ＰＮ＝−１を加算する時のＳＡＤＣ回路１０２の伝達関数が適応され、例１の入力信号は例１に応じた出力信号（ＰＮ＝−１）となる。その結果、図１１に示すように、ランダム変数ＰＮにより出力結果が変動することになる。

この場合、ランダム変数ＰＮによって同じ入力でも出力が変わるため、長期的に加算していくと、結果としてエラー成分が残る。
一方、入力側からみて例２のような入力信号が入ってきたところでは、ランダム変数ＰＮによって出力信号は変わらない。例えばＰＮ＝１の場合、ランダム変数ＰＮ＝１を加算する時のＳＡＤＣ回路１０２の伝達関数が適応され、ＰＮ＝−１の場合、ランダム変数ＰＮ＝−１を加算する時のＳＡＤＣ回路１０２の伝達関数が適応されるが、両者の伝達関数は同じなので、例２の入力信号は例２に応じた出力信号（ＰＮ＝１／−１）となる。

この場合、ランダム変数ＰＮが変動しても出力がいつも同じであるため、長期的に加算しても相殺されてエラーが残らない。
ところで、エラーが積算されていようがいまいが、アキュームレータ２１では全ての出力信号についてこれらを積算している。
キャリブレーション時間を短縮化するには、アキュームレータ２１の積算時間を効率化すればよい。そのため、前述のように、入力信号Ｖｉｎによって、乗算器３５でのエラー信号が零となる場合とならない場合とが存在することから、このエラー信号が零とならないときの入力信号Ｖｉｎの取り得る領域をエラー積算領域とし、入力信号Ｖｉｎがエラー積算領域内の値であるかどうかを判定し効率的な積算を行う。

すなわち、例えば図７に示す後段のＢａｃｋｅｎｄ ＡＤＣ４２を利用することで入力信号Ｖｉｎを、エラー信号が積算される領域（時間）と、エラー信号が積算されない領域（時間）とに区別し、エラー信号が積算される領域の値、つまり、エラー積算領域内の値であるときにのみ、エラー信号をアキュームレータ２１で積算する。
アキュームレータ２１は、入力信号Ｖｉｎが、エラー信号が積算されない領域（時間）の値である場合には、単に前回の積算結果を保持しても良いし、前回の積算結果に「０」を足しても良いし、または、アキュームレータ２１の両端をバイパスしてもよい。

図１２（ａ）は、図１０に示す、ランダム変数ＰＮを加算するＳＡＤＣ回路１０２のコンパレータ１６１〜１６８にＯｆｆｓｅｔがない理想的な場合の、Ｓｔａｇｅ１およびＳｔａｇｅ２の伝達関数（入出力特性）を示す図である。Ｓｔａｇｅ１の伝達関数を示す図（図１２（ａ）の左側の図）において、横軸はＳＡＤＣ回路１０２への入力を表し、縦軸は出力を表し、横軸の「△」が指し示す値は、Ｓｔａｇｅ１のＳＡＤＣ回路１０２の閾値を表す。

Ｓｔａｇｅ２の伝達関数を示す図（図１２（ａ）の右側の図）において、横軸は、Ｓｔａｇｅ２のＳＡＤＣ回路１０２の出力を表し、縦軸は、Ｓｔａｇｅ２のＳＡＤＣ回路１０２の入力を表し、縦軸の「△」が指し示す値は、Ｓｔａｇｅ２のＳＡＤＣ回路１０２の閾値を表す。
図１２（ａ）において、ランダム変数ＰＮの影響を受けない領域はＳｔａｇｅ２入力（＝Ｓｔａｇｅ１出力）の（−１／４）・Ｖｒ〜（１／４）・Ｖｒに該当する。図示しない判定回路は、この領域をエラー積算している領域（時間）を判定し、エラー積算している領域（時間）としていない領域（時間）とを区別することで、エラー積算している領域のみアキュームレータ２１で積算する。

このように、エラーが積算される領域のみ積算するので、エラー積算にとって不要な入力信号を極力積算しなくてすむようになり、相対的に必要なエラー信号の積算比率が高くなる。つまり、積算した信号のうち、エラー成分の比率が高まるので相対的に積算時間が短くてもエラー成分を取り出しやすくなる。
ここで、Ｓｔａｇｅ２入力（＝Ｓｔａｇｅ１出力）が（−１／４）・Ｖｒ〜（１／４）・Ｖｒとなるのは、図１２（ａ）に示すように、Ｓｔａｇｅ２に入力される入力信号が複数に分割されてなる各Ｓｅｇｍｅｎｔにおいて、セグメントＳｅｇ．３とセグメントＳｅｇ．２の中で出力が０以上の時、セグメントＳｅｇ．４の中で出力が０以下の時である。

出力が０以上あるいは０以下というのは、後段のＢａｃｋｅｎｄ ＡＤＣ４２のＡＤ変換結果から判別することができ、これらに該当する場合はアキュームレータ２１で積算しない。このように、判定には新たな判定回路を追加するのではなく後段のＢａｃｋｅｎｄ ＡＤＣ４２におけるＡＤ変換結果を利用することができる。
図１２（ｂ）は、ＳＡＤＣ回路１０２のコンパレータにＯｆｆｓｅｔがある場合の、Ｓｔａｇｅ１およびＳｔａｇｅ２の伝達関数（入出力特性）を示す図である。Ｓｔａｇｅ１の伝達関数を示す図（図１２（ｂ）の左側の図）において、横軸はＳＡＤＣ回路１０２への入力を表し、縦軸は出力を表し、横軸の「△」が指し示す値は、Ｓｔａｇｅ１のＳＡＤＣ回路１０２の閾値を表す。また、Ｓｔａｇｅ２の伝達関数を示す図（図１２（ｂ）の右側の図）において、横軸は、Ｓｔａｇｅ２のＳＡＤＣ回路１０２の出力を表し、縦軸は、Ｓｔａｇｅ２のＳＡＤＣ回路１０２の入力を表し、縦軸の「△」が指し示す値は、Ｓｔａｇｅ２のＳＡＤＣ回路１０２の閾値を表す。

図１２（ｂ）に示すように、ＳＡＤＣ回路１０２のコンパレータ１６１〜１６８にＯｆｆｓｅｔがある場合は、積算すべき領域は後段のＢａｃｋｅｎｄ ＡＤＣ４２にとって広がる。このことからＳＡＤＣ回路１０２のコンパレータのＯｆｆｓｅｔも加味したうえで、エラー信号を積算しない領域を決めるとよい。例えば、Ｏｆｆｓｅｔが（１／３２）・Ｖｒであると仮定するとエラー信号を積算しない領域は後段のＢａｃｋｅｎｄ ＡＤＣ４２にとって全体の１／８になりその分の時間短縮効果が見込まれる。

＜ランダム信号加算方式によるキャリブレーション装置の一例を示す詳細な構成図＞
図１３は、図５で説明した入力信号にランダム信号を加算する、ランダム信号加算方式によるキャリブレーション装置の一例を示す詳細な構成図である。
図１３に示す、ランダム信号加算方式によるキャリブレーション装置は、図７に示す閾値変動方式によるキャリブレーション装置と比較して、乗算器３１および３３、加算器３４、さらにランダム信号を加算するための加算器３２としての容量を備えるところが異なる。なお、図７に示したキャリブレーション装置と同じ機能を有する構成要素には同一の符号を付し、その説明は省略する。

図１３に示すように、パイプライン型Ａ／Ｄ変換器１は、Ｓｔａｇｅ１（単位ブロック１００（１））を含むステージ部５１と、Ｓｔａｇｅ２からＳｔａｇｅＮまでの単位ブロック（１００（２）〜１００（Ｎ））を含むＢａｃｋｅｎｄ ＡＤＣ５２と、を備える。
ステージ部５１は、ＭＤＡＣ１１０と、ＳＡＤＣ回路１０２′と、を含んで構成される。

ＳＡＤＣ回路１０２′は、入力信号Ｖｉｎが入力されるＡＤＣ１０２ａとＤＡＣ１０２ｂとを含むとともに、電圧Ｖｃａｌとランダム変数ＰＮとを乗算する乗算器３１と、乗算器３１の乗算結果を、入力信号Ｖｉｎに加算するための加算器３２としての容量と、を含んで構成される。
そして、図１３に示すキャリブレーション装置は、入力信号Ｖｉｎにランダム信号を加算し、入力信号Ｖｉｎの振幅を変動させてキャリブレーションを行なう。

なお、ＭＤＡＣ１１０は、前述の図２に示すＭＤＡＣ１１０と同一構成を有する。
また、電圧Ｖｃａｌとランダム変数「−ＰＮ」とを乗算する乗算器３３での演算結果に、Ｂａｃｋｅｎｄ ＡＤＣ５２から出力される出力Ｖｏｕｔ（ＡＤＣ）を加算器３４により加算し、加算結果とランダム変数ＰＮとを乗算器３５で乗算する。この乗算器３５での演算結果をエラー信号Ｖｅｒｒとして、エラー信号Ｖｅｒｒをアキュームレータ２１で積算し、アップダウンカウンタ２２では、積算値がゼロより小さいか、すなわち、１／ｆ′が１／ｆより大きいとみなすことができるかに応じて指令信号をＤＡＣ２３に出力し、ＤＡＣ２３では、アップダウンカウンタ２２の指令信号に応じてＳＰＭ部１２の電流源Ｉ１〜Ｉ３の電流値を調整する。

なお、図１３では、加算器３２としての容量に（Ｖｃａｌ×ＰＮ）の電圧をチャージすることにより、アナログ部での加算を実現しているが、これに限るものではなく、容量に替えて加算器を用いても良い。
また、電圧Ｖｃａｌの代わりに、ＳＡＤＣ回路１０２に含まれるＡＤＣのコンパレータで用いる基準電圧Ｖｒを用い、入力信号Ｖｉｎの入力端につながる容量（ＣＡＰ）ＣｓＩとの比で実現することもできる。たとえばＶｃａｌ＝（１／４）・Ｖｒのとき、図１３中の電圧Ｖｃａｌを（１／４）・Ｖｒにする代わりに、ＶｃａｌをＶｒにし、ＣＡＰ比を１：４にして実
現してもよい。

なお、図１３において、ＳＰＭ部１２のゲインを調整したが、これに限るものではなく、例えば、ＭＤＡＣ−ＡＭＰ１１のゲインを調整するものでも良い。
図１４は、ランダム変数ＰＮを入力信号Ｖｉｎに加算する場合の、入力信号とＳＡＤＣ回路１０２の伝達関数（入出力特性）とを示す図である。図１４において横軸は、ＳＡＤＣ回路１０２への入力信号、縦軸は出力を表す。

図１４では、ランダム変数ＰＮ＝１を加算する時の入力信号と、ランダム変数ＰＮ＝−１を加算する時の入力信号とを、併記している。なお、図１４中の「△」の指し示す位置は、ＳＡＤＣ回路１０２の閾値を表し、ＰＮ＝１およびＰＮ＝−１の場合とでは伝達関数は同一であって、閾値も同一である。
伝達関数が同じでもランダム変数ＰＮによって出力が変わる場合は、長期的に加算していくと、結果としてエラー成分が残る。

一方、ランダム変数ＰＮが変動したとしても出力が同じである場合は、長期的に加算しても相殺されてエラーが残らない。
図１３に示すランダム変数加算方式のキャリブレーション装置においても、図７に示す閾値変動方式のキャリブレーション装置と同様に、後段のＢａｃｋｅｎｄ ＡＤＣ５２を利用することでエラー信号を積算している領域（時間）とエラー信号を積算していない領域（時間）とを区別し、エラー信号を積算している領域のみアキュームレータ２１で積算することで、キャリブレーション時間を短縮化することができる。
以上のように、本発明によれば、サミングポイントＰｓｕｍの電圧を取り出す回路を単純な構成のＳＰＭ部１２で実現しても、動作環境や製造工程時のばらつきによらず精度の良いゲインが実現できる。

＜キャリブレーション装置の他の適用例を示す構成図＞
図１５は、ランダム変数加算方式のキャリブレーション装置の他の適用例を示す詳細な構成図である。
図１５に示すキャリブレーション装置は、パイプライン型Ａ／Ｄ変換器ではなく、Ａ／Ｄ変換器のサンプルホールド回路において、ゲイン調整を行なうものであって、図１５では、図１３で説明した入力信号Ｖｉｎにランダム信号を加算する、ランダム変数加算方式によりキャリブレーションを行なうものである。
すなわち、図１５に示すキャリブレーション装置は、図１３に示したＳｔａｇｅ１を含むステージ部５１とそれ以降のＳｔａｇｅを含むＢａｃｋｅｎｄ ＡＤＣ５２とを含むパイプライン型Ａ／Ｄ変換器１の代わりに、ＡＤＣ（Ａ／Ｄ変換器）２１２のサンプルホールド回路２１１のゲイン調整を行なうものであり、このキャリブレーション装置は、図１３に示すキャリブレーション装置において、さらにレベル判定回路２１７を備える。

なお、図１３に示したキャリブレーション装置と同じ機能を有する構成要素には同一の符号を付し、その説明は省略する。
図１５は、サンプルホールド回路２１１に対して、Ｂａｃｋｇｒｏｕｎｄ Ｃａｌｉｂｒａｔｉｏｎを行うためのキャリブレーション装置の一例を示すブロック図である。
図１５に示すように、サンプルホールド回路２１１は、ＡＭＰ２２１とＳＰＭ部１２と、ＡＭＰ２２１の出力端と反転入力端とを接続する容量２２２と、一端が入力信号Ｖｉｎの入力端に接続され、他端が、ＡＭＰ２２１の反転入力端とＳＰＭ部１２の入力端とに接続されるサンプリング容量２２３と、を備えるとともに、さらに、電圧Ｖｃａｌとランダム変数ＰＮとを乗算する乗算器３１と加算器３２としての容量と、を備える。そして、ＡＭＰ２２１の出力端とＳＰＭ部１２の出力端との間に、サンプルホールド回路２１１とＡＤＣ２１２とを接続するための容量２１３が接続される。

図１５に示すキャリブレーション装置は、Ｂａｃｋｅｎｄ ＡＤＣとしてのＡＤＣ２１２の後段に、電圧Ｖｃａｌとランダム変数「−ＰＮ」とを乗算する乗算器３３と、Ｂａｃｋｅｎｄ ＡＤＣとしてのＡＤＣ２１２の出力Ｖｏｕｔ（ＡＤＣ）と乗算器３３の出力とを加算する加算器３４と、を備える。
そして、電圧Ｖｃａｌとランダム変数「−ＰＮ」とを乗算する乗算器３３での演算結果に、ＡＤＣ２１２から出力される出力を加算器３４により加算し、加算結果とランダム変数ＰＮとを乗算器３５で乗算する。この乗算器３５での演算結果をエラー信号Ｖｅｒｒとしてアキュームレータ２１で積算し、アップダウンカウンタ２２では、積算値がゼロより小さいか、すなわち、１／ｆ′が１／ｆより大きいとみなすことができるかに応じて指令信号をＤＡＣ２３に出力し、ＤＡＣ２３では、アップダウンカウンタ２２の指令信号に応じてＳＰＭ部１２の電流源Ｉ１〜Ｉ３の電流値を調整する。

なお、図１５においては、ＳＰＭ部１２のゲインを調整したが、これに限るものではなく、例えば、サンプルホールド回路２１１のＡＭＰ２２１のゲインを調整するものでも良いし、サンプルホールド回路２１１に含まれるキャパシタを調整するものでも良い。
また、レベル判定回路２１７は、例えばＡＤＣで構成され、図１３の後段のＢａｃｋｅｎｄ ＡＤＣ５２と同様に、エラー信号が積算される領域（時間）とエラー信号が積算されない領域（時間）とを区別する。

レベル判定回路２１７の判定結果から、入力信号Ｖｉｎがエラー信号が積算されない領域（時間）に該当する場合はアキュームレータ２１では積算しない。
このように、図１５に示すキャリブレーション装置も、図１３に示すキャリブレーション装置と同様に、レベル判定回路２１７を利用することでエラー信号が積算される領域（時間）と積算されない領域（時間）とを区別し、エラー信号が積算される領域のみアキュームレータ２１で積算することで、キャリブレーション時間を短縮化することができる。

以上のように、サンプルホールド回路２１１に適用した場合であっても、動作環境や製造工程時のばらつきによらず精度の良いゲインが実現できる。
なお、上記実施形態では、本発明によるサンプルホールド回路のキャリブレーション方法を、パイプライン型Ａ／Ｄ変換器や、Ａ／Ｄ変換器のサンプルホールド回路に適用した場合について説明したが、これに限るものではなく、例えば、ΔΣＡ／Ｄ変換器などであっても適用することができる。
また、本発明の範囲は、図示され記載された例示的な実施形態に限定されるものではなく、本発明が目的とするものと均等な効果をもたらすすべての実施形態をも含む。さらに、本発明の範囲は、請求項により画される発明の特徴の組み合わせに限定されるものではなく、すべての開示されたそれぞれの特徴のうち特定の特徴のあらゆる所望する組み合わせによって画されうる。

１ パイプライン型Ａ／Ｄ変換器
１１ ＭＤＡＣ−ＡＭＰ
１２ ＳＰＭ部
１２ａ ＡＤＣ
１２ｂ ＤＡＣ
２１ アキュームレータ（ａｃｃｕｍｕｌａｔｏｒ）
２２ アップダウンカウンタ（ｕｐ／ｄｎ ｃｏｕｎｔｅｒ）
２３ ＤＡＣ（ＤＡコンバータ）
３１、３３、３５ 乗算器
３２、３４ 加算器
２１１ サンプルホールド回路
２１２ Ａ／Ｄ変換器
Ｍｘ１、Ｍｘ２、Ｍｙ１、Ｍｙ２ ＭＯＳトランジスタ
Ｉ１、Ｉ２、Ｉ３ 電流源

Claims (15)

1. サンプリングキャパシタおよび当該サンプリングキャパシタが入力端に接続されるアンプを有するとともに、前記アンプに接続される演算部を備え、前記アンプの出力を次段のサンプルホールド回路に供給するサンプルホールド回路であって、
   前記演算部は、
   ＡＤ変換器と当該ＡＤ変換器の出力端に接続されるＤＡ変換器とを有し、
   ホールドフェーズに、前記アンプの入力端における前記サンプリングキャパシタの接続点であるサミングポイントの電圧をモニタし、
   前記サミングポイントの電圧のモニタ結果を次段のサンプルホールド回路に含まれるサンプリングキャパシタに供給することを特徴とするサンプルホールド回路。
2. 前記ＡＤ変換器は、入力端が前記サミングポイントに接続され、
   前記ＤＡ変換器は、出力端が前記次段のサンプルホールド回路に含まれるサンプリングキャパシタに接続されることを特徴とする請求項１に記載のサンプルホールド回路。
3. 前記演算部はゲインを変化させることが可能に構成されていることを特徴とする請求項１または請求項２に記載のサンプルホールド回路。
4. 請求項１から請求項３のいずれか１項に記載のサンプルホールド回路を用いてなることを特徴とするＡ／Ｄ変換器。
5. 変換対象のアナログ信号の振幅をランダム変数で変動させ、変動させたアナログ信号を、演算部を有するサンプルホールド回路によりデジタル信号に変換し、
   変換後のデジタル信号に前記ランダム変数を乗算してその乗算信号を積算し、
   当該積算結果を、前記変換対象のアナログ信号をデジタル信号に変換する際のエラー信号とし、 前記演算部のゲインを、前記エラー信号に基づき調整することを特徴とするサンプルホールド回路のキャリブレーション方法。
6. 前記変換対象のアナログ信号が予め設定したエラー積算領域内の値であるか否かを判定し、
   前記変換対象のアナログ信号が前記エラー積算領域内の値でないと判定した場合は前記乗算信号を積算せず、前記変換対象のアナログ信号が前記エラー積算領域内の値であると判定したときにのみ、前記乗算信号を積算することを特徴とする請求項５に記載のサンプルホールド回路のキャリブレーション方法。
7. 前記変換対象のアナログ信号が前記エラー積算領域内の値であるか否かは、
   前記変換対象のアナログ信号または当該変換対象のアナログ信号を変換したデジタル信号に基づき判定することを特徴とする請求項６に記載のサンプルホールド回路のキャリブレーション方法。
8. 前記変換対象のアナログ信号が前記エラー積算領域内の値ではないと判定された場合は、前回の積算結果を保持することを特徴とする請求項６または請求項７に記載のサンプルホールド回路のキャリブレーション方法。
9. 前記演算部はＡＤ変換器及びＤＡ変換器を含むことを特徴とする請求項５から請求項８のいずれか１項に記載のサンプルホールド回路のキャリブレーション方法。
10. 前記サンプルホールド回路は、演算部を有する乗算型デジタルアナログコンバータを含み、
    前記乗算型デジタルアナログコンバータに含まれる演算部のゲインを、前記エラー信号に基づき調整することを特徴とする請求項５から請求項８のいずれかに１項に記載のサンプルホールド回路のキャリブレーション方法。
11. 変換対象のアナログ信号の振幅をランダム変数で変動させるランダム変動部と、
    前記ランダム変動部により振幅が変動されたアナログ信号をサンプルホールド回路でデジタル信号に変換した変換結果に前記ランダム変数を乗算する乗算部と、
    前記乗算部での乗算結果を積算する積算部と、を備え、
    前記サンプルホールド回路は演算部を有し、
    前記積算部の積算結果を前記サンプルホールド回路でのエラー信号として、前記演算部のゲインを前記積算結果に基づき調整する調整部
    を備えることを特徴とするキャリブレーション装置。
12. 前記積算部は、
    前記変換対象のアナログ信号が、予め設定したエラー積算領域内の値であるか否かを判定し、前記アナログ信号が前記エラー領域内の値でないと判定された場合は前記乗算部での乗算結果を積算せず、前記アナログ信号が前記エラー積算領域内の値であると判定された場合にのみ前記乗算部での乗算結果を積算することを特徴とする請求項１１に記載のキャリブレーション装置。
13. 前記演算部は、ＡＤ変換器及びＤＡ変換器を含むことを特徴とする請求項１１または請求項１２に記載のキャリブレーション装置。
14. 前記サンプルホールド回路は、演算部を有する乗算型デジタルアナログコンバータを含み、
    前記調整部は、前記乗算型デジタルアナログコンバータに含まれる演算部のゲインを、前記エラー信号に基づき調整することを特徴とする請求項１１または請求項１２に記載のキャリブレーション装置。
15. 請求項１１から請求項１４のいずれか１項に記載のキャリブレーション装置を有することを特徴とするサンプルホールド回路。

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