JP5818170B2 - A/d変換器、イメージセンサデバイス及びアナログ信号からディジタル信号を生成する方法 - Google Patents
A/d変換器、イメージセンサデバイス及びアナログ信号からディジタル信号を生成する方法 Download PDFInfo
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Description
VRC2H=(5VRH+3VRL)/8
VRC2L=(3VRH+5VRL)/8
このA/D変換器によれば、適切に第2のA/D変換動作が実施される。
VRC1H=(3VRH+VRL)/4
VRC1L=(VRH+3VRL)/4
第2のA/D変換動作における第1の変換参照電圧VRC2Hは及び第2の変換参照電圧VRC2Lはそれぞれ下記式により表される。
VRC2H=(5VRH+3VRL)/8
VRC2L=(3VRH+5VRL)/8
このA/D変換器によれば、適切に第2のA/D変換動作が実施される。
VOP>VRCHのとき B1=1,B0=1
VRCL<VOP≦VRCHのとき B1=0,B0=1
VOP≦VRCLのとき B1=0,B0=0
VOP>VRCHのとき B1=1
VOP≦VRCHのとき B1=0
VRC1H=(3VRH+VRL)/4
VRC1L=(VRH+3VRL)/4
また、第2のA/D変換動作における第1及び第2の変換参照電圧VRCH、VRCLとして、以下の式により表される電圧VRC2H,VRC2Lが供給されることが好ましい。
VRC2H=(5VRH+3VRL)/8
VRC2L=(3VRH+5VRL)/8
このように第1及び第2の変換参照電圧VRCH、VRCLが生成されるので、より適切に第2のA/D変換動作が実施される。
VRC2H=(5VRH+3VRL)/8
VRC2L=(3VRH+5VRL)/8
条件D=2が満たされるとき:VDA1=VDA2=VRH
条件D=1が満たされるとき:VDA1=VRH、VDA2=VRL
条件D=0が満たされるとき:VDA1=VDA2=VRL
といった制御を行う。
条件B1=1が満たされるとき:VDA1=VRH、VDA2=VRL
条件B1=0が満たされるとき:VDA1=VDA2=VRL
Q1a=C1a(VIN−VCOM) …(1)
Q1b=C1b(VRL−VCOM) …(2)
となる。
VOP>VRCHのとき B1=1,B0=1
VRCL<VOP≦VRCHのとき B1=0,B0=1
VOP≦VRCLのとき B1=0,B0=0 …(3)
VRCH=(3VRH+VRL)/4=1.75V
VRCL=(VRH+3VRL)/4=1.25V
これに対して、図7に示す入出力特性の例では、第1及び第2の変換参照電圧VRCH、VRCLは、以下に示す値である。
VRCH=(5VRH+3VRL)/8=1.625V
VRCL=(3VRH+5VRL)/8=1.375V
図7に示されるように、第1及び第2の変換参照電圧VRCH、VRCLが変更されると、ゲインステージ15における積分型A/D変換が好適に実施されない。従って、第1及び第2の変換参照電圧VRCH、VRCLは、図6(a)の入出力特性が得られたときのような値に設定されることが好ましい。
VOP>VRCHのとき D=2(B1=1,B0=1)
VRCL<VOP≦VRCHのとき D=1(B1=0,B0=1)
VOP≦VRCLのとき D=0(B1=0,B0=0)
さらに、第1の信号レベル用演算ステップ及び第1の信号レベル用格納ステップをM回繰り返したときの演算値VOP(2M)は、以下の式(10)により表される。
また、VRI=VRHである場合には、式(10)は、以下の式(11)のように変形される。
さらに、式(12)は、以下の式(13)のように表される。
さらに、式(13)は、式(6)を用いて、以下の式(14)のように表される。
ここで、かっこ[]は、かっこ内の値のディジタル値を意味する。
さらに、値Yを式(16)のように表す。
式(14)は、値X,Yを用いて、以下の式(17)のように表される。
の項は、入力レベルの範囲が1.0Vである場合に、0〜14の範囲の値を取りうるので、4ビットで表される。従って、例えば、巡回型A/D変換を12ビットの出力結果が得られるように実施した場合には、カウンタ値の上位ビットを1ビットシフトして線形の信号を生成することから、本実施形態のA/D変換器11は、15ビット(=(12+4−1)ビット)にほぼ相当するダイナミックレンジを有することができる。以上説明したように、本実施形態のA/D変換器11は、フォールディング積分型のA/D変換である積分型A/D変換によるノイズ低減の効果を十分に得ながら、広いダイナミックレンジを有するディジタル信号の出力をすることができる。
VOP>VRCHのとき B1=1
VOP≦VRCHのとき B1=0
Claims (11)
- シングルエンド構成のA/D変換器であって、
ディジタル値に変換されるアナログ信号を受ける入力、出力、並びに第1の入力、第2の入力及び出力を有する演算増幅回路を含むゲインステージと、
前記ゲインステージの前記出力からの信号に基づき、変換参照電圧を参照して、1又は複数のビットを含むディジタル信号を生成するA/D変換回路と、
前記ディジタル信号に応じて、制御信号を生成する論理回路と、
第1及び第2の出力を有し、第1の基準参照電圧及び第2の基準参照電圧の少なくともいずれか一方を、前記制御信号に応じて前記第1及び第2の出力を介して前記ゲインステージに提供するD/A変換回路とを備え、
前記ゲインステージは、第1〜第3のキャパシタを含み、
前記第3のキャパシタの容量は、前記第1及び第2のキャパシタの容量より大きく、
前記演算増幅回路の前記第2の入力は、基準電位を受け、
前記第1の基準参照電圧は、前記第2の基準参照電圧値より高く、
前記D/A変換回路は、前記制御信号に応答して、前記第1の出力に前記第1及び第2の基準参照電圧のいずれかを提供すると共に前記第2の出力に前記第1及び第2の基準参照電圧のいずれかを提供するためのスイッチ回路を含み、
当該A/D変換器は、第1のA/D変換動作と、第2のA/D変換動作を行い、
前記第1のA/D変換動作では、前記ゲインステージは、前記演算増幅回路及び前記第1〜第3のキャパシタにより演算値を生成する第1の演算動作と、第1の格納動作と、を行い、
前記第1の格納動作では、
前記第1のキャパシタは、前記第1の出力から供給される第1若しくは第2の基準参照電圧又は前記アナログ信号を格納し、
前記第2のキャパシタは、前記第2の出力から供給される第1又は第2の基準参照電圧を格納し、
前記第3のキャパシタは、前記演算増幅回路の前記出力と前記第1の入力との間に接続され、
前記第1の演算動作では、
前記第1の格納動作において第1又は第2の基準参照電圧が前記第1のキャパシタに格納された場合には、前記第1のキャパシタが前記アナログ信号を受ける入力と前記第1の入力との間に接続され、前記第1の格納動作において前記アナログ信号が前記第1のキャパシタに格納された場合には、前記第1のキャパシタが前記第1の出力と前記第1の入力との間に接続され、
前記第2のキャパシタが前記第2の出力と前記第1の入力との間に接続され、
前記第3のキャパシタが前記演算増幅回路の前記出力と前記第1の入力との間に接続されることにより、前記演算値が前記ゲインステージの前記出力に生成され、
前記第2のA/D変換動作では、
前記ゲインステージは、前記演算増幅回路及び前記第1〜第3のキャパシタにより演算値を生成する第2の演算動作と、前記演算値を前記第1及び第2のキャパシタに格納する第2の格納動作を行い、
前記第2の演算動作では、前記第3のキャパシタが前記演算増幅回路の前記出力と前記第1の入力との間に接続されると共に前記第1及び第2のキャパシタがそれぞれ前記D/A変換回路の前記第1又は第2の出力と前記第1の入力との間に接続されて、前記演算値が当該ゲインステージの前記出力に生成される、
A/D変換器。 - 前記第3のキャパシタは、前記第1又は第2のキャパシタの容量の2倍の容量を有する、
請求項1に記載のA/D変換器。 - 前記第1のA/D変換動作における前記変換参照電圧は、前記第1の基準参照電圧と前記第2の基準参照電圧値との間の中央値であり、
前記A/D変換回路は、1ビットのディジタル信号を生成し、
前記論理回路は、第1及び第2の値を有する制御信号を生成する、
請求項1又は2に記載のA/D変換器。 - 前記第2のA/D変換動作において参照される第1の変換参照電圧VRC2Hは及び第2の変換参照電圧VRC2Lはそれぞれ下記式により表される、
VRC2H=(5VRH+3VRL)/8
VRC2L=(3VRH+5VRL)/8
請求項3に記載のA/D変換器。 - 前記A/D変換回路は、第1及び第2の変換参照電圧を有し、
前記第1の変換参照電圧は、前記第1の基準参照電圧と前記第2の基準参照電圧値との間の中央値より高く且つ前記第1の基準参照電圧より低く、
前記第1のA/D変換動作における前記第1の変換参照電圧は、前記第2のA/D変換動作における前記第1の変換参照電圧より高く、
前記第2の変換参照電圧は、前記中央値より低く且つ前記第2の基準参照電圧より高く、
前記第1のA/D変換動作における前記第2の変換参照電圧は、前記第2のA/D変換動作における前記第2の変換参照電圧より低く、
前記A/D変換回路は、3値のディジタル信号を生成し、
前記論理回路は、第1〜第3の値を有する制御信号を生成する、
請求項1又は2に記載のA/D変換器。 - 前記第1の基準参照電圧をVRH、前記第2の基準参照電圧をVRL、としたときに、
前記第1のA/D変換動作における前記第1の変換参照電圧VRC1H及び前記第2の変換参照電圧VRC1Lはそれぞれ下記式により表され、
VRC1H=(3VRH+VRL)/4
VRC1L=(VRH+3VRL)/4
前記第2のA/D変換動作における前記第1の変換参照電圧VRC2Hは及び前記第2の変換参照電圧VRC2Lはそれぞれ下記式により表される、
VRC2H=(5VRH+3VRL)/8
VRC2L=(3VRH+5VRL)/8
請求項5に記載のA/D変換器。 - 前記第1の格納動作では、前記第1のキャパシタは、前記第1の出力又は前記ゲインステージの入力と前記基準電位との間に接続され、前記第2のキャパシタは、前記第2の出力又は前記ゲインステージの入力と前記基準電位との間に接続される、
請求項1〜6のいずれか1項に記載のA/D変換器。 - シングルエンド構成のA/D変換器であって、
ディジタル値に変換されるアナログ信号を受ける入力、出力、並びに第1の入力、第2の入力及び出力を有する演算増幅回路を含むゲインステージと、
前記ゲインステージの前記出力からの信号に基づき、変換参照電圧を参照して、1又は複数のビットを含むディジタル信号を生成するA/D変換回路と、
前記ディジタル信号に応じて、制御信号を生成する論理回路と、
第1及び第2の出力を有し、第1の基準参照電圧及び第2の基準参照電圧の少なくともいずれか一方を、前記制御信号に応じて前記第1及び第2の出力を介して前記ゲインステージに提供するD/A変換回路と、
前記第1及び第2の基準参照電圧を分圧して前記変換参照電圧を生成する参照電圧発生回路と、を備え、
前記ゲインステージは、第1〜第3のキャパシタを含み、
前記第3のキャパシタの容量は、前記第1及び第2のキャパシタの容量より大きく、
前記演算増幅回路の前記第2の入力は、基準電位を受け、
前記第1の基準参照電圧は、前記第2の基準参照電圧値より高く、
前記D/A変換回路は、前記制御信号に応答して、前記第1の出力に前記第1及び第2の基準参照電圧のいずれかを提供すると共に前記第2の出力に前記第1及び第2の基準参照電圧のいずれかを提供するためのスイッチ回路を含み、
当該A/D変換器は、一の変換参照電圧、又は第1及び第2の変換参照電圧を参照して1ビットまたは3値のディジタル信号を前記A/D変換回路に生成させる第1のA/D変換動作と、第1及び第2の変換参照電圧を参照して3値のディジタル信号を前記A/D変換回路に生成させる第2のA/D変換動作とを行い、
前記参照電圧発生回路は、
前記第1の基準参照電圧と前記第2の基準参照電圧値との間の中央値より高く且つ前記第1の基準参照電圧より低い電圧を前記第2のA/D変換動作のための前記第1の変換参照電圧として生成すると共に、前記中央値より低く且つ前記第2の基準参照電圧より高い電圧を前記第2のA/D変換動作のための前記第2の変換参照電圧として生成し、
前記中央値を前記第1のA/D変換のための前記一の変換参照電圧として生成、又は前記第2のA/D変換動作のための前記第1の変換参照電圧より高く且つ前記第1の基準参照電圧より低い電圧を、前記第1の変換動作のための前記第1の変換参照電圧として生成すると共に前記第2のA/D変換動作のための前記第2の変換参照電圧より低く且つ前記第2の基準参照電圧より高い電圧を、前記第1の変換動作のための前記第2の変換参照電圧として生成する、
A/D変換器。 - イメージセンサデバイスであって、
イメージセンサセルのアレイを含むセルアレイと、
前記セルアレイに接続されており複数のA/D変換器を含む変換器アレイとを備え、
前記A/D変換器の各々は、前記セルアレイのカラム線を介して前記イメージセンサセルに接続されており、
前記A/D変換器の各々は、請求項1〜8のいずれか1項に記載されたものである、
イメージセンサデバイス。 - 請求項1〜8のいずれか1項に記載のA/D変換器を用いてアナログ信号からディジタル信号を生成する方法であって、
前記ゲインステージの入力からの前記アナログ信号を前記第1のキャパシタに格納し、前記演算増幅回路の出力と前記第1の入力とを接続して前記第1の格納動作を行う第1の初期格納ステップと、
前記第1のキャパシタを前記第1の出力と前記第1の入力との間に接続して前記第1の演算動作を行う第1の演算ステップと、
前記ゲインステージの入力からの前記アナログ信号を前記第1のキャパシタに格納して前記第1の格納動作を行う第1の格納ステップと、
前記第1の演算ステップ及び第1の格納ステップを所定回数繰り返して行う積分型A/D変換ステップと、
前記積分型A/D変換ステップにおける演算値である残差アナログ信号を前記第1及び第2のキャパシタに格納して前記第2の格納動作を行う第2の初期格納ステップと、
前記第2の演算動作を行う第2の演算ステップと、
前記第2の演算ステップにおいて前記ゲインステージの出力に生成された前記演算値を前記第1及び第2のキャパシタに格納して前記第2の格納動作を行う第2の格納ステップと、
前記第2の演算ステップ及び第2の格納ステップを所定回数繰り返して行う巡回型A/D変換ステップと、
を有する方法。 - 請求項1〜8のいずれか1項に記載のA/D変換器を用いて、イメージセンサセルのアレイを含むイメージセンサデバイスからのアナログ信号からデジタル信号を生成する方法であって、
前記イメージセンサセルは、リセットレベルを示す第1の信号と該リセットレベルに重畳された信号レベルを示す第2の信号とを生成可能であり、
前記ゲインステージの入力を介して受けた前記第1の信号を前記第1のキャパシタに格納し、前記演算増幅回路の出力と前記第1の入力とを接続して前記第1の格納動作を行う第1の初期格納ステップと、
前記第1のキャパシタを前記第1の出力と前記第1の入力との間に接続して前記第1の演算動作を行う第1のリセットレベル用演算ステップと、
前記ゲインステージの入力からの前記アナログ信号を前記第1のキャパシタに格納して前記第1の格納動作を行う第1のリセットレベル用格納ステップと、
前記第1のリセットレベル用演算ステップ及び第1のリセットレベル用格納ステップを所定回数繰り返して行う第1のリセットレベル用積分型A/D変換ステップと、
前記第1の出力から供給される第1若しくは第2の基準参照電圧を前記第1のキャパシタに格納して前記第1の格納動作を行う第1の信号レベル用格納ステップと、
前記第2の信号が供給された前記ゲインステージの入力と前記第1の入力との間に前記第1のキャパシタを接続して前記第1の演算動作を行う第1の信号レベル用演算ステップと、
前記第1の信号レベル用演算ステップ及び第1の信号レベル用格納ステップを所定回数繰り返して行う第1の信号レベル用積分型A/D変換ステップと、
前記第1の信号レベル用積分型A/D変換ステップにおける演算値である残差アナログ信号を前記第1及び第2のキャパシタに格納して前記第2の格納動作を行う第2の初期格納ステップと、
前記第2の演算動作を行う第2の演算ステップと、
前記第2の演算ステップにおいて前記ゲインステージの出力に生成された前記演算値を前記第1及び第2のキャパシタに格納して前記第2の格納動作を行う第2の格納ステップと、
前記第2の演算ステップ及び第2の格納ステップを所定回数繰り返して行う巡回型A/D変換ステップと、
を有する方法。
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