JP2017139583A - A/d変換器、イメージセンサデバイス及びアナログ信号からディジタル信号を生成する方法 - Google Patents
A/d変換器、イメージセンサデバイス及びアナログ信号からディジタル信号を生成する方法 Download PDFInfo
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Abstract
Description
本発明の知見は、例示として示された添付図面を参照して以下の詳細な記述を考慮することによって容易に理解できる。引き続いて、添付図面を参照しながら、本発明のA/D変換器、イメージセンサデバイス、及びアナログ信号からディジタル信号を生成する方法の実施の形態を説明する。可能な場合には、同一の部分には同一の符号を付する。
VOP1,VOP2>VRC1Hであるとき B1=1
VOP1,VOP2≦VRC1Hであるとき B1=0
B1=1であるとき:VDA1=VRH,VDA2=VRL
B1=0であるとき:VDA1=VDA2=VRL
VOP1,VOP2>VRC2Hのとき D=2(B1=1,B0=1)
VRC2L<VOP1,VOP2≦VRC2Hのとき D=1(B1=0,B0=1)
VOP1,VOP2≦VRC2Lのとき D=0(B1=0,B0=0)
VRC1H=(VRH+VRL)/2
(VRH+VRL)/2<VRC2H<VRH
VRL<VRC2L<(VRH+VRL)/2
第1の条件(D=2)が満たされるとき:VDA1=VDA2=VRH
第2の条件(D=1)が満たされるとき:VDA1=VRH,VDA2=VRL
第3の条件(D=0)が満たされるとき:VDA1=VDA2=VRL
次に、第2の実施形態に係るA/D変換器、及び当該A/D変換器を用いたアナログ信号からディジタル信号を生成する方法について説明する。
Claims (5)
- シングルエンド構成のA/D変換器であって、
ディジタル値に変換されるアナログ信号を受ける入力、第1の演算値及び第2の演算値を出力する出力、並びに、第1の入力、第2の入力及び出力を含む演算増幅回路を有するゲインステージと、
前記第1の演算値及び前記第2の演算値の一方と変換参照電圧とを利用して、一又は複数のビットを含むディジタル信号を生成するA/D変換回路と、
前記ディジタル信号を利用して制御信号を生成する論理回路と、
クロック信号を生成するクロック発生回路と、
第1の出力及び第2の出力を有し、第1の基準参照電圧及び第2の基準参照電圧の少なくともいずれか一方を、前記制御信号を利用して前記第1の出力及び前記第2の出力を介して前記ゲインステージに提供するD/A変換回路と、を備え、
前記ゲインステージは、第1の容量部及び第2の容量部を含む前段容量部を含み、
前記演算増幅回路の前記第2の入力は、基準電位を受け、
前記第1の基準参照電圧は、前記第2の基準参照電圧より高く、
前記ゲインステージは、スイッチ回路を含み、
前記スイッチ回路は、前記クロック信号を利用して、前記演算増幅回路の前記第1の入力に前記第1の容量部及び前記第2の容量部の一方を接続し、前記基準電位に前記第1の容量部及び前記第2の容量部の他方を接続し、
前記A/D変換器は、前記第1の演算値を生成する第1のA/D変換動作と、前記第2の演算値を生成する第2のA/D変換動作と、を行い、
前記第1のA/D変換動作では、前記ゲインステージが、第1の格納動作及び第1の演算動作を並行して行う第1の動作と、第2の格納動作及び第2の演算動作を並行して行う第2の動作と、を交互に行い、
前記第1の格納動作では、前記入力から供給される前記アナログ信号が前記第1の容量部に格納され、
前記第1の演算動作では、前記第2の容量部に基づく前記第1の演算値が前記ゲインステージの前記出力に生成され、
前記第2の格納動作では、前記入力から供給される前記アナログ信号が前記第2の容量部に格納され、
前記第2の演算動作では、前記第1の容量部に基づく前記第1の演算値が前記ゲインステージの前記出力に生成され、
前記第2のA/D変換動作では、前記ゲインステージが、第3の格納動作を行う第3の動作と、第4の演算動作を行う第4の動作と、を交互に行い、
前記第3の格納動作では、前記第1の演算値又は前記第2の演算値が前記前段容量部に格納され、
前記第4の演算動作では、前記前段容量部に基づく前記第2の演算値が前記ゲインステージの前記出力に生成される、A/D変換器。 - 前記第1の容量部は、第1のキャパシタを含み、
前記第2の容量部は、第2のキャパシタを含み、
前記ゲインステージは、第3のキャパシタを含み、
前記第1の格納動作では、前記第1のキャパシタが前記ゲインステージの前記入力と前記演算増幅回路の前記第2の入力との間に接続されることにより、前記アナログ信号が前記第1のキャパシタに格納され、
前記第1の演算動作では、前記第2のキャパシタが前記D/A変換回路の前記第2の出力と前記演算増幅回路の前記第1の入力との間に接続され、且つ、前記第3のキャパシタが前記演算増幅回路の前記出力と前記演算増幅回路の前記第1の入力との間に接続されることにより、前記第2のキャパシタに基づく前記第1の演算値が前記ゲインステージの前記出力に生成され、
前記第2の格納動作では、前記第2のキャパシタが前記ゲインステージの前記入力と前記演算増幅回路の前記第2の入力との間に接続されることにより、前記アナログ信号が前記第2のキャパシタに格納され、
前記第2の演算動作では、前記第1のキャパシタが前記D/A変換回路の前記第1の出力と前記演算増幅回路の前記第1の入力との間に接続され、且つ、前記第3のキャパシタが前記演算増幅回路の前記出力と前記演算増幅回路の前記第1の入力との間に接続されることにより、前記第1のキャパシタに基づく前記第1の演算値が前記ゲインステージの前記出力に生成され、
前記第3の格納動作では、前記第1のキャパシタ及び第2のキャパシタが前記演算増幅回路の前記出力と前記演算増幅回路の前記第2の入力との間に接続され、前記第3のキャパシタが前記演算増幅回路の前記出力と前記演算増幅回路の前記第1の入力との間に接続されることにより、前記第1の演算値又は前記第2の演算値が前記第1のキャパシタ及び第2のキャパシタに格納され、
前記第4の演算動作では、前記第1のキャパシタが前記D/A変換回路の前記第1の出力と前記演算増幅回路の前記第1の入力との間に接続され、前記第2のキャパシタが前記D/A変換回路の前記第2の出力と前記演算増幅回路の前記第1の入力との間に接続され、前記第3のキャパシタが前記演算増幅回路の前記出力と前記演算増幅回路の前記第1の入力との間に接続されることにより、前記第1のキャパシタ及び前記第2のキャパシタに基づく前記第2の演算値が前記ゲインステージの前記出力に生成される、請求項1に記載のA/D変換器。 - 前記第1の容量部は、第1のキャパシタ及び第4のキャパシタを含み、
前記第2の容量部は、第2のキャパシタ及び第5のキャパシタを含み、
前記ゲインステージは、第3のキャパシタを含み、
前記第1の格納動作では、前記第1のキャパシタが前記ゲインステージの前記入力と前記演算増幅回路の前記第2の入力との間に接続されることにより、前記アナログ信号が前記第1のキャパシタに格納され、
前記第1の演算動作では、前記第2のキャパシタが前記D/A変換回路の前記第1の出力と前記演算増幅回路の前記第1の入力との間に接続され、前記第3のキャパシタが前記演算増幅回路の前記出力と前記演算増幅回路の前記第1の入力との間に接続されることにより、前記第2のキャパシタに基づく前記第1の演算値が前記ゲインステージの前記出力に生成され、
前記第2の格納動作では、前記第2のキャパシタが前記ゲインステージの前記入力と前記演算増幅回路の前記第2の入力との間に接続されることにより、前記アナログ信号が前記第2のキャパシタに格納され、
前記第2の演算動作では、前記第1のキャパシタが前記D/A変換回路の前記第1の出力と前記演算増幅回路の前記第1の入力との間に接続され、前記第3のキャパシタが前記演算増幅回路の前記出力と前記演算増幅回路の前記第1の入力との間に接続されることにより、前記第1のキャパシタに基づく前記第1の演算値が前記ゲインステージの前記出力に生成され、
前記第2のA/D変換動作の前記第3の動作は、前記第3の格納動作と並行して行われる第3の演算動作をさらに含み、
前記第2のA/D変換動作の前記第4の動作は、前記第4の演算動作と並行して行われる第4の格納動作をさらに含み、
前記第3の格納動作では、前記第1のキャパシタ及び前記第4のキャパシタが前記演算増幅回路の前記出力と前記演算増幅回路の前記第2の入力との間に接続されることにより、前記第1の演算値又は前記第2の演算値が前記第1のキャパシタ及び前記第4のキャパシタに格納され、
前記第3の演算動作では、前記第2のキャパシタが前記D/A変換回路の前記第1の出力と前記演算増幅回路の前記第1の入力との間に接続され、前記第5のキャパシタが前記D/A変換回路の前記第2の出力と前記演算増幅回路の前記第1の入力との間に接続され、前記第3のキャパシタが前記演算増幅回路の前記出力と前記演算増幅回路の前記第1の入力との間に接続されることにより、前記第2の演算値が前記ゲインステージの前記出力に生成され、
前記第4の格納動作では、前記第2のキャパシタ及び前記第5のキャパシタが前記演算増幅回路の前記出力と前記演算増幅回路の前記第2の入力との間に接続されることにより、前記第2の演算値が前記第2のキャパシタ及び前記第5のキャパシタに格納され、
前記第4の演算動作では、前記第1のキャパシタが前記D/A変換回路の前記第1の出力と前記演算増幅回路の前記第1の入力との間に接続され、前記第4のキャパシタが前記D/A変換回路の前記第2の出力と前記演算増幅回路の前記第1の入力との間に接続され、前記第3のキャパシタが前記演算増幅回路の前記出力と前記演算増幅回路の前記第1の入力との間に接続されることにより、前記第2の演算値が前記ゲインステージの前記出力に生成される、請求項1に記載のA/D変換器。 - イメージセンサデバイスであって、
イメージセンサセルのアレイを含むセルアレイと、
前記セルアレイに接続されており複数のA/D変換器を含む変換器アレイと、を備え、
前記A/D変換器の各々は、前記セルアレイのカラム線を介して前記イメージセンサセルに接続されており、
前記A/D変換器の各々は、請求項1〜3のいずれか一項に記載されたものである、イメージセンサデバイス。 - 請求項1〜3のいずれか一項に記載のA/D変換器を用いてアナログ信号からディジタル信号を生成する方法であって、
前記入力から供給される前記アナログ信号を前記第1の容量部に格納する前記第1の格納動作としての第1の格納ステップ、及び、前記第2の容量部に基づく前記第1の演算値を前記ゲインステージの前記出力に生成する前記第1の演算動作としての第1の演算ステップ、を並行して行う第1のステップと、
前記入力から供給される前記アナログ信号を前記第2の容量部に格納する前記第2の格納動作としての第2の格納ステップ、及び、前記第1の容量部に基づく前記第1の演算値を前記ゲインステージの前記出力に生成する前記第2の演算動作としての第2の演算ステップ、を並行して行う第2のステップと、
前記第1のステップ及び前記第2のステップを所定回数繰り返して行う積分型A/D変換ステップと、
前記積分型A/D変換ステップにおける前記第1の演算値である残差アナログ信号を前記前段容量部に格納する動作を行う第3のステップと、
前記前段容量部に基づく前記第2の演算値を前記ゲインステージの前記出力に生成する前記第4の演算動作としての第4の演算ステップを行う第4のステップと、
前記第2の演算値を前記前段容量部に格納する前記第3の格納動作としての第3の格納ステップを行う第5のステップと、
前記第4のステップ及び前記第5のステップを所定回数繰り返して行う巡回型A/D変換ステップと、を有するアナログ信号からディジタル信号を生成する方法。
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