JP6486800B2 - Ａｄ変換回路及び固体撮像装置 - Google Patents

Description

本実施形態は、ＡＤ変換回路及び固体撮像装置に関する。

ＡＤ変換回路では、キャパシタに信号をサンプルし、キャパシタにホールドされた電圧に応じてＡＤ変換を行う。このとき、キャパシタの容量値のばらつきに起因したＡＤ変換の誤差を低減させることが望まれる。

特開２０１２−１６０７０号公報 特開２００８−２５２７９２号公報 特開２００８−１４１３９９号公報 特許第４４６９９８９号公報

一つの実施形態は、キャパシタの容量値のばらつきに起因したＡＤ変換の誤差を低減させることに適したＡＤ変換回路及び固体撮像装置を提供することを目的とする。

一つの実施形態によれば、アンプと第１のキャパシタと第２のキャパシタと第３のキャパシタと制御回路とを有するＡＤ変換回路が提供される。アンプは、第１の入力端子、第２の入力端子、及び出力端子を有する。第３のキャパシタは、一端が第１の入力端子に接続され、他端が出力端子に接続されている。制御回路は、アンプ、第１のキャパシタ、第２のキャパシタ、及び第３のキャパシタの間における接続構成を制御する。制御回路は、第１のスイッチ、第２のスイッチ、第３のスイッチ、第４のスイッチ、第５のスイッチ、第６のスイッチ、第７のスイッチ、第８のスイッチ、第９のスイッチ、及び第１０のスイッチを有する。第１のスイッチは、第１のキャパシタの一端を第１の入力端子に接続する。第２のスイッチは、第２のキャパシタの一端を第１の入力端子に接続する。第３のスイッチは、第１のキャパシタの他端を第１のノードに接続する。第１のノードは、第１の参照電圧が供給される。第４のスイッチは、第１のキャパシタの他端を第２のノードに接続する。第２のノードは、第２の参照電圧が供給される。第５のスイッチは、第２のキャパシタの他端を第１のノードに接続する。第６のスイッチは、第２のキャパシタの他端を第２のノードに接続する。第７のスイッチは、出力端子を第１のキャパシタの他端に接続する。第８のスイッチは、出力端子を第２のキャパシタの他端に接続する。第９のスイッチは、第１のキャパシタの一端を第３のノードに接続する。第３のノードは、第３の参照電圧が供給される。第１０のスイッチは、第２のキャパシタの一端を第３のノードに接続する。

実施形態にかかるＡＤ変換回路の構成を示す回路図。 実施形態にかかるＡＤ変換回路のＡＤ変換動作時の動作を示す波形図。 実施形態におけるＤＦＩ１カウンタ（又はＤＦＩ２カウンタ）の構成を示す回路図。 実施形態における冗長非冗長変換回路の構成を示す回路図。 実施形態における補正回路の動作を示す図。 実施形態にかかるＡＤ変換回路のキャリブレーション時の動作を示す波形図。 実施形態にかかるＡＤ変換回路のキャリブレーション時の動作を示す回路図。 実施形態にかかるＡＤ変換回路のキャリブレーション時の動作を示す回路図。 実施形態における補正回路の構成を示すブロック図。 実施形態における補正回路の動作を示す図。 実施形態の変形例にかかるＡＤ変換回路のキャリブレーション時の動作を示す波形図。 実施形態の変形例にかかるＡＤ変換回路のキャリブレーション時の動作を示す回路図。 実施形態の変形例における補正回路の構成を示すブロック図。 実施形態の変形例における補正回路の動作を示す図。 実施形態にかかるＡＤ変換回路を適用した固体撮像装置の構成を示す回路図。 固体撮像装置における画素の構成を示す回路図。 固体撮像装置におけるカラムＡＤＣの構成を示すブロック図。 固体撮像装置を適用した撮像システムの構成を示す断面図。 固体撮像装置を適用した撮像システムの構成を示すブロック図。

以下に添付図面を参照して、実施形態にかかるＡＤ変換回路を詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。

（実施形態）
実施形態にかかるＡＤ変換回路１について図１を用いて説明する。図１は、ＡＤ変換回路１の構成を示す図である。

ＡＤ変換回路１は、入力された信号Ｖｉｎをキャパシタにサンプリングし、キャパシタにホールドされた電圧に応じてＡＤ変換を行う。このとき、ＡＤ変換の精度を上げるためには、キャパシタの容量値のばらつきに起因したＡＤ変換のゲイン誤差を高精度に求めて補正することが望まれる。そのため、ＡＤ変換回路１は、入力された信号ＶｉｎのＡＤ変換（本来のＡＤ変換動作）に先立ちＡＤ変換のゲイン誤差の補正データを求めるキャリブレーション動作が可能なように構成されている。

具体的には、ＡＤ変換回路１は、アンプ２、キャパシタＣ１，Ｃ２，Ｃ３、制御回路８、コンパレータ３，４、デコーダ７、コード生成回路５、及び補正回路６を有する。アンプ２は、反転入力端子２ａ、非反転入力端子２ｂ、及び出力端子２ｃを有する。キャパシタＣ１は、一端Ｃ１ａ及び他端Ｃ１ｂを有する。キャパシタＣ２は、一端Ｃ２ａ及び他端Ｃ２ｂを有する。キャパシタＣ３は、一端Ｃ３ａ及び他端Ｃ３ｂを有する。キャパシタＣ３の一端Ｃ３ａは、アンプ２の反転入力端子２ａに接続され、キャパシタＣ３の他端Ｃ３ｂは、アンプ２の出力端子２ｃに接続されている。

制御回路８は、アンプ２及びキャパシタＣ１，Ｃ２，Ｃ３の間及び周辺における接続構成を制御する。制御回路８は、スイッチＳＷ１〜ＳＷ１７を有する。スイッチＳＷ１は、一端がアンプ２の反転入力端子２ａに接続され、他端がキャパシタＣ１の一端Ｃ１ａに接続されている。スイッチＳＷ１は、アクティブレベル（例えば、Ｈレベル）の制御信号φＭ１が供給された際にオンすることで、キャパシタＣ１の一端Ｃ１ａをアンプ２の反転入力端子２ａに接続する。スイッチＳＷ１は、ノンアクティブレベル（例えば、Ｌレベル）の制御信号φＭ１が供給された際にオフすることで、キャパシタＣ１の一端Ｃ１ａをアンプ２の反転入力端子２ａから電気的に遮断する。

スイッチＳＷ２は、一端がアンプ２の反転入力端子２ａに接続され、他端がキャパシタＣ２の一端Ｃ２ａに接続されている。スイッチＳＷ２は、アクティブレベル（例えば、Ｈレベル）の制御信号φＭ２が供給された際にオンすることで、キャパシタＣ２の一端Ｃ２ａをアンプ２の反転入力端子２ａに接続する。スイッチＳＷ２は、ノンアクティブレベル（例えば、Ｌレベル）の制御信号φＭ２が供給された際にオフすることで、キャパシタＣ２の一端Ｃ２ａをアンプ２の反転入力端子２ａから電気的に遮断する。

スイッチＳＷ３は、一端がキャパシタＣ１の他端Ｃ１ｂに接続され、他端がノードＮ１に接続されている。ノードＮ１は、参照電圧Ｖｒｅｆ＿ｎが供給される。参照電圧Ｖｒｅｆ＿ｎは、ＡＤ変換回路１によるＡＤ変化可能な電圧範囲の下限（ＡＤ変換後のコード値「０」）に対応している。スイッチＳＷ３は、アクティブレベル（例えば、Ｈレベル）の制御信号φＬ１Ｎが供給された際にオンすることで、キャパシタＣ１の他端Ｃ１ｂをノードＮ１に接続する。スイッチＳＷ３は、ノンアクティブレベル（例えば、Ｌレベル）の制御信号φＬ１Ｎが供給された際にオフすることで、キャパシタＣ１の他端Ｃ１ｂをノードＮ１から電気的に遮断する。

スイッチＳＷ４は、一端がキャパシタＣ１の他端Ｃ１ｂに接続され、他端がノードＮ２に接続されている。ノードＮ２は、参照電圧Ｖｒｅｆ＿ｐが供給される。参照電圧Ｖｒｅｆ＿ｐは、ＡＤ変換回路１によるＡＤ変化可能な電圧範囲の上限（ＡＤ変換後のフルコード値）に対応している。スイッチＳＷ４は、アクティブレベル（例えば、Ｈレベル）の制御信号φＬ１Ｐが供給された際にオンすることで、キャパシタＣ１の他端Ｃ１ｂをノードＮ２に接続する。スイッチＳＷ４は、ノンアクティブレベル（例えば、Ｌレベル）の制御信号φＬ１Ｐが供給された際にオフすることで、キャパシタＣ１の他端Ｃ１ｂをノードＮ２から電気的に遮断する。

スイッチＳＷ５は、一端がキャパシタＣ２の他端Ｃ２ｂに接続され、他端がノードＮ１に接続されている。スイッチＳＷ５は、アクティブレベル（例えば、Ｈレベル）の制御信号φＬ２Ｎが供給された際にオンすることで、キャパシタＣ２の他端Ｃ２ｂをノードＮ１に接続する。スイッチＳＷ５は、ノンアクティブレベル（例えば、Ｌレベル）の制御信号φＬ２Ｎが供給された際にオフすることで、キャパシタＣ２の他端Ｃ２ｂをノードＮ１から電気的に遮断する。

スイッチＳＷ６は、一端がキャパシタＣ２の他端Ｃ２ｂに接続され、他端がノードＮ２に接続されている。スイッチＳＷ６は、アクティブレベル（例えば、Ｈレベル）の制御信号φＬ２Ｐが供給された際にオンすることで、キャパシタＣ２の他端Ｃ２ｂをノードＮ２に接続する。スイッチＳＷ６は、ノンアクティブレベル（例えば、Ｌレベル）の制御信号φＬ２Ｐが供給された際にオフすることで、キャパシタＣ２の他端Ｃ２ｂをノードＮ２から電気的に遮断する。

スイッチＳＷ７は、一端がアンプ２の出力端子２ｃに接続され、他端がキャパシタＣ１の他端Ｃ１ｂに接続されている。スイッチＳＷ７は、アクティブレベル（例えば、Ｈレベル）の制御信号φＦＤが供給された際にオンすることで、アンプ２の出力端子２ｃをキャパシタＣ１の他端Ｃ１ｂに接続する。スイッチＳＷ７は、ノンアクティブレベル（例えば、Ｌレベル）の制御信号φＦＤが供給された際にオフすることで、アンプ２の出力端子２ｃをキャパシタＣ１の他端Ｃ１ｂから電気的に遮断する。

スイッチＳＷ８は、一端がアンプ２の出力端子２ｃに接続され、他端がキャパシタＣ２の他端Ｃ２ｂに接続されている。スイッチＳＷ８は、アクティブレベル（例えば、Ｈレベル）の制御信号φＦＤが供給された際にオンすることで、アンプ２の出力端子２ｃをキャパシタＣ２の他端Ｃ２ｂに接続する。スイッチＳＷ８は、ノンアクティブレベル（例えば、Ｌレベル）の制御信号φＦＤが供給された際にオフすることで、アンプ２の出力端子２ｃをキャパシタＣ２の他端Ｃ２ｂから電気的に遮断する。

スイッチＳＷ９は、一端がキャパシタＣ１の一端Ｃ１ａに接続され、他端がノードＮ３に接続されている。ノードＮ３は、参照電圧Ｖｒｅｆ＿ｃが供給される。参照電圧Ｖｒｅｆ＿ｃは、アンプ２の動作点を決めるための電圧であり、例えば、接地電圧であってもよい。スイッチＳＷ９は、アクティブレベル（例えば、Ｈレベル）の制御信号φＦ１が供給された際にオンすることで、キャパシタＣ１の他端Ｃ１ｂをノードＮ１に接続する。スイッチＳＷ９は、ノンアクティブレベル（例えば、Ｌレベル）の制御信号φＦ１が供給された際にオフすることで、キャパシタＣ１の一端Ｃ１ａをノードＮ３から電気的に遮断する。

スイッチＳＷ１０は、一端がキャパシタＣ２の一端Ｃ２ａに接続され、他端がノードＮ３に接続されている。スイッチＳＷ１０は、アクティブレベル（例えば、Ｈレベル）の制御信号φＦ２が供給された際にオンすることで、キャパシタＣ２の一端Ｃ２ａをノードＮ３に接続する。スイッチＳＷ１０は、ノンアクティブレベル（例えば、Ｌレベル）の制御信号φＦ２が供給された際にオフすることで、キャパシタＣ２の一端Ｃ２ａをノードＮ３から電気的に遮断する。

スイッチＳＷ１１は、一端がキャパシタＣ１の他端Ｃ１ｂに接続され、他端がノードＮ４に接続されている。ノードＮ４は、信号Ｖｉｎが供給される。信号Ｖｉｎは、ＡＤ変換回路１に入力される信号であり、例えば、固体撮像装置１００（図１４参照）の画素Ｐから出力された画素信号であってもよい。スイッチＳＷ１１は、アクティブレベル（例えば、Ｈレベル）の制御信号φＳ１が供給された際にオンすることで、キャパシタＣ１の他端Ｃ１ｂをノードＮ４に接続する。スイッチＳＷ１１は、ノンアクティブレベル（例えば、Ｌレベル）の制御信号φＳ１が供給された際にオフすることで、キャパシタＣ１の他端Ｃ１ｂをノードＮ４から電気的に遮断する。

スイッチＳＷ１２は、一端がキャパシタＣ２の他端Ｃ２ｂに接続され、他端がノードＮ４に接続されている。スイッチＳＷ１２は、アクティブレベル（例えば、Ｈレベル）の制御信号φＳ２が供給された際にオンすることで、キャパシタＣ２の他端Ｃ２ｂをノードＮ４に接続する。スイッチＳＷ１２は、ノンアクティブレベル（例えば、Ｌレベル）の制御信号φＳ２が供給された際にオフすることで、キャパシタＣ２の他端Ｃ２ｂをノードＮ４から電気的に遮断する。

スイッチＳＷ１３は、一端がアンプ２の出力端子２ｃに接続され、他端がアンプ２の反転入力端子２ａに接続されている。スイッチＳＷ１３は、アクティブレベル（例えば、Ｈレベル）の制御信号φＲが供給された際にオンすることで、アンプ２の反転入力端子２ａと出力端子２ｃとを接続しアンプ２をリセットする。スイッチＳＷ１３は、ノンアクティブレベル（例えば、Ｌレベル）の制御信号φＲが供給された際にオフすることで、アンプ２の反転入力端子２ａと出力端子２ｃとの接続を遮断しアンプ２のリセットを解除する。

スイッチＳＷ１４は、一端がコンパレータ３の反転入力端子に接続され、他端がノードＮ６に接続されている。ノードＮ６は、参照電圧Ｖｃｍｐ＿ｆｉが供給される。参照電圧Ｖｃｍｐ＿ｆｉは、入力電圧ＶｉｎをＡＤ変換する際にコンパレータ３の比較動作に用いられる基準電圧である。スイッチＳＷ１５は、一端がコンパレータ４の反転入力端子に接続され、他端がノードＮ７に接続されている。ノードＮ７は、参照電圧Ｖｃｍｐ＿ｆｉが供給される。スイッチＳＷ１４，ＳＷ１５は、アクティブレベル（例えば、Ｈレベル）の制御信号φＰＦＩが供給された際にオンすることで、コンパレータ３，４の反転入力端子をノードＮ６，Ｎ７に接続する。スイッチＳＷ１４，ＳＷ１５は、ノンアクティブレベル（例えば、Ｌレベル）の制御信号φＰＦＩが供給された際にオフすることで、コンパレータ３，４の反転入力端子をノードＮ６，Ｎ７から電気的に遮断する。

スイッチＳＷ１６は、一端がコンパレータ３の反転入力端子に接続され、他端がノードＮ８に接続されている。ノードＮ８は、参照電圧Ｖｃｍｐ＿ｐが供給される。参照電圧Ｖｃｍｐ＿ｐは、誤差電圧をＡＤ変換する際にコンパレータ３の比較動作に用いられる基準電圧である。スイッチＳＷ１７は、一端がコンパレータ４の反転入力端子に接続され、他端がノードＮ９に接続されている。ノードＮ９は、参照電圧Ｖｃｍｐ＿ｎが供給される。スイッチＳＷ１６，ＳＷ１７は、アクティブレベル（例えば、Ｈレベル）の制御信号φＰＦＩ￣が供給された際にオンすることで、コンパレータ３，４の反転入力端子をノードＮ８，Ｎ９に接続する。スイッチＳＷ１６，ＳＷ１７は、ノンアクティブレベル（例えば、Ｌレベル）の制御信号φＰＦＩ￣が供給された際にオフすることで、コンパレータ３，４の反転入力端子をノードＮ８，Ｎ９から電気的に遮断する。

コンパレータ３は、非反転入力端子がアンプ２の出力端子２ｃに接続され、反転入力端子がスイッチＳＷ１４，ＳＷ１６を介してノードＮ６，Ｎ８に接続され、出力端子がコード生成回路５及びデコーダ７に接続されている。コンパレータ３は、制御信号φＣＭＰ＿Ｕに応じてアンプ２の出力端子２ｃの電圧Ｖｏｕｔと基準電圧Ｖｃｍｐ＿ｆｉ，Ｖｃｍｐ＿ｐとを比較する。コンパレータ３は、出力端子２ｃの電圧Ｖｏｕｔが基準電圧Ｖｃｍｐ＿ｆｉ，Ｖｃｍｐ＿ｐより小さい場合に、Ｌレベルの比較結果ＤＦＩ１，ＤＵを出力する。コンパレータ３は、出力端子２ｃの電圧Ｖｏｕｔが基準電圧Ｖｃｍｐ＿ｆｉ，Ｖｃｍｐ＿ｐより大きい場合に、Ｈレベルの比較結果ＤＦＩ１，ＤＵを出力する。

コンパレータ４は、非反転入力端子がアンプ２の出力端子２ｃに接続され、反転入力端子がスイッチＳＷ１５，ＳＷ１７を介してノードＮ７，Ｎ９に接続され、出力端子がコード生成回路５及びデコーダ７に接続されている。コンパレータ４は、制御信号φＣＭＰ＿Ｌに応じてアンプ２の出力端子２ｃの電圧Ｖｏｕｔと基準電圧Ｖｃｍｐ＿ｆｉ，Ｖｃｍｐ＿ｎとを比較する。コンパレータ３は、出力端子２ｃの電圧Ｖｏｕｔが基準電圧Ｖｃｍｐ＿ｆｉ，Ｖｃｍｐ＿ｎより小さい場合に、Ｌレベルの比較結果ＤＦＩ２，ＤＬを出力する。コンパレータ４は、出力端子２ｃの電圧Ｖｏｕｔが基準電圧Ｖｃｍｐ＿ｆｉ，Ｖｃｍｐ＿ｎより大きい場合に、Ｈレベルの比較結果ＤＦＩ２，ＤＬを出力する。

デコーダ７は、制御信号φＬ１，φＬ２，φＰＦＩ，φＬ１ＮＦ，φＬ１ＰＦ，φＬ２ＮＦ，φＬ２ＰＦとコンパレータの比較結果（ＤＵ，ＤＬ）とに基づいて、制御信号φＬ１Ｐ，φＬ２Ｐ，φＬ１Ｎ，φＬ２Ｎを生成する。

コード生成回路５は、コンパレータ３，４の比較結果に応じてデジタルコードを生成して補正回路６へ出力する。コード生成回路５は、ＤＦＩ１カウンタ５１、ＤＦＩ２カウンタ５２、及び冗長非常長変換回路５３を有する。

補正回路６は、コード生成回路５から出力されたデジタルコードを補正してＡＤ変換結果のデータＤＯＵＴを生成して外部（例えば、図１５に示すＣＤＳ回路９７）へ出力する。

例えば、本来のＡＤ変換動作は、図２に示すように行われる。図２は、ＡＤ変換回路のＡＤ変換動作時の動作を示す波形図である。

アンプの初期化期間において、ＡＤ変換回路１は、制御信号φＲをアクティブレベルにする。これにより、アンプ２の反転入力端子２ａと出力端子２ｃとが短絡されアンプ２がリセットされる。その後、入力電圧Ｖｉｎに対して、Ｄｕａｌ−ＦＩ期間において、上位ビットのＡＤ変換が行われ、Ｃｙｃｌｉｃ期間において、下位ビットのＡＤ変換が行われる。

Ｄｕａｌ−ＦＩ期間において、ＡＤ変換回路１は、折り返し積分（ＦＩ：Ｆｏｌｄｉｎｇ−Ｉｎｔｅｇｒａｔｉｏｎ）動作によるＡＤ変換を、キャパシタＣ１→キャパシタＣ３のパス（第１のパス）とキャパシタＣ２→キャパシタＣ３のパス（第２のパス）との２つのパスで（Ｄｕａｌで）行う。ＡＤ変換回路１では、第１のパスにおける折り返し積分動作と第２のパスにおける折り返し積分動作とが並行して行われるので、折り返し積分動作によるＡＤ変換処理を効率的に行うことができる。

各パスにおける折り返し積分動作では、入力電圧ＶｉｎがキャパシタＣ１（又はＣ２）にサンプリングされた後、キャパシタＣ１（又はＣ２）にホールドされた電圧がアンプ２で増幅された電圧を出力端子２ｃに積算する積分動作を行う。このとき、制御信号φＰＦＩ＝Ｈレベルであるので、コンパレータ３，４はアンプ２の出力端子２ｃの電圧Ｖｏｕｔを基準電圧Ｖｃｍｐ＿ｆｉと比較する。出力端子２ｃの電圧Ｖｏｕｔが基準電圧Ｖｃｍｐ＿ｆｉより低ければ、コンパレータ３，４の比較結果がＬレベルになり、コンパレータ３，４の比較結果に応じてＤＦＩ１カウンタ５１、ＤＦＩ２カウンタ５２でカウント結果が加算されない。そして、出力端子２ｃの電圧Ｖｏｕｔが基準電圧Ｖｃｍｐ＿ｆｉを超えると、コンパレータ３，４の比較結果がＬレベルになり、コンパレータ３，４の比較結果に応じてＤＦＩ１カウンタ５１、ＤＦＩ２カウンタ５２でカウント結果が加算（インクリメント）される。それとともに、キャパシタＣ１（又はＣ２）の他端Ｃ１ｂ（又はＣ２ｂ）に参照電圧Ｖｒｅｆ＿ｎが接続され、出力端子２ｃの電圧Ｖｏｕｔが１／２Ｖｒｅｆ減算される折り返しが発生する。

すなわち、各パスでは、折り返し積分動作が繰り返し行われ、出力端子２ｃの電圧Ｖｏｕｔが基準電圧Ｖｃｍｐ＿ｆｉを超えるか否かで１か０になるデジタルコードの各ビットがＤＦＩ１カウンタ５１、ＤＦＩ２カウンタ５２にて生成される。

例えば、ＤＦＩ１カウンタ５１は、図３に示す構成を有する。図３は、ＤＦＩ１カウンタ５１の構成を示す図である。ＤＦＩ１カウンタ５１は、インバータＩＮＶ、論理積演算子ＡＮＤ、及び複数段のフリップフロップＦＦ−０〜ＦＦ−２を有する。制御信号φＣＭＰ＿ＵがインバータＩＮＶで論理反転され、インバータＩＮＶの出力とコンパレータ３の比較結果ＤＦＩ１との論理積が論理積演算子ＡＮＤで演算される。論理積演算子ＡＮＤの演算結果は、クロックとして初段のフリップフロップＦＦ−０のクロック端子に供給される。２段目以降のフリップフロップＦＦ−２，ＦＦ−２のクロック端子には、前段のフリップフロップＦＦ−０，ＦＦ−２の反転出力Ｑ￣が供給される。また、各段のフリップフロップＦＦ−０〜ＦＦ−２では、入力端子Ｄに自身の反転出力Ｑ￣が供給されるように構成されている。これにより、複数段のフリップフロップＦＦ−０〜ＦＦ−２は、Ｈレベルの比較結果ＤＦＩ１が供給される度にカウント結果を加算（インクリメント）するカウント動作を行う。そして、各段のフリップフロップＦＦ−０〜ＦＦ−２の出力Ｑを含む例えば３ビットのカウント結果ＤＦＩ１［２：０］が上位ビットのＡＤ変換結果（デジタルコード）として補正回路６へ出力される。なお、図３に示す構成において、ＤＦＩ１→ＤＦＩ２、ＣＭＰ＿Ｕ→ＣＭＰ＿Ｌ、ＤＦＩ１［２：０］→ＤＦＩ２［２：０］と置き換えれば、ＤＦＩ２カウンタ５２の構成とすることができる。

図２に戻って、Ｃｙｃｌｉｃ期間において、ＡＤ変換回路１は、入力電圧Ｖｉｎを２倍に増幅しながらＡＤ変換するサイクリック（Ｃｙｃｌｉｃ）動作によるＡＤ変換を、第１のパス及び第２のパスを同時に用いて行う。

各サイクリック動作では、アンプ２の出力端子２ｃの電圧ＶｏｕｔがキャパシタＣ１，Ｃ２にフィードバックされる。このとき、制御信号φＰＦＩ＝Ｌレベルであるので、コンパレータ３，４は、それぞれ、アンプ２の出力端子２ｃの電圧Ｖｏｕｔを基準電圧Ｖｃｍｐ＿ｐ，Ｖｃｍｐ＿ｎと比較する。コンパレータ３，４の比較結果ＤＵ，ＤＬは、次のようになる。
Ｖｏｕｔ＜Ｖｃｍｐ＿ｎである場合、ＤＵ＝Ｌ，ＤＬ＝Ｌ
Ｖｃｍｐ＿ｎ＜Ｖｏｕｔ＜Ｖｃｍｐ＿ｐである場合、ＤＵ＝Ｌ，ＤＬ＝Ｈ
Ｖｃｍｐ＿ｐ＜Ｖｏｕｔである場合、ＤＵ＝Ｈ，ＤＬ＝Ｈ

そして、制御信号φＣＭＰ＿Ｕが立ち下がるタイミングで、冗長非冗長変換回路５３が、保持する例えば１４ビットのデジタルコードＤＣＹＣ［１３：０］における３ｂｉｔ目以降のコードＤＣＹＣ［１３：２］のシフトを行うとともに、コンパレータ３，４の比較結果ＤＵ，ＤＬに応じて１ビット目ＤＣＹＣ［０］、２ビット目ＤＣＹＣ［１］について加算処理を行う。その後、フィードバックが解除され、直前の電圧Ｖｏｕｔをコンパレータ３，４の比較結果ＤＵ，ＤＬの値に応じて、次のように調整してアンプ２の出力端子２ｃに蓄積させる。
ＤＬ＝Ｌ，ＤＵ＝Ｌである場合、２×Ｖｏｕｔ
ＤＬ＝Ｈ，ＤＵ＝Ｌである場合、２×Ｖｏｕｔ−Ｖｒｅｆ／２
ＤＬ＝Ｈ，ＤＵ＝Ｈである場合、２×Ｖｏｕｔ−Ｖｒｅｆ

すなわち、２つのパスを同時に用いて、サイクリック動作が繰り返し行われ、出力端子２ｃの電圧Ｖｏｕｔが電圧範囲Ｖｃｍｐ＿ｎ〜Ｖｃｍｐ＿ｐに対してどこにあるかで決まる２ビットのパターンを含むデジタルコードの各ビットが冗長非冗長変換回路５３にて生成される。

例えば、冗長非冗長変換回路５３は、図４（ａ）に示す構成を有する。図４（ａ）は、冗長非冗長変換回路５３の構成を示す図である。冗長非冗長変換回路５３は、インバータＩＮＶ１及び複数段の単位回路ＵＣ−０〜ＵＣ−１３を有する。各段の単位回路ＵＣは、図４（ｂ）に示すように、半加算器ＨＡ及びフリップフロップＤ−ＦＦを含む。図４（ｂ）は、冗長非冗長変換回路５３における単位回路ＵＣの構成を示す図である。半加算器ＨＡは、端子ＳＩから端子Ａで受けた値と端子ＣＩから端子Ｂで受けた値とを加算する。各段の単位回路ＵＣは、図４（ｃ）の真理値表で示すように動作する。図４（ｃ）は、単位回路ＵＣの動作を示す図である。すなわち、半加算器ＨＡの加算結果は、端子ＳからフリップフロップＤ−ＦＦ経由で端子ＳＯに出力され、半加算器ＨＡの桁上がりは、端子Ｃから端子ＣＯに出力される。フリップフロップＤ−ＦＦは、φＣＭＰ＿ＵがインバータＩＮＶ１で論理反転された信号に同期して、半加算器ＨＡの加算結果を端子Ｄでラッチして端子Ｑから端子ＳＯへ出力する。

このようなＡＤ変換動作が完了すると、図５（ａ）に示すように、第１のパスでの折り返し積分動作によるデジタルコードＤＦＩ１［２：０］と、第２のパスでの折り返し積分動作によるデジタルコードＤＦＩ２［２：０］と、サイクリック動作によるデジタルコードＤＣＹＣ［１３：０］とが補正回路６で合成される。すなわち、補正回路６は、次のような処理を行ってＡＤ変換結果ＤＯＵＴ［１５：０］を生成する。
ＤＦＩ１［２］＋ＤＦＩ２［２］→ＤＯＵＴ［１５］
ＤＦＩ１［１］＋ＤＦＩ２［１］→ＤＯＵＴ［１４］
ＤＦＩ１［０］＋ＤＦＩ２［０］＋ＤＣＹＣ［１３］→ＤＯＵＴ［１３］

例えば、入力電圧Ｖｉｎを様々に変化させた場合について生成されたＡＤ変換結果ＤＯＵＴをプロットすると、図５（ｂ）に示すような特性が得られることがある。すなわち、上位ビットのＡＤ変換処理において、折り返しが発生するような入力電圧Ｖｉｎになると、一点鎖線で囲って示すように、ＡＤ変換結果ＤＯＵＴにコードとびが発生することがある。

図１に示すＡＤ変換回路１において、キャパシタＣ１，Ｃ２の容量値は、互いに均等な値Ｃになるように設計されている。また、キャパシタＣ３の容量値は、Ｃ／２になるように設計されている。これにより、アンプ２は、ゲイン略１／２で増幅動作を行うように設計されている。しかし、実際には、キャパシタＣ１，Ｃ２の容量値は、製造ばらつきを含む値Ｃ＋ΔＣａ，Ｃ＋ΔＣｂになっている。これにより、上位ビットのＡＤ変換処理において折り返しが発生すると、第１のパスにおける折り返し積分動作でのゲインと第２のパスにおける折り返し積分動作でのゲインとが互いにばらつきやすい。また、第１のパス又は第２のパスにおける折り返し積分動作でのゲインと第１のパス及び第２のパスを同時に用いたサイクリック動作でのゲインとが互いにばらつきやすい。

すなわち、キャパシタＣ１の容量値とキャパシタＣ２の容量値とのミスマッチに起因して、デジタルコードＤＦＩ１［２：０］とデジタルコードＤＦＩ２［２：０］との対応ビット間でばらつきが発生する可能性がある。また、キャパシタＣ１の容量値とキャパシタＣ２の容量値とのミスマッチに起因して、ビットＤＦＩ１［０］又はビットＤＦＩ２［０］とビットＤＣＹＣ［１３］との間でばらつきが発生したりする可能性がある。これにより、ＡＤ変換処理のゲインが図５（ｂ）に破線で示す理想的なゲインからずれやすくなり、ＡＤ変換結果ＤＯＵＴにコードとびが発生しやすくなる。

そこで、本実施形態では、ＡＤ変換回路１において、各キャパシタＣ１，Ｃ２のゲイン誤差に応じた電圧を差分化してアンプ２の出力端子２ｃに積算する積算動作を複数回行い、複数回の積算動作により出力端子２ｃに蓄積された電圧をＡＤ変換後に積算回数で除算して補正データを得る。これにより、ゲイン誤差の補正データを高精度に求めて補正し、図５（ｃ）に示すように、コードとびを低減させることを目指す。

例えば、キャリブレーション動作では、図１に示す構成において、参照電圧（例えば、Ｖｒｅｆ／２）をキャパシタＣ１（又はＣ２）にサンプリングしてホールドし、キャパシタＣ１（又はＣ２）の電圧をアンプ２のゲイン（理想的には略１／２）で増幅して出力端子２ｃに積算させる積算動作を行う。出力端子２ｃに積算される電圧は、アンプ２のゲインで増幅されるので、ゲイン誤差を含む電圧になっている。そして、出力端子２ｃの電圧を各キャパシタＣ１，Ｃ２に逆極性でフィードバックし、フィードバックを解除して各キャパシタＣ１，Ｃ２をホールドすると、直前に蓄積されていた電圧と逆極性の電圧が２つのキャパシタＣ１，Ｃ２から平均化されて出力端子２ｃに積算される。このとき、第１のパス（Ｃ１→Ｃ３）のゲインと第２のパス（Ｃ２→Ｃ３）のゲインとがそれぞれ理想的な値（例えば、略１／２）になっていれば、出力端子２ｃの電圧が略ゼロになるはずであるが、ゲイン誤差があれば、ゲイン誤差に応じた電圧（誤差電圧）が出力端子２ｃに残る。この誤差電圧は、基準となる参照電圧（例えば、Ｖｒｅｆ／２）を用いて出力端子２ｃに逆極性で蓄積させた電圧であり、単位入力電圧に対する値であるのでゲイン誤差の補正量（すなわち、図５（ｂ）に示す傾きのずれ、すなわちゲイン誤差をキャンセルさせる量）そのものを表している電圧とみなすことができる。

出力端子２ｃに蓄積された誤差電圧は、振幅が小さいので、ＡＤ変換可能な電圧範囲Ｖｒｅｆ＿ｎ〜Ｖｒｅｆ＿ｐ内で複数回積算が可能である。この複数回の積算動作で出力端子２ｃに蓄積された誤差電圧を、本来のＡＤ変換動作におけるＣｙｃｌｉｃ期間（図２参照）と同様の動作でＡＤ変換すると、（ゲイン誤差キャンセル量）×（積算回数）を表す誤差データが得られる。そのため、誤差データを積算回数で除算して補正データを高精度に求めることができる。

この補正データは、折り返し積分の１カウントに相当するＣｙｃｌｉｃのコードを求めた結果であるデジタル値で表される。本来のＡＤ変換動作時に、この補正データを折り返し積分のデジタルコードＤＦＩ１［２：０］，ＤＦＩ２［２：０］に乗算すれば、入力電圧Ｖｉｎに対して、デジタルコードＤＦＩ１［２：０］とデジタルコードＤＦＩ２［２：０］との対応ビットを等価にできる。また、入力電圧Ｖｉｎに対して、ビットＤＦＩ１［０］又はビットＤＦＩ２［０］とビットＤＣＹＣ［１３］とを互いに等価にできる。

なお、補正データは、理想的にはノイズの影響を受けない値としたいが、実際には補正データの値自体もノイズの影響を受け、補正データの有効ビット数が小さい（数ＬＳＢ）ことから、ノイズ低減のために何度か補正値（誤差電圧）を積算させ、ノイズの影響を１／√（Ｎ）で低減する必要がある。本実施形態では、補正値導出にマルチサンプリング（複数回の積算動作）を適用し、補正データにおけるＳ／Ｎの向上を図っている。

具体的には、ＡＤ変換回路１は、図６〜図８に示す動作を行う。図６は、ＡＤ変換回路１の動作を示す波形図である。図７及び図８は、ＡＤ変換回路１の動作を示す回路図である。図７及び図８では、説明および図示の簡略化のため、参照電圧Ｖｒｅｆ＿ｃ＝接地電位の場合を例示している。

図６に示す期間ＴＰ１１において、図１に示す制御回路８は、スイッチＳＷ９をオンに維持しスイッチＳＷ１，ＳＷ２，ＳＷ１０をオフに維持した状態で、スイッチＳＷ３をオンに維持する。これにより、図７（ａ）に示すように、キャパシタＣ１は、一端Ｃ１ａが参照電圧Ｖｒｅｆ＿ｃに接続され、他端Ｃ１ｂが参照電圧Ｖｒｅｆ＿ｎに接続される。すなわち、参照電圧Ｖｒｅｆ＿ｃを基準として、キャパシタＣ１に参照電圧Ｖｒｅｆ＿ｎ（デジタル値０の基準）がサンプリングされる。

図６に示す期間ＴＰ１２において、図１に示す制御回路８は、スイッチＳＷ１をオンに維持しスイッチＳＷ２，ＳＷ９，ＳＷ１０をオフに維持した状態で、スイッチＳＷ４をオンに維持する。これにより、図７（ｂ）に示すように、キャパシタＣ１は、一端Ｃ１ａがアンプ２の反転入力端子２ａ及びキャパシタＣ３の一端Ｃ３ａに接続され、他端Ｃ１ｂが参照電圧Ｖｒｅｆ＿ｐ（＝Ｖｒｅｆ＿ｎ＋Ｖｒｅｆ）に接続される。すなわち、キャパシタＣ１からキャパシタＣ３にＶｒｅｆ／２が転送される。このとき、キャパシタＣ１の一端Ｃ１ａの電位はＶｒｅｆ＋ΔＶ１になっており、キャパシタＣ３の他端Ｃ３ｂの電位はＶｒｅｆ／２＋ΔＶ２になっている。ΔＶ１、ΔＶ２は、キャパシタＣ１，Ｃ３の容量値のばらつきに応じた電圧成分である。

図６に示す期間ＴＰ１３において、図１に示す制御回路８は、スイッチＳＷ９，ＳＷ１０をオンに維持しスイッチＳＷ１，ＳＷ２をオフに維持した状態で、スイッチＳＷ７，ＳＷ８をオンに維持する。これにより、図７（ｃ）に示すように、キャパシタＣ１，Ｃ２は、それぞれ、一端Ｃ１ａ，Ｃ２ａが参照電圧Ｖｒｅｆ＿ｃに接続され、他端Ｃ１ｂ，Ｃ２ｂがキャパシタＣ３の他端Ｃ３ｂに接続される。すなわち、理想値としてはＶｒｅｆ／２となる電圧がキャパシタＣ１，Ｃ２にフィードバックされる。このとき、キャパシタＣ１の他端Ｃ１ｂの電位はＶｒｅｆ／２＋ΔＶ３になっており、キャパシタＣ２の他端Ｃ２ｂの電位はＶｒｅｆ／２＋ΔＶ４になっている。ΔＶ３、ΔＶ４は、キャパシタＣ１，Ｃ２の容量値のばらつきに応じた電圧成分である。

図６に示す期間ＴＰ１４において、図１に示す制御回路８は、スイッチＳＷ１，ＳＷ２をオンに維持しスイッチＳＷ９，ＳＷ１０をオフに維持する。これにより、図７（ｄ）に示すように、キャパシタＣ１は、一端Ｃ１ａがアンプ２の反転入力端子２ａ及びキャパシタＣ３の一端Ｃ３ａに接続され、他端Ｃ１ｂが参照電圧Ｖｒｅｆ＿ｐに接続される。キャパシタＣ２は、一端Ｃ２ａがアンプ２の反転入力端子２ａ及びキャパシタＣ３の一端Ｃ３ａに接続され、他端Ｃ２ｂがフローティング状態にされる。すなわち、（Ｖｒｅｆ／２）×２−Ｖｒｅｆという演算が行われ、アンプ２の出力端子２ｃの電圧Ｖｏｕｔが理想的には０となる。しかし、実際には、第１のパス（Ｃ１→Ｃ３）の演算と第２のパス（Ｃ２→Ｃ３）の演算には誤差があるので、その誤差分Ｖ_ｅｒｒ１（≒ΔＶ２−（ΔＶ３＋ΔＶ４）／２）が出力端子２ｃの電圧Ｖｏｕｔとして残留する。

ＡＤ変換回路１は、期間ＴＰ１１〜期間ＴＰ１４の積算動作（図７（ａ）〜図７（ｄ）に示す積算動作）を複数回（図６の場合、８回）繰り返す。これにより、アンプ２の出力端子２ｃには、誤差分Ｖ_ｅｒｒ１×積算回数（例えば、８回）の誤差電圧が蓄積される。そして、ＡＤ変換回路１は、複数回の積算動作によりアンプ２の出力端子２ｃに蓄積された誤差電圧を、図２に示すＣｙｃｌｉｃ期間と同様にしてＡＤ変換して誤差データＤＣＹＣ［１３：０］を生成する。この誤差データＤＣＹＣ［１３：０］は、デジタルコードＤＦＩ１［２：０］に対応した誤差データ（第１の誤差データ）である。

デジタルコードＤＦＩ２［２：０］に対応した誤差データ（第２の誤差データ）についても同様にして得ることができる。

例えば、図１に示す制御回路８は、スイッチＳＷ１０をオンに維持しスイッチＳＷ１，ＳＷ２，ＳＷ９をオフに維持した状態で、スイッチＳＷ５をオンに維持する。これにより、図８（ａ）に示すように、キャパシタＣ２は、一端Ｃ２ａが参照電圧Ｖｒｅｆ＿ｃに接続され、他端Ｃ２ｂが参照電圧Ｖｒｅｆ＿ｎに接続される。すなわち、参照電圧Ｖｒｅｆ＿ｃを基準として、キャパシタＣ２に参照電圧Ｖｒｅｆ＿ｎ（デジタル値０の基準）がサンプリングされる。

図１に示す制御回路８は、スイッチＳＷ２をオンに維持しスイッチＳＷ１，ＳＷ９，ＳＷ１０をオフに維持した状態で、スイッチＳＷ６をオンに維持する。これにより、図８（ｂ）に示すように、キャパシタＣ２は、一端Ｃ２ａがアンプ２の反転入力端子２ａ及びキャパシタＣ３の一端Ｃ３ａに接続され、他端Ｃ２ｂが参照電圧Ｖｒｅｆ＿ｐに接続される。すなわち、キャパシタＣ２からキャパシタＣ３にＶｒｅｆ／２が転送される。このとき、キャパシタＣ２の一端Ｃ２ａの電位はＶｒｅｆ＋ΔＶ５になっており、キャパシタＣ３の他端Ｃ３ｂの電位はＶｒｅｆ／２＋ΔＶ６になっている。ΔＶ５、ΔＶ６は、キャパシタＣ２，Ｃ３の容量値のばらつきに応じた電圧成分である。

図１に示す制御回路８は、スイッチＳＷ９，ＳＷ１０をオンに維持しスイッチＳＷ１，ＳＷ２をオフに維持した状態で、スイッチＳＷ７，ＳＷ８をオンに維持する。これにより、図８（ｃ）に示すように、キャパシタＣ１，Ｃ２は、それぞれ、一端Ｃ１ａ，Ｃ２ａが参照電圧Ｖｒｅｆ＿ｃに接続され、他端Ｃ１ｂ，Ｃ２ｂがキャパシタＣ３の他端Ｃ３ｂに接続される。すなわち、理想値としてはＶｒｅｆ／２となる電圧がキャパシタＣ１，Ｃ２にフィードバックされる。このとき、キャパシタＣ１の他端Ｃ１ｂの電位はＶｒｅｆ／２＋ΔＶ７になっており、キャパシタＣ２の他端Ｃ２ｂの電位はＶｒｅｆ／２＋ΔＶ８になっている。ΔＶ７、ΔＶ８は、キャパシタＣ１，Ｃ２の容量値のばらつきに応じた電圧成分である。

図１に示す制御回路８は、スイッチＳＷ１，ＳＷ２をオンに維持しスイッチＳＷ９，ＳＷ１０をオフに維持する。これにより、図８（ｄ）に示すように、キャパシタＣ２は、一端Ｃ２ａがアンプ２の反転入力端子２ａ及びキャパシタＣ３の一端Ｃ３ａに接続され、他端Ｃ２ｂが参照電圧Ｖｒｅｆ＿ｐに接続される。キャパシタＣ１は、一端Ｃ１ａがアンプ２の反転入力端子２ａ及びキャパシタＣ３の一端Ｃ３ａに接続され、他端Ｃ１ｂがフローティング状態にされる。すなわち、（Ｖｒｅｆ／２）×２−Ｖｒｅｆという演算が行われ、アンプ２の出力端子２ｃの電圧Ｖｏｕｔが理想的には０となる。しかし、実際には、第１のパス（Ｃ１→Ｃ３）の演算と第２のパス（Ｃ２→Ｃ３）の演算には誤差があるので、その誤差分Ｖ_ｅｒｒ２（≒ΔＶ６−（ΔＶ７＋ΔＶ８）／２）が出力端子２ｃの電圧Ｖｏｕｔとして残留する。

ＡＤ変換回路１は、図８（ａ）〜図８（ｄ）に示す積算動作を複数回（例えば、８回）繰り返す。これにより、アンプ２の出力端子２ｃには、誤差分Ｖ_ｅｒｒ２×積算回数（例えば、８回）の誤差電圧が蓄積される。そして、ＡＤ変換回路１は、複数回の積算動作によりアンプ２の出力端子２ｃに蓄積された誤差電圧を、図２に示すＣｙｃｌｉｃ期間と同様にしてＡＤ変換して誤差データとしてのデジタルコードＤＣＹＣ［１３：０］を生成する。このデジタルコードＤＣＹＣ［１３：０］は、デジタルコードＤＦＩ２［２：０］に対応した誤差データ（第２の誤差データ）である。なお、図８（ａ）〜図８（ｄ）に示す積算動作は、図７（ａ）〜図７（ｄ）に示す積算動作が行われる期間に対して重ならない期間に行うことができる。

誤差データとしてのデジタルコードＤＣＹＣ［１３：０］は、例えば、図９に示すような補正回路６に供給される。図９は、補正回路６の構成を示す図である。

補正回路６は、デジタルコードＤＦＩ１［２：０］に対応した誤差データ（第１の誤差データ）としてのデジタルコードＤＣＹＣ［１３：０］に基づいて、ＤＦＩ１補正データを生成して保持する。補正回路６は、デジタルコードＤＦＩ２［２：０］に対応した誤差データ（第２の誤差データ）としてのデジタルコードＤＣＹＣ［１３：０］に基づいて、ＤＦＩ２補正データを生成して保持する。

補正回路６は、スイッチＳＷ６１，ＳＷ６２、除算器６３、メモリ６１，６２、乗算器ＭＬ１，ＭＬ２、加算器ＡＤ１，ＡＤ２、及びクリップ回路６４を有する。スイッチＳＷ６１は、キャリブレーション動作時に、ノードＮ６３を除算器６３に接続する。このとき、デジタルコードＤＣＹＣ［１３：０］の最上位ビットが破棄され、１３ビットのデジタルコードＤＣＹＣ［１２：０］が除算器６３に転送される。

これにより、除算器６３は、第１の誤差データとしてのデジタルコードＤＣＹＣ［１２：０］を積算回数で除算してＤＦＩ１補正データを生成する。例えば、積算回数が８回である場合、除算器６３は、デジタルコードＤＣＹＣ［１３：０］を３ビット分右にシフトさせることで、デジタルコードＤＣＹＣ［１３：０］を８で除算することができる。スイッチＳＷ６２は、キャリブレーション動作時に、ＤＦＩ１補正データを転送すべき場合に除算器６３をメモリ６１に接続する。これにより、除算器６３で生成された例えば１３ビットのＤＦＩ１補正データがメモリ６１に転送され格納される。このとき、メモリ６１は、図１０に示すように、１に固定された最上位ビットをＤＦＩ１補正データに追加して、１４ビットのＤＦＩ１補正データを格納する。図１０は、補正回路６の動作を示す図である。

図８に戻って、除算器６３は、第２の誤差データとしてのデジタルコードＤＣＹＣ［１３：０］を積算回数で除算してＤＦＩ２補正データを生成する。例えば、積算回数が８回である場合、除算器６３は、デジタルコードＤＣＹＣ［１３：０］を３ビット分右にシフトさせることで、デジタルコードＤＣＹＣ［１３：０］を８で除算することができる。スイッチＳＷ６２は、キャリブレーション動作時に、ＤＦＩ２補正データを転送すべき場合に除算器６３をメモリ６２に接続する。これにより、除算器６３で生成されたＤＦＩ２補正データがメモリ６２に転送され格納される。このとき、メモリ６２は、図１０に示すように、１に固定された最上位ビットをＤＦＩ２補正データに追加して、１４ビットのＤＦＩ２補正データを格納する。

図９に示すスイッチＳＷ６１は、本来のＡＤ変換動作時に、ノードＮ６３を加算器ＡＤ２に接続する。これにより、デジタルコードＤＣＹＣ［１３：０］が加算器ＡＤ２に転送される。

一方、デジタルコードＤＦＩ１［２：０］がノードＮ６１を介して乗算器ＭＬ１に供給される。デジタルコードＤＦＩ１［２：０］は、例えば３ビットのデータである。乗算器ＭＬ１は、デジタルコードＤＦＩ１［２：０］が供給されると、ＤＦＩ１補正データをメモリ６１から読み出し、図１０に示すように、デジタルコードＤＦＩ１［２：０］にＤＦＩ１補正データを乗算する。乗算器ＭＬ１は、乗算結果を加算器ＡＤ１へ供給する。乗算結果は、例えば１６ビットのデータである。

同様に、デジタルコードＤＦＩ２［２：０］がノードＮ６２を介して乗算器ＭＬ２に供給される。乗算器ＭＬ２は、デジタルコードＤＦＩ２［２：０］が供給されると、ＤＦＩ２補正データをメモリ６２から読み出し、図１０に示すように、デジタルコードＤＦＩ２［２：０］にＤＦＩ２補正データを乗算する。乗算器ＭＬ２は、乗算結果を加算器ＡＤ１へ供給する。乗算結果は、例えば１６ビットのデータである。

加算器ＡＤ１は、図１０に示すように、乗算器ＭＬ１の乗算結果と乗算器ＭＬ２の乗算結果とを加算する。加算器ＡＤ１は、加算結果を加算器ＡＤ２へ供給する。加算結果は、例えば１６ビットのデータである。

加算器ＡＤ２は、加算器ＡＤ１の加算結果とデジタルコードＤＣＹＣ［１３：０］とを加算する。加算器ＡＤ２は、加算結果をクリップ回路６４へ供給する。加算結果は、例えば１７ビットのデータである。

クリップ回路６４は、加算器ＡＤ２の加算結果を所定のビット数にクリップする。例えば、加算器ＡＤ２の加算結果が１７ビットである場合、クリップ回路６４は、加算器ＡＤ２の加算結果の最上位ビットを破棄して１６ビットにクリップする。クリップ回路６４は、クリップ後のデータを、図１０に示すようなＡＤ変換結果のデータＤＯＵＴとして出力する。

以上のように、実施形態では、ＡＤ変換回路１において、各キャパシタＣ１，Ｃ２のゲイン誤差に応じた電圧を差分化してアンプ２の出力端子２ｃに積算する積算動作を複数回行い、複数回の積算動作により出力端子２ｃに蓄積された電圧をＡＤ変換後に積算回数で除算して補正データを得る。これにより、ゲイン誤差の補正データを高精度に求めて補正することができるので、入力アナログ電圧Ｖｉｎに対するＡＤ変換結果のデータＤＯＵＴに関して、コードとびを低減できる（図５（ｃ）参照）。したがって、ＡＤ変換回路１において、キャパシタＣ１，Ｃ２の容量値のばらつきに起因したＡＤ変換のゲイン誤差を低減させることができる。

また、実施形態では、ＡＤ変換回路１において、制御回路８は、アンプ２及びキャパシタＣ１〜Ｃ３の間における接続構成を制御する。制御回路８において、スイッチＳＷ１は、キャパシタＣ１の一端Ｃ１ａをアンプの反転入力端子２ａに接続する。スイッチＳＷ２は、キャパシタＣ２の一端Ｃ２ａをアンプ２の反転入力端子２ａに接続する。スイッチＳＷ３は、キャパシタＣ１の他端Ｃ１ｂをノードＮ１に接続する。ノードＮ１は、参照電圧Ｖｒｅｆ＿ｎが供給される。スイッチＳＷ４は、キャパシタＣ１の他端Ｃ１ｂをノードＮ２に接続する。ノードＮ２は、参照電圧Ｖｒｅｆ＿ｐが供給される。スイッチＳＷ５は、キャパシタＣ２の他端Ｃ２ｂをノードＮ１に接続する。スイッチＳＷ６は、キャパシタＣ２の他端Ｃ２ｂをノードＮ２に接続する。スイッチＳＷ７は、アンプ２の出力端子２ｃをキャパシタＣ１の他端Ｃ１ｂに接続する。スイッチＳＷ８は、アンプ２の出力端子２ｃをキャパシタＣ２の他端Ｃ２ｂに接続する。スイッチＳＷ９は、キャパシタＣ１の一端Ｃ１ａをノードＮ３に接続する。ノードＮ３は、参照電圧Ｖｒｅｆ＿ｃが供給される。スイッチＳＷ１０は、キャパシタＣ２の一端Ｃ２ａをノードＮ３に接続する。すなわち、制御回路８は、図７（ａ）〜図７（ｄ）、図８（ａ）〜図８（ｄ）に示すように、上記の積算動作に適した構成を有している。したがって、実施形態によれば、キャパシタＣ１，Ｃ２の容量値のばらつきに起因したＡＤ変換のゲイン誤差を低減させることに適したＡＤ変換回路１を提供できる。

なお、実施形態では、デジタルコードＤＦＩ１［２：０］に対応した第１の誤差データとデジタルコードＤＦＩ２［２：０］に対応した第２の誤差データとをそれぞれ求めているが、ＡＤ変換回路１のゲイン誤差は、共通項２δｐ及び差分項２δｄで表現できる。このとき、第１の誤差データ＝δｐ＋δｄ、第２の誤差データ＝δｐ−δｄで表現できる。共通項２δｐは、（ＤＦＩ１補正データ）＋（ＤＦＩ２補正データ）で補正可能である。一方、差分項２δｄは、（ＤＦＩ１補正データ）−（ＤＦＩ２補正データ）で補正可能であるが、Ｓ／Ｎ比を上げるために他の方法での補正を考える。

すなわち、（ＤＦＩ１補正データ）−（ＤＦＩ２補正データ）に対応する誤差電圧をアンプ２の出力端子２ｃに積算する積分動作を複数回行う。複数回の積算動作で出力端子２ｃに蓄積された電圧Ｖｏｕｔを本来のＡＤ変換動作におけるＣｙｃｌｉｃ期間（図２参照）と同様の動作でＡＤ変換すると、（ＤＦＩ１のゲイン誤差キャンセル量−ＤＦＩ２のゲイン誤差キャンセル量）×（積算回数）を表す誤差データが得られる。そのため、誤差データを積算回数で除算して、（ＤＦＩ１補正データ）−（ＤＦＩ２補正データ）に対応する補正データを高精度に求めることができる。

例えば、ＡＤ変換回路１は、図１１及び図１２に示す動作を行う。図１１は、ＡＤ変換回路１の動作を示す波形図である。図１２は、ＡＤ変換回路１の動作を示す回路図である。図１２では、説明および図示の簡略化のため、参照電圧Ｖｒｅｆ＿ｃ＝接地電位の場合を例示している。

図１１に示す期間ＴＰ２１において、図１に示す制御回路８は、スイッチＳＷ９をオンに維持しスイッチＳＷ１，ＳＷ２，ＳＷ１０をオフに維持した状態で、スイッチＳＷ３をオンに維持する。これにより、図１２（ａ）に示すように、キャパシタＣ１は、一端Ｃ１ａが参照電圧Ｖｒｅｆ＿ｃに接続され、他端Ｃ１ｂが参照電圧Ｖｒｅｆ＿ｎに接続される。すなわち、参照電圧Ｖｒｅｆ＿ｃを基準として、キャパシタＣ１に参照電圧Ｖｒｅｆ＿ｎ（デジタル値０の基準）がサンプリングされる。

図１１に示す期間ＴＰ２２において、図１に示す制御回路８は、スイッチＳＷ１，ＳＷ１０をオンに維持しスイッチＳＷ２，ＳＷ９をオフに維持した状態で、スイッチＳＷ４，ＳＷ６をオンに維持する。これにより、図１２（ｂ）に示すように、キャパシタＣ１は、一端Ｃ１ａがアンプ２の反転入力端子２ａ及びキャパシタＣ３の一端Ｃ３ａに接続され、他端Ｃ１ｂが参照電圧Ｖｒｅｆ＿ｐに接続される。キャパシタＣ２は、一端Ｃ２ａが参照電圧Ｖｒｅｆ＿ｃに接続され、他端Ｃ１ｂが参照電圧Ｖｒｅｆ＿ｐに接続される。すなわち、キャパシタＣ１からキャパシタＣ３にＶｒｅｆ／２が転送されるとともに、キャパシタＣ２に参照電圧Ｖｒｅｆ＿ｐがサンプリングされる。このとき、キャパシタＣ１の一端Ｃ１ａの電位はＶｒｅｆ＋ΔＶ１１になっており、キャパシタＣ３の他端Ｃ３ｂの電位はＶｒｅｆ／２＋ΔＶ１２になっている。ΔＶ１１、ΔＶ１２は、キャパシタＣ１，Ｃ３の容量値のばらつきに応じた電圧成分である。

図１１に示す期間ＴＰ２３において、図１に示す制御回路８は、スイッチＳＷ２，ＳＷ９をオンに維持しスイッチＳＷ１，ＳＷ１０をオフに維持した状態で、スイッチＳＷ３，ＳＷ５をオンに維持する。これにより、図１２（ｃ）に示すように、キャパシタＣ１は、一端Ｃ１ａが参照電圧Ｖｒｅｆ＿ｃに接続され、他端Ｃ１ｂが参照電圧Ｖｒｅｆ＿ｎに接続される。キャパシタＣ２は、一端Ｃ２ａがアンプ２の反転入力端子２ａ及びキャパシタＣ３の一端Ｃ３ａに接続され、他端Ｃ２ｂが参照電圧Ｖｒｅｆ＿ｎに接続される。このとき、キャパシタＣ２の一端Ｃ２ａの電位は−Ｖｒｅｆ−ΔＶ１３になっている。すなわち、キャパシタＣ１に参照電圧Ｖｒｅｆ＿ｎがサンプリングされるとともに、キャパシタＣ２からキャパシタＣ３に−Ｖｒｅｆ／２が転送され、アンプ２の出力端子２ｃの電圧Ｖｏｕｔが理想的には０となる。しかし、実際には、第１のパス（Ｃ１→Ｃ３）のゲインと第２のパス（Ｃ２→Ｃ３）のゲインとの間には誤差があるので、その誤差分Ｖ_ｅｒｒ３が出力端子２ｃの電圧Ｖｏｕｔとして残留する。

図１１に示す期間ＴＰ２４において、図１に示す制御回路８は、スイッチＳＷ１，ＳＷ１０をオンに維持しスイッチＳＷ２，ＳＷ９をオフに維持した状態で、スイッチＳＷ４，ＳＷ６をオンに維持する。これにより、図１２（ｄ）に示すように、キャパシタＣ１は、一端Ｃ１ａがアンプ２の反転入力端子２ａ及びキャパシタＣ３の一端Ｃ３ａに接続され、他端Ｃ１ｂが参照電圧Ｖｒｅｆ＿ｐに接続される。キャパシタＣ２は、一端Ｃ２ａが参照電圧Ｖｒｅｆ＿ｃに接続され、他端Ｃ１ｂが参照電圧Ｖｒｅｆ＿ｐに接続される。すなわち、キャパシタＣ１からキャパシタＣ３にＶｒｅｆ／２が転送されるとともに、キャパシタＣ２に参照電圧Ｖｒｅｆ＿ｐがサンプリングされる。このとき、キャパシタＣ１の一端Ｃ１ａの電位はＶｒｅｆ＋ΔＶ１４になっており、キャパシタＣ３の他端Ｃ３ｂの電位はＶｒｅｆ／２＋ΔＶ１５になっている。ΔＶ１４、ΔＶ１５は、キャパシタＣ１，Ｃ３の容量値のばらつきに応じた電圧成分である。

図１１に示す期間ＴＰ２５において、図１に示す制御回路８は、スイッチＳＷ２をオンに維持しスイッチＳＷ１，ＳＷ９，ＳＷ１０をオフに維持した状態で、スイッチＳＷ５をオンに維持する。これにより、図１２（ｅ）に示すように、キャパシタＣ２は、一端Ｃ２ａがアンプ２の反転入力端子２ａ及びキャパシタＣ３の一端Ｃ３ａに接続され、他端Ｃ２ｂが参照電圧Ｖｒｅｆ＿ｎに接続される。このとき、キャパシタＣ２の一端Ｃ２ａの電位は−Ｖｒｅｆ−ΔＶ１６になっている。すなわち、キャパシタＣ２からキャパシタＣ３に−Ｖｒｅｆ／２が転送され、アンプ２の出力端子２ｃの電圧Ｖｏｕｔが理想的には０となる。しかし、実際には、第１のパス（Ｃ１→Ｃ３）のゲインと第２のパス（Ｃ２→Ｃ３）のゲインとの間には誤差があるので、その誤差分Ｖ_ｅｒｒ３’が出力端子２ｃの電圧Ｖｏｕｔとして残留する。

ＡＤ変換回路１は、期間ＴＰ２１，ＴＰ２２の動作を行い、期間ＴＰ２３，ＴＰ２４の積算動作（図１２（ｃ）、図１２（ｄ）に示す積算動作）を複数回（図１２の場合、３回）繰り返し、期間ＴＰ２５の動作を行う。これにより、アンプ２の出力端子２ｃには、誤差分Ｖ_ｅｒｒ１×積算回数（例えば、３回）の誤差電圧が蓄積される。そして、ＡＤ変換回路１は、複数回の積算動作によりアンプ２の出力端子２ｃに蓄積された誤差電圧を、図２に示すＣｙｃｌｉｃ期間と同様にしてＡＤ変換して誤差データＤＣＹＣ［１３：０］を生成する。この誤差データＤＣＹＣ［１３：０］は、（第１の誤差データ）−（第２の誤差データ）に対応している。

この場合、誤差データとしてのデジタルコードＤＣＹＣ［１３：０］は、例えば、図１３に示すような補正回路６ｉに供給される。図１３は、補正回路６ｉの構成を示す図である。補正回路６ｉは、（ＤＦＩ１補正データ）＋（ＤＦＩ２補正データ）に対応した（ＤＦＩ１＋ＤＦＩ２補正データ）と、（ＤＦＩ１補正データ）−（ＤＦＩ２補正データ）に対応した（ＤＦＩ１−ＤＦＩ２補正データ）とをそれぞれ生成して保持する。

補正回路６ｉは、基本的に図９に示す補正回路６と同様であるが、次の点で図９に示す補正回路６と異なる構成を有する。補正回路６ｉは、スイッチＳＷ６２に代えて、スイッチＳＷ６２ｉを有し、メモリ６５ｉ，６６ｉ、加算器ＡＤ３ｉ，ＡＤ４ｉ、減算器ＳＢ１ｉをさらに有する。

例えば、スイッチＳＷ６２ｉは、キャリブレーション動作時に、ＤＦＩ１補正データを転送すべき場合に除算器６３をメモリ６１に接続する。これにより、除算器６３で生成された例えば１３ビットのＤＦＩ１補正データがメモリ６１に転送され格納される。スイッチＳＷ６２ｉは、キャリブレーション動作時に、ＤＦＩ２補正データを転送すべき場合に除算器６３をメモリ６２に接続する。これにより、除算器６３で生成されたＤＦＩ２補正データがメモリ６２に転送され格納される。ＤＦＩ１補正データがメモリ６１に格納され、ＤＦＩ２補正データがメモリ６２に格納されると、加算器ＡＤ４ｉは、ＤＦＩ１補正データとＤＦＩ２補正データとを加算し、加算結果をＤＦＩ１＋ＤＦＩ２補正データとしてメモリ６５ｉに格納する。このとき、メモリ６５ｉは、図１４に示すように、１に固定された最上位ビットをＤＦＩ１＋ＤＦＩ２補正データに追加して、１４ビットのＤＦＩ１＋ＤＦＩ２補正データを格納する。

また、除算器６３は、「（第１の誤差データ）−（第２の誤差データ）」としてのデジタルコードＤＣＹＣ［１３：０］を積算回数で除算してＤＦＩ１−ＤＦＩ２補正データを生成する。例えば、積算回数が８回である場合、除算器６３は、デジタルコードＤＣＹＣ［１３：０］を３ビット分右にシフトさせることで、デジタルコードＤＣＹＣ［１３：０］を８で除算することができる。スイッチＳＷ６２ｉは、キャリブレーション動作時に、ＤＦＩ１−ＤＦＩ２補正データを転送すべき場合に除算器６３をメモリ６６ｉに接続する。これにより、除算器６３で生成されたＤＦＩ１−ＤＦＩ２補正データがメモリ６６ｉに転送され格納される。このとき、メモリ６６ｉは、図１４に示すように、０に固定された最上位ビットをＤＦＩ１−ＤＦＩ２補正データに追加して、１４ビットのＤＦＩ１−ＤＦＩ２補正データを格納する。

図１３に示すスイッチＳＷ６１は、本来のＡＤ変換動作時に、ノードＮ６３を加算器ＡＤ２に接続する。これにより、デジタルコードＤＣＹＣ［１３：０］が加算器ＡＤ２に転送される。

一方、デジタルコードＤＦＩ１［２：０］がノードＮ６１を介して加算器ＡＤ３ｉ及び減算器ＳＢ１ｉにそれぞれ供給される。デジタルコードＤＦＩ２［２：０］がノードＮ６２を介して加算器ＡＤ３ｉ及び減算器ＳＢ１ｉにそれぞれ供給される。

加算器ＡＤ３ｉは、デジタルコードＤＦＩ１［２：０］とデジタルコードＤＦＩ２［２：０］とを加算する。加算器ＡＤ３ｉは、加算結果を乗算器ＭＬ１へ供給する。加算結果は、例えば３ビットのデータである。乗算器ＭＬ１は、加算器ＡＤ３ｉの加算結果が供給されると、ＤＦＩ１＋ＤＦＩ２補正データをメモリ６５ｉから読み出し、図１４に示すように、デジタルコードＤＦＩ１［２：０］＋デジタルコードＤＦＩ２［２：０］にＤＦＩ１＋ＤＦＩ２補正データを乗算する。乗算器ＭＬ１は、乗算結果を加算器ＡＤ１へ供給する。乗算結果は、例えば１６ビットのデータである。

減算器ＳＢ１ｉは、デジタルコードＤＦＩ１［２：０］からデジタルコードＤＦＩ２［２：０］を減算する。減算器ＳＢ１ｉは、減算結果を乗算器ＭＬ２へ供給する。減算結果は、例えば３ビットのデータである。乗算器ＭＬ２は、減算器ＳＢ１ｉの減算結果が供給されると、ＤＦＩ１−ＤＦＩ２補正データをメモリ６６ｉから読み出し、図１４に示すように、デジタルコードＤＦＩ１［２：０］−デジタルコードＤＦＩ２［２：０］にＤＦＩ１−ＤＦＩ２補正データを乗算する。乗算器ＭＬ２は、乗算結果を加算器ＡＤ１へ供給する。乗算結果は、例えば１６ビットのデータである。

加算器ＡＤ１は、図１４に示すように、乗算器ＭＬ１の乗算結果と乗算器ＭＬ２の乗算結果とを加算する。加算器ＡＤ１は、加算結果を加算器ＡＤ２へ供給する。加算結果は、例えば１６ビットのデータである。

加算器ＡＤ２は、加算器ＡＤ１の加算結果とデジタルコードＤＣＹＣ［１３：０］とを加算する。加算器ＡＤ２は、加算結果をクリップ回路６４へ供給する。加算結果は、例えば１７ビットのデータである。

クリップ回路６４は、加算器ＡＤ２の加算結果を所定のビット数にクリップする。例えば、加算器ＡＤ２の加算結果が１７ビットである場合、クリップ回路６４は、加算器ＡＤ２の加算結果の最上位ビットを破棄して１６ビットにクリップする。クリップ回路６４は、クリップ後のデータを、図１４に示すようなＡＤ変換結果のデータＤＯＵＴとして出力する。

このように、（ＤＦＩ１補正データ）−（ＤＦＩ２補正データ）に対応する誤差電圧をアンプ２の出力端子２ｃに積算する積分動作を複数回行い、複数回の積算動作で出力端子２ｃに蓄積された電圧をＡＤ変換後に積算回数で除算して補正データを得る。これにより、共通項及び差分項でＡＤ変換のゲイン誤差を補正する場合に差分項の補正を高精度に行うことができる。

次に、実施形態にかかるＡＤ変換回路１が適用された固体撮像装置１００について図１５〜図１７を用いて説明する。図１５は、固体撮像装置１００の構成を示す図である。図１６は、画素Ｐの構成を示す図である。図１７は、カラムＡＤＣの構成を示す図である。

固体撮像装置１００は、図１５に示すように、イメージセンサ９０、及び信号処理回路９１を有する。図１５は、固体撮像装置１００の回路構成を示す図である。イメージセンサ９０は、例えば、ＣＭＯＳイメージセンサであってもよいし、ＣＣＤイメージセンサであっても良い。イメージセンサ９０は、画素配列ＰＡ、垂直シフトレジスタ９３、タイミング制御部９５、アナログデジタル変換部（ＡＤＣ）９６、相関二重サンプリング部（ＣＤＳ）９７、及びラインメモリ９８を有する。

画素配列ＰＡでは、複数の画素Ｐ（１，１）〜Ｐ（ｎ，ｍ）が例えば行方向及び列方向に配列されている。図１５では、ｎ，ｍをそれぞれ２以上の整数とした場合に、画素配列ＰＡにおいて、ｎ行×ｍ列の画素Ｐが配列された場合について例示されている。各画素Ｐは、図１６に示すように、例えば、光電変換部１３、転送部１８、電荷電圧変換部１４、リセット部１７、増幅部１５、及び選択部１６を有する。図１６は、各画素Ｐの構成を示す図である。図１６では、ｎ行ｍ列目の画素Ｐ（ｎ，ｍ）について例示的に示されているが、他の画素についても同様である。

光電変換部１３は、光電変換を行い、受けた光に応じた電荷を発生させて蓄積する。光電変換部１３は、例えば、フォトダイオードＰＤを有する。

転送部１８は、活性状態において、光電変換部１３の電荷を電荷電圧変換部１４へ転送し、非活性状態において、光電変換部１３の電荷を電荷電圧変換部１４へ転送しない。転送部１８は、垂直シフトレジスタ９３からアクティブレベルの制御信号φＲＥＡＤｎを受けた場合に、光電変換部１３の電荷を電荷電圧変換部１４へ転送する。転送部１８は、垂直シフトレジスタ９３からノンアクティブレベルの制御信号φＲＥＡＤｎを受けた場合に、光電変換部１３の電荷を電荷電圧変換部１４へ転送しない。転送部１８は、例えば、トランスファーゲートとして機能する転送トランジスタＴｄを有し、そのゲートにアクティブレベルの制御信号φＲＥＡＤｎを受けた場合にオンすることにより、光電変換部１３の電荷を電荷電圧変換部１４へ転送し、そのゲートにノンアクティブレベルの制御信号φＲＥＡＤｎを受けた場合にオフすることにより、光電変換部１３の電荷を電荷電圧変換部１４へ転送しない。

電荷電圧変換部１４は、その寄生容量を用いて、転送された電荷を電圧に変換する。電荷電圧変換部１４は、例えば、フローティングジャンクションＦＪを有する。

光電変換部１３は、転送部１８による電荷の転送が完了してから電荷の蓄積を開始し、転送部１８により電荷が次に電荷電圧変換部１４へ転送されるまで電荷の蓄積を行う。すなわち、光電変換部１３は、転送部１８による転送動作の完了タイミングから転送部１８による次の転送動作の開始タイミングまでの電荷蓄積期間において、電荷蓄積動作を行う。

リセット部１７は、垂直シフトレジスタ９３からアクティブレベルの制御信号φＲＥＳＥＴ＿ＦＪｎを受けた場合に、電荷電圧変換部１４の電位を所定の電位（例えば、ＶＤＤｒｅｓｅｔ）にリセットする。リセット部１７は、例えば、リセットトランジスタＴｃを有し、そのゲートにアクティブレベルの制御信号φＲＥＳＥＴ＿ＦＪｎを受けた場合にオンすることにより、電荷電圧変換部１４の電位を所定の電位（例えば、ＶＤＤｒｅｓｅｔ）にリセットする。

増幅部１５は、画素Ｐ（ｎ，ｍ）が選択状態になった際に、電荷電圧変換部１４の電圧に基づく信号を信号線ＳＬへ出力する。増幅部１５は、例えば、アンプトランジスタＴｂを有し、画素Ｐ（ｎ，ｍ）が選択状態になった際に、信号線ＳＬを介して接続された負荷電流源ＣＳとともにソースフォロワ動作を行うことにより、電荷電圧変換部１４の電圧に応じた信号を信号線ＳＬへ出力する。

選択部１６は、垂直シフトレジスタ９３からアクティブレベルの制御信号φＡＤＲＥＳｎを受けた場合に、画素Ｐ（ｎ，ｍ）を選択状態にし、垂直シフトレジスタ９３からノンアクティブレベルの制御信号φＡＤＲＥＳｎを受けた場合に、画素Ｐ（ｎ，ｍ）を非選択状態にする。選択部１６は、例えば、選択トランジスタＴａを有し、そのゲートにアクティブレベルの制御信号φＡＤＲＥＳｎを受けた際にオンすることにより、画素Ｐ（ｎ，ｍ）を選択状態にし、そのゲートにノンアクティブレベルの制御信号φＡＤＲＥＳｎを受けた際にオフすることにより、画素Ｐ（ｎ，ｍ）を非選択状態にする。

また、画素Ｐは、選択部１６が省略された構成であってもよい。その場合、リセット部１７が画素Ｐを選択状態／非選択状態にするための動作を行ってもよい。例えば、リセット部１７は、電荷電圧変換部１４の電位を第１の電位（例えば、ＶＤＤレベル）にリセットすることにより画素Ｐを選択状態にし、電荷電圧変換部１４の電位を第２の電位（増幅部１５（アンプトランジスタＴｂ）がオフするような電位、例えば、ＧＮＤレベル）にリセットすることにより画素Ｐを非選択状態にしてもよい。

図１５に戻って、各画素Ｐで生成された画像信号は、信号線ＳＬを介してＡＤＣ９６へ伝送される。ＡＤＣ９６は、伝送された画像信号（アナログ信号）をＡ／Ｄ変換して画像信号（デジタル信号）を生成してＣＤＳ９７へ供給する。

例えば、ＡＤＣ９６は、画素Ｐの複数列（例えば、ｍ列）に対応した複数のカラムＡＤＣ９６１−１〜９６１−ｍを有する。各カラムＡＤＣ９６１は、図１７に示すように、例えば、ＰＧＡ（プログラマブルゲインアンプ）９６１ａ及びＡＤ変換回路１を有する。図１７は、各カラムＡＤＣ９６１の構成を示す図である。図１７では、画素Ｐ（ｎ，ｍ）に対応したカラムＡＤＣ９６１−ｍついて例示的に示されているが、他のカラムＡＤＣ９６１についても同様である。

ＰＧＡ９６１ａは、画素Ｐ（ｎ，ｍ）から出力された画素信号Ｖｓｉｇを受け、画素信号Ｖｓｉｇを増幅して電圧Ｖｉｎを生成する。ＰＧＡ９６１ａは、生成された電圧ＶｉｎをＡＤ変換回路１へ供給する。ＡＤ変換回路１は、電圧（アナログ電圧）ＶｉｎをＡＤ変換してデジタルコードＤＯＵＴを生成して画像信号（デジタル信号）としてＣＤＳ９７へ供給する。

ＣＤＳ９７は、画像信号（デジタル信号）に対してＣＤＳ処理を施してラインメモリ９８経由で信号処理回路９１に出力する。信号処理回路９１では、信号処理が行われる。これらの信号処理された画像データは、外部（例えば、図１９に示すＩＳＰ８６）に出力される。

このような固体撮像装置１００は、例えば、図１８及び図１９に示す撮像システムに適用される。図１８及び図１９は、撮像システムの概略構成を示す図である。図１８において、ＯＰは光軸を示している。

撮像システム８１は、例えば、デジタルカメラ、デジタルビデオカメラなどであってもよいし、カメラモジュールが電子機器に適用されたもの（例えばカメラ付き携帯端末等）でもよい。撮像システム８１は、図１９に示すように、撮像部８２及び後段処理部８３を有する。撮像部８２は、例えば、カメラモジュールである。撮像部８２は、撮像光学系８４及び固体撮像装置１００を有する。後段処理部８３は、ＩＳＰ（Ｉｍａｇｅ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）８６、記憶部８７、及び表示部８８を有する。

撮像光学系８４は、撮影レンズ４７、ハーフミラー４９、メカシャッタ４６、レンズ４４、プリズム４５、及びファインダー４８を有する。撮影レンズ４７は、撮影レンズ４７ａ，４７ｂ、絞り（図示せず）、及びレンズ駆動機構４７ｃを有する。絞りは、撮影レンズ４７ａと撮影レンズ４７ｂとの間に配され、撮影レンズ４７ｂへ導かれる光量を調節する。なお、図１７では、撮影レンズ４７が２枚の撮影レンズ４７ａ，４７ｂを有する場合が例示的に示されているが、撮影レンズ４７は多数枚の撮影レンズを有していてもよい。

固体撮像装置１００は、撮影レンズ４７の予定結像面に配置されている。例えば、撮影レンズ４７は、入射した光を屈折させて、ハーフミラー４９及びメカシャッタ４６経由で固体撮像装置１００の撮像面へ導き、固体撮像装置１００の撮像面に被写体の像を形成する。固体撮像装置１００は、被写体像に応じた画像信号を生成する。

なお、実施形態にかかるＡＤ変換回路１は、図１５〜図１７に示すような固体撮像装置１００及びそれを含む図１８、図１９に示すような撮像システム８１以外に、各種のセンサに適用することも可能である。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１ ＡＤ変換回路、１００ 固体撮像装置。

Claims (4)

1. 第１の入力端子、第２の入力端子、及び出力端子を有するアンプと、
   第１のキャパシタと、
   第２のキャパシタと、
   一端が前記第１の入力端子に接続され他端が前記出力端子に接続された第３のキャパシタと、
   前記アンプ、前記第１のキャパシタ、前記第２のキャパシタ、及び前記第３のキャパシタの間における接続構成を制御する制御回路と、
   を備え、
   前記制御回路は、
   前記第１のキャパシタの一端を前記第１の入力端子に接続する第１のスイッチと、
   前記第２のキャパシタの一端を前記第１の入力端子に接続する第２のスイッチと、
   前記第１のキャパシタの他端を第１の参照電圧が供給される第１のノードに接続する第３のスイッチと、
   前記第１のキャパシタの他端を第２の参照電圧が供給される第２のノードに接続する第４のスイッチと、
   前記第２のキャパシタの他端を前記第１のノードに接続する第５のスイッチと、
   前記第２のキャパシタの他端を前記第２のノードに接続する第６のスイッチと、
   前記出力端子を前記第１のキャパシタの他端に接続する第７のスイッチと、
   前記出力端子を前記第２のキャパシタの他端に接続する第８のスイッチと、
   前記第１のキャパシタの一端を第３の参照電圧が供給される第３のノードに接続する第９のスイッチと、
   前記第２のキャパシタの一端を前記第３のノードに接続する第１０のスイッチと、
   前記第１のキャパシタの他端を画素信号が供給される第４のノードに接続する第１１のスイッチと、
   前記第２のキャパシタの他端を前記第４のノードに接続する第１２のスイッチと、
   を有する
   ＡＤ変換回路。
2. 前記制御回路は、第１の動作、第２の動作、第３の動作、及び第４の動作を含む第１の積算動作を複数回行い、
   前記ＡＤ変換回路は、複数回の前記第１の積算動作により前記出力端子に蓄積された電圧をＡＤ変換し、
   前記第１の動作では、前記第９のスイッチをオンに維持し前記第１のスイッチ、前記第２のスイッチ、及び前記第１０のスイッチをオフに維持した状態で、前記第３のスイッチをオンに維持し、
   前記第２の動作では、前記第１のスイッチをオンに維持し前記第２のスイッチ、前記第９のスイッチ及び前記第１０のスイッチをオフに維持した状態で、前記第４のスイッチをオンに維持し、
   前記第３の動作では、前記第９のスイッチ及び前記第１０のスイッチをオンに維持し前記第１のスイッチ及び前記第２のスイッチをオフに維持した状態で、前記第７のスイッチ及び前記第８のスイッチをオンに維持し、
   前記第４の動作では、前記第１のスイッチ及び前記第２のスイッチをオンに維持し前記第９のスイッチ及び前記第１０のスイッチをオフに維持し、
   前記制御回路は、第５の動作、第６の動作、第７の動作、及び第８の動作を含む第２の積算動作を複数回行い、
   前記ＡＤ変換回路は、複数回の前記第２の積算動作により前記出力端子に蓄積された電圧をＡＤ変換し、
   前記第５の動作では、前記第１０のスイッチをオンに維持し前記第１のスイッチ、前記第２のスイッチ、及び前記第９のスイッチをオフに維持した状態で、前記第５のスイッチをオンに維持し、
   前記第６の動作では、前記第２のスイッチをオンに維持し前記第１のスイッチ、前記第９のスイッチ及び前記第１０のスイッチをオフに維持した状態で、前記第６のスイッチをオンに維持し、
   前記第７の動作では、前記第９のスイッチ及び前記第１０のスイッチをオンに維持し前記第１のスイッチ及び前記第２のスイッチをオフに維持した状態で、前記第７のスイッチ及び前記第８のスイッチをオンに維持し、
   前記第８の動作では、前記第１のスイッチ及び前記第２のスイッチをオンに維持し前記第９のスイッチ及び前記第１０のスイッチをオフに維持する
   請求項１に記載のＡＤ変換回路。
3. 前記制御回路は、第９の動作及び第１０の動作を行い、第１１の動作及び第１２の動作を含む第３の積算動作を複数回行い、第１３の動作を行い、
   前記ＡＤ変換回路は、前記第９の動作、前記第１０の動作、複数回の前記第３の積算動作、及び前記第１３の動作により前記出力端子に蓄積された電圧をＡＤ変換し、
   前記第９の動作では、前記第９のスイッチをオンに維持し前記第１のスイッチ、前記第２のスイッチ、及び前記第１０のスイッチをオフに維持した状態で、前記第３のスイッチをオンに維持し、
   前記第１０の動作では、前記第１のスイッチ及び前記第１０のスイッチをオンに維持し前記第２のスイッチ及び前記第９のスイッチをオフに維持した状態で、前記第４のスイッチ及び前記第６のスイッチをオンに維持し、
   前記第１１の動作では、前記第２のスイッチ及び前記第９のスイッチをオンに維持し前記第１のスイッチ及び前記第１０のスイッチをオフに維持した状態で、前記第３のスイッチ及び前記第５のスイッチをオンに維持し、
   前記第１２の動作では、前記第１のスイッチ及び前記第１０のスイッチをオンに維持し前記第２のスイッチ及び前記第９のスイッチをオフに維持した状態で、前記第４のスイッチ及び前記第６のスイッチをオンに維持し、
   前記第１３の動作では、前記第２のスイッチをオンに維持し前記第１のスイッチ、前記第９のスイッチ及び前記第１０のスイッチをオフに維持した状態で、前記第５のスイッチ及び前記第５のスイッチをオンに維持する
   請求項２に記載のＡＤ変換回路。
4. 複数行及び複数列を成すように配列された複数の画素と、
   前記複数の画素の列に対応して配置された、請求項１から３のいずれか１項に記載の複数のＡＤ変換回路と、
   を備えた固体撮像装置。

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