JP6739288B2 - 固体撮像装置、その制御方法、撮像システム及びカメラ - Google Patents

Description

本発明は、固体撮像装置、その制御方法、撮像システム及びカメラに関する。

広いダイナミックレンジ又は高速な読み出しを実現するために、画素が生成した１つの画素信号に対して複数のゲインを適用する固体撮像装置が知られている。特許文献１及び特許文献２には、あるゲインで画素信号を増幅することによって得られた信号のレベルに応じて、別のゲインで当該画素信号を増幅することが記載されている。増幅された画素信号はＡＤ変換器でデジタル信号に変換される。画素信号の増幅に用いられたゲインに対応する値でこのデジタル信号を割ることによって、ゲインの相違が補正された画素値が得られる。

特開２００５−１７５５１７号公報 特開２０１４−１３１１４７号公報

後述するように、増幅後のデジタル信号をゲインに対応する値で割るだけでは、生成される画素値が良好な直線性を有しない場合がある。本発明は、画素信号を増幅する増幅回路のゲインを切り替え可能な固体撮像装置において、良好な直線性を有する画素値を生成するための技術を提供することを目的とする。

上記課題に鑑みて、固体撮像装置であって、入射光に応じた画素信号を生成する画素と、前記画素信号を増幅する増幅回路と、前記増幅回路で増幅された前記画素信号と閾値との比較結果に基づいて前記増幅回路のゲインを設定する設定回路と、前記設定回路によって設定されたゲインで増幅された前記画素信号を、当該ゲインに対応する第１補正値と、当該ゲインにおける前記増幅回路のオフセットに対応する第２補正値とを用いて補正する補正回路と、を備えることを特徴とする固体撮像装置が提供される。

上記手段により、画素信号を増幅する増幅回路のゲインを切り替え可能な固体撮像装置において、良好な直線性を有する画素値を生成するための技術が提供される。

第１実施形態に係る固体撮像装置の構成例を説明する図。 図１の固体撮像装置の各回路構成例を説明する図。 図１の固体撮像装置の画素信号読み取り動作を説明する図。 図１の固体撮像装置の画素値補正動作を説明する図。 図１の固体撮像装置の補正値算出動作を説明する図。 図１の固体撮像装置の第１変形例の回路構成例を説明する図。 図１の固体撮像装置の第１変形例の画素信号読み取り動作を説明する図。 図１の固体撮像装置の第２変形例の構成例を説明する図。 図１の固体撮像装置の第２変形例の回路構成例を説明する図。 図１の固体撮像装置の第２変形例の画素信号読み取り動作を説明する図。 図１の固体撮像装置の第３変形例の回路構成例を説明する図。 第２実施形態に係る固体撮像装置の構成例を説明する図。 図１２の固体撮像装置の各回路構成例を説明する図。 図１２の固体撮像装置の画素値補正動作を説明する図。 図１２の固体撮像装置の補正値算出動作を説明する図。 第３実施形態に係る撮像システムの構成例を説明する図。

添付の図面を参照しつつ本発明の実施形態について以下に説明する。様々な実施形態を通じて同様の要素には同一の参照符号を付し、重複する説明を省略する。また、各実施形態は適宜変更、組み合わせが可能である。

＜第１実施形態＞
図１の回路ブロック図を参照して、第１実施形態に係る固体撮像装置ＩＭ１の構成について説明する。固体撮像装置ＩＭ１は図１に示す各構成要素を有する。行列状に配置された複数の画素１００によって画素アレイ１０１が構成される。図１では一例として画素アレイ１０１が４行３列の画素１００を有する場合を説明する。しかし、画素アレイ１０１の配置はこれに限られない。各画素１００は、画素１００への入射光に応じた画素信号を生成する。同じ行を構成する複数の画素１００は、１つの駆動線に共通に接続される。駆動線を通じて垂直走査回路１０３から画素１００に、画素１００の動作を制御するための制御信号が供給される。また、同じ列を構成する複数の画素１００は、１つの垂直線１０２に共通に接続される。垂直線１０２を通じて増幅回路１０４に供給される電圧信号を垂直線信号Ｖｖｌと呼ぶ。画素１００から垂直線１０２に画素信号が読み出された場合に、垂直線信号Ｖｖｌは画素信号に応じた値となる。

増幅回路１０４は、垂直線信号Ｖｖｌを増幅することによって増幅信号Ｖａｍｐを生成し、増幅信号Ｖａｍｐを設定回路１０５及び比較回路１０７に供給する。後述するように、増幅回路１０４は複数のゲインの何れかで垂直線信号Ｖｖｌを増幅することによって増幅信号Ｖａｍｐを生成する。垂直線信号Ｖｖｌが画素信号に応じた値である場合に、増幅回路１０４は画素信号を増幅する。

設定回路１０５は、増幅信号Ｖａｍｐと所定の閾値電圧Ｖｓｈとを比較し、その比較結果に基づいて増幅回路１０４のゲインを設定する。設定回路１０５は、増幅回路１０４のゲインの設定を示す設定信号ＡＴＴを増幅回路１０４及びメモリ部１０９に供給する。一例として、本実施形態の設定回路１０５は、増幅信号Ｖａｍｐが閾値電圧Ｖｓｈよりも小さい場合に設定信号ＡＴＴをＬレベルとし、増幅信号Ｖａｍｐが閾値電圧Ｖｓｈよりも大きい場合に設定信号ＡＴＴをＨレベルとする。増幅回路１０４は、設定信号ＡＴＴのレベルに応じて、垂直線信号Ｖｖｌの増幅に用いるゲインを維持又は変更する。すなわち、設定回路１０５は、増幅回路１０４がゲインを変更すべきかを判定する。ゲインの変更は、増幅回路１０４が画素信号を増幅中に行われる。

比較回路１０７には、増幅回路１０４からの増幅信号Ｖａｍｐのほかに、参照信号発生回路１０６から参照信号Ｖｒが供給される。参照信号発生回路１０６は、制御回路１１３からの指示に応じて、参照信号Ｖｒとしてランプ信号を出力する。ランプ信号とは、時間の経過に対して一定の比率で変化する信号である。比較回路１０７は、増幅信号Ｖａｍｐと参照信号Ｖｒとを比較し、その比較結果に応じた比較信号Ｖｃｍｐをメモリ部１０９に供給する。一例として、本実施形態の比較回路１０７は、増幅信号Ｖａｍｐが参照信号Ｖｒよりも大きい場合に比較信号ＶｃｍｐをＬレベルとし、増幅信号Ｖａｍｐが参照信号Ｖｒよりも小さい場合に比較信号ＶｃｍｐをＨレベルとする。比較回路１０７として例えば比較器が用いられる。

メモリ部１０９には、設定回路１０５からの設定信号ＡＴＴ及び比較回路１０７からの比較信号Ｖｃｍｐのほかに、カウンタ１０８からカウント信号ＣＮＴが供給される。カウンタ１０８は、制御回路１１３からの指示に応じて、参照信号発生回路１０６がランプ信号の供給を開始するとともにカウントを開始し、カウント信号ＣＮＴが表すカウント値を時間の経過とともにカウントアップする。メモリ部１０９は、メモリ１０９Ｓと、メモリ１０９Ｎと、メモリ１０９Ｄとを含む。メモリ１０９Ｄは、設定回路１０５から供給された設定信号ＡＴＴのレベルを保持する。メモリ１０９Ｓ及びメモリ１０９Ｎはそれぞれ、比較信号Ｖｃｍｐのレベルが切り替わった時点のカウント値を保持する。すなわち、参照信号発生回路１０６と、比較回路１０７と、カウンタ１０８と、メモリ部１０９とによって、増幅信号Ｖａｍｐをデジタル値に変換するＡＤ変換回路が構成される。メモリ１０９Ｎは、画素１００がリセットされた状態で増幅回路１０４が出力する増幅信号Ｖａｍｐに対応するデジタル値を保持する。メモリ１０９Ｓは、画素１００から画素信号が読み出された状態で増幅回路１０４が出力する増幅信号Ｖａｍｐに対応するデジタル値を保持する。

増幅回路１０４、設定回路１０５、比較回路１０７及びメモリ部１０９は、垂直線１０２ごとに個別に配置される。水平走査回路１１０は、複数のメモリ部１０９からデジタル値を順次、信号処理回路１１１に読み出す。信号処理回路１１１は、メモリ部１０９から読み出されたデジタル値に基づいて、画素信号に対応するデジタル信号Ｄを生成し、デジタル信号Ｄを固体撮像装置ＩＭ１の外部へ出力する。デジタル信号Ｄは、各画素１００の画素値を表す。制御回路１１３は、固体撮像装置ＩＭ１の各構成要素に対して後述の制御信号を供給することによって、各構成要素の動作を制御する。

続いて、図２を参照して、図１の画素１００、増幅回路１０４及び設定回路１０５の回路構成例について説明する。図２（ａ）は、画素１００の回路構成例を説明する。画素１００はフォトダイオードＰＤ、増幅トランジスタＭＳＦ、転送トランジスタＭＴＸ、リセットトランジスタＭＲＳ及び選択トランジスタＭＳＥＬを含む。フォトダイオードＰＤは、画素１００への入射光に応じた電荷を発生し、この電荷を蓄積する。転送トランジスタＭＴＸ、リセットトランジスタＭＲＳ及び選択トランジスタＭＳＥＬは、それぞれ垂直走査回路１０３から供給される制御信号φＰＴＸ、φＰＲＳ、φＰＳＥＬによって導通状態または非導通状態となるように制御される。増幅トランジスタＭＳＦのゲートは、フローティングディフュージョンＦＤに接続される。また、増幅トランジスタＭＳＦのソースは選択トランジスタＭＳＥＬを介して垂直線１０２に接続される。制御信号φＰＲＳがＨレベルになると、リセットトランジスタＭＲＳが導通状態となり、フローティングディフュージョンＦＤが電源電圧ＶＤＤに接続され、フローティングディフュージョンＦＤの電圧がリセットされる。フローティングディフュージョンＦＤの電圧がリセットされることを、画素１００がリセットされるという。制御信号φＰＴＸがＨレベルになると、転送トランジスタＭＴＸが導通状態になり、フォトダイオードＰＤに蓄積された電荷がフローティングディフュージョンＦＤに転送される。制御信号φＰＳＥＬがＨレベルになると、選択トランジスタＭＳＥＬが導通状態となり、不図示の電流源から垂直線１０２を介して増幅トランジスタＭＳＦに電流が供給される。それによって、フローティングディフュージョンＦＤの電圧に基づいた信号（すなわち、画素信号）が垂直線１０２に読み出される。

図２（ｂ）は、増幅回路１０４の回路構成例を説明する。増幅回路１０４は、反転増幅器ＡＭＰ、容量ＣＩＮ、ＣＦＢ１、ＣＦＢ２及びスイッチＳ１、Ｓ２を含む。反転増幅器ＡＭＰの入力端子には容量ＣＩＮを介して垂直線信号Ｖｖｌが供給される。反転増幅器ＡＭＰの入力端子と出力端子との間には、スイッチＳ１と、容量ＣＦＢ１と、直列に接続されたスイッチＳ２及び容量ＣＦＢ２とが並列に接続される。容量ＣＦＢ１は、フィードバック容量として作用する。スイッチＳ２のオン・オフは、設定信号ＡＴＴと制御信号φＦＢ２との論理和により制御され、この論理和がＨレベルの場合にスイッチＳ２がオンとなり、容量ＣＦＢ２がフィードバック容量として作用する。スイッチＳ１は、制御信号φＡＲＳがＨレベルの場合にオンとなり、容量ＣＦＢ１、ＣＦＢ２に蓄積された電荷がリセットされる。一例として、本実施形態の容量ＣＩＮ、ＣＦＢ１、ＣＦＢ２の容量値をそれぞれＣ、Ｃ、３Ｃとする。そのため、スイッチＳ２がオフの場合に増幅回路１０４のゲインは１倍に設定され、スイッチＳ２がオンの場合に増幅回路１０４のゲインは４倍に設定される。反転増幅器ＡＭＰは、設定されたゲインで垂直線信号Ｖｖｌを増幅することによって得られた信号を増幅信号Ｖａｍｐとして出力する。容量ＣＩＮ、ＣＦＢ１、ＣＦＢ２の容量値は、増幅回路１０４に設定したいゲインによって適宜設定される。

一例として、本実施形態の反転増幅器ＡＭＰは、ＮＭＯＳトランジスタであるトランジスタＭ１及びＭ２と、ＰＭＯＳトランジスタであるトランジスタＭ３及びＭ４とから構成されたＮＭＯＳソース接地増幅回路によって実現される。トランジスタＭ１は、ソース接地増幅トランジスタとして動作する。トランジスタＭ２は、ゲート接地増幅トランジスタとして動作する。また、トランジスタＭ３とＭ４とは、カスコード接続され、定電流負荷を構成する。トランジスタＭ２、Ｍ３、Ｍ４のゲートにはＤＣバイアス電圧Ｖｂｎ１、Ｖｂｐ１、Ｖｂｐ２がそれぞれ供給され、これらのＤＣバイアスによって各トランジスタの動作点が定まる。

図２（ｃ）は、設定回路１０５の回路構成例を説明する。設定回路１０５は、比較器ＣＭＰ１、Ｄラッチ回路ＤＬ及びＡＮＤゲートを含む。比較器ＣＭＰ１の非反転入力端子には増幅信号Ｖａｍｐが供給される。比較器ＣＭＰ１の反転入力端子には閾値電圧Ｖｓｈが供給される。比較器ＣＭＰ１は、増幅信号Ｖａｍｐと閾値電圧Ｖｓｈとの大小関係を判定し、判定結果に応じた信号をＤラッチ回路ＤＬのＤ端子に供給する。比較器ＣＭＰ１は、増幅信号Ｖａｍｐが閾値電圧Ｖｓｈよりも小さい場合にＬレベルの信号を出力し、増幅信号Ｖａｍｐが閾値電圧Ｖｓｈよりも大きい場合にＨレベルの信号を出力する。Ｄラッチ回路ＤＬは、Ｅ端子に供給される制御信号φＤＬに応じて、Ｄ端子に供給されている信号のレベルを保持し、保持しているレベルをＡＮＤゲートの入力端子に供給する。ＡＮＤゲートの別の入力端子には制御信号φＤＬＯが供給される。ＡＮＤゲートは、制御信号φＤＬＯがＨレベルの場合に、ＡＮＤゲートはＤラッチ回路ＤＬが保持しているレベルを設定信号ＡＴＴとして設定回路１０５の外部へ出力する。また、ＡＮＤゲートは、制御信号φＤＬＯがＬレベルの場合に、Ｌレベルを設定信号ＡＴＴとして設定回路１０５の外部へ出力する。

続いて、図３〜図５を参照して、固体撮像装置ＩＭ１の動作について説明する。固体撮像装置ＩＭ１の動作は、制御回路１１３が固体撮像装置ＩＭ１の各構成要素の動作を制御することによって行われる。画素１００の動作は、制御回路１１３が垂直走査回路１０３を制御することによって行われる。また、メモリ部１０９から信号処理回路１１１へのデジタル値の読出しは、制御回路１１３が水平走査回路１１０を制御することによって行われる。固体撮像装置ＩＭ１は、主に、画素信号読み出し動作と、補正値算出動作と、画素値算出動作とを行う。画素信号読み出し動作とは、画素から画素信号を読み出し、画素信号に対応するデジタル値をメモリ部１０９に保持する動作のことである。補正値算出動作とは、このデジタル値を補正するための補正値を算出する動作のことである。画素値算出動作とは、このデジタル値を補正することによって画素値を算出する動作のことである。固体撮像装置ＩＭ１は、補正値算出動作、画素信号読み出し動作、画素値算出動作の順に行う。これらの動作は、画素１００ごとに行われる。以下では、画素信号読み出し動作、画素値算出動作、補正値算出動作の順に説明する。

図３のタイミング図を参照して、画素信号読み出し動作について説明する。図３は、１つの画素１００から画素信号を１回読み出すための動作を説明する。同じ行を構成する複数の画素１００に対して、図３に説明される動作が同時に行われる。固体撮像装置ＩＭ１は、画素アレイ１０１を構成する複数の画素行のそれぞれに対して図３に説明される動作を行うことによって、画素アレイ１０１の各画素から画素信号を読み出す。垂直走査回路１０３は、図３に示す期間を通じて、画素信号読み出し動作の対象の画素１００に供給する制御信号φＰＳＥＬをＨレベルに維持し、他の画素１００に供給する制御信号φＰＳＥＬをＬレベルに維持する。

画素信号読み出し動作が開始されると、垂直走査回路１０３は、制御信号φＰＲＳを一時的にＨレベルにすることによって、画素１００をリセットする。これにより、リセット状態にある画素１００に応じた信号が垂直線１０２に読み出される。この信号を画素リセット信号と呼ぶ。画素リセット信号が垂直線１０２に読み出されると、垂直線信号Ｖｖｌはこの信号に応じた値となる。制御回路１１３は、画素のリセットに並行して、制御信号φＡＲＳ、φＦＢ２をそれぞれ一時的にＨレベルにすることによって、容量ＣＦＢ１、ＣＦＢ２に蓄積された電荷をリセットする。垂直走査回路１０３が制御信号φＰＲＳをＬレベルにした後、制御回路１１３は、制御信号φＡＲＳ、φＦＢ２をそれぞれＬレベルにする。

上述の動作中に、制御回路１１３は、制御信号φＤＬＯをＬレベルとする。その結果、設定回路１０５が出力する設定信号ＡＴＴはＬレベルとなる。設定信号ＡＴＴと制御信号φＦＢ２とが両方ともＬレベルであるので、増幅回路１０４のスイッチＳ２はオフとなり、反転増幅器ＡＭＰに接続されているフィードバック容量の容量値はＣとなる。反転増幅器ＡＭＰに接続されている入力容量の容量値もＣであるので、増幅回路１０４のゲインは１倍に設定される。

その後、参照信号発生回路１０６は、制御回路１１３からの指示に応じて、参照信号Ｖｒとしてランプ信号を供給し始める。言い換えると、参照信号発生回路１０６は、参照信号Ｖｒの値を時間の経過に対して一定の比率で変化し始める。これと同時に、カウンタ１０８は、制御回路１１３からの指示に応じて、出力するカウント値をゼロからカウントアップし始める。参照信号Ｖｒが増幅信号Ｖａｍｐを上回り、比較信号ＶｃｍｐがＬレベルからＨレベルに切り替わると、メモリ１０９Ｎは、その時点のカウンタ１０８からのカウント値を保持する。このカウント値は、画素リセット信号を１倍のゲインで増幅することによって得られた増幅信号ＶａｍｐをＡＤ変換したデジタル値に対応する。以下、このデジタル値をＮと呼ぶ。

その後、垂直走査回路１０３は、制御信号φＰＴＸを一時的にＨレベルにすることによって、フォトダイオードＰＤに蓄積された電荷をフローティングディフュージョンＦＤに転送する。これにより、画素１００から画素信号が垂直線１０２に読み出され、垂直線信号Ｖｖｌが画素信号に応じた値となる。画素１００のリセット時を基準としたこの時点における垂直線信号Ｖｖｌの変化量（すなわち、画素信号と画素リセット信号との差分）をΔＶｖｌで表す。ΔＶｖｌは画素１００への入射光量に応じた値となる。垂直線信号Ｖｖｌの変化に伴い、増幅信号Ｖａｍｐも変化する。増幅回路１０４のゲインが１倍に設定されている状態の増幅信号Ｖａｍｐの変化量をΔＶａｍｐ１と呼ぶ。ここで、閾値電圧Ｖｓｈは、増幅回路１０４の出力ダイナミックレンジの１／４以下となるように設定されている。そのため、増幅信号Ｖａｍｐが、閾値電圧Ｖｓｈ以上となる場合と、閾値電圧Ｖｓｈ未満となる場合とで、固体撮像装置ＩＭ１は互いに異なる動作を行う。以下では、画素信号を１倍のゲインで増幅することによって得られる増幅信号Ｖａｍｐが閾値電圧Ｖｓｈよりも大きい場合について説明する。

垂直走査回路１０３が制御信号φＰＴＸをＬレベルにしてから所定の時間が経過した後に、制御回路１１３は、制御信号φＤＬを一時的にＨレベルにする。増幅信号Ｖａｍｐが閾値電圧Ｖｓｈよりも大きいので、Ｄラッチ回路ＤＬにＨレベルが保持される。次に、制御回路１１３は、制御信号φＤＬＯをＨレベルにする。設定回路１０５はＤラッチ回路ＤＬに保持された信号を出力し、設定信号ＡＴＴはＨレベルとなる。その結果、増幅回路１０４のスイッチＳ２がオンとなり、容量ＣＦＢ２が反転増幅器ＡＭＰに接続され、反転増幅器ＡＭＰに接続されているフィードバック容量の容量値が４Ｃとなる。反転増幅器ＡＭＰに接続されている入力容量の容量値がＣであるので、増幅回路１０４のゲインは１／４倍に設定される。それに伴い、増幅信号Ｖａｍｐの値も変化する。増幅回路１０４のゲインが１／４倍に設定されている状態の増幅信号Ｖａｍｐの変化量をΔＶａｍｐ２と呼ぶ。

その後、固体撮像装置ＩＭ１は、画素リセット信号を増幅することによって得られた増幅信号ＶａｍｐをＡ／Ｄ変換したのと同様にして、画素信号を増幅することによって得られた増幅信号ＶａｍｐをＡ／Ｄ変換する。メモリ１０９Ｓは、画素信号を増幅することによって得られた増幅信号ＶａｍｐをＡ／Ｄ変換したデジタル値を保持する。以下、このデジタル値をＳと呼ぶ。その後、メモリ１０９Ｄは、設定信号ＡＴＴのレベルを保持する。最後に、制御回路１１３は、制御信号φＤＬＯをＬレベルとすることによって、次の行の読み出しに移るために判定信号ＡＴＴをＬレベルとする。

以上の動作によって、画素信号をＡ／Ｄ変換した際の設定信号ＡＴＴのレベルがメモリ１０９Ｄに保持され、増幅された画素リセット信号を表すデジタル値Ｎがメモリ１０９Ｎに保持され、増幅された画素信号を表すデジタル値Ｓがメモリ１０９Ｓに保持される。上述の例のように、増幅回路１０４のゲインが１倍から１／４倍に変更された場合に、メモリ１０９ＤにはＨレベルの設定信号ＡＴＴが保持され、メモリ１０９Ｓには１／４倍のゲインで増幅された画素信号を表すデジタル値が保持される。一方、画素信号を１倍のゲインで増幅することによって得られる増幅信号Ｖａｍｐが閾値電圧Ｖｓｈよりも小さい場合に、増幅回路１０４のゲインは１倍のまま維持される。この場合に、メモリ１０９ＤにはＬレベルの設定信号ＡＴＴが保持され、メモリ１０９Ｓには１倍のゲインで増幅された画素信号を表すデジタル値Ｓが保持される。増幅回路１０４のゲインが１倍から１／４倍に変更された場合と１倍のまま維持された場合との両方において、メモリ１０９Ｎには１倍のゲインで増幅された画素リセット信号を表すデジタル値Ｎが保持される。

続いて、画素値算出動作について説明する。信号処理回路１１１は、メモリ部１０９に保持されたデジタル値に基づいて画素値を算出する。まず、メモリ１０９ＤにＬレベルの設定信号ＡＴＴが保持されている場合について説明する。この場合に、メモリ１０９Ｓには１倍のゲインで増幅された画素信号を表すデジタル値Ｓが保持され、メモリ１０９Ｎには１倍のゲインで増幅された画素リセット信号を表すデジタル値Ｎが保持されている。従って、信号処理回路１１１は、デジタルＣＤＳ（Ｃｏｒｒｅｌａｔｅｄ Ｄｏｕｂｌｅ Ｓａｍｐｌｉｎｇ）処理を行うことによって画素値を算出する。具体的に、信号処理回路１１１は、Ｓ−Ｎを算出し、この値を画素値とする。

次に、メモリ１０９ＤにＨレベルの設定信号ＡＴＴが保持されている場合について説明する。この場合に、メモリ１０９Ｓには１／４倍のゲインで増幅された画素信号を表すデジタル値Ｓが保持され、メモリ１０９Ｎには１倍のゲインで増幅された画素リセット信号を表すデジタル値Ｎが保持されている。そのため、信号処理回路１１１は、デジタル値Ｓ、Ｎを用いて単にデジタルＣＤＳ処理を行っただけでは、正しい画素値を算出できない。図４を参照してその理由について説明する。

図４のグラフの横軸は、垂直線信号Ｖｖｌの変化量ΔＶｖｌを示す。図４のグラフの縦軸は、デジタル値を表す。変化量ΔＶｖｌは、画素１００へ入射した光の光量に対応する。垂直線信号Ｖｖｌが画素リセット信号に応じた値である場合に、変化量ΔＶｖｌはゼロとなる。

直線４０１は、増幅回路１０４のゲインが１倍に設定される範囲に含まれる変化量ΔＶｖｌと、以下の式（１）に従って算出されるデジタル信号Ｄ１との関係を示す。
Ｄ１＝Ｓ−Ｎ …式（１）
デジタル値Ｓとデジタル値Ｎとはともに、増幅回路１０４のゲインが１倍に設定された状態で生成された値であるので、デジタルＣＤＳ処理を行うことによって入射光量を適切に表すデジタル信号Ｄ１が求まる。例えば、変化量ΔＶｖｌ（入射光量）がゼロの場合に、デジタル信号Ｄ１もゼロとなる。信号処理回路１１１は、増幅回路１０４のゲインが１倍に設定されている場合（すなわち、メモリ１０９ＤにＬレベルが保持されている場合）に、デジタル信号Ｄ１を上述のデジタル信号Ｄとして出力する。

直線４０２は、増幅回路１０４のゲインが１／４倍に設定される範囲に含まれる変化量ΔＶｖｌと、以下の式（２）に従って算出されるデジタル信号Ｄ２との関係を示す。
Ｄ２＝４（Ｓ−Ｎ） …式（２）
デジタルＣＤＳ処理によって得られたＳ−Ｎにゲインの逆数（４）を掛けているので、直線４０２の傾きは直線４０１の傾きと一致する。しかし、容量ＣＦＢ２を接続することにより発生するスイッチＳ２のフィードスルー等により、１倍のゲインで増幅された画素リセット信号と、１／４倍のゲインで増幅された画素リセット信号とは互いに異なるオフセットを有する。そのため、図４に示すように、ゲイン設定か切り替わるΔＶｖｌの値において、デジタル信号Ｄ２とデジタル信号Ｄ１との間にαのずれが生じる。

そこで、信号処理回路１１１は、増幅回路１０４のゲインが１／４倍に設定されている場合に、以下の式（３）に従ってデジタル信号Ｄ３を算出する。
Ｄ３＝４（Ｓ−Ｎ）−α …式（３）
直線４０３は、増幅回路１０４のゲインが１／４倍に設定される範囲に含まれる変化量ΔＶｖｌと、上記の式（３）に従って算出されるデジタル信号Ｄ３との関係を示す。図４に示すように、直線４０３は、直線４０１に対して良好な直線性を有する。信号処理回路１１１は、増幅回路１０４のゲインが１／４倍に設定されている場合（すなわち、メモリ１０９ＤにＨレベルが保持されている場合）に、デジタル信号Ｄ３を上述のデジタル信号Ｄとして出力する。

ここで、増幅回路１０４のゲインをＧとして一般化すると、信号処理回路１１１は、以下の式（４）に従ってデジタル信号Ｄを算出する。
Ｄ＝β_G×（Ｓ−Ｎ）−α_G …式（４）
α_Gは、増幅回路１０４のオフセットに対応するオフセット補正値であり、β_Gは、増幅回路１０４のゲインに対応するゲイン補正値である。α_G及びβ_Gはそれぞれ、ゲインごとに設定され、メモリ１１２に保持されている。上述の例では、α₁＝０、α_1/4＝α、β₁＝１、β_1/4＝４となる。本実施形態では、１倍のゲインで増幅された画素リセット信号を表すデジタル値Ｎを用いてデジタルＣＤＳ処理を行うので、α₁＝０となる。αは、後述する補正値算出動作によって算出される。β_Gは、ゲインの逆数である。β_Gは、増幅器ＡＭＰに接続される容量値に基づいて理論的に算出され、固体撮像装置ＩＭ１の製造時にメモリ１１２に格納される。信号処理回路１１１は、上述のようにして算出された画素値を表すデジタル信号Ｄを生成し、このデジタル信号Ｄを固体撮像装置ＩＭ１の外部へ出力する。上述のように、信号処理回路１１１は、画素信号を表すデジタル値Ｓを補正しているので、補正回路と称されてもよい。

図５のタイミング図を参照して、補正値算出動作について説明する。図５は、１つの増幅回路１０４に対する補正値を算出する動作を説明する。この補正値は、当該増幅回路１０４に共通に接続された複数の画素１００に対して使用される。画素アレイ１０１は、画像生成に寄与せず、補正値を算出するための画素１００からなる行を１つ以上有する。垂直走査回路１０３は、図５に示す期間を通じて、補正値算出用の画素１００に供給する制御信号φＰＳＥＬをＨレベルに維持し、他の画素１００に供給する制御信号φＰＳＥＬをＬレベルに維持する。また、垂直走査回路１０３は、図５に示す期間を通じて、補正値算出用の画素１００に供給する制御信号φＰＲＳをＨレベルに維持し、制御信号φＰＴＸをＬレベルに維持する。従って、図５に示す期間を通じて、垂直線信号Ｖｖｌとして画素リセット信号が供給される。

補正値算出動作は、期間Ｈ１に行われる動作と、その後の期間Ｈ２に行われる動作とによって構成される。期間Ｈ１において、制御回路１１３は、画素信号読み出し動作と同様にして、メモリ１０９Ｎにデジタル値Ｎ１を保持した後にメモリ１０９Ｓにデジタル値Ｓ１を保持する。期間Ｈ１において、制御回路１１３が制御信号φＤＬＯをＬレベルとすることによって、Ｌレベルの設定信号ＡＴＴが出力される。従って、これらのデジタル値Ｎ１、Ｓ１はともに、１倍のゲインで得られた増幅信号Ｖａｍｐを表す。信号処理回路１１１は、デジタル値Ｎ１、Ｓ１を読み出し、メモリ１１２に保持する。

続いて、期間Ｈ２において、制御回路１１３は、期間Ｈ１と同様の処理を行うことによって、メモリ１０９Ｎにデジタル値Ｎ２を保持した後にメモリ１０９Ｓにデジタル値Ｓ２を保持する。ただし、制御回路１１３は、デジタル値Ｓ２を生成する前に、制御信号φＦＢ２をＨレベルに切り替えることによって、増幅回路１０４のゲインを１／４倍に設定する。そのため、デジタル値Ｎ２は１倍のゲインで得られた増幅信号Ｖａｍｐを表し、デジタル値Ｓ２は１／４倍のゲインで得られた増幅信号Ｖａｍｐを表す。信号処理回路１１１は、デジタル値Ｎ２、Ｓ２を読み出し、メモリ１１２に保持する。

続いて、信号処理回路１１１は、以下の式（５）に従ってオフセット補正値α_1/4を算出する。
α_1/4＝（Ｓ２−Ｎ２）−（Ｓ１−Ｎ１） …式（５）
ここで、デジタル値Ｎ１、Ｎ２の何れも、画素リセット信号を１倍のゲインで増幅することによって得られる増幅信号Ｖａｍｐの値を表す。デジタル値Ｓ１は、ΔＶｖｌ＝０である場合の画素信号を１倍のゲインで増幅することによって得られる増幅信号Ｖａｍｐの値を表す。デジタル値Ｓ２は、ΔＶｖｌ＝０である場合の画素信号を１／４倍のゲインで増幅することによって得られる増幅信号Ｖａｍｐの値を表す。よって、この式（５）に従って得られるα_1/4は図４に示したαに一致する。

以上のように、本実施形態によれば、増幅回路１０４のゲイン変更によるフィードスルー等に起因したオフセット誤差を除去することができ、良好な直線性を有する固体撮像装置を実現できる。本実施形態の補正値算出動作では、画素リセット信号に基づいてデジタル値Ｓ１、Ｓ２を算出したが、これに代えて、画素１００とは異なる別の電圧源から一定値のテスト信号を増幅回路１０４に供給してもよい。固体撮像装置ＩＭ１の各構成要素は同一の半導体基板上に実装されてもよいし、信号処理回路１１１と他の構成要素とが別個の半導体基板上に実装されてもよい。

＜第１実施形態の第１変形例＞
図６及び図７を参照して、固体撮像装置ＩＭ１の第１変形例について説明する。第１変形では、設定回路１０５の構成が異なる。第１変形例の設定回路１０５は、増幅信号Ｖａｍｐを閾値電圧Ｖｓｈ以下にクリップする機能を有する。図６は、第１変形例における設定回路１０５の回路構成例を説明する。

設定回路１０５は、ＰＭＯＳトランジスタであるトランジスタＭ５と、ＮＭＯＳトランジスタであるトランジスタＭ６及びＭ７とを含む。トランジスタＭ５のソースは増幅回路１０４の出力端子に接続され、トランジスタＭ５は増幅信号Ｖａｍｐをクリップする。クリップ動作の閾値電圧ＶｓｈはトランジスタＭ５のゲートに入力された電圧Ｖｃｌｐによって決定される。トランジスタＭ６のゲートにはＤＣバイアス電圧Ｖｂｎ２が入力され、トランジスタＭ５がクリップ動作を行った際に、トランジスタＭ５のドレインに定電流を供給する。トランジスタＭ５のドレインは、さらに、トランジスタＭ７のゲートと、インバータとに接続される。トランジスタＭ７のソースはＧＮＤ電位に接地されており、トランジスタＭ７のドレインは増幅回路１０４の出力端子に接続される。また、インバータからの出力は、制御信号φＤＲＳとのＮＯＲ処理が行われた後、ＲＳラッチ回路ＬＣＨのＳ端子に入力される。ＲＳラッチ回路ＬＣＨのもう一方の入力であるＲ端子には、制御信号φＤＲＳが入力される。従って、制御信号φＤＲＳがＨレベルとなると、Ｒ端子がＨレベル、Ｓ端子がＬレベルとなるためＲＳラッチ回路ＬＣＨがリセットされる。ＲＳラッチ回路ＬＣＨの出力は、設定回路１０５の出力となり設定信号ＡＴＴを出力する。

増幅信号Ｖａｍｐが閾値電圧Ｖｓｈよりも低い場合に、トランジスタＭ５は非導通状態である。トランジスタＭ６のゲートにはＤＣバイアス電圧が入力されているため、トランジスタＭ７のゲート電圧は、概ねＧＮＤレベルとなる。従って、トランジスタＭ７は非導通状態となる。この場合に、トランジスタＭ５、Ｍ７はともに非導通状態であるため、反転増幅器ＡＭＰの動作に対して影響を与えない。一方、増幅信号Ｖａｍｐが閾値電圧Ｖｓｈを超えると、トランジスタＭ５は導通状態となる。この場合に、トランジスタＭ７のゲート電圧も上昇し、トランジスタＭ７も導通状態となる。この結果、トランジスタＭ３及びＭ４から供給される反転増幅器ＡＭＰの負荷電流が設定回路１０５にも供給され、増幅信号Ｖａｍｐが概ね閾値電圧Ｖｓｈより上昇しないクリップ状態となる。

図７のタイミング図を参照して、第１変形例における画素信号読み出し動作について説明する。第１変形例における補正値算出動作及び画素値算出動作は、上述の第１実施形態のものと同一であってもよい。第１変形例における画素信号読み出し動作は、制御回路１１３が制御信号φＤＬ、φＤＬＯに代えて、制御信号φＤＲＳを設定回路１０５に供給する点で第１実施形態における画素信号読み出し動作とは異なり、他の点は同様であってもよい。

画素信号読み出し動作が開始されると、制御回路１１３は、制御信号φＤＲＳを一時的にＨレベルにすることによって、ＲＳラッチ回路ＬＣＨをリセットする。これにより、設定回路１０５はＬレベルの設定信号ＡＴＴを出力する。その後、第１実施形態と同様の処理が行われた後、画素１００から画素信号が垂直線１０２に読み出され、垂直線信号Ｖｖｌが画素信号に応じた値となる。

増幅信号Ｖａｍｐが閾値電圧Ｖｓｈよりも低い場合に、トランジスタＭ７のゲート電圧は概ねＧＮＤレベルとなっている。従って、ＲＳラッチ回路ＬＣＨのＳ端子にＬレベルが入力され続けるため、設定信号ＡＴＴはＬレベルを維持する。一方、増幅信号Ｖａｍｐが閾値電圧Ｖｓｈに到達すると、トランジスタＭ７のゲート電圧もインバータの閾値に到達する。その結果、ＲＳラッチ回路ＬＣＨのＳ端子への入力がＨレベルに反転する。これに伴って、ＲＳラッチ回路ＬＣＨは、Ｈレベルの設定信号ＡＴＴを出力するとともに、この状態を維持する。設定信号ＡＴＴがＨレベルとなると、増幅回路１０４のゲインが１／４倍に変更され、増幅信号Ｖａｍｐが閾値電圧Ｖｓｈ以下となりクリップが解除される。このとき、設定信号ＡＴＴはＨレベルに保持されているため、垂直線信号Ｖｖｌはゲイン１／４倍で増幅される。増幅信号Ｖａｍｐが十分にセトリングした後、第１実施形態と同様の処理が行われ、デジタル値Ｓが生成される。

第１変形例においても第１実施形態と同様の効果が得られる。また、第１変形例では、設定回路１０５のクリップ機能により、増幅信号Ｖａｍｐが閾値電圧Ｖｓｈよりも大きくなることがない。そのため、閾値電圧Ｖｓｈを増幅回路１０４の出力飽和レベルに設定でき、増幅回路１０４のダイナミックレンジを有効に活用できる。なお、増幅信号Ｖａｍｐがクリップ電圧に近い値になる場合、増幅信号Ｖａｍｐは、トランジスタＭ５の影響を大きく受けて精度が高い信号を出力できない。そこで、画素信号に応じた垂直線信号Ｖｖｌが増幅回路１０４に入力されてから設定回路１０５が判定する期間以外は、設定回路１０５のクリップ機能を無効にしてもよい。例えば、制御回路１１３は、画素信号が垂直線１０２に読み出される前と、設定回路１０５が判定した後とに、電圧Ｖｃｌｐを高くすると、より精度の良いデジタル値を得られる。

＜第１実施形態の第２変形例＞
図８〜図１０を参照して、固体撮像装置ＩＭ１の第２変形例である固体撮像装置ＩＭ２について説明する。図８に示すように、第２変形例の固体撮像装置ＩＭ２は、設定回路１０５及び比較回路１０７にかえて設定回路８０５を有する点で固体撮像装置ＩＭ１と異なり、他の点は同様であってもよい。図９を参照して、設定回路８０５の回路構成例について説明する。図９に示すように、設定回路８０５は、図１に示した設定回路１０５と比較回路１０７とを共通化した構成を有する。

続いて、図１０のタイミング図を参照して、第２変形例における画素信号読み出し動作について説明する。第２変形例における補正値算出動作及び画素値算出動作は、上述の第１実施形態のものと同一であってもよい。第２変形例における画素信号読み出し動作は、参照信号発生回路１０６が供給する参照信号Ｖｒが異なる点で第１実施形態における画素信号読み出し動作とは異なり、他の点は同様であってもよい。制御回路１１３は、デジタル値Ｎをメモリ１０９Ｎに保持した後に、参照信号発生回路１０６が供給する参照信号Ｖｒの値を閾値電圧Ｖｓｈに変更する。これによって、設定回路８０５によって、増幅信号Ｖａｍｐと閾値電圧Ｖｓｈとが比較され、比較結果が設定信号ＡＴＴとして出力される。

＜第１実施形態の第３変形例＞
図１１を参照して、固体撮像装置ＩＭ１の第３変形例である固体撮像装置ＩＭ３について説明する。図１１に示すように、第３変形例の固体撮像装置ＩＭ３は、カウンタ１０８及びメモリ部１０９にかえてカウンタ１１０８及びメモリ部１１０９を有する点で固体撮像装置ＩＭ１と異なり、他の点は同様であってもよい。

カウンタ１１０８は、アップダウンカウント機能を有する。カウンタ１１０８は、画素列ごとに配置されている。画素リセット信号を増幅することによって得られた増幅信号ＶａｍｐをＡＤ変換する際に、カウンタ１１０８は、制御回路１１３からの指示に応じて、ゼロからダウンカウントを開始する。これにより、カウンタ１１０８には、第１実施形態のデジタル値Ｎの符号を変えた値が保持される。続いて、画素信号を増幅することによって得られた増幅信号ＶａｍｐをＡＤ変換する際に、カウンタ１１０８は、制御回路１１３からの指示に応じて、保持されている値（すなわち、−Ｎ）を初期値としてアップカウントを開始する。このＡＤ変換が終了した時点で、カウンタ１１０８は、第１実施形態のＳ−Ｎに対応する値を出力する。メモリ部１１０９のメモリ１１０９Ｖはこの値を保持する。信号処理回路１１１は、メモリ１１０９Ｖに保持された値（Ｓ−Ｎ）を用いて上述の画素値算出動作を行う。また、補正値算出動作では、メモリ１１０９Ｖに、Ｓ１−Ｎ１、Ｓ２−Ｎ２に対応する値が保持されるので、信号処理回路１１１はこれらの値を用いて補正値を算出する。

＜第２実施形態＞
図１２〜図１５を参照して、第２実施形態に係る固体撮像装置ＩＭ４について説明する。固体撮像装置ＩＭ４は、テスト信号生成回路１２０１を更に備える点で固体撮像装置ＩＭ１と異なる。テスト信号生成回路１２０１は、複数の垂直線１０２のそれぞれに、テスト信号を供給する。第１実施形態では、ゲイン補正値β_1/4として、フィードバック容量の容量値に基づいて理論的に算出した値（４）を用いる。しかし、ゲインを精確に制御することは困難であるので、増幅回路１０４のゲインが１／４倍に設定されたとしても、実際の増幅信号Ｖａｍｐは異なる値のゲインで増幅されることがある。

図１４のグラフの横軸は、垂直線信号Ｖｖｌの変化量ΔＶｖｌを示す。図１４のグラフの縦軸は、デジタル値を表す。変化量ΔＶｖｌは、画素１００へ入射した光の光量に対応する。垂直線信号Ｖｖｌが画素リセット信号に応じた値である場合に、変化量ΔＶｖｌはゼロとなる。

直線１４０１は、直線４０１と同様に、増幅回路１０４のゲインが１倍に設定される範囲に含まれる変化量ΔＶｖｌと、上記の式（１）に従って算出されるデジタル信号Ｄ１との関係を示す。

直線１４０２は、増幅回路１０４のゲインが１／４倍に設定される範囲に含まれる変化量ΔＶｖｌと、上記の式（２）に従って算出されるデジタル信号Ｄ２との関係を示す。デジタルＣＤＳ処理によって得られたＳ−Ｎに、ゲインの逆数（４）を掛けているので、直線１４０２の傾きは直線１４０１の傾きと理論的には一致する。しかし、ゲイン誤差により、これらの直線の傾きが一致しないことがある。この場合に、図１の実施形態のようにオフセット補正を行ったとしても、デジタル信号Ｄは良好な直線性を有しない。そこで、本実施形態の信号処理回路１１１は、上述の式（４）のゲイン補正値β_1/4を理論値からではなく実際に得られた増幅信号Ｖａｍｐに基づいて決定する。

一例では、信号処理回路１１１は、ゲイン補正値を補正するための補正係数ｂを算出し、この補正係数ｂをゲインの理論値の逆数（４）に乗じることによって得られる値を上述のゲイン補正値β_1/4とする。具体的に、信号処理回路１１１は、以下の式（６）に従って算出されるデジタル信号Ｄ４を表す直線１４０３の傾きが直線１４０１の傾きと一致するように補正係数ｂを算出する。
Ｄ４＝４ｂ（Ｓ−Ｎ） …式（６）
補正係数ｂの算出方法については後述する。

その後、信号処理回路１１１は、Ｄ４からオフセット補正値αを引くことによって、デジタル値を算出する。すなわち、信号処理回路１１１は、以下の式（７）に従ってデジタル信号Ｄ５を算出する。
Ｄ５＝４ｂ（Ｓ−Ｎ）−α …式（７）
直線１４０４は、増幅回路１０４のゲインが１／４倍に設定される範囲に含まれる変化量ΔＶｖｌと、上記の式（７）に従って算出されるデジタル信号Ｄ５との関係を示す。図１４に示すように、直線１４０４は、直線１４０１に対して良好な直線性を有する。信号処理回路１１１は、増幅回路１０４のゲインが１／４倍に設定されている場合（すなわち、メモリ１０９ＤにＨレベルが保持されている場合）に、デジタル信号Ｄ５を上述のデジタル信号Ｄとして出力する。

図１３を参照して、テスト信号生成回路１２０１の回路構成例について説明する。テスト信号生成回路１２０１は、制御信号φＴＳ１により制御されるマルチプレクサＭＸ１と、制御信号φＴＳ２により制御されるマルチプレクサＭＸ２と、各列の垂直線１０２に接続されるトランジスタＭ８とを備える。トランジスタＭ８は、ＮＭＯＳトランジスタである。トランジスタＭ８のソースは垂直線１０２に接続され、トランジスタＭ８のドレインは電源に接続される。トランジスタＭ８は、マルチプレクサＭＸ２により制御されるゲート電圧に応じて垂直線１０２の電圧を制御する。マルチプレクサＭＸ２には、電圧Ｖ５と、マルチプレクサＭＸ１の出力とが供給される。マルチプレクサＭＸ１には、電圧Ｖ３とＶ４とが供給される。マルチプレクサＭＸ１は、制御信号φＴＳ１がＬレベルの場合に電圧Ｖ３を出力し、制御信号φＴＳ１がＨレベルの場合に電圧Ｖ４を出力する。トランジスタＭ８のゲートに電圧Ｖ３が供給された場合にテスト信号生成回路１２０１が垂直線１０２に供給する信号を第１テスト信号と呼ぶ。トランジスタＭ８のゲートに電圧Ｖ４が供給された場合にテスト信号生成回路１２０１が垂直線１０２に供給する信号を第２テスト信号と呼ぶ。第１テスト信号と第２テスト信号とは互いに異なる値である。

制御信号φＴＳ２がＬレベルになると、マルチプレクサＭＸ２は電圧Ｖ５を選択し、トランジスタＭ８のゲートに電圧Ｖ５を供給される。一方、制御信号φＴＳ２がＨレベルになると、マルチプレクサＭＸ２はマルチプレクサＭＸ１の出力を選択し、電圧Ｖ３又はＶ４をトランジスタＭ８のゲートに供給する。補正値算出動作において、制御信号φＴＳ２はＨレベルとなり、電圧Ｖ３又はＶ４に応じた電圧が垂直線信号Ｖｖｌとして垂直線１０２に供給される。また、画素信号読み出し動作において、制御信号φＴＳ２がＬレベルとなり、電圧Ｖ５に応じて垂直線１０２がクリップされる。テスト信号生成回路１２０１がこのようなクリップ機能を有することによって、画素信号のレベルが局所的に増大した際に生じる垂直線１０２の過度な電圧低下を防ぎ、スミア抑制の効果が得られる。

図１５のタイミング図を参照して、補正値算出動作について説明する。第２実施形態の補正値算出動作では、オフセット補正値だけでなく、ゲイン補正値も算出する。図１５は、１つの増幅回路１０４に対する補正値を算出する動作を説明する。この補正値は、当該増幅回路１０４に共通に接続された複数の画素１００に対して使用される。垂直走査回路１０３は、図１５に示す期間を通じて、すべての画素１００に供給する制御信号φＰＳＥＬをＬレベルに維持する。

補正値算出動作は、連続する期間Ｈ１〜期間Ｈ４に行われる動作によって構成される。各期間に行われる動作は、図５の期間Ｈ１に行われる動作と同様のため、主に相違点について説明する。

期間Ｈ１では、垂直線信号Ｖｖｌが第１テスト信号であり、ゲインが１倍に設定されている状態でデジタル値Ｎ１が生成され、その後に、垂直線信号Ｖｖｌが第１テスト信号であり、ゲインが１倍に設定されている状態でデジタル値Ｓ１が生成される。期間Ｈ２では、垂直線信号Ｖｖｌが第１テスト信号であり、ゲインが１倍に設定されている状態でデジタル値Ｎ２が生成され、その後に、垂直線信号Ｖｖｌが第１テスト信号であり、ゲインが１／４倍に設定されている状態でデジタル値Ｓ２が生成される。期間Ｈ３では、垂直線信号Ｖｖｌが第１テスト信号であり、ゲインが１倍に設定されている状態でデジタル値Ｎ３が生成され、その後に、垂直線信号Ｖｖｌが第２テスト信号であり、ゲインが１倍に設定されている状態でデジタル値Ｓ３が生成される。期間Ｈ４では、垂直線信号Ｖｖｌが第１テスト信号であり、ゲインが１倍に設定されている状態でデジタル値Ｎ４が生成され、その後に、垂直線信号Ｖｖｌが第２テスト信号であり、ゲインが１／４倍に設定されている状態でデジタル値Ｓ４が生成される。信号処理回路１１１は、これらのデジタル値をメモリ部１０９からメモリ１１２に適宜読み出す。

増幅回路１０４に設定された変更後のゲインをＧ（上記の例では１／４）とすると、信号処理回路１１１は、以下の式（８）〜（１０）に従って補正係数ｂ、ゲイン補正値β_G及びオフセット補正値α_Gをそれぞれ算出する。
ｂ＝｛（Ｓ３−Ｎ３）−（Ｓ１−Ｎ１）｝／｛（Ｓ４−Ｎ４）／Ｇ−（Ｓ２−Ｎ２）／Ｇ｝ …式（８）
β_G＝ｂ／Ｇ …式（９）
α_G＝ｂ（Ｓ２−Ｎ２）／Ｇ−（Ｓ１−Ｎ１） …式（１０）
信号処理回路１１１は、このようにして算出したゲイン補正値β_G及びオフセット補正値α_Gをメモリ１１２に格納する。信号処理回路１１１は、式（１０）に代えて、以下の式（１１）に従ってオフセット補正値α_Gを算出してもよい。
α_G＝ｂ（Ｓ４−Ｎ４）／Ｇ−（Ｓ３−Ｎ３） …式（１１）

本実施形態では、増幅信号Ｖａｍｐに基づいて増幅回路のゲインを補正することによって、さらに良好な直線性を有する固体撮像装置を実現できる。第２実施形態に対して、第１実施形態の第１変形例〜第３変形例を組み合わせてもよい。

上述の各実施形態では、画素列ごとに補正値を算出し、画素値を補正する場合について説明した。これに代えて、画素列ごとに算出した補正値から平均値又は中間値を算出し、この値を複数の画素列からの画素値の補正に共通に用いてもよい。また、上述の各実施形態では、増幅回路１０４が２種類のゲインを切り替える場合について説明したが、これに限られず、増幅回路１０４は、３種類以上の複数のゲインを切り替えてもよい。この場合に、オフセット補正値、ゲイン補正値は、複数のゲインのそれぞれに対して設定される。

＜第３実施形態＞
図１６を参照して、第３実施形態に係る撮像システムについて説明する。図１６において、撮像システムは、レンズの保護のためのバリア１５１、被写体の光学像を撮像装置１５４に結像させるレンズ１５２、レンズ１５２を通った光量を可変にするための絞り１５３を有する。さらに撮像システムは、撮像装置１５４から出力される信号の処理を行う信号処理部１５５を有する。撮像装置１５４から出力される信号は、被写体を撮影した画像を生成するための撮像信号である。信号処理部１５５は撮像装置１５４から出力される撮像信号を必要に応じて各種の補正、圧縮を行って画像を生成する。レンズ１５２及び絞り１５３は撮像装置１５４に光を集光する光学系を構成する。

図１６に例示した撮像システムはさらに、画像データを一時的に記憶する為のバッファメモリ部１５６、外部コンピュータ等と通信するための外部インターフェース部１５７を有する。さらに撮像システムは、撮像データの記録または読み出しを行うための半導体メモリ等の着脱可能な記録媒体１５９、記録媒体１５９に記録または読み出しを行うための記録媒体制御インターフェース部１５８を有する。さらに撮像システムは、各種演算とデジタルスチルカメラ全体を制御する制御・演算部１５１０を有する。

図１６に示した撮像システムでは、第１実施形態及び第２実施形態で説明した信号処理回路１１１を、撮像装置１５４とは別の半導体基板上に設けられた信号処理部１５５が有する形態とすることができる。この形態の場合には、信号処理部１５５が、補正部を有する信号処理部である。この形態としても、本実施形態の撮像システムは、第１実施形態及び第２実施形態で説明した効果と同様の効果を得ることができる。他の形態として、第１実施形態及び第２実施形態で説明した信号処理回路１１１を、撮像装置１５４とは別の半導体基板上に設けられた制御・演算部１５１０が有する形態とすることもできる。この形態の場合には、制御・演算部１５１０が、補正部を有する信号処理部である。

本実施形態の上述の説明では、第１実施形態及び第２実施形態で説明した信号処理回路１１１を、撮像装置１５４の外部に有する形態としたが、一部の機能のみを撮像装置１５４の外部に有する形態としてもよい。例えば、信号処理回路１１１は、Ｓ１−Ｎ１、Ｓ２−Ｎ２、さらにＳ３−Ｎ３、Ｓ４−Ｎ４を撮像装置１５４の外部へと出力する。信号処理部１５５または制御・演算部１５１０がオフセット補正値α_Gおよびゲイン補正値β_Gを算出する。信号処理部１５５または制御・演算部１５１０は求めたオフセット補正値α_Gおよびゲイン補正値β_Gを撮像装置１５４が備える信号処理回路１１１に返す。撮像装置１５４の信号処理回路１１１はこれら補正値を用いて、画素信号読み出し動作を行う。このような形態としても、第１実施形態及び第２実施形態で説明した効果と同様の効果を得ることができる。

また、撮像装置１５４が設けられた半導体基板と、補正部である信号処理部１５５あるいは制御・演算部１５１０が設けられた別の半導体基板とが積層されていてもよい。

ＩＭ１〜ＩＭ４ 固体撮像装置、１００ 画素、１０４ 増幅回路、１０５ 判定回路、１１１ 信号処理回路、１１１ 信号処理回路

Claims (20)

1. 入射光に応じた画素信号を生成する画素と、
   前記画素信号を増幅する増幅回路と、
   前記増幅回路で増幅された前記画素信号と閾値との比較結果に基づいて前記増幅回路のゲインを設定する設定回路と、
   前記設定回路によって設定されたゲインで増幅された前記画素信号を、当該ゲインに対応する第１補正値と、当該ゲインにおける前記増幅回路のオフセットに対応する第２補正値とを用いて補正する補正回路と、を備えることを特徴とする固体撮像装置。
2. 前記増幅回路は、前記画素信号を増幅中にゲインを変更することを特徴とする請求項１に記載の固体撮像装置。
3. 前記固体撮像装置は、複数の前記画素を備え、
   前記設定回路は、画素ごとに前記増幅回路のゲインを設定することを特徴とする請求項１又は２に記載の固体撮像装置。
4. 前記複数の画素が複数の列に渡って配され、
   前記複数の列のそれぞれに対応して、複数の前記増幅回路のそれぞれが配され、
   前記複数の増幅回路によって増幅された複数の前記画素信号に対して、前記補正回路は、共通の前記第１補正値と、共通の前記第２補正値とを用いて補正することを特徴とする請求項３に記載の固体撮像装置。
5. 前記固体撮像装置は、前記増幅された画素信号をデジタル値に変換するＡＤ変換回路を更に備え、
   前記補正回路は、デジタル値に変換された前記画素信号を補正することを特徴とする請求項１乃至４の何れか１項に記載の固体撮像装置。
6. 前記増幅回路は、リセット状態の前記画素から供給される画素リセット信号を第１ゲインで増幅し、
   前記補正回路は、
   前記設定回路により前記増幅回路が前記第１ゲインに設定された場合に、前記第１ゲインで増幅された前記画素信号を、前記第１ゲインで増幅された画素リセット信号を用いて補正し、
   前記設定回路により前記増幅回路が前記第１ゲインとは異なる第２ゲインに設定された場合に、前記第２ゲインで増幅された前記画素信号を、前記第１補正値と、前記第２補正値と、前記第１ゲインで増幅された画素リセット信号とを用いて補正することを特徴とする請求項１乃至５の何れか１項に記載の固体撮像装置。
7. 前記第２ゲインで増幅された前記画素信号の値をＳ、前記第１ゲインで増幅された前記画素リセット信号の値をＮ、前記第１補正値をβ、前記第２補正値をαとして、前記補正回路は、
   β×（Ｓ−Ｎ）−α
   に従って前記画素信号を補正することを特徴とする請求項６に記載の固体撮像装置。
8. 前記増幅回路は、複数のゲインのそれぞれを用いてテスト信号を増幅することによって複数の増幅されたテスト信号を生成し、
   前記補正回路は、前記複数の増幅されたテスト信号に基づいて前記第２補正値を決定することを特徴とする請求項１乃至７の何れか１項に記載の固体撮像装置。
9. 前記テスト信号は、リセット状態の前記画素から前記増幅回路に供給される信号であることを特徴とする請求項８に記載の固体撮像装置。
10. 前記増幅回路は、複数のゲインのそれぞれを用いて、第１テスト信号と、前記第１テスト信号とは異なる値の第２テスト信号とを増幅することによって複数の増幅されたテスト信号を生成し、
    前記補正回路は、前記複数の増幅されたテスト信号に基づいて前記第１補正値を決定することを特徴とする請求項１乃至９の何れか１項に記載の固体撮像装置。
11. 前記第１補正値及び前記第２補正値を保持するメモリを更に備え、
    前記補正回路は、前記メモリから読み出した前記第１補正値及び前記第２補正値を用いて、前記増幅された画素信号を補正することを特徴とする請求項１乃至１０の何れか１項に記載の固体撮像装置。
12. 前記設定回路は、前記増幅された画素信号と前記閾値との比較結果に基づいて前記増幅回路がゲインを変更すべきかを判定することを特徴とする請求項１乃至１１の何れか１項に記載の固体撮像装置。
13. 前記増幅回路は、前記増幅回路がゲインを変更すべきと前記設定回路が判定した場合に、ゲインを小さくすることを特徴とする請求項１２に記載の固体撮像装置。
14. 前記設定回路は、前記増幅された画素信号をクリップすることを特徴とする請求項１乃至１３の何れか１項に記載の固体撮像装置。
15. 請求項１乃至１４の何れか１項に記載の固体撮像装置と、
    前記固体撮像装置によって得られた画素値を処理する信号処理部と、
    を備えることを特徴とするカメラ。
16. 入射光に応じた画素信号を生成する画素と、
    前記画素信号を増幅する増幅回路と、
    前記増幅回路で増幅された前記画素信号と閾値との比較結果に基づいて前記増幅回路のゲインを設定する設定回路とを有する固体撮像装置と、
    前記設定回路によって設定されたゲインで増幅された前記画素信号を補正するための第１補正値と第２補正値とを得る補正回路とを備える撮像システムであって、
    前記第１補正値は、当該ゲインに対応する補正値であり、
    前記第２補正値は、当該ゲインにおける前記増幅回路のオフセットに対応する補正値であることを特徴とする撮像システム。
17. 前記固体撮像装置は、前記補正回路から前記第１補正値と前記第２補正値とが入力される信号処理回路を備え、
    前記信号処理回路は、前記第１補正値と前記第２補正値とを用いて、前記設定回路によって設定されたゲインで増幅された前記画素信号を補正することを特徴とする請求項１６に記載の撮像システム。
18. 前記固体撮像装置は第１半導体基板に設けられ、
    前記補正回路は、前記第１半導体基板とは別の第２半導体基板に設けられていることを特徴とする請求項１６または１７に記載の撮像システム。
19. 前記第１半導体基板と前記第２半導体基板とが積層されていることを特徴とする請求項１８に記載の撮像システム。
20. 固体撮像装置の制御方法であって、
    前記固体撮像装置は、
    入射光に応じた画素信号を生成する画素と、
    前記画素信号を増幅する増幅回路と、を備え、
    前記制御方法は、
    前記増幅回路で増幅された前記画素信号と閾値との比較結果に基づいて前記増幅回路のゲインを設定する設定工程と、
    前記設定工程において設定されたゲインで増幅された前記画素信号を、当該ゲインに対応する第１補正値と、当該ゲインにおける前記増幅回路のオフセットに対応する第２補正値とを用いて補正する工程と、を有することを特徴とする制御方法。

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