JP5246016B2 - Da変換装置、固体撮像素子、およびカメラシステム - Google Patents
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Links
- 238000003384 imaging method Methods 0.000 title claims description 39
- 238000012937 correction Methods 0.000 claims description 100
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 49
- 238000006243 chemical reaction Methods 0.000 claims description 32
- 239000011159 matrix material Substances 0.000 claims description 7
- 230000004044 response Effects 0.000 claims description 4
- 230000003287 optical effect Effects 0.000 claims description 3
- 238000012546 transfer Methods 0.000 description 25
- 238000012545 processing Methods 0.000 description 21
- 230000000875 corresponding effect Effects 0.000 description 19
- 238000010586 diagram Methods 0.000 description 18
- 230000003321 amplification Effects 0.000 description 16
- 238000003199 nucleic acid amplification method Methods 0.000 description 16
- 230000006870 function Effects 0.000 description 8
- 102220470957 Amiloride-sensitive sodium channel subunit delta_R21A_mutation Human genes 0.000 description 7
- 238000009792 diffusion process Methods 0.000 description 7
- 230000003071 parasitic effect Effects 0.000 description 7
- 102220482489 Serine/threonine-protein kinase Nek7_L31A_mutation Human genes 0.000 description 6
- 230000000052 comparative effect Effects 0.000 description 6
- 230000000694 effects Effects 0.000 description 4
- 238000000034 method Methods 0.000 description 4
- 101001018097 Homo sapiens L-selectin Proteins 0.000 description 3
- 102100033467 L-selectin Human genes 0.000 description 3
- 101000685663 Homo sapiens Sodium/nucleoside cotransporter 1 Proteins 0.000 description 2
- 102100023116 Sodium/nucleoside cotransporter 1 Human genes 0.000 description 2
- 230000002596 correlated effect Effects 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 238000005070 sampling Methods 0.000 description 2
- 230000006641 stabilisation Effects 0.000 description 2
- 238000011105 stabilization Methods 0.000 description 2
- 238000012935 Averaging Methods 0.000 description 1
- 102100029792 Dentin sialophosphoprotein Human genes 0.000 description 1
- 101000865404 Homo sapiens Dentin sialophosphoprotein Proteins 0.000 description 1
- 239000003086 colorant Substances 0.000 description 1
- 230000006835 compression Effects 0.000 description 1
- 238000007906 compression Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 239000004973 liquid crystal related substance Substances 0.000 description 1
- XBGNERSKEKDZDS-UHFFFAOYSA-N n-[2-(dimethylamino)ethyl]acridine-4-carboxamide Chemical compound C1=CC=C2N=C3C(C(=O)NCCN(C)C)=CC=CC3=CC2=C1 XBGNERSKEKDZDS-UHFFFAOYSA-N 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
- H04N25/70—SSIS architectures; Circuits associated therewith
- H04N25/71—Charge-coupled device [CCD] sensors; Charge-transfer registers specially adapted for CCD sensors
- H04N25/75—Circuitry for providing, modifying or processing image signals from the pixel array
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
- H04N25/70—SSIS architectures; Circuits associated therewith
- H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
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- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
- H04N25/70—SSIS architectures; Circuits associated therewith
- H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
- H04N25/78—Readout circuits for addressed sensors, e.g. output amplifiers or A/D converters
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
- H03M1/74—Simultaneous conversion
- H03M1/742—Simultaneous conversion using current sources as quantisation value generators
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- Signal Processing (AREA)
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- Transforming Light Signals Into Electric Signals (AREA)
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Description
図1(A)はグランドGNDを基準とした場合、図1(B)は電源Vddを基準とした場合のDA変換装置の基本的な構成を示している。
図1(A)のグランド基準型DA変換装置1aは基準抵抗R1がグランドGND側に接続され、図1(B)の電源基準型DA変換装置1bは基準抵抗R1が電源Vdd側に接続される。
DA変換装置1a,1bでは、カウンタCNT1に入力されるクロックCLKをカウントし、カウント値を基に、電流源の選択される基本電流源セルの数が決まり、この電流を基準抵抗R1に流して、抵抗値の電圧がランプ波形となる。
グランド基準型DA変換装置1aの場合、基本電流源セル2−1〜2−nはpチャネルMOS(PMOS)トランジスタにより形成される。
アナログ信号出力部2は、選択出力線LO1、非選択出力線NLO1、および電流電圧変換回路(IV変換回路)としての出力抵抗R2を有している。
複数の基本電流源セル2−1〜2−nは、差動トランジスタの一方のトランジスタのドレインが選択出力線LO1に共通に接続され、他方のトランジスタのドレインが非選択出力線NLO1に共通に接続されている。
選択出力線LO1は出力抵抗R2を介してグランドGNDに接続され、非選択出力線NLO1はグランドGNDに直接的に接続されている。
複数の基本電流源セル2−1〜2−nは、カウンタデコーダ4のデコード情報に応じて他方のトランジスタが選択されると、選択された基本電流源セルの電流出力が加算されて非出力電流Iramp_minusが非選択出力線NLO1を介してグランドGNDに流される。
グランド基準型DA変換装置1aの場合、基本電流源セル3−1〜3−nはnチャネルMOS(NMOS)トランジスタにより形成される。
ゲイン制御信号生成部3は、選択線L1、非選択線NL1、およびIV変換回路としてのダイオード接続されたPMOSトランジスタP3を有している。
複数の基本電流源セル3−1〜3−nは、差動トランジスタの一方のトランジスタのドレインが選択線L1に共通に接続され、他方のトランジスタのドレインが非選択線NL1に共通に接続されている。
選択線L1はPMOSトランジスタP3のドレインおよびゲートに接続され、その接続ノードがアナログ信号出力部2の基本電流源セル2−1〜2−nの電流源としてのトランジスタのゲートに接続されている。
すなわち、PMOSトランジスタP3と基本電流源セル2−1〜2−nの電流源としてのトランジスタによりカレントミラー回路が形成されている。
非選択線NL1は電源Vddに直接的に接続されている。
これにより、選択された基本電流源セルの電流出力が加算されてゲイン電流Igainが選択線L1に流れ、このゲイン電流IgainがPMOSトランジスタP3で電圧信号に変換されてアナログ信号出力部2に出力される。
複数の基本電流源セル3−1〜3−nは、ゲインデコーダ5のデコード情報に応じて他方のトランジスタが選択されると、選択された基本電流源セルの電流出力が加算されて非選択側電流Igain_minusが非選択線NL1を介して電源Vddに流される。
この種のAD変換装置を有する固体撮像素子としては、たとえば特許文献1,2,3に記載された固体撮像素子が知られている。
そして、固体撮像素子は、この比較処理と並行してカウンタ部でカウント処理を行い、比較処理が完了した時点のカウント値に基づいて画素信号のデジタル信号を取得する。
その結果、アナログ信号出力部2において、出力電流Irampと非出力電流Iramp_minusの合計電流はゲイン電流Igainに比例して変動する。
したがって、DA変換装置全体での消費電流変動が生じる。
例として、特許文献1の図1を引用して説明する。
しかし、色別のゲイン設定が異なる場合は、列方向走査毎にゲイン切り替えが必要であるため、ゲイン切り替え時のセトリング時間が重要視される。
特許文献1の図1での行制御線を、V1、V2、V3、、の順次走査を行う場合、垂直信号線H1には、画素信号が、R、G、R、G、、、の順で与えられる。
垂直信号線H2には、画素信号が、G、B、G、B、、、の順で与えられる。
色毎にゲイン設定が異なる場合は、2つのDA変換装置DACa,DACbのゲイン設定を、列方向走査毎に交互に切り替える必要がある。
センサ側色毎ゲイン設定にてホワイトバランスを調整するシステム構成となっている場合は、上記のような、色別に異なるゲイン設定を行う回路構成となる。
上記した方式の回路では、DA変換装置にて消費する電流が列方向走査毎に大きく変わるために、搭載セットにて電源系回路の応答特性に注意して対応する必要がある。
また、セトリング時間を短くするためには、電源系の周波数帯域を広くする必要があるため、特に電源基準タイプのDA変換装置ではノイズ設計の観点からは不利である。
なお、説明は以下の順序で行う。
1.第1の実施形態(DA変換装置の第1の構成例)
2.第2の実施形態(DA変換装置の第2の構成例)
3.第3の実施形態(固体撮像素子の全体構成例)
4.第4の実施形態(カメラシステムの構成例)
[DA変換装置の第1の構成例]
図3は、本発明の第1の実施形態に係るDA変換装置の構成例を示す回路図である。
DA変換装置10は、アナログ信号出力部20、ゲイン制御信号生成部30、補正電流生成部としての補正用電流増幅回路40、カウンタデコーダ50、およびゲインデコーダ60を有する。
アナログ信号出力部20は、ゲイン制御信号生成部30から供給されるゲイン制御信号であるバイアス電圧Vbiasに応じて生成するアナログ信号のゲインを調整する。
グランド基準型DA変換装置10の場合、基本電流源セル21−1〜21−nはPMOSトランジスタにより形成される。
アナログ信号出力部20は、選択出力線LO21、非選択出力線NLO21、およびIV変換回路としての出力抵抗R21を有している。
すなわち、各基本電流源セル21(−1〜−n)は、PMOSトランジスタPT21〜PT23を有している。
PMOSトランジスタPT21より電流源としての第1の電流源トランジスタが形成される。
ソース同士が接続されたPMOSトランジスタPT22およびPT23により差動トランジスタが形成される。
PMOSトランジスタPT22のドレインが非選択出力線NLO21に接続され、非選択出力線NLO21はグランドGNDに直接的に接続されている。
PMOSトランジスタPT23のドレインが選択出力線LO21に接続されている。選択出力線LO21は出力抵抗R21の一端に接続され、出力抵抗R21の他端がグランドGNDに接続されている。
そして、PMOSトランジスタPT22のゲートがデジタル信号Qinの供給ラインに接続され、PMOSトランジスタPT23のゲートがデジタル信号Qinと逆相の信号xQinの供給ラインに接続されている。
そして、上記したように、選択出力線LO21は出力抵抗R21の一端に接続され、その接続ノードND21からアナログ信号出力部20の出力であるアナログ信号が出力される。
これにより、選択された基本電流源セルの電流出力が加算されて出力電流Irampが選択出力線LO21に流れ、この電流Irampが出力抵抗R21で電圧信号に変換されて、ノードND21から出力される。
この場合、選択された基本電流源セルの電流出力が加算されて非出力電流IIramp_minusが非選択出力線NLO21を介してグランドGNDに流される。
また、非出力電流Iramp_minusは、後述するように、補正用電流増幅回路40による補正電流Icorctにより補正される。
ゲイン制御信号生成部30は、生成したバイアス電圧Vbiasをアナログ信号出力部20にゲインを調整するための信号として出力する。
グランド基準型DA変換装置10の場合、基本電流源セル31−1〜31−nはNMOSトランジスタにより形成される。
ゲイン制御信号生成部30は、選択線L31、非選択線NL31、およびIV変換回路としてのダイオード接続されたNMOSトランジスタDN31およびPMOSトランジスタDP31を有している。
PMOSトランジスタDP31は第1のダイオード接続トランジスタに相当する。
すなわち、各基本電流源セル31(−1〜−n)は、NMOSトランジスタNT31〜NT33を有している。
NMOSトランジスタNT31より電流源としてのトランジスタが形成される。
ソース同士が接続されたNMOSトランジスタNT32およびNT33により差動トランジスタが形成される。
NMOSトランジスタNT32のドレインが非選択線NL31に接続され、非選択線NL31は補正用電流増幅回路40に接続されている。
NMOSトランジスタNT33のドレインが選択線L31に接続されている。
選択線L31は、PMOSトランジスタDP31のドレインおよびゲートに接続され、その接続ノードがアナログ信号出力部20の基本電流源セル21−1〜21−nの電流源としてのトランジスタのゲートに接続されている。
すなわち、ゲイン制御信号生成部30のPMOSトランジスタDP31とアナログ信号出力部20の基本電流源セル21−1〜21−nの電流源としてのPMOSトランジスタPT21により第1のカレントミラー回路CRM21が形成されている。
そして、NMOSトランジスタNT32のゲートが信号Ginの供給ラインに接続され、NMOSトランジスタNT33のゲートが信号Ginと逆相の信号xGinの供給ラインに接続されている。
NMOSトランジスタDN31のソースがグランドGNDに接続され、ドレインおよびゲートが基準電流Irefの供給ラインに接続され、その接続点(ゲート)が各基本電流源セル31−1〜31−nのNMOSトランジスタNT31のゲートに接続されている。
これにより、選択された基本電流源セルの電流出力が加算されてゲイン電流Igainが選択線L31に流れ、このゲイン電流IgainがPMOSトランジスタDP31で電圧信号に変換されてアナログ信号出力部20に出力される。
複数の基本電流源セル31−1〜31−nは、ゲインデコーダ60のデコード情報に応じて他方のトランジスタが選択される。
この場合、選択された基本電流源セルの電流出力が加算されて非選択側電流Igain_minusが非選択線NL31を介して補正用電流増幅回路40に供給される。
補正用電流増幅回路40は、生成した補正電流Icorctを、補正電流線LIC11を介してアナログ信号出力部20の非選択出力線NLO21とグランドGNDとの接続点に供給する。
補正用電流増幅回路40は、ゲイン設定を変化させることによる電流変動分を正確に補った補正電流Icorctを非出力電流Iramp_minusに加算する。これにより、アナログ信号出力部20と補正用電流増幅回路40での消費電流の合計はゲイン設定によらず一定に保たれる。
したがって、DA変換装置10全体での電流はゲイン設定によらず一定に保たれる。
PMOSトランジスタDP41は、ダイオード接続され、ゲイン制御信号生成部30のPMOSトランジスタDP31と同等の機能を有する。
PMOSトランジスタDP41は、第2のダイオード接続トランジスタに相当する。
PMOSトランジスタPT41は、アナログ信号出力部20の基本電流源セル21−1〜21−nの電流源としてのPMOSトランジスタPT21と同等の機能を有する。
また、PMOSトランジスタPT42は、アナログ信号出力部20の基本電流源セル21−1〜21−nの差動トランジスタのPMOSトランジスタPT22またはPT23と同等の機能を有する。
補正用電流増幅回路40において、PMOSトランジスタPT41,PT42の並列数はアナログ信号出力部20の基本電流源セル21−1〜21−nの数nと同様に設定される。
PMOSトランジスタDP41が第2のダイオード接続トランジスタに相当し、PMOSトランジスタPT41が第2の電流源トランジスタに相当し、PMOSトランジスタPT42が出力トランジスタに相当する。
PMOSトランジスタDP41は、ゲートがバイアス電圧Vbias2の供給線LVB13に接続されている。
n個のPMOSトランジスタPT41は、ソースが電源Vddに接続され、ドレインがPMOSトランジスタPT42のソースにそれぞれ接続されている。
n個のPMOSトランジスタPT41のゲートは、PMOSトランジスタDP41のゲートに接続されたバイアス電圧Vbias2の供給線LVB13に共通に接続されている。
また、n個のPMOSトランジスタPT42のゲートは、グランドGNDに共通に接続されている。
すなわち、n個のPMOSトランジスタPT42は、ゲートがグランド電位に保持され、オン状態に保持されている。
そして、n個のPMOSトランジスタPT42のドレインは、補正電流線LIC11の一端に共通に接続されている。そして、補正電流線LIC11の他端がアナログ信号出力部20の出力抵抗R21の他端および非選択出力線NLO21とグランドGNDとの接続点に接続されている。
第2のカンレトミラー回路CMR41の電流ミラー比は、第1のカンレトミラー回路CMR21の入出力電流ミラー比と揃えてある。
なお、上述したように、カレントミラー回路CMR21は、ゲイン制御信号生成部30のPMOSトランジスタDP31とアナログ信号出力部20の基本電流源セル21−1〜21−nの電流源としてのPMOSトランジスタPT21により形成される。
すなわち、補正用電流増幅回路40は、PMOSトランジスタDP31と基本電流源セル21−1〜21−nの電流源としてのPMOSトランジスタPT21により形成されるカレントミラー回路CMR21の電流ミラー比と同じ比率で電流増幅を行う。
図4(A)は比較例におけるゲイン設定変化に対する電流変化特性を示し、図4(B)は本補正用電流増幅回路を用いたDA変換装置のゲイン設定変化に対する電流変化特性を示している。
図4(A)および(B)において、横軸がゲイン設定値を、縦軸が電流を表している。
また、図4(A)および(B)において、Xで示す線はアナログ信号出力部20における消費電流変化を示している。
図4(B)において、Yで示す線は補正用電流増幅回路40における消費電流変化を示し、Zで示す線がアナログ信号出力部20と補正用電流増幅回路40の消費電流の合計を示している。
補正用電流増幅回路40を用いた本DA変換装置10では、図4(B)に示すように、補正用電流増幅回路40の消費電流Yは、アナログ信号出力部20の消費電流Xと逆の傾きをもって線形に変化する。図4(B)の例では消費電流Yは線形に増加する。
したがって、図4(B)中に線Zで示すように、ゲイン設定を変化させることによる電流変動分を、補正用電流増幅回路40が正確に補うことにより、DA変換装置10全体での電流をゲイン設定によらず一定に保つことができる。
なお、補正用電流増幅回路40でのタイミングの制御は不要である。
図5(A)は、比較例における電流変動(変化)特性を示し、図5(B)は本補正用電流増幅回路を用いたDA変換装置の電流変動(変化)特性を示している。
図5(A)および(B)において、横軸が時間を、縦軸が電流を表している。
図5(A)および(B)の例では、ゲイン切り替えを「00db」から「06db」に切り替え、デジタル入力信号DI11をハイレベルからローレベルに順次切り替えた場合を示している。
これに対して、本DA変換装置10では、図5(B)に示すように、DA変換装置全体での電流が一定であるため、電源Vddレベル、GNDレベルの安定化待ち時間が不要である。
図6(A)は、比較例における出力変動特性を示し、図6(B)は本補正用電流増幅回路を用いたDA変換装置の出力変動特性を示している。
図6(A)および(B)において、横軸が時間を、縦軸が電流を表している。
図6(A)および(B)の例においても、ゲイン切り替えを「00db」から「06db」に切り替え、デジタル入力信号DI11をハイレベルからローレベルに順次切り替えた場合を示している。
しかし、図6(A)に示すように、実際には存在する寄生成分による、DA変換装置の出力変動を引き起こすため、電源Vddレベル、グランドGNDレベルが安定するまでのセトリング時間を必要とする。
これに対して、本DA変換装置10では、DA変換装置全体での電流が一定であるため、電源Vddレベル、グランドGNDレベルの安定化待ち時間が不要である。
これにより、選択された基本電流源セルの電流出力が加算されてゲイン電流Igainが選択線L31に流れ、このゲイン電流IgainがPMOSトランジスタDP31で電圧信号に変換されてアナログ信号出力部20に出力される。
複数の基本電流源セル31−1〜31−nは、ゲインデコーダ60のデコード情報に応じて他方のNMOSトランジスタNT32が選択される。
この場合、選択された基本電流源セルの電流出力が加算されて非選択側電流Igain_minusが非選択線NL31を介して補正用電流増幅回路40に供給される。
具体的には、カウンタデコーダ50に入力されるクロックがカウントされ、カウント値を基に、電流源セルの選択される数が決まり、差動トランジスタの一方のPMOSトランジスタPT23が選択される。
これにより、選択された基本電流源セルの電流出力が加算されて出力電流Irampが選択出力線LO21に流れ、この電流Irampが出力抵抗R21で電圧信号に変換されて、ノードND21から出力される。
この場合、選択された基本電流源セルの電流出力が加算されて非出力電流IIramp_minusが非選択出力線NLO21を介してグランドGNDに流される。
補正用電流増幅回路40で生成された補正電流Icorctは、補正電流線LIC11を介してアナログ信号出力部20の非選択出力線NLO21とグランドGNDとの接続点に供給される。
これにより、非出力電流Iramp_minusは、補正用電流増幅回路40による補正電流Icorctにより補正される。
補正用電流増幅回路40により、ゲイン設定を変化させることによる電流変動分を正確に補った補正電流Icorctが非出力電流Iramp_minusに加算される。
これにより、アナログ信号出力部20と補正用電流増幅回路40での消費電流の合計はゲイン設定によらず一定に保たれる。
したがって、DA変換装置10全体での電流はゲイン設定によらず一定に保たれる。
ゲイン切り替え時の電流変動がないため、ゲイン切り替え時のDA変換装置の動作安定までのセトリング時間を短縮することができる。
特に、走査毎にゲイン切り替えを行うシステムの場合に有効である。
また、電源回路系での狭帯域化が可能となるため、電源ノイズを低減することも可能となる。
[DA変換装置の第2の構成例]
図7は、本発明の第2の実施形態に係るDA変換装置の構成例を示す回路図である。
DA変換装置10Aは、アナログ信号出力部20A、ゲイン制御信号生成部30A、補正電流生成部としての補正用電流増幅回路40A、カウンタデコーダ50A、およびゲインデコーダ60Aを有する。
アナログ信号出力部20Aは、ゲイン制御信号生成部30Aから供給されるゲイン制御信号であるバイアス電圧Vbiasに応じて生成するアナログ信号のゲインを調整する。
電源基準型DA変換装置10Aの場合、基本電流源セル21A−1〜21A−nはNMOSトランジスタにより形成される。
アナログ信号出力部20Aは、選択出力線LO21A、非選択出力線NLO21A、およびIV変換回路としての出力抵抗R21Aを有している。
すなわち、各基本電流源セル21(−1〜−n)は、NMOSトランジスタNT21〜NT23を有している。
NMOSトランジスタNT21より電流源としての第1の電流源トランジスタが形成される。
ソース同士が接続されたNMOSトランジスタNT22およびNT23により差動トランジスタが形成される。
NMOSトランジスタNT22のドレインが非選択出力線NLO21Aに接続され、非選択出力線NLO21Aは電源Vddに直接的に接続されている。
NMOSトランジスタNT23のドレインが選択出力線LO21Aに接続されている。選択出力線LO21Aは出力抵抗R21Aの一端に接続され、出力抵抗R21Aの他端が電源Vddに接続されている。
そして、NMOSトランジスタNT22のゲートがデジタル信号Qinの供給ラインに接続され、NMOSトランジスタNT23のゲートがデジタル信号Qinと逆相の信号xQinの供給ラインに接続されている。
そして、上記したように、選択出力線LO21Aは出力抵抗R21Aの一端に接続され、その接続ノードND21Aからアナログ信号出力部20Aの出力であるアナログ信号が出力される。
これにより、選択された基本電流源セルの電流出力が加算されて出力電流Irampが選択出力線LO21Aに流れ、この電流Irampが出力抵抗R21Aで電圧信号に変換されて、ノードND21Aから出力される。
この場合、選択された基本電流源セルの電流出力が加算されて非出力電流IIramp_minusが非選択出力線NLO21Aを介して電源Vddに流される。
また、非出力電流Iramp_minusは、補正用電流増幅回路40Aによる補正電流Icorctにより補正される。
ゲイン制御信号生成部30Aは、生成したバイアス電圧Vbiasをアナログ信号出力部20Aにゲインを調整するための信号として出力する。
電源基準型DA変換装置10Aの場合、基本電流源セル31A−1〜31A−nはPMOSトランジスタにより形成される。
ゲイン制御信号生成部30Aは、選択線L31A、非選択線NL31A、およびIV変換回路としてのダイオード接続されたPMOSトランジスタDP31およびNMOSトランジスタDN31を有している。
NMOSトランジスタDN31は第1のダイオード接続トランジスタに相当する。
すなわち、各基本電流源セル31A(−1〜−n)は、PMOSトランジスタPT31〜PT33を有している。
PMOSトランジスタPT31より電流源としてのトランジスタが形成される。
ソース同士が接続されたPMOSトランジスタPT32およびPT33により差動トランジスタが形成される。
PMOSトランジスタPT32のドレインが非選択線NL31Aに接続され、非選択線NL31Aは補正用電流増幅回路40Aに接続されている。
PMOSトランジスタPT33のドレインが選択線L31Aに接続されている。
選択線L31Aは、NMOSトランジスタDN31のドレインおよびゲートに接続され、その接続ノードがアナログ信号出力部20Aの基本電流源セル21A−1〜21A−nの電流源としてのトランジスタのゲートに接続されている。
すなわち、ゲイン制御信号生成部30AのNMOSトランジスタDN31とアナログ信号出力部20Aの基本電流源セル21A−1〜21A−nの電流源としてのNMOSトランジスタNT21により第1のカレントミラー回路CRM21Aが形成されている。
そして、PMOSトランジスタPT32のゲートが信号Ginの供給ラインに接続され、PMOSトランジスタPT33のゲートが信号Ginと逆相の信号xGinの供給ラインに接続されている。
PMOSトランジスタDP31のソースが電源Vddに接続され、ドレインおよびゲートが基準電流Irefの供給ラインに接続され、その接続点(ゲート)が各基本電流源セル31A−1〜31A−nのPMOSトランジスタPT31のゲートに接続されている。
これにより、選択された基本電流源セルの電流出力が加算されてゲイン電流Igainが選択線L31Aに流れ、このゲイン電流IgainがNMOSトランジスタDN31で電圧信号に変換されてアナログ信号出力部20Aに出力される。
複数の基本電流源セル31A−1〜31A−nは、ゲインデコーダ60Aのデコード情報に応じて他方のPMOSトランジスタPT32が選択される。
この場合、選択された基本電流源セルの電流出力が加算されて非選択側電流Igain_minusが非選択線NL31Aを介して補正用電流増幅回路40Aに供給される。
補正用電流増幅回路40Aは、生成した補正電流Icorctを、補正電流線LIC11Aを介してアナログ信号出力部20Aの非選択出力線NLO21Aと電源Vddとの接続点に供給する。
補正用電流増幅回路40Aは、ゲイン設定を変化させることによる電流変動分を正確に補った補正電流Icorctを非出力電流Iramp_minusに加算する。これにより、アナログ信号出力部20Aと補正用電流増幅回路40Aでの消費電流の合計はゲイン設定によらず一定に保たれる。
したがって、DA変換装置10A全体での電流はゲイン設定によらず一定に保たれる。
NMOSトランジスタDN41は、ダイオード接続され、ゲイン制御信号生成部30AのNMOSトランジスタDN31と同等の機能を有する。
NMOSトランジスタNT41は、アナログ信号出力部20Aの基本電流源セル21A−1〜21A−nの電流源としてのNMOSトランジスタNT21と同等の機能を有する。
また、NMOSトランジスタNT42は、アナログ信号出力部20Aの基本電流源セル21A−1〜21A−nの差動トランジスタのNMOSトランジスタNT22またはNT23と同等の機能を有する。
補正用電流増幅回路40Aにおいて、NMOSトランジスタNT41,NT42の並列数はアナログ信号出力部20Aの基本電流源セル21A−1〜21A−nの数nと同様に設定される。
NMOSトランジスタDN41が第2のダイオード接続トランジスタに相当し、NMOSトランジスタNT41が第2の電流源トランジスタに相当し、NMOSトランジスタNT42が出力トランジスタに相当する。
NMOSトランジスタDN41は、ゲートがバイアス電圧Vbias2の供給線LVB13Aに接続されている。
n個のNMOSトランジスタNT41は、ソースがグランドGNDに接続され、ドレインがNMOSトランジスタNT42のソースにそれぞれ接続されている。
n個のNMOSトランジスタNT41のゲートは、NMOSトランジスタDN41のゲートに接続されたバイアス電圧Vbias2の供給線LVB13Aに共通に接続されている。
また、n個のNMOSトランジスタNT42のゲートは、電源Vddに共通に接続されている。
すなわち、n個のNMOSトランジスタNT42は、ゲートが電源電位に保持され、オン状態に保持されている。
そして、n個のNMOSトランジスタNT42のドレインは、補正電流線LIC11Aの一端に共通に接続されている。そして、補正電流線LIC11Aの他端がアナログ信号出力部20Aの出力抵抗R21Aの他端および非選択出力線NLO21Aと電源Vddとの接続点に接続されている。
第2のカンレトミラー回路CMR41Aの電流ミラー比は、第1のカンレトミラー回路CMR21Aの入出力電流ミラー比と揃えてある。
なお、上述したように、カレントミラー回路CMR21Aは、ゲイン制御信号生成部30AのNMOSトランジスタDN31とアナログ信号出力部20Aの基本電流源セル21A−1〜21A−nの電流源としてのNMOSトランジスタNT21により形成される。
すなわち、補正用電流増幅回路40Aは、NMOSトランジスタDN31と基本電流源セル21A−1〜21A−nの電流源としてのNMOSトランジスタNT21により形成されるカレントミラー回路CMR21Aの電流ミラー比と同じ比率で電流増幅を行う。
したがって、その詳細はここでは省略する。
これにより、選択された基本電流源セルの電流出力が加算されてゲイン電流Igainが選択線L31Aに流れ、このゲイン電流IgainがNMOSトランジスタDN31で電圧信号に変換されてアナログ信号出力部20Aに出力される。
複数の基本電流源セル31A−1〜31A−nは、ゲインデコーダ60Aのデコード情報に応じて他方のPMOSトランジスタPT32が選択される。
この場合、選択された基本電流源セルの電流出力が加算されて非選択側電流Igain_minusが非選択線NL31Aを介して補正用電流増幅回路40Aに供給される。
具体的には、カウンタデコーダ50Aに入力されるクロックがカウントされ、カウント値を基に、電流源セルの選択される数が決まり、差動トランジスタの一方のNMOSトランジスタNT23が選択される。
これにより、選択された基本電流源セルの電流出力が加算されて出力電流Irampが選択出力線LO21Aに流れ、この電流Irampが出力抵抗R21Aで電圧信号に変換されて、ノードND21Aから出力される。
この場合、選択された基本電流源セルの電流出力が加算されて非出力電流IIramp_minusが非選択出力線NLO21Aを介して電源Vddに流される。
補正用電流増幅回路40Aで生成された補正電流Icorctは、補正電流線LIC11Aを介してアナログ信号出力部20Aの非選択出力線NLO21Aと電源Vddとの接続点に供給される。
これにより、非出力電流Iramp_minusは、補正用電流増幅回路40Aによる補正電流Icorctにより補正される。
補正用電流増幅回路40Aにより、ゲイン設定を変化させることによる電流変動分を正確に補った補正電流Icorctが非出力電流Iramp_minusに加算される。
これにより、アナログ信号出力部20Aと補正用電流増幅回路40Aでの消費電流の合計はゲイン設定によらず一定に保たれる。
したがって、DA変換装置10A全体での電流はゲイン設定によらず一定に保たれる。
本実施形態のDA変換装置は、特に限定されないが、たとえば列並列型のAD変換装置を搭載したCMOSイメージセンサに適用することが可能である。
[固体撮像素子の全体構成例]
図8は、本発明の第3の実施形態に係る列並列ADC搭載固体撮像素子(CMOSイメージセンサ)の構成例を示すブロック図である。
図9は、図8の列並列ADC搭載固体撮像素子(CMOSイメージセンサ)におけるADC群をより具体的に示すブロック図である。
固体撮像素子100は、DA変換装置161を含むDACおよびバイアス回路160、アンプ回路(S/A)170、信号処理回路180、およびラインメモリ190を有する。
これらの構成要素のうち、画素部110、垂直走査回路120、水平転送走査回路130、ADC群150、DACおよびバイアス回路160、並びにアンプ回路(S/A)170はアナログ回路により構成される。
また、タイミング制御回路140、信号処理回路180、およびラインメモリ190はデジタル回路により構成される。
画素回路101Aは、この1個の光電変換素子としてのフォトダイオード111を有する。
画素回路101Aは、1個のフォトダイオード111に対し転送素子としての転送トランジスタ112、リセット素子としてのリセットトランジスタ113、増幅トランジスタ114、および選択トランジスタ115の4つのトランジスタを能動素子として有する。
転送トランジスタ112は、フォトダイオード111と出力ノードとしてのフローティングディフュージョンFD(Floating Diffusion)との間に接続されている。
転送トランジスタ112は、転送制御線LTxを通じてそのゲート(転送ゲート)に駆動信号TGが与えられることで、フォトダイオード111で光電変換された電子をフローティングディフュージョンFDに転送する。
リセットトランジスタ113は、リセット制御線LRSTを通してそのゲートにリセットRSTが与えられることで、フローティングディフュージョンFDの電位を電源ラインLVDDの電位にリセットする。
そして、選択制御線LSELを通して制御信号(アドレス信号またはセレクト信号)SELが選択トランジスタ115のゲートに与えられ、選択トランジスタ115がオンする。
選択トランジスタ115がオンすると、増幅トランジスタ114はフローティングディフュージョンFDの電位を増幅してその電位に応じた電圧を垂直信号線116に出カする。垂直信号線116を通じて、各画素から出力された電圧は、画素信号読み出し回路としてのADC群150に出カされる。
これらの動作は、たとえば転送トランジスタ112、リセットトランジスタ113、および選択トランジスタ115の各ゲートが行単位で接続されていることから、1行分の各画素について同時に行われる。
これらのリセット制御線LRST、転送制御線LTx、および選択制御線LSELは、画素駆動部としての垂直走査回路120により駆動される。
ADC群150では、ADCブロック(各カラム部)でそれぞれ、画素部110のアナログ出力をDA変換装置(DAC)161からのランプ信号RAMPを使用したAPGA対応積分型ADC、およびデジタルCDSを行い、数ビットのデジタル信号を出力する。
DA変換装置161は、図11に示すような、階段状に変化させたランプ波形(RAMP)である参照電圧Vslopを生成する。
各ADCは、この参照電圧Vslopと行線毎に画素から垂直信号線116を経由し得られるアナログ信号(電位VSL)とを比較する比較器(コンパレータ)151を有する。
さらに、各ADCは、比較時間をカウントするカウンタ152と、カウント結果を保持するラッチ(メモリ)153とを有する。
ADC群150は、kビットデジタル信号変換機能を有し、垂直信号線(列線)毎に配置され、列並列ADCブロックが構成される。
各ラッチ153の出力は、たとえばkビット幅の水平転送線LTRFに接続されている。
そして、水平転送線LTRFに対応したk個のアンプ回路170、および信号処理回路180が配置される。
比較器151の具体的な構成および機能ついては後で詳述する。
このとき、比較器151と同様に列毎に配置されたカウンタ152が動作しており、ランプ波形のあるランプ信号RAMP(電位Vslop)とカウンタ値が一対一の対応を取りながら変化することで垂直信号線116の電位VSLをデジタル信号に変換する。
ADCは、参照電圧Vslop(ランプ信号RAMP)の変化は電圧の変化を時間の変化に変換するものであり、その時間をある周期(クロック)で数えることでデジタル値に変換する。
そして、アナログ信号VSLとランプ信号RAMP(参照電圧Vslop)が交わったとき、比較器151の出力が反転し、カウンタ152の入力クロックを停止し、または、入力を停止していたクロックをカウンタ152に入力し、AD変換を完了させる。
タイミング制御回路140においては、画素部110、ADC群150等の各ブロックでの信号処理に必要なタイミングが生成される。
後段の信号処理回路180では、ラインメモリ190内に格納された信号より縦線欠陥や点欠陥の補正、信号のクランプを行ったり、パラレル-シリアル変換、圧縮、符号化、加算、平均、間欠動作などデジタル信号処理を行う。
ラインメモリ190には、画素行毎に送信されるデジタル信号が格納される。
本実施形態の固体撮像素子100においては、信号処理回路180のデジタル出力がISPやベースバンド(baseband)LSIの入力として送信される。
各カラム処理回路(ADC)150において、垂直信号線116に読み出されたアナログ信号電位VSLが列毎に配置された比較器151で階段状に変化する参照電圧Vslopと比較される。
このとき、アナログ電位VSLと参照電圧Vslopのレベルが交差し比較器151の出力が反転するまで、カウンタ152でカウントが行われ、垂直信号線116の電位(アナログ信号)VSLがデジタル信号に変換される(AD変換される)。
このAD変換は、ある傾きを持った線形に変換するスロープ波形である参照電圧Vslopの変化は電圧の変化を時間の変化に変換するものであり、その時間をある周期(クロック)で数えることでデジタル信号に変換する。
そして、アナログ信号VSLと参照電圧Vslopが交わったとき、比較器151の出力が反転し、カウンタ152のクロックCLKの入力を停止し、AD変換が完了する。
1回目は画素回路101Aのリセットレベルが垂直信号線116に読み出され(P相読み出し)、AD変換が実行される。
このリセットレベルP相には画素毎のばらつきが含まれる。
2回目は各画素回路101Aで光電変換された信号が垂直信号線116に読み出され(D相読み出し)、AD変換が実行される。
このD相においても、画素毎のばらつきが含まれるため、P相およびD相変換の結果と合わせて、(D相レベル−P相レベル)を実行することで、相関2重サンプリング(CDS;Correlated Double Sampling)が実現できる。
デジタル信号に変換された信号は、水平(列)転送走査回路130により、順番に水平転送線LTRFを介してアンプ回路170に読み出され、最終的に出力される。
このようにして、列並列出力処理が行われる。
したがって、本固体撮像素子によれば、DA変換装置161の消費電流を、ゲイン設定によらず一定に保つことができる。
ゲイン切り替え時の電流変動がないため、ゲイン切り替え時のDA変換装置の動作安定までのセトリング時間を短縮することができる。
特に、走査毎にゲイン切り替えを行う本システムの場合に有効である。
また、電源回路系での狭帯域化が可能となるため、電源ノイズを低減することも可能となる。そして、AD変換時のノイズを低減させて撮像した画像の品質を向上することができる。
[カメラシステムの構成例]
図12は、本発明の実施形態に係る固体撮像素子が適用されるカメラシステムの構成の一例を示す図である。
カメラシステム200は、撮像デバイス210の画素領域に入射光を導く(被写体像を結像する)光学系として、たとえば入射光(像光)を撮像面上に結像させるレンズ220を有する。
さらに、カメラシステム200は、撮像デバイス210を駆動する駆動回路(DRV)230と、撮像デバイス210の出力信号を処理する信号処理回路(PRC)240と、を有する。
信号処理回路240で処理された画像信号は、たとえばメモリなどの記録媒体に記録される。記録媒体に記録された画像情報は、プリンタなどによってハードコピーされる。また、信号処理回路240で処理された画像信号を液晶ディスプレイ等からなるモニターに動画として映し出す。
Claims (7)
- ゲインを調整するためのゲイン制御信号を受けて、デジタル入力信号の値に応じた出力電流および非出力電流を生成し、上記出力電流を電流電圧変換したアナログ信号を出力し、上記非出力電流を基準電位に流すアナログ信号出力部と、
デジタルゲイン制御信号の値に応じたゲイン電流および非選択側電流を生成し、上記ゲイン電流を電流電圧変換して上記ゲイン制御信号を生成し、生成した上記ゲイン制御信号を上記アナログ信号出力部に供給するゲイン制御信号生成部と、
上記ゲイン制御信号生成部の非選択側電流を基に上記ゲイン制御信号生成部でゲイン設定を変化させることによる電流変動分を補った補正電流を生成し、当該補正電流を上記基準電位に流す補正電流生成部と
を有するDA変換装置。 - 上記ゲイン制御信号生成部の上記ゲイン制御信号の出力部と上記アナログ信号出力部の上記ゲイン制御信号の入力部は、上記ゲイン電流の所定の電流ミラー比をもつ第1のカレントミラー回路を形成し、
上記補正電流生成部は、
上記非選択側電流を受けて上記補正電流を出力する第2のカンレトミラー回路を含み、
上記第2のカンレトミラー回路の電流ミラー比は、上記第1のカンレトミラー回路の入出力電流ミラー比と揃えてある
請求項1記載のDA変換装置。 - 上記アナログ信号出力部は、
差動トランジスタと、当該差動トランジスタの電流源としての第1の電流源トランジスタとを含み、当該第1の電流源トランジスタの制御端子に共通のバイアス電圧として上記ゲイン制御信号が供給される複数の基本電流源セルを含み、
上記差動トランジスタは、制御端子にはデジタル入力信号の値に応じた信号が供給され、選択された一方のトランジスタの出力を加算して上記出力電流を生成し、他方のトランジスタの出力を加算して上記非出力電流を生成し、
上記ゲイン制御信号生成部は、
上記ゲイン電流を電流電圧変換する素子がダイオード接続された第1のダイオード接続トランジスタにより形成され、当該第1のダイオード接続トランジスタの制御端子が、上記アナログ信号出力部における上記複数の基本電流源セルの上記第1の電流源トランジスタの上記制御端子に共通に接続され、
上記補正電流生成部は、
上記ゲイン制御信号生成部の上記第1のダイオード接続トランジスタに相当する第2のダイオード接続トランジスタと、
上記アナログ信号出力部の電流源トランジスタの相当する第2の電流源トランジスタと、
上記第2の電流源トランジスタに直列に接続された上記差動トランジスタの一方のトランジスタに相当する補正電流を出力するための出力トランジスタと、を含み、
上記第2のダイオード接続トランジスタの制御端子が、上記第2の電流源トランジスタの上記制御端子に接続されている
請求項1または2記載のDA変換装置。 - 上記補正電流生成部は、
直列接続された上記第2の電流源トランジスタおよび出力トランジスタが、上記アナログ信号出力部の複数の基本電流源セルの数に相当する分だけ並列に配置され、
複数の出力トランジスタの出力を加算し上記補正電流として出力する
請求項3記載のDA変換装置。 - 上記ゲイン制御信号生成部は、
差動トランジスタと、当該差動トランジスタの電流源としてのトランジスタとを含み、当該電流源としてのトランジスタの制御端子に共通のバイアス電圧が供給される複数の基本電流源セルを含み、
上記差動トランジスタは、制御端子にはデジタルゲイン制御信号の値に応じた信号が供給され、選択された一方のトランジスタの出力を加算して上記ゲイン電流を生成し、他方のトランジスタの出力を加算して上記非選択側電流を生成する
請求項1から4のいずれか一に記載のDA変換装置。 - 光電変換を行う複数の画素が行列状に配列された画素部と、
上記画素部から複数の画素単位で画素信号の読み出しを行う画素信号読み出し回路と、
供給されるデジタル信号に応じたランプ波である参照電圧を生成するDA変換装置と、
を有し、
上記画素信号読み出し回路は、
画素の列配列に対応して、
ランプ波である上記参照電圧が供給され、供給された参照電圧と当該列の画素の読み出しアナログ信号電位とを比較する複数の比較器と、
上記複数の比較器に対応して配置され、対応する上記比較器の比較時間をカウント可能で、当該比較器の出力が反転するとカウントを停止して、当該カウント値を保持する複数のラッチと、を含み、
上記DA変換装置は、
ゲインを調整するためのゲイン制御信号を受けて、デジタル入力信号の値に応じた出力電流および非出力電流を生成し、上記出力電流を電流電圧変換したアナログ信号を出力し、上記非出力電流を基準電位に流すアナログ信号出力部と、
デジタルゲイン制御信号の値に応じたゲイン電流および非選択側電流を生成し、上記ゲイン電流を電流電圧変換して上記ゲイン制御信号を生成し、生成した上記ゲイン制御信号を上記アナログ信号出力部に供給するゲイン制御信号生成部と、
上記ゲイン制御信号生成部の非選択側電流を基に上記ゲイン制御信号生成部でゲイン設定を変化させることによる電流変動分を補った補正電流を生成し、当該補正電流を上記基準電位に流す補正電流生成部と、を含む
固体撮像素子。 - 固体撮像素子と、
上記固体撮像素子に被写体像を結像する光学系と、を有し、
上記固体撮像素子は、
光電変換を行う複数の画素が行列状に配列された画素部と、
上記画素部から複数の画素単位で画素信号の読み出しを行う画素信号読み出し回路と、
供給されるデジタル信号に応じたランプ波である参照電圧を生成するDA変換装置と、を有し、
上記画素信号読み出し回路は、
画素の列配列に対応して、
ランプ波である上記参照電圧が供給され、供給された参照電圧と当該列の画素の読み出しアナログ信号電位とを比較する複数の比較器と、
上記複数の比較器に対応して配置され、対応する上記比較器の比較時間をカウント可能で、当該比較器の出力が反転するとカウントを停止して、当該カウント値を保持する複数のラッチと、を含み、
上記DA変換装置は、
ゲインを調整するためのゲイン制御信号を受けて、デジタル入力信号の値に応じた出力電流および非出力電流を生成し、上記出力電流を電流電圧変換したアナログ信号を出力し、上記非出力電流を基準電位に流すアナログ信号出力部と、
デジタルゲイン制御信号の値に応じたゲイン電流および非選択側電流を生成し、上記ゲイン電流を電流電圧変換して上記ゲイン制御信号を生成し、生成した上記ゲイン制御信号を上記アナログ信号出力部に供給するゲイン制御信号生成部と、
上記ゲイン制御信号生成部の非選択側電流を基に上記ゲイン制御信号生成部でゲイン設定を変化させることによる電流変動分を補った補正電流を生成し、当該補正電流を上記基準電位に流す補正電流生成部と、を含む
カメラシステム。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009105923A JP5246016B2 (ja) | 2009-04-24 | 2009-04-24 | Da変換装置、固体撮像素子、およびカメラシステム |
US12/662,073 US8274589B2 (en) | 2009-04-24 | 2010-03-30 | DA converter, solid-state imaging device, and camera system |
CN2010101473381A CN101873140B (zh) | 2009-04-24 | 2010-04-15 | 数模转换器、固态摄像器件以及相机系统 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009105923A JP5246016B2 (ja) | 2009-04-24 | 2009-04-24 | Da変換装置、固体撮像素子、およびカメラシステム |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2010258736A JP2010258736A (ja) | 2010-11-11 |
JP5246016B2 true JP5246016B2 (ja) | 2013-07-24 |
Family
ID=42991805
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2009105923A Expired - Fee Related JP5246016B2 (ja) | 2009-04-24 | 2009-04-24 | Da変換装置、固体撮像素子、およびカメラシステム |
Country Status (3)
Country | Link |
---|---|
US (1) | US8274589B2 (ja) |
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---|---|---|---|---|
JPH08204557A (ja) * | 1995-01-27 | 1996-08-09 | Sony Corp | ディジタル−アナログ変換器 |
JP3011209B1 (ja) | 1998-11-16 | 2000-02-21 | 日本電気株式会社 | イメージセンサ |
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-
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- 2009-04-24 JP JP2009105923A patent/JP5246016B2/ja not_active Expired - Fee Related
-
2010
- 2010-03-30 US US12/662,073 patent/US8274589B2/en active Active
- 2010-04-15 CN CN2010101473381A patent/CN101873140B/zh active Active
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP7047839B2 (ja) | 2018-04-19 | 2022-04-05 | 東レ株式会社 | 印刷版、印刷版の製造方法、およびそれを用いた印刷物の製造方法 |
CN111989225B (zh) * | 2018-04-19 | 2022-05-10 | 东丽株式会社 | 印刷版、印刷版的制造方法及使用了该印刷版的印刷物的制造方法 |
Also Published As
Publication number | Publication date |
---|---|
CN101873140A (zh) | 2010-10-27 |
US8274589B2 (en) | 2012-09-25 |
JP2010258736A (ja) | 2010-11-11 |
CN101873140B (zh) | 2013-08-21 |
US20100271520A1 (en) | 2010-10-28 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
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|
A977 | Report on retrieval |
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|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A61 | First payment of annual fees (during grant procedure) |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
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