JP3011209B1 - イメージセンサ - Google Patents

Abstract

【要約】 【課題】 フレーム情報を高速に読み出せ、従来と読出
時間を同一とした場合に低速で小面積のＡ／Ｄコンバー
タを使用できるイメージセンサを提供する。 【解決手段】 アドレスデコーダ２はアドレスＡＤを基
にロウスキャンシフトレジスタ３を制御して、ロウドラ
イバ６に特定のロウを活性化させ、当該ロウの信号を雑
音制御回路２７Ａ，２７Ｂに読み出す。Ａ／Ｄコンバー
タ２８Ａは雑音制御回路２７Ａの蓄える信号をデジタル
信号に変換した後、カラムスキャンシフトレジスタ２４
Ａの制御下で出力ＯＵＴに順次送出し、同時にＡ／Ｄコ
ンバータ２８Ｂは雑音制御回路２７Ｂの蓄える信号をデ
ジタル信号に変換する。この後、次のロウの信号を雑音
制御回路２７Ａ，２７Ｂに読み出したのち、Ａ／Ｄコン
バータ２８Ｂはカラムスキャンシフトレジスタ２４Ｂの
制御下でデジタル信号を順次出力し、同時にＡ／Ｄコン
バータ２８Ａは次のロウの信号をデジタル信号に変換す
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、デジタルカメラな
どの携帯機器において撮像素子として用いられるイメー
ジセンサに関するものである。

【０００２】

【従来の技術】ＭＯＳ（金属酸化膜半導体）型イメージ
センサ（以下、単に「イメージセンサ」という）は、Ｃ
ＣＤ（電荷結合素子）のように多相のクロックを使用し
てバケツリレー式で電荷を転送してゆく構造ではないた
め、その消費電力をＣＣＤの１／１０程度にまで抑える
ことができ、デジタルカメラといった携帯用途の機器に
適した撮像素子として注目されている。このほかにも、
イメージセンサは単一電源で動作すること，ＣＭＯＳ
（相補型ＭＯＳ）ロジックプロセスとの互換性があるこ
と，周辺回路を１チップ化してＳＯＣ（System On Chi
p）を実現できるなどの様々な特徴を有している。その
一方で、イメージセンサにはノイズの問題や受光部の感
度が低いなどといった欠点もある。しかしながら、最近
ではノイズキャンセル方式の開発や微細トランジスタに
よるピクセル内増幅が実現されたことで、上述した欠点
も解消されつつある。これに加えて、ＳＯＣ化に対する
ニーズの高まりやＣＣＤ市場が一部の企業によって独占
されているなどの諸般の事情もあいまって、ＣＣＤを置
き換えるものとしてイメージセンサがますます注目を集
めてきている。

【０００３】さて、図１０は従来から用いられているＭ
ＯＳ型イメージセンサの構成例を示している。図中、ピ
クセルアレイ１は撮像画面の１フレームに対応するもの
であって、ＤＲＡＭ（Dynamic Random Access Memory）
等の一般的なメモリと同様に多数のピクセルがマトリク
ス状に配置されて構成されている。ピクセルアレイ１上
の各ピクセルは、受光した光に光電変換を行ってその光
強度に応じた電圧を持ったアナログ信号を出力する。ア
ドレスＡＤはピクセルアレイ１上の何れかのピクセルを
指定するためのものであって、ピクセルアレイ１のロウ
方向のワード線を指定するためのロウアドレスと、カラ
ム方向のビット線を指定するためのカラムアドレスから
成る。なお、各ワード線は撮像画面上における１本の水
平線（１Ｈ）信号に対応することになる。

【０００４】アドレスデコーダ２は、イメージセンサの
外部から供給されるアドレスＡＤに基づき、ロウスキャ
ンシフトレジスタ３およびカラムスキャンシフトレジス
タ４に対して何れかのロウおよびカラムをそれぞれ選択
するためのパルスを出力する。ロウスキャンシフトレジ
スタ３は、アドレスデコーダ２から供給されるパルスを
取り込み、これをクロック制御回路５から送られるクロ
ック信号に従ってシフトさせながらロウドライバ６に供
給して、ピクセルアレイ１上の何れかのロウを選択す
る。同様にして、カラムスキャンシフトレジスタ４は、
アドレスデコーダ２から供給されるパルスを取り込み、
これをクロック制御回路５から送られるクロック信号に
従ってシフトさせながら後述するＡ／Ｄ（アナログ／デ
ジタル）コンバータ８に供給する。それによって、Ａ／
Ｄコンバータ８が生成するアナログ信号の中から何れか
のアナログ信号を当該Ａ／Ｄコンバータ８に選択させ
る。

【０００５】クロック制御回路５は、イメージセンサの
外部から供給されるクロックＣＬＫに従って、アドレス
デコーダ２，ロウスキャンシフトレジスタ３，カラムス
キャンシフトレジスタ４の各部に供給すべきクロック信
号を生成する。ロウドライバ６は、ピクセルアレイ１上
の複数本のロウのうち、ロウスキャンシフトレジスタ３
で選択された何れか１本のロウを駆動する。雑音制御回
路７は、ロウドライバ６の駆動するロウから読み出され
た複数本のアナログ信号に対してそれぞれノイズキャン
セル処理を施し、これら処理されたアナログ信号をＡ／
Ｄコンバータ８に出力する。Ａ／Ｄコンバータ８は、雑
音制御回路７から出力される１ロウ分のアナログ信号を
それぞれデジタル信号に変換し、カラムスキャンシフト
レジスタ４で選択されるカラムに対応したデジタル信号
を出力ＯＵＴに送出し、それによって例えば図示しない
コンピュータの主記憶装置上にこれらデジタル信号を転
送する。なお、アナログ信号を変換して得られるデジタ
ル信号は例えば８ビット長（即ち、２５６階調）のデー
タになっている。また、図１０において、ピクセルアレ
イ１及び雑音制御回路７がアナログ部になっており、こ
れら２つ以外の各部がデジタル部になっている。

【０００６】一方、図１１は図１０に示したイメージセ
ンサの動作を説明するのに都合が良いように、ピクセル
アレイ１の具体的な構成を簡略化して図示するととも
に、Ａ／Ｄコンバータ８についてその構成をより詳細に
示したものである。このほか、図１１では図１０に示し
ていた雑音制御回路７の図示を省略してある。なお、図
１１では図１０に示したものと同じ構成要素については
同一の符号を付してある。また、図１１ではロウ方向の
ワード線としてＷＬ０，ＷＬ１の２本のみを示してあ
り、また、カラム方向のビット線としてＢＬ０，ＢＬ１
の２本だけを示してある。

【０００７】図１１に示した通り、ピクセルアレイ１の
構成単位たる単位ピクセルは、光に光電変換を行って電
圧信号を出力するフォトダイオードとこのフォトダイオ
ードが出力する電圧信号を増幅する増幅回路の組で構成
されている。例えばビット線ＢＬ０とワード線ＷＬ０で
選択される単位ピクセルは増幅回路１０-00 とフォトダ
イオード１１-00から成る。同様にして、増幅回路１０-
01，１０-10，１０-11とフォトダイオード１１-01，１
１-10，１１-11 がそれぞれ組になって単位ピクセルを
構成している。なお以下の説明では、増幅回路１０-0
0，１０-10，１０-01，１０-11がそれぞれ出力するアナ
ログ信号の電圧値が図示したようにそれぞれ“Ｄ０”，
“Ｄ１”，“Ｄ２”，“Ｄ３”であるものとする。

【０００８】次に、ＡＤＣ（Ａ／Ｄ変換器）１２-0，１
２-1はそれぞれビット線ＢＬ０，ＢＬ１から読み出され
るアナログ信号を例えば８ビット長のデジタル信号に変
換する。また、ラッチ１３-0〜１３-1は、クロック制御
回路５から出力される図示しない取込指示信号のタイミ
ングチャートでこれらＡＤＣから出力されるデジタル信
号を取り込む。さらに、トランスファスイッチ１４-0は
カラムスキャンシフトレジスタ４から送出される切換信
号ＹＳＷ０のタイミングでラッチ１３-0が保持している
デジタル信号をバッファ１５から出力ＯＵＴへ送出す
る。同様にして、トランスファスイッチ１４-1はカラム
スキャンシフトレジスタ４から送出される切換信号ＹＳ
Ｗ１のタイミングでラッチ１３-1の保持内容を出力ＯＵ
Ｔへ送出する。なお、図１０のＡ／Ｄコンバータ８は、
図１１に示すＡＤＣ１２-0．１２-1、ラッチ１３-0，１
３-1、トランスファスイッチ１４-0，１４-1、バッファ
１５で構成される。

【０００９】以下、図１１に示したイメージセンサの構
成について、その動作を図１２に示すタイミングチャー
トに沿って説明する。まず、ピクセルアレイ１上の任意
の単位ピクセルに付与されているアドレスをアドレスＡ
Ｄに指定すると、アドレスデコーダ２及びロウスキャン
シフトレジスタ３は指定されたアドレスに対応した特定
のロウを選択する。いま、選択されたロウに対応したワ
ード線がワード線ＷＬ０であるものとすると、ロウドラ
イバ６は時刻ｔ１から時刻ｔ２にわたってワード線ＷＬ
０を活性化させる。これによって、当該ワード線ＷＬ０
に接続された増幅回路１０-00，１０-10からはアナログ
信号Ｄ０，Ｄ１がそれぞれ図１０に示した雑音制御回路
７へ同時に読み出されてＡＤＣ１２-0，１２-1に出力さ
れる（図１１中の「」，図１２中の最初の「Ｒ」）。
そして時刻ｔ２になると、ＡＤＣ１２-0，１２-1は互い
に並行してアナログ信号Ｄ０，Ｄ１をデジタル信号へ変
換し、ラッチ１３-0，１３-1がＡ／Ｄ変換で得られたデ
ジタル信号をそれぞれラッチする（以上、図１１中の
「」，図１２中の最初の「ＡＤＣ」）。

【００１０】次に、時刻ｔ３でカラムスキャンシフトレ
ジスタ４が切換信号ＹＳＷ０をハイレベルにすると、ト
ランスファスイッチ１４-0はラッチ１３-0が保持してい
るデジタル信号（即ち、アナログ信号Ｄ０に対応するデ
ジタル値）を出力ＯＵＴに送出する（図１１中の
「」，図１２中の最初の「ＯＵＴ」）。次いで、時刻
ｔ４でカラムスキャンシフトレジスタ４が切換信号ＹＳ
Ｗ０をローレベルに戻すとともに切換信号ＹＳＷ１をハ
イレベルにすると、トランスファスイッチ１４-1はラッ
チ１３-1が保持しているデジタル信号（即ち、アナログ
信号Ｄ１に対応するデジタル値）を出力ＯＵＴに送出す
る（図１１中の「」，図１２中の２番目の「ＯＵ
Ｔ」）。以上のように、ワード線ＷＬ０から読み出され
た全てのアナログ信号が同時並行的にデジタル信号へ変
換されてラッチされたのちに、各デジタル信号が出力Ｏ
ＵＴから順に出力されてゆく。

【００１１】その後の時刻ｔ５になると、カラムスキャ
ンシフトレジスタ４は切換信号ＹＳＷ１をローレベルに
戻し、同時にロウドライバ６は時刻ｔ５から時刻ｔ６に
わたってワード線ＷＬ１を活性化させる。これによって
以後はワード線ＷＬ０を活性化させたときに準じた動作
がなされる。すなわち、時刻ｔ５になると増幅回路１０
-01，１０-11からはそれぞれアナログ信号Ｄ２，Ｄ３が
同時に読み出される（図１１中の「」，図１２中の２
番目の「Ｒ」）。次に、時刻ｔ６になると、ＡＤＣ１２
-0，１２-1は並行してアナログ信号Ｄ２，Ｄ３をデジタ
ル信号に変換してラッチ１３-0，１３-1がこれら変換結
果をそれぞれラッチする（以上、図１１中の「」，図
１２中の２番目の「ＡＤＣ」）。次に、時刻ｔ７で切換
信号ＹＳＷ０がハイレベルになると、トランスファスイ
ッチ１４-0はラッチ１３-0が保持しているデジタル信号
を出力ＯＵＴに送出する（図１１中の「」，図１２中
の３番目の「ＯＵＴ」）。次いで、時刻ｔ８になって切
換信号ＹＳＷ１がハイレベルになると、トランスファス
イッチ１４-1はラッチ１３-1が保持しているデジタル信
号を出力ＯＵＴに送出する（図１１中の「」，図１２
中の４番目の「ＯＵＴ」）。

【００１２】以上のように、ビット線（カラム）単位で
Ａ／Ｄ変換動作を行う従来のイメージセンサでは、ピク
セルアレイ１からアナログ信号を読み出すためのブラン
ク期間（帰線期間）に相当する期間，１水平信号線分の
アナログ信号に対してＡ／Ｄ変換を行うための期間，こ
のＡ／Ｄ変換によって得られた１水平信号線分のデジタ
ル信号を順に出力してゆくための期間が繰り返し現れる
ことになる。ちなみに、実際のイメージセンサでは、ピ
クセルアレイ１が例えば１０２４ピクセル×７６８ピク
セルである場合に、７６８本のワード線の各々について
それぞれ１０２４個のデジタル信号が出力ＯＵＴから順
次出力されることになる。

【００１３】

【発明が解決しようとする課題】ところで、近年、イメ
ージセンサが適用される機器の動作速度がますます高く
なってきており、それにつれて、イメージセンサから撮
像画面のフレーム情報をいっそう高速に読み出す必要が
生じてきている。こうした高速化の要請に応えるために
は、Ａ／Ｄコンバータ８やカラムスキャンシフトレジス
タ４の動作をもっと高速化することが効果的であると考
えられる。しかしながら、例えばＡ／Ｄコンバータは変
換速度の遅いものほど回路構成が単純になることが知ら
れており、変換速度の高速なＡ／Ｄコンバータを使用す
るとどうしても面積が大きくなってしまい、ピクセルア
レイに必要となるイメージ領域が圧迫されて大容量化に
支障を来たすことにもなる。このように、イメージセン
サに適用すべきＡ／Ｄコンバータとしては、イメージセ
ンサ全体の高速化を実現しながら、できる限り変換速度
の遅いものを使用できることが望ましい。

【００１４】一方、イメージセンサの撮像領域をなるべ
く広くとりながら、チップ面積をできる限り小さく抑え
るためには、ピクセルアレイ１以外の周辺回路が占有す
る面積を減らす必要がある。かかる目的を達成するに
は、例えばＡ／Ｄコンバータのための領域を削減するこ
とが有効であると考えられる。しかし、そうするために
はＡ／Ｄコンバータを小規模な回路で構成する必要があ
り、それにより変換時間が遅くなってイメージセンサか
らのフレーム情報の読みだし時間にまで影響を与えてし
まう。すなわち、従来のイメージセンサにおける処理時
間を試算すると、通常、読み出し期間（図１２中の
「Ｒ」）は数μ秒程度，Ａ／Ｄ変換期間（図１２中の
「ＡＤＣ」）は数μ秒〜数十μ秒である。また、デジタ
ル信号の出力期間（図１２中の「ＯＵＴ」）は各ワード
線のカラム数を“ｎ”とすると数十ナノ秒×ｎであっ
て、撮像画面上における水平方向のピクセル数を考慮す
ると、出力動作に要する時間はＡ／Ｄ変換期間と同程度
の数μ秒〜数十μ秒となる。このように、フレーム情報
の読みだし時間全体に占める割合はＡ／Ｄ変換時間と出
力時間が支配的であり、上述したような小規模ではある
が低速なＡ／Ｄコンバータを用いると、Ａ／Ｄ変換にか
かる時間が無視できないものとなってしまう。

【００１５】以上のように、カラム（ビット線）単位で
Ａ／Ｄ変換を行うイメージセンサにおいて、全体の読み
出し時間の高速化とピクセルアレイの大容量化という２
つの要求にバランス良く応えてゆくには、Ａ／Ｄ変換処
理と出力処理の間のタイミングを如何に調整して、これ
らの処理に要する時間を短縮してゆくかが重要な課題に
なると言える。本発明は上記の点に鑑みてなされたもの
であり、その目的は、Ａ／Ｄ変換に要する時間を短縮す
ることで撮像画面のフレーム情報を従来よりも高速に読
み出すことができ、また、フレーム情報の読み出し時間
を従来と同一にした場合には、より低速で面積の小さな
Ａ／Ｄコンバータを用いてピクセルアレイの大容量化を
図れるイメージセンサを提供することにある。

【００１６】

【課題を解決するための手段】以上の課題を解決するた
めに、請求項１記載の発明は、受光した光の強度を表す
アナログデータをピクセル毎に記憶するピクセルアレイ
と、任意に選択されたロウ上のアナログデータを前記ピ
クセルアレイから読み出す読出手段と、該読み出された
アナログデータの各々をデジタルデータに変換する変換
手段と、該デジタルデータを同時に取り込んで順次出力
する出力手段とを有するイメージセンサにおいて、前記
ピクセルアレイを所定のカラム単位で複数のグループに
分割するとともに、前記変換手段及び前記出力手段を前
記グループ毎に設け、前記変換手段が行う変換処理と前
記出力手段が行う出力処理を前記グループ間で並行動作
させる制御手段を具備することを特徴としている。ま
た、請求項２記載の発明は、受光した光の強度を表すア
ナログデータをピクセル毎に記憶するピクセルアレイ
と、任意に選択されたカラム上のアナログデータを前記
ピクセルアレイから読み出す読出手段と、該読み出され
たアナログデータの各々をデジタルデータに変換する変
換手段と、該デジタルデータを同時に取り込んで順次出
力する出力手段とを有するイメージセンサにおいて、前
記ピクセルアレイを所定のロウ単位で複数のグループに
分割するとともに、前記変換手段及び前記出力手段を前
記グループ毎に設け、前記変換手段が行う変換処理と前
記出力手段が行う出力処理を前記グループ間で並行動作
させる制御手段を具備することを特徴としている。ま
た、請求項３記載の発明は、請求項１または２記載の発
明において、前記制御手段は、前記各グループについて
前記変換処理と前記出力処理を順次行わせながら、ある
グループの変換処理と他のグループの出力処理とを同時
に行わせることを特徴としている。また、請求項４記載
の発明は、請求項１〜３の何れかの項記載の発明におい
て、前記変換手段が前記アナログデータを全てデジタル
データに変換するのに要する時間は、前記出力手段が同
時に取り込まれた全てのデジタルデータを出力するのに
要する時間の範囲内であることを特徴としている。ま
た、請求項５記載の発明は、受光した光の強度を表すア
ナログデータがピクセル毎に記憶されたピクセルアレイ
から読み出した前記アナログデータをデジタルデータに
変換して順次出力するイメージセンサにおいて、前記ピ
クセルアレイを所定のロウ単位もしくはカラム単位で複
数のグループに分割し、これら各グループ内で逐次的に
行われる複数の処理のうち、異なる種類の処理を前記グ
ループ間で互いに並行して処理するようにしたことを特
徴としている。

【００１７】

【発明の実施の形態】以下、図面を参照して本発明の一
実施形態について説明する。図１は、本実施形態による
イメージセンサの構成を示すブロック図であり、図中、
図１０に示したものと同じ構成要素については同一の符
号を付してある。本実施形態では、ピクセルアレイ，雑
音制御回路，Ａ／Ｄコンバータ，カラムシフトスキャン
レジスタがそれぞれＡ群，Ｂ群の２つのグループに分割
されており、この点で従来技術の構成と大きく異なって
いる。すなわち、ピクセルアレイ２１Ａ，雑音制御回路
２７Ａ，Ａ／Ｄコンバータ２８Ａ，カラムシフトスキャ
ンレジスタ２４ＡがＡ群を構成し、ピクセルアレイ２１
Ｂ，雑音制御回路２７Ｂ，Ａ／Ｄコンバータ２８Ｂ，カ
ラムシフトスキャンレジスタ２４ＢがＢ群を構成してい
る。このほか、クロック制御回路２５は、その基本的な
構成および機能に関しては図１０に示したクロック制御
回路５と同様ではあるが、イメージセンサ内の各部へ供
給するクロック信号の制御タイミングが従来技術のクロ
ック制御回路５とは異なっている。

【００１８】ここでその概要を説明しておくと、上述し
たように、従来のイメージセンサでは、ピクセルアレイ
１（図１０参照）の各ロウについて、ピクセルアレイ１
から当該ロウに関するアナログ信号を同時に読み出し、
これらアナログ信号に対してＡ／Ｄ変換時間を行ったの
ち、これら変換によって得られたデジタル信号を順次出
力してゆくという逐次的な動作になっていた。つまり、
デジタル信号の出力期間中はＡ／Ｄコンバータが全く機
能しておらず遊んでいる状態となっている。これに対し
て、本実施形態によるイメージセンサでは、ピクセルア
レイを任意数のカラム単位に分割（以下の説明ではＡ群
及びＢ群の２分割）するものとして、これらＡ群および
Ｂ群についてＡ／Ｄ変換動作と出力動作を同時並行的に
行うようにしている。こうすることによって、Ａ／Ｄコ
ンバータの遊んでいる時間がなくなって、Ａ／Ｄ変換動
作に要する時間を見かけ上無くしてしまえる。

【００１９】一方、図２は、図１１と同様に、図１に示
したイメージセンサの動作を説明するために都合が良い
ようにその構成を図示したものであって、図中、図１又
は図１１に示したものと同じ構成要素については同一の
符号を付してある。また、説明を簡潔にするために、図
２では図１１と同じく雑音制御回路２７Ａ，２７Ｂの図
示を省略しているほか、ワード線，ビット線は何れも２
本だけ示してある。つまり、図２の場合はＡ群，Ｂ群の
ビット線がそれぞれ１本ずつということになる。また、
本実施形態のＡＤＣ２２-0，２２-1は、各Ａ／Ｄ変換器
に対して入力されるアナログ信号を非同期的にデジタル
信号へ変換する構成にはなっておらず、クロック制御回
路２５が図示しない変換指示信号をこれらＡ／Ｄ変換器
に与えたタイミングで変換動作を行う仕組みになってい
る。

【００２０】ここで、イメージセンサを構成する各部の
詳細な構成についてさらに説明しておく。まず、図３は
ピクセルアレイ１を構成する単位ピクセルの詳細を示し
たものであって、同図のものは３トランジスタ型のアク
ティブ方式を採用した例である。図中、フォトダイオー
ド３１は図２に示したフォトダイオード１１-00 などと
全く同じ構成および機能を有している。また、符号ＢＬ
はビット線，符号ＷＬはワード線，符号ＶＤＤは電源電
圧，符号３２〜３４は何れもＦＥＴ（電界効果トランジ
スタ）である。ＦＥＴ３２は、フォトダイオード３１か
ら電圧値を読み出すにあたって、リセット信号ＲＳＴに
よってフォトダイオード３１に蓄積されている電荷を空
にするためのものである。また、ＦＥＴ３３及びＦＥＴ
３４はソースフォロワを構成しており、ワード線ＷＬに
よってＦＥＴ３４がオンにすることで、フォトダイオー
ド３１の電荷をＦＥＴ３３のゲート端子で受けてドレイ
ンソース間電流Ｉｄｓの電流値へ変換している。こうし
た構成によれば、フォトダイオード３１に入射する光の
強度に応じてドレインソース間電流Ｉｄｓの電流値が変
化することになる。

【００２１】すなわち、ＦＥＴ３３のゲート電圧Ｖｇ
は、フォトダイオード３１の電荷および容量をそれぞれ
Ｑｓ，Ｃｓとし、ＦＥＴ３３のゲート容量をＣｇとする
と、次式（１）で算出されることになる。 Ｖｇ＝Ｑｓ／（Ｃｓ＋Ｃｇ） …（１） そしてドレインソース間電流Ｉｄｓは、ＦＥＴの相互コ
ンダクタンスをｇｍ，ゲートソース間電圧をＶｇｓとす
ると、次式（２）で算出されることになる。 Ｉｄｓ＝ｇｍ×Ｖｇｓ …（２） ここで、相互コンダクタンスｇｍは界面での実効移動度
をμ，ゲート酸化膜の単位容量をＣｏｘ，ゲート幅を
Ｗ，ゲート長をＬ，閾値電圧をＶｔとすると、次式
（３）で算出される。 ｇｍ＝μ×Ｃｏｘ×（Ｗ／Ｌ）×（Ｖｇｓ−Ｖｔ） …（３） 以上のような構成とすることで、リセットノイズの影響
を低減させられるほか、良好なＳ／Ｎ（信号対雑音）比
が得られることになる。なお、図３では電流値の変化を
検出することにしたが、当然ながら電圧値を検出する構
成を採用しても全く問題ない。

【００２２】次に、図４は雑音制御回路２７Ａ，２７Ｂ
の構成例を或る１本のビット線について示したものであ
る。図中、コンデンサＣＳ，ＣＲはビット線ＢＬに出力
されるアナログ信号の雑音成分，信号成分をそれぞれ蓄
積するためのコンデンサである。また、ＦＥＴ４１，４
２は、信号ＳＨＳ，信号ＳＨＲが与えられている期間中
に、ビット線ＢＬからの雑音成分，信号成分を上述した
コンデンサＣＳ，ＣＲにそれぞれ蓄積させるためのもの
である。すなわち、信号ＳＨＳによってコンデンサＣＳ
に予め雑音成分を蓄積させておき、その後、信号ＳＨＲ
によってビット線ＢＬ上の信号をコンデンサＣＲへ取り
込むようにする。また、ＦＥＴ４３，４４はトランスフ
ァスイッチであり、切替信号ＹＳＷに従ってコンデンサ
ＣＳ，ＣＲの持つ電圧値をそれぞれバッファ４５，４６
に伝達する。こうして、バッファ４５，４６からはそれ
ぞれ雑音成分の電圧値Ｖref，信号成分の電圧値Ｖsigか
ら成る差動信号がＡ／Ｄコンバータ（図１参照）へ出力
されることになる。したがって、Ａ／Ｄコンバータ側で
これら両信号の差分をとれば雑音のキャンセルされた信
号が得られる。以上のように、上述した雑音制御回路は
信号と雑音との２回の読み出しを行い、それらを別々の
容量に蓄積した後、雑音制御回路の外部で差分をとる構
成になっているため、従来に比べて雑音を１／１０〜１
／１００程度にまで低減させることが可能となってい
る。

【００２３】次に、ＡＤＣ２２-0，２２-1の構成例につ
いて図５〜図６を参照して説明する。なお、Ａ／Ｄコン
バータの実現方式としては様々なものが考案されている
ことから、ここではそれらの代表例として２つの方式だ
けを取り上げ、それらについて簡単に説明する。まず、
図５は逐次比較型のＡ／Ｄコンバータであって、制御回
路５１はコンパレータ５２の比較結果に基づいてＮビッ
ト（Ｎ：自然数）の逐次比較レジスタ５３へ設定する値
を制御している。コンパレータ５２は入力電圧ＩＮと、
Ｄ／Ａコンバータ５４が逐次比較レジスタ５３のデジタ
ル値をアナログ値に変換して得られる信号電圧とを比較
して、両者の大小関係を示した比較結果を制御回路５１
に出力する。制御回路５１は逐次比較レジスタ５３の上
位ビットから下位ビットに向かってビット毎に比較を行
ってゆき、得られた比較結果に応じて逐次比較レジスタ
５３の設定値を変えることによって、Ｎ回の比較で入力
電圧ＩＮのアナログ電圧値をデジタル値に変換する。

【００２４】例えばＮの値が“８”である場合、制御回
路５１はまず逐次比較レジスタ５３のビット７だけを
“１”に設定し、このデジタル値に対応するアナログ信
号電圧値と入力電圧ＩＮをコンパレータ５２で比較す
る。得られた比較結果が“入力電圧ＩＮ＜Ｄ／Ａコンバ
ータ５４の出力電圧”を示していれば、制御回路５１は
逐次比較レジスタ５３のビット７を“０”に変更し、さ
もなければ同ビットは“１”のままとする。これ以後
は、ビット７に対するのと同様の手順でビット０に至る
までの各ビットについて、当該各ビットを最初は“１”
に設定しておき、コンパレータ５２から出力される比較
結果に従い、ビット７の場合に準じて各ビットを適宜
“０”に再設定してゆく。こうして、８ビット分の比較
を行えば、逐次比較レジスタ５３には入力電圧ＩＮをデ
ジタル値に変換した結果が得られている。なお、図５に
示したＡ／Ｄコンバータの変換速度は１μ秒〜数百μ秒
程度であって、次に説明する図６のＡ／Ｄコンバータよ
りも変換速度は低速であるが、反面その回路規模を小さ
くすることが可能である。

【００２５】一方、図６は並列比較方式のＡ／Ｄコンバ
ータであって、ここではＮビットのデジタル値を得る場
合を想定する。そうした場合、２^N-1 個のコンパレータ
６１ _-1〜６１_-N-1を配置し、基準電圧Ｖ_R と接地の間を
同一抵抗値を持つ２^N 個の抵抗Ｒで分圧する。コンパレ
ータ６１_-1〜６１_-N-1は入力電圧ＩＮと各分圧点の電圧
値を同時に比較してこれらの間の大小関係を比較結果と
してそれぞれ出力する。そこで、エンコーダ６２はコン
パレータ６１_-1〜６１_-N-1が出力する比較結果に基づい
て入力電圧ＩＮに対応したデジタル値を生成する。ここ
で、図６に示したＡ／Ｄコンバータの変換速度は数百ナ
ノ秒以下であって、図５に示したＡ／Ｄコンバータと比
べるとその変換速度は高速である。しかし、例えば８ビ
ットの量子化を行う場合でさえ２５５個ものコンパレー
タが必要になるため、回路構成は複雑かつ大規模なもの
となる。

【００２６】次に、図７（ａ）はカラムスキャンシフト
レジスタ２４Ａ，２４Ｂの詳細な構成を例示したもので
ある。例えばカラムスキャンシフトレジスタ２４Ａの場
合は、Ａ群に存在するビット線の本数と同数の遅延フリ
ップフロップ（以下「ＦＦ」と略記する）が縦続接続さ
れて構成される。なお、図７（ａ）ではｎ段目（ｎ：自
然数）〜（ｎ＋３）段目までのＦＦ７１-n〜ＦＦ７１-n
+3だけを示してある。さらに、図示を省略した初段のＦ
Ｆには入力ＤＩが供給されるとともに、全てのＦＦのク
ロック端子ＣＫには共通のクロックＣＬが供給される。

【００２７】図７（ｂ）は図７（ａ）に示したカラムス
キャンシフトレジスタの動作を示している。まず、初段
のＦＦのデータ入力端子Ｄに供給される入力ＤＩが、時
刻ｔ１１でクロックＣＬの立ち上がりに同期して１クロ
ック期間だけハイレベルとなる。そしてこれ以後、当該
入力ＤＩのデータがクロックＣＬに従って順次２段目以
降のＦＦを伝搬してゆく。その後、時刻ｔ１３になると
クロックＣＬの立ち上がりタイミングでＦＦ７１-nは伝
搬されてきたデータを取り込み、これを切替信号ＹＳＷ
n として１クロック期間だけハイレベルを出力する。以
後同様に、時刻ｔ１４でＦＦ７１-n+1がＦＦ７１-nの出
力するデータを取り込み、切替信号ＹＳＷn+1 として１
クロック期間だけハイレベルを出力し、時刻ｔ１５では
ＦＦ７１-n+2が切替信号ＹＳＷn+2 として１クロック期
間だけハイレベルを出力する。以上のようにして、Ａ
群，Ｂ群のそれぞれについて切替信号ＹＳＷが順次ハイ
レベルとなってゆき、図２に示したように、各群に設け
られているラッチの出力が当該ラッチに対応するトラン
スファスイッチを介して出力ＯＵＴへ順次出力されてゆ
く。

【００２８】以下、上述した図２の構成によるイメージ
センサの動作を図８に示すタイミングチャートに沿って
説明する。まず、アドレスＡＤでピクセルアレイ１上の
特定の単位ピクセルに付与されたアドレスを指定する
と、アドレスデコーダ２及びロウスキャンシフトレジス
タ３によって、アドレスＡＤで指定されたアドレスに対
応するロウが選択される。いま、このロウに対応するワ
ード線がワード線ＷＬ０であるとすると、ロウドライバ
６は時刻ｔ２１から時刻ｔ２２にかけてワード線ＷＬ０
を活性化させる。これにより、当該ワード線ＷＬ０に接
続されたＡ群の増幅回路１０-00 からはアナログ信号Ｄ
０が図１に示した雑音制御回路２７Ａに読み出されて、
ノイズのキャンセルされたアナログ信号がＡ群のＡＤＣ
２２-0に出力される。このとき同時に、ワード線ＷＬ０
に接続されたＢ群の増幅回路１０-10 からはアナログ信
号Ｄ１が図１に示した雑音制御回路２７Ｂに読み出され
て、ノイズのキャンセルされたアナログ信号がＢ群のＡ
ＤＣ２２-1に出力される（図１中の「」，図８中の最
初の「Ｒ」）。

【００２９】次に、時刻ｔ２２になると、クロック制御
回路２５は変換指示信号をＡ群のＡＤＣ２２-0に送出す
る。これによって、ＡＤＣ２２-0はアナログ信号Ｄ０を
デジタル信号に変換して、Ａ群のラッチ１３-0が得られ
た変換結果をラッチする（図１中の「」，図８中の最
初の「ＡＤＣ」）。次に、時刻ｔ２３でカラムスキャン
シフトレジスタ２４Ａが切換信号ＹＳＷ０をハイレベル
にすると、トランスファスイッチ１４-0はラッチ１３-0
が保持しているデジタル信号（即ち、アナログ信号Ｄ０
に対応するデジタル値）を出力ＯＵＴに送出する（図１
中の「」，図８中の最初の「ＯＵＴ」）。なお、実際
のイメージセンサではＡ群，Ｂ群それぞれに多数本のビ
ット線が存在するので、これら各ビット線から読み出さ
れるアナログ信号に対応したデジタル値を順次出力して
ゆくことになる。また、この同じ時刻ｔ２３において、
クロック制御回路２５は変換指示信号をＢ群のＡＤＣ２
２-1に送出する。これによって、ＡＤＣ２２-1はアナロ
グ信号Ｄ１をデジタル信号に変換して、Ｂ群のラッチ１
３-1が得られた変換結果をラッチする（図１中の
「’」，図８中の２番目の「ＡＤＣ」）。このよう
に、時刻ｔ２３〜時刻ｔ２４の期間中はＡ群における出
力動作とＢ群におけるＡ／Ｄ変換動作が並行して行われ
ることになる。

【００３０】次に、時刻ｔ２４になると、カラムスキャ
ンシフトレジスタ２４Ａが切換信号ＹＳＷ０をローレベ
ルに戻し、一方で、ロウドライバ６は時刻ｔ２４から時
刻ｔ２５にわたって、ワード線ＷＬ０の次に選択される
ワード線ＷＬ１を活性化させる。これによって、当該ワ
ード線ＷＬ１に接続されたＡ群の増幅回路１０-01 から
はアナログ信号Ｄ２が雑音制御回路２７Ａに読み出され
てＡ群のＡＤＣ２２-0に出力される。また、このとき同
時に、ワード線ＷＬ１に接続されたＢ群の増幅回路１０
-11 からはアナログ信号Ｄ３が雑音制御回路２７Ｂに読
み出されてＢ群のＡＤＣ２２-1に出力される（図１中の
「」，図８中の２番目の「Ｒ」）。

【００３１】次いで、時刻ｔ２５でカラムスキャンシフ
トレジスタ２４Ｂが切換信号ＹＳＷ１をハイレベルにす
ると、トランスファスイッチ１４-1はラッチ１３-1が保
持しているデジタル信号（即ち、アナログ信号Ｄ１に対
応するデジタル値）を出力ＯＵＴに送出する（図１中の
「」，図８中の２番目の「ＯＵＴ」）。また、この同
じ時刻ｔ２５において、クロック制御回路２５は変換指
示信号をＡ群のＡＤＣ２２-0に送出する。これによっ
て、ＡＤＣ２２-0はアナログ信号Ｄ２をデジタル信号に
変換して、Ａ群のラッチ１３-0が得られた変換結果をラ
ッチする（図１中の「’」，図８中の３番目の「ＡＤ
Ｃ」）。このように、時刻ｔ２５〜時刻ｔ２６の期間中
は、Ｂ群における出力動作とＡ群におけるＡ／Ｄ変換動
作が並行して行われることになる。

【００３２】この後は時刻ｔ２３〜ｔ２６におけるのと
ほぼ同様の動作がなされる。まず、時刻ｔ２６で切換信
号ＹＳＷ１がローレベルに戻されるとともに切換信号Ｙ
ＳＷ０がハイレベルにされると、ラッチ１３-0が保持し
ているデジタル信号（即ち、アナログ信号Ｄ２に対応す
るデジタル値）がトランスファスイッチ１４-0を介して
出力ＯＵＴに送出される（図１中の「」，図８中の３
番目の「ＯＵＴ」）。また、同じ時刻ｔ２６でクロック
制御回路２５が変換指示信号をＢ群のＡＤＣ２２-1に送
出すると、ＡＤＣ２２-1はアナログ信号Ｄ３をデジタル
信号に変換して、その変換結果をＢ群のラッチ１３-1が
ラッチする（図１中の「’」，図８中の４番目の「Ａ
ＤＣ」）。このように、時刻ｔ２６〜時刻ｔ２７におい
てもＡ群における出力動作とＢ群におけるＡ／Ｄ変換動
作が並行して行われる。

【００３３】次いで、時刻ｔ２７になると、カラムスキ
ャンシフトレジスタ２４Ａが切換信号ＹＳＷ０をローレ
ベルに戻す。その後、時刻ｔ２８で切換信号ＹＳＷ１が
ハイレベルにされると、ラッチ１３-1の保持しているデ
ジタル信号（即ち、アナログ信号Ｄ３に対応するデジタ
ル値）がトランスファスイッチ１４-1を介して出力ＯＵ
Ｔに送出される（図１中の「」，図８中の４番目の
「ＯＵＴ」）。以上によって、ピクセルアレイ１に保持
されている全てのアナログ信号がデジタル信号へ変換さ
れて出力ＯＵＴから出力されたことになる。

【００３４】以上のように本実施形態では、ピクセルア
レイ１およびその周辺回路をＡ群，Ｂ群の２つに分割す
ることで、これら各群が１回のＡ／Ｄ変換期間および出
力期間で取り扱うデータ量を従来の半分にしている。そ
して、Ａ群のＡ／Ｄ変換期間及びＢ群の出力期間、なら
びに、Ｂ群のＡ／Ｄ変換期間及びＡ群の出力期間をそれ
ぞれオーバーラップさせるように制御している。これに
よって、最初のＡ／Ｄ変換動作（即ち、図８の時刻ｔ２
２〜ｔ２３）を除いた全てのＡ／Ｄ変換動作が出力動作
と同時並行的に行われる。したがって、出力動作に要す
る時間がＡ／Ｄ変換に要する時間よりも長ければ、２回
目以降の全てのＡ／Ｄ変換期間を出力期間の陰に隠して
しまうことが可能になる。

【００３５】ここで、本実施形態における処理時間であ
るが、読み出し期間（図８中の「Ｒ」）については従来
技術の場合と同じであって数μ秒となる。一方、Ａ／Ｄ
変換期間（図８中の「ＡＤＣ」）も従来の場合と同じで
あって数μ秒〜数十μ秒となる。なお、本実施形態では
Ａ／Ｄ変換動作が全てのカラム（ビット線）について同
時に行われるのではなく、Ａ群，Ｂ群についてそれぞれ
異なるＡ／Ｄ変換期間を設けている。こうしたことか
ら、本実施形態では１つのワード線をＡ／Ｄ変換するの
に要する時間は従来の２倍となるが、前述したように、
最初のＡ／Ｄ変換期間以外は出力期間に隠れてしまうた
め、２番目以降のＡ／Ｄ変換に要する時間は実質的に
“０”と見なせる。他方、デジタル信号の出力期間（図
８中の「ＯＵＴ」）については、Ａ群，Ｂ群に分割して
出力動作を行っているため、１回の出力期間（例えば図
８の時刻ｔ２３〜ｔ２４）は従来の半分（すなわち、カ
ラム数を“ｎ”とすると１回の出力期間は数十ナノ秒×
ｎ／２）となる。もっとも、出力動作をＡ群，Ｂ群に分
割して行っているため、実際にはワード線１本分のデジ
タル信号を出力するための時間は従来と同じである。

【００３６】次に、図９を参照して、本実施形態の動作
を従来技術の動作と対比させつつ、本発明の優位点につ
いて説明する。なお、この図９において「」などの符
号は図２又は図１１に示した符号と同じものを指してい
る。また、ラッチ１３-0，１３-1（図２又は図１１を参
照）がＡＤＣ２２-0，２２-1からそれぞれ出力されるデ
ジタル信号をラッチするのに要する時間はＡ／Ｄ変換期
間や出力期間と比べた場合には無視できるため、以下の
説明中ではこの時間をＡ／Ｄ変換時間に含めてしまって
いる。

【００３７】さて、図９（ａ）は使用するＡ／Ｄコンバ
ータの変換速度を従来技術と本実施形態とで同じにした
場合についての動作タイミングを示している。まず、ワ
ード線ＷＬ０に関するピクセルアレイ１からの読み出し
に要する時間（何れも図中の「」）は従来技術と本実
施形態で変わりはない。また、上述したようにＡ／Ｄ変
換速度が同一であることを想定しているため、従来技術
におけるＡ／Ｄ変換処理時間と、本実施形態におけるＡ
群のＡ／Ｄ変換処理時間も同じである（何れも図中の
「」）。一方、Ａ／Ｄ変換動作に続く出力動作に関し
ては、従来技術ではｎ個のカラムに対する出力動作が一
度に行われる（図中の「」）のに対し、本実施形態
ではまずＡ群について出力動作が行われる（図中の
「」）ため、本実施形態では従来技術の「」で示
した時間の半分となる。また、このとき本実施形態では
Ｂ群についてのＡ／Ｄ変換動作が並行して行われること
になる（図中の’）。次に、ワード線ＷＬ１に関する
ピクセルアレイ１からの読み出し時間についても、従来
技術と本実施形態では同じである（従来技術の「」，
本実施形態の「」）。

【００３８】次いで、従来技術では「〜」の期間に
おいて「〜」の期間と同様のＡ／Ｄ変換動作および
出力動作がワード線ＷＬ１について行われる。これに対
して本実施形態では、まず、ワード線ＷＬ０に関するＢ
群の出力動作（図中の’）とワード線ＷＬ１に関する
Ａ群のＡ／Ｄ変換動作（図中の「」）が同時に行わ
れ、引き続いて、ワード線ＷＬ１に関するＡ群の出力動
作（図中の「」）とワード線ＷＬ１に関するＢ群のＡ
／Ｄ変換動作（図中の「’」）が同時に行われてか
ら、ワード線ＷＬ１に関するＢ群の出力動作（図中の
「」）が行われる。こうして、本実施形態における処
理時間は、従来技術の「」で示したＡ／Ｄ変換時間だ
け短い時間でピクセルアレイ１からの読み出し動作を完
了させることができる。なお、厳密に言うならば、従来
技術の「」で示した時間から図８の時刻ｔ２７〜ｔ２
８に相当する図９（ａ）の「＃」の時間を減じた時間だ
け、その処理時間を短縮することができる。以上の通
り、本実施形態のイメージセンサは、同じ変換速度のＡ
／Ｄコンバータを使用した場合、従来技術のイメージセ
ンサに比べて高速読み出しが可能であるという優位点が
ある。

【００３９】一方、図９（ｂ）はピクセルアレイ１から
の読み出し動作に要する時間を従来技術と本実施形態と
で同じになるようにした場合の動作タイミングを示して
いる。図９（ａ）についての説明から理解されるよう
に、従来技術の「」と本実施形態の「」，従来技術
の「」と本実施形態の「」及び「」の和，従来
技術の「」と本実施形態の「」，従来技術の「
」と本実施形態の「」及び「」の和は、互いに等
しい時間になっている。つまり、従来技術の「」及び
本実施形態の「」に要するそれぞれの時間を対比すれ
ば明らかなように、本実施形態では従来技術の「」に
相当する時間を短縮できるため、当該時間に相当する分
だけＡ／Ｄコンバータに要求される変換速度を低くする
ことができる。なお、厳密に言えば、従来技術の「」
で示した時間から「＃」の時間を減じた時間だけ、Ａ／
Ｄコンバータの変換時間の許容範囲を伸ばすことができ
る。また、Ａ／Ｄ変換期間「’」，「’」，
「’」の時間は、通常、これらに対応する出力期間
「」，「」，「」の時間よりも短いので、これら
出力期間に合わせてＡ／Ｄコンバータの変換時間の能力
を設定しておけば、最初のＡ／Ｄ変換期間以外について
は出力期間の背後に隠してしまうことができる。以上の
通り、本実施形態のイメージセンサは、従来技術のイメ
ージセンサと同じ時間内でピクセルアレイ１からの読み
出し動作を完了させるのであれば、従来に比べてＡ／Ｄ
変換を低速に行うことができ、Ａ／Ｄコンバータを占有
面積の小さな回路で構成可能になるという優位点があ
る。

【００４０】なお、上述した実施形態のようにピクセル
アレイは必ずしも２等分しなくとも良く、例えばＡ群と
Ｂ群のカラム数が互いに異なっている構成も本発明の範
囲内である。もっとも、Ａ／Ｄ変換期間を出力期間の背
後に隠してしまう場合には、出力期間の最も短い（換言
すれば、カラム数ないしビット線の本数の最も小さい）
群の出力時間によってＡ／Ｄコンバータの持つ変換速度
の最大値が決定されるので、全ての群の出力時間を均等
にするためには、各群のカラム数が同一であることが最
も好ましい。また、上記実施形態では、Ａ／Ｄ変換期間
が必ず出力期間の範囲内となるようにＡ／Ｄコンバータ
の変換速度を決定することにしていた。しかしながら、
Ａ／Ｄ変換期間が出力期間よりも多少長くても、これら
２つの期間がオーバーラップする部分に関してはＡ／Ｄ
変換期間が見かけ上ゼロとなるため、こうした場合も本
発明の範囲内である。さらに、上記実施形態ではピクセ
ルアレイをカラム単位で分割した例を示したが、ロウ単
位で分割した場合でも全く同様な作用効果が得られるこ
とは言うまでもない。

【００４１】

【発明の効果】以上説明したように、本発明では、ピク
セルアレイを複数のグループに分割して、アナログデー
タからデジタルデータへの変換処理とデジタルデータの
出力処理をグループ毎に行いつつ、変換処理および出力
処理をグループ間で並行動作させている。そのため、変
換処理が出力処理に重なる部分についてその処理時間を
見かけ上なくすことができる。したがって、変換処理に
要する時間が必ず出力処理に要する時間の範囲内となる
ようにすることで、イメージセンサの外部から見た場合
に、最初のＡ／Ｄ変換期間を除く全てのＡ／Ｄ変換期間
を完全に出力期間の背後へ隠してしまうことが可能とな
る。また、従来と同じ変換速度を持つＡ／Ｄコンバータ
を変換手段として使用する場合には、ピクセルアレイに
記憶されているフレーム情報の読み出しに必要な時間が
従来に比べて短くなり、フレーム情報の高速出力を実現
することができる。さらに、ピクセルアレイに記憶され
ているフレーム情報の読み出し時間が従来と同じで良い
場合は、出力処理に必要となる時間の範囲内でＡ／Ｄ変
換可能なＡ／Ｄコンバータを使用すれば良くなり、従来
に比して低速かつ面積の小さなＡ／Ｄコンバータが選択
できるようになる。

【図面の簡単な説明】

【図１】 本発明の一実施形態によるイメージセンサの
構成を示すブロック図である。

【図２】 図１に示すイメージセンサの構成をより詳細
に示したブロック図である。

【図３】 同実施形態におけるピクセルアレイの構成単
位である単位ピクセルの構成を示した回路図である。

【図４】 同実施形態における雑音制御回路の構成を示
した回路図である。

【図５】 同実施形態におけるＡ／Ｄコンバータの第１
の構成例である逐次比較方式のＡ／Ｄコンバータの構成
を示したブロック図である。

【図６】 同実施形態におけるＡ／Ｄコンバータの第２
の構成例である並列比較方式のＡ／Ｄコンバータの構成
を示したブロック図である。

【図７】 同実施形態におけるカラムスキャンシフトレ
ジスタに関する説明図であって、（ａ）は同レジスタの
構成を示すブロック図，（ｂ）は同レジスタの動作を示
すタイミングチャートである。

【図８】 同実施形態によるイメージセンサの動作を示
すタイミングチャートである。

【図９】 従来技術および本実施形態において行われる
動作を対比させた図であって、（ａ）は従来技術と本実
施形態で変換速度の同じＡ／Ｄコンバータを使用した場
合の動作タイミング，（ｂ）はピクセルアレイからの読
み出し動作に要する時間を従来技術と本実施形態とで同
じになるようにした場合の動作タイミングである。

【図１０】 従来の技術によるイメージセンサの構成を
示すブロック図である。

【図１１】 図１０に示すイメージセンサの構成をより
詳細に示したブロック図である。

【図１２】 従来の技術によるイメージセンサの動作を
示すタイミングチャートである。

【符号の説明】

１，２１Ａ，２１Ｂ ピクセルアレイ ２ アドレスデコーダ ３ ロウスキャンシフトレジスタ ６ ロウドライバ ２４Ａ，２４Ｂ カラムスキャンシフトレジスタ ２５ クロック制御回路 ２７Ａ，２７Ｂ 雑音制御回路 ２８Ａ，２８Ｂ Ａ／Ｄコンバータ

Claims (5)

(57)【特許請求の範囲】
1. 【請求項１】 受光した光の強度を表すアナログデータ
   をピクセル毎に記憶するピクセルアレイと、任意に選択
   されたロウ上のアナログデータを前記ピクセルアレイか
   ら読み出す読出手段と、該読み出されたアナログデータ
   の各々をデジタルデータに変換する変換手段と、該デジ
   タルデータを同時に取り込んで順次出力する出力手段と
   を有するイメージセンサにおいて、 前記ピクセルアレイを所定のカラム単位で複数のグルー
   プに分割するとともに、前記変換手段及び前記出力手段
   を前記グループ毎に設け、 前記変換手段が行う変換処理と前記出力手段が行う出力
   処理を前記グループ間で並行動作させる制御手段を具備
   することを特徴とするイメージセンサ。
2. 【請求項２】 受光した光の強度を表すアナログデータ
   をピクセル毎に記憶するピクセルアレイと、任意に選択
   されたカラム上のアナログデータを前記ピクセルアレイ
   から読み出す読出手段と、該読み出されたアナログデー
   タの各々をデジタルデータに変換する変換手段と、該デ
   ジタルデータを同時に取り込んで順次出力する出力手段
   とを有するイメージセンサにおいて、 前記ピクセルアレイを所定のロウ単位で複数のグループ
   に分割するとともに、前記変換手段及び前記出力手段を
   前記グループ毎に設け、 前記変換手段が行う変換処理と前記出力手段が行う出力
   処理を前記グループ間で並行動作させる制御手段を具備
   することを特徴とするイメージセンサ。
3. 【請求項３】 前記制御手段は、前記各グループについ
   て前記変換処理と前記出力処理を順次行わせながら、あ
   るグループの変換処理と他のグループの出力処理とを同
   時に行わせることを特徴とする請求項１または２記載の
   イメージセンサ。
4. 【請求項４】 前記変換手段が前記アナログデータを全
   てデジタルデータに変換するのに要する時間は、前記出
   力手段が同時に取り込まれた全てのデジタルデータを出
   力するのに要する時間の範囲内であることを特徴とする
   請求項１〜３の何れかの項記載のイメージセンサ。
5. 【請求項５】 受光した光の強度を表すアナログデータ
   がピクセル毎に記憶されたピクセルアレイから読み出し
   た前記アナログデータをデジタルデータに変換して順次
   出力するイメージセンサにおいて、 前記ピクセルアレイを所定のロウ単位もしくはカラム単
   位で複数のグループに分割し、これら各グループ内で逐
   次的に行われる複数の処理のうち、異なる種類の処理を
   前記グループ間で互いに並行して処理するようにしたこ
   とを特徴とするイメージセンサ。