JP5340373B2 - 固体撮像装置及び固体撮像装置を用いた撮像システム - Google Patents
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Description
(第1の実施形態)
図1は、本発明の第1の実施形態によるMOS型固体撮像装置の基本回路構成例を示す図である。この基本回路は、シリコンの同一基板上に形成され、一個の固体撮像装置として構成されている。本実施形態では、簡単化のため10行×16列の画素の行列状の画素領域101としている。この画素領域101内の上端の一行、左端の二列をOB(Optical Black;オプティカルブラック)画素101−1としている。OB画素101の各々は、遮光された光電変換素子を有する。またそれ以外の9行×14列の画素が有効画素101−2である。
図7は、本発明の第2の実施形態による固体撮像装置の構成例を示すブロック図であり、図7において図1と同一回路部は同一符号を付しているため説明を省略する。また図8は第2の実施形態における読み出しのタイミングを示すタイミング図である。
図9は、本発明の第3の実施形態による固体撮像装置の構成例を示すブロック図であり、図9において図1と同一回路部は同一符号を付しているため説明を省略する。本実施形態においては、ブロックデジタル出力線104がブロック選択手段106を介してバッファ回路105に接続されている。なお、本実施形態における読み出しのタイミングは第1の実施形態で説明した図6と同一タイミングで読み出すことが可能である。したがって詳細な説明を省略する。
図10は、本発明の第4の実施形態による固体撮像装置の構成例を示すブロック図であり、図10において図1と同一回路部は同一符号を付しているため説明を省略する。また図11は第4の実施形態における読み出しのタイミングを示すタイミング図である。第1の実施形態においては、水平走査回路107が2つのビットを同時にハイレベルにしていたが、本実施形態における水平走査回路107は、1つのタイミングでは1つのビットをハイレベルにする。
図13は、前述の各実施形態の固体撮像装置を用いた本発明の第5の実施形態による撮像システム1000の構成例を示す図である。固体撮像装置1004は、前述の各実施形態で説明した固体撮像装置を含み、その他の撮像信号処理回路を含んだ構成である。その他の撮像信号処理回路とは、例えばオフセットやリニアリティならびに固定パターンノイズの補正であったり、出力信号処理部へデータを受け渡すための並び替えや、周波数変換等を行う為の回路である。なお、撮像信号処理回路はその一部もしくは全部を固体撮像装置1004外に形成しても良い。
11 左部分
12 右部分
14、15 相関二重サンプリング回路
16、17 AD変換器
18 水平走査回路
19、20 データバス
21 垂直走査回路
28 AD変換制御回路
30 画素回路
32 垂直信号線
101 画素領域
101−1 オプティカルブラック画素
101−2 有効画素
102 AD変換器
103 デジタルメモリ
104 ブロックデジタル出力線
105 バッファ回路
106 ブロック選択手段
107 水平走査回路
108 共通デジタル出力線
109 垂直走査回路
110 クロックジェネレータ
111 選択遅延回路
201、301 バッファ回路入力端子
202、304 バッファ回路出力端子
302 クロック入力端子
303 リセット入力端子
400 デジタル出力線リセット電圧
401、402 バッファ回路差動入力端子
406、407 バッファ回路差動出力端子
403 ラッチパルス入力端子
404 デジタル出力線リセットパルス入力端子
405 ラッチパルス入力端子(反転)
408〜411、415〜417 PMOSトランジスタ
412〜414 NMOSトランジスタ
500 デジタルメモリ読み出しエネイブルパルス
1000 撮像システム
1001 バリア
1002 レンズ
1003 絞り
1004 固体撮像装置
1007 信号処理部
1008 タイミング発生部
1009 全体制御・演算部
1010 メモリ部
1011 記録媒体制御インターフェース(I/F)部
1012 記録媒体
1013 外部インターフェース(I/F)部
Claims (5)
- 光電変換を行い、アナログ信号を出力する画素が行列状に配列された画素領域と、
前記画素領域の列に対応して設けられるとともに、前記アナログ信号をデジタル信号に変換する複数のアナログデジタル変換器と、
前記画素領域の列に対応して設けられるとともに、対応する列の前記アナログデジタル変換器により変換されたデジタル信号を保持する複数のデジタルメモリと、
それぞれが前記複数のデジタルメモリの互いに異なる一部に対応して設けられた第1及び第2のブロック配線と、
前記第1のブロック配線からの出力をバッファする第1のバッファ部と、
前記第1のバッファ部の出力と、前記第2のブロック配線の出力とを選択的にバッファする第2のバッファ部と
を有することを特徴とする固体撮像装置。 - 前記第1のブロック配線に出力された信号をバッファして前記第1のバッファ部に供給する第1のブロックバッファ回路と、
前記第2のブロック配線に出力された信号をバッファして前記第2のバッファ部に供給する第2のブロックバッファ回路と
をさらに有することを特徴とする請求項1に記載の固体撮像装置。 - 前記第1及び第2のブロックバッファ回路はインバータ回路を含むことを特徴とする請求項2に記載の固体撮像装置。
- 前記第1及び第2のブロックバッファ回路は、入力された信号をクロックに同期化させる同期化回路を含むことを特徴とする請求項2又は3に記載の固体撮像装置。
- 請求項1〜4のいずれかに記載の固体撮像装置と、
前記画素領域に光像を形成する光学系と、
前記固体撮像装置から出力された信号を処理する信号処理部と
を有することを特徴とする撮像システム。
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JP2011272082A JP5340373B2 (ja) | 2011-12-13 | 2011-12-13 | 固体撮像装置及び固体撮像装置を用いた撮像システム |
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JP2011272082A JP5340373B2 (ja) | 2011-12-13 | 2011-12-13 | 固体撮像装置及び固体撮像装置を用いた撮像システム |
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JP2008321292A Division JP4891308B2 (ja) | 2008-12-17 | 2008-12-17 | 固体撮像装置及び固体撮像装置を用いた撮像システム |
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Publication Number | Publication Date |
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JP2012090313A JP2012090313A (ja) | 2012-05-10 |
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JP4144892B2 (ja) * | 2006-08-28 | 2008-09-03 | キヤノン株式会社 | 光電変換装置及び撮像装置 |
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2011
- 2011-12-13 JP JP2011272082A patent/JP5340373B2/ja active Active
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