JP2007150448A - 固体撮像素子とその駆動方法、及びカメラモジュール - Google Patents

Abstract

【課題】ＣＭＯＳイメージセンサにおいて、加算読み出しモードにおける列からの出力される画素データの並びを、受け側の回路で処理し易いデータ配列にして、受け側の回路構成の単純化を図る。
【解決手段】複数の画素３２が２次元配列された撮像部に接続された水平転送回路を備え、水平転送回路において画素の列毎に対応するアナログ／デジタル変換器が設けられ、該各列のアナログ／デジタル変換器の出力側が並列に配置された複数のバス配線４１〔４１１、４１２、４１３、４１４〕のいずれかに接続されて成り、信号加算を行う出力の組み合わせが同時に転送できるデータ数を超えているときに、加算に寄与しないダミー信号０を転送データ中に挿入して加算しやすいデータ配列に変換する。
【選択図】図３

Description

本発明は、固体撮像素子とその駆動方法、及びこの固体撮像素子を備えたカメラモジュールに関する。

固体撮像素子として、ＣＭＯＳイメージセンサに代表されるＭＯＳ増幅型固体撮像素子が知られている。ＣＭＯＳイメージセンサは、主に複数の画素が２次元配列した撮像部、垂直駆動部、水平転送部及び出力部から構成されている。このＣＭＯＳイメージセンサでは、近年の高フレームレートの要求に対して、水平転送部及び出力部を並列化することにより転送データレートを高めることで対応してきている（特許文献１、２参照）。また同時に、列毎にアナログ／デジタル変換器（ＡＤＣ）を有する構成が提案されてきている。この構成によりアナログ／デジタル変換器に要する時間が大幅に短縮し、大量の画素信号を短時間に出力可能なアーキテクチャが整いつつある。しかしながら、並列化に伴い配線数が増大し、また要求される機能も益々複雑化していることに伴って回路構成も複雑になりつつある。

図１４に、列（カラム）毎にアナログ／デジタル変換器を有するＭＯＳ増幅型固体撮像素子の概略構成を示す。この固体撮像素子１は、複数の画素２が規則性をもって２次元配列された撮像部３と、垂直駆動部４と、水平転送部（いわゆる水平転送回路）５と、出力部６とを有して構成される。画素２は、１つの光電変換素子であるフォトダイオードＰＤと、複数のＭＯＳトランジスタＴｒとにより構成される。この例では転送トランジスタＴｒ１、リセットトランジスタＴｒ２、増幅トランジスタＴｒ３及び選択トランジスタＴｒ４の４つのＭＯＳトランジスタを有している。

画素の回路構成では、転送トランジスタＴｒ１のソースがフォトダイオードＰＤに接続され、そのドレインがリセットトランジスタＴｒ２のソースに接続される。転送トランジスタＴｒ１とリセットトランジスタＴｒ２間のフローティング・ディフージョン（ＦＤ）が増幅トランジスタＴｒ３のゲートに接続され、増幅トランジスタＴｒ３のソースに選択トランジスタＴｒ４のドレインが接続される。リセットトランジスタＴｒ２のドレイン及び増幅トランジスタＴｒ３のドレインは電源に接続される。また、選択トランジスタＴｒ４のソースが垂直信号線８に接続される。

垂直駆動部４からは、１行に配列された画素のリセットトランジスタＴｒ２のゲートに共通に印加される行リセット信号φＲＳＴ，同じく１行の画素の転送トランジスタＴｒ１のゲートに共通に印加される行転送信号φＴＲＧ，１行の画素の選択トランジスタＴｒ４のゲートに共通に印加される行選択信号φＳＥＬがそれぞれ供給されるようになされている。

水平転送部５は、各列の垂直信号線８に接続されたアナログ／デジタル変換器９と、並列に配列された複数、この例では４つのバス配線（すなわち水平転送線）１１〔１１１、１１２、１１３、１１４〕とを有して構成される。水平転送部５では、各列の対応するアナログ／デジタル変換器９からの出力端が列選択回路（スイッチ手段）ＳＷを介して順番に繰り返して４つのバス配線１１１〜１１４に接続されるようになされる（例えば図２参照）。出力部６は、各バス配線１１からの出力信号を処理する信号処理回路１２と、出力バッファ１３とを有して構成される。

この固体撮像素子１では、各行の画素の信号が各アナログ／デジタル変換器９ににてアナログ／デジタル変換され、順次に選択される列選択回路ＳＷを通じて４つのバス配線１１（１１１、１１２、１１３、１１４〕に読み出され、順次に水平転送される。バス配線に読み出された画素データは信号処理回路１２を通じて出力バッファ１３より出力される。

特開２００１−２５０１１３号公報 特開２００５−２０４８３号公報

ところで、列毎にアナログ／デジタル変換器９を有する構成では、配線数が格段に増大するため、信号加算処理の仕方が複雑であると信号線の引回しや、切替え回路の配置が根案になる。また、複雑になる分、その信号線間の信号遅延差によるタイミング設計が難しくなる。特に、列毎のアナログ／デジタル変換器９から出力された信号をさらなる高速化のために図１４のような並列に水平転送するような構成にすると、加算していた全ての信号が必ずしも同じタイミングで列から出力されるとは限らないことから、データをバッファリングするためのレジスタが必要になる。また、水平転送された信号を受信する受信部においても処理のシーケンスが複数存在すると、その分、演算回路や選択回路が必要となってしまう。

最近のイメージセンサは全画素読み出しや信号加算などの複数モードを必要に応じて切り換えることが必要とされている。これに対応するには回路の切替えが随時必要であり、前記レジスタと回路の接続などの基本となる回路が単純な構成でないと、回路面積の増大や遅延発生の原因となる。特に最近の微細画素イメージセンサでは画素の読み出しが特殊な場合もあり、益々チプ出力まで処理が複雑化する傾向にある。

本発明は、上述の点に鑑み、列からの出力の並びが、受け側で処理し易い並びとなるようにして、受け側の回路構成の単純化を可能にした固体撮像素子とその駆動方法、及びこの固体撮像素子を備えたカメラモジュールを提供するものである。

本発明に係る固体撮像素子は、複数の画素が２次元配列された撮像部に接続された水平転送回路を備え、水平転送回路において画素の列毎に対応するアナログ／デジタル変換器が設けられ、各列のアナログ／デジタル変換器の出力側が並列に配置された複数のバス配線のいずれかに接続されて成り、信号加算を行う出力の組み合わせが同時に転送できるデータ数を超えているときに、加算に寄与しないダミー信号を転送データ中に挿入して加算しやすいデータ配列に変換する制御回路を有して成ることを特徴とする。

本発明の固体撮像素子では、信号加算を行う出力の組み合わせが同時に転送できるデータ数を超えているときに、加算に寄与しないダミー信号を転送データ中に挿入してデータ配列を変換する制御回路を有することにより、加算し易いデータ配列にして受け側の信号処理回路へ転送することができる。

本発明に係る固体撮像素子の駆動方法は、複数の画素が２次元配列された撮像部から一水平ライン毎に画素の信号を、画素の列毎に対応して設けたアナログ／デジタル変換器を通して水平転送回路の複数のバス配線に読出すようにし、信号加算を行う出力の組み合わせが同時に転送できるデータ数を越えているときに、加算に寄与しないダミー信号を転送データ中に挿入して加算し易いデータ配列に変換することを特徴とする。

本発明の固体撮像素子の駆動方法では、信号加算を行う出力の組み合わせが同時に転送できるデータ数を越えているときに、加算に寄与しないダミー信号を転送データ中に挿入することにより、加算し易いデータ配列に変換することができる。そして、この加算し易いデータ配列にして受け側の信号処理回路へ転送することができる。

本発明に係るカメラモジュールは、固体撮像素子と光学レンズ系を備えて成る。この固体撮像素子は、複数の画素が２次元配列された撮像部に接続された水平転送回路を有し、水平転送回路において前記画素の列毎に対応するアナログ／デジタル変換器が設けられ、各列のアナログ／デジタル変換器の出力側が並列に配置された複数のバス配線のいずれかに接続されて成り、信号加算を行う出力の組み合わせが同時に転送できるデータ数を超えているときに、加算に寄与しないダミー信号を転送データ中に挿入して加算しやすいデータ配列に変換する制御回路を有して構成されていることを特徴とする。

本発明のカメラモジュールでは、固体撮像素子において、信号加算を行う出力の組み合わせが同時に転送できるデータ数を超えているときに、加算に寄与しないダミー信号を転送データ中に挿入してデータ配列を変換する制御回路を有することにより、加算し易いデータ配列にして受け側の信号処理回路へ転送することができる。

本発明によれば、信号加算を行う出力の組み合わせが同時に転送できるデータ数を超えているときに、転送データ中にダミー信号を挿入して加算し易いデータ配列に変換するので、受け側の信号処理回路の単純化が図られる。これにより、固体撮像素子、その駆動方法、さらにはカメラモジュール等において、更なる多画素化、高速駆動化、すなわち高フレームレート出力を可能にする。

本実施の形態の固体撮像素子は、複数の画素が２次元配列された撮像部と、垂直駆動部と、水平転送部（すなわち撮像部に接続された水平転送回路）とを備え、この水平転送回路において画素の列毎に対応するアナログ／デジタル変換器が設けられ、該各列のアナログ／デジタル変換器の出力側が並列に配置された複数のバス配線のいずれかに接続されて成り、信号加算を行う出力の組み合わせが同時に転送できるデータ数を超えているときに（すなわち加算する画素信号の数が同時に転送できるバス配線数を超えているとき）、加算に寄与しないダミー信号を転送データ中に挿入して加算しやすいデータ配列に変換する制御回路を有した構成とする。

水平転送回路としては、各列に接続された高インピーダンス状態を有する送信バッファと、バス配線に接続された負荷回路とを有し、バス配線に接続された全送信バッファが選択されないときに送信バッファ群がすべて高インピーダンス状態にあり、バス配線の出力が負荷回路によって決定する信号加算に寄与しないダミー信号になるように構成することができる。

また、水平転送回路としては、各列に接続された高インピーダンス状態を持たない転送バッファを有し、バス配線に負荷回路を有しない構成とすると共に、バス配線に接続された全送信バッファが選択されないときにバス配線の出力が信号加算に寄与しないダミー信号になるように制御する回路を有した構成とすることができる。

上記実施の形態においては、列の選択信号が読み出し開始列から順に同期信号で制御される遅延回路によって転送される構成を有し、加算処理モード選択信号の種類によって、遅延回路の構成を切り換える制御回路を有するようにした構成とすることができる。
さらに、読み出し開始列を任意に選択するアドレス指定機構を有するように構成することもできる。

本実施の形態に係る固体撮像素子の駆動方法は、複数の画素が２次元配列された撮像部と、垂直駆動部と、水平転送部（すなわち撮像部に接続された水平転送回路）とを備えた固体撮像素子において、撮像部から一行毎に画素の信号を、画素の列毎に対応して設けたアナログ／デジタル変換器を通して水平転送回路の複数のバス配線に読出すようにし、信号加算を行う出力の組み合わせが同時に転送できるデータ数を越えているときに、加算に寄与しないダミー信号を転送データ中に挿入して加算し易いデータ配列に変換するようになす。

ダミー信号を出力するための例としては、各列に対応する画素の信号を、水平転送回路中に設けた高インピーダンス状態を有する送信バッファを通してバス配線に読出し、このバス配線に読み出された画素の信号を、バス配線の受信側に接続された負荷回路を介して出力するようにし、全送信バッファを選択しないときに、前記バス配線から信号加算に寄与しないダミー信号を出力することができる。

ダミー信号を出力するための他の例としては、各列に対応する画素の信号を水平転送回路中の、高インピーダンス状態を持たない送信バッファを通してバス配線に読み出し、バス配線に読み出された画素の信号を、バス配線から出力するようにし、全送信バッファを選択しないときに、前記バス配線に対して、信号加算に寄与しないダミー信号を出力する回路を有することができる。

上記実施の形態においては、列の選択信号を、読み出し開始列から順に同期信号で制御される遅延回路によって転送し、加算処理モード選択信号の種類によって、遅延回路を切り換えるようにすることができる。
さらに、読み出し開始列をアドレス指定により任意に選択するようになすことができる。

本実施の形態に係るカメラモジュールは、固体撮像素子と光学レンズ系を備え、固体撮像素子を上述したいずれかの固体撮像素子で形成した構成とする。

以下、図面を参照して本発明の実施の形態を説明する。

図１に、本発明に係る固体撮像素子、すなわちＭＯＳ増幅型固体撮像素子に適用される実施の形態の概略構成を示す。本実施の形態に係る固体撮像素子３１は、前述の図 の構成と同様であり、複数の画素３２が規則性をもって２次元配列された撮像部（いわゆる画素部）３３と、垂直駆動部３４と、水平転送部（いわゆる水平転送回路）３５と、出力部３６とを有して構成される。画素３２は、１つの光電変換素子であるフォトダイオードＰＤと、複数のＭＯＳトランジスタＴｒとにより構成される。この例では転送トランジスタＴｒ１、リセットトランジスタＴｒ２、増幅トランジスタＴｒ３及び選択トランジスタＴｒ４の４つのＭＯＳトランジスタを有している。

回路構成では、転送トランジスタＴｒ１のソースがフォトダイオードＰＤに接続され、そのドレインがリセットトランジスタＴｒ２のソースに接続される。転送トランジスタＴｒ１とリセットトランジスタＴｒ２間のフローティング・ディフージョン（ＦＤ）が増幅トランジスタＴｒ３のゲートに接続され、増幅トランジスタＴｒ３のソースに選択トランジスタＴｒ４のドレインが接続される。リセットトランジスタＴｒ２のドレイン及び増幅トランジスタＴｒ３のドレインは電源に接続される。また、選択トランジスタＴｒ４のソースが垂直信号線３８に接続される。

垂直駆動部４からは、１行に配列された画素のリセットトランジスタＴｒ２のゲートに共通に印加される行リセット信号φＲＳＴ，同じく１行の画素の転送トランジスタＴｒ１のゲートに共通に印加される行転送信号φＴＲＧ，１行の画素の選択トランジスタＴｒ４のゲートに共通に印加される行選択信号φＳＥＬがそれぞれ供給されるようになされている。

水平転送回路３５は、各列の垂直信号線３８に接続されたアナログ／デジタル変換器３９と、並列に配列された複数、この例では４つのバス配線（すなわち水平転送線）４１〔４１１、４１２、４１３、４１４〕とを有して構成される。水平転送回路３５では、各列の対応するアナログ／デジタル変換器３９からの出力端が列選択回路（スイッチ手段）ＳＷを介して順番に繰り返して４つのバス配線４１１〜４１４に接続されるようになされる。出力部３６は、各バス配線３１からの出力信号を処理する信号処理回路４２と、出力バッファ４３とを有して構成される。

固体撮像素子３１の概略動作は、各行の画素３２の信号が各アナログ／デジタル変換器３９にてアナログ／デジタル変換され、順次に選択される列選択回路ＳＷを通じて４つのバス配線４１〔４１１、４１２、４１３、４１４〕に読み出され、順次に水平転送される。バス配線３１に読み出された画素データは信号処理回路４２を通じて出力バッファ４３より出力される。

本実施の形態では、各バス配線４１をデータビット幅と同数の配線で構成される。また画素の色配列は、例えば図 に示すように、ベイヤ配列とする。各垂直信号線は、４列置きに順番に４つのバス配線４１１、４１２、４１３、４１４に接続される。このため、１回の行アクセスで２色のデータが２列ずつ出力される。すなわち、同色の２つの画素データが２本のバス配線により同時に転送されるようになされる。

先ず、本実施の形態の理解を容易にするために、図２の比較例を説明する。ここで、図２Ｂ〜Ｄに関しては、上段がＲＧ行、下段がＧＢ行である。またＲ，Ｇ，Ｂを囲う□で示す領域４０はレジスタを示す。画素信号の読み出し単位は破線４４で示すように、ベイヤ配列の４画素の信号であり、制御回路４５から４列毎に列選択回路ＳＷ（図１参照）に水平転送選択信号が入力される（図２Ａ参照）。図２Ａの構成において、全画素読み出しの場合は、４画素分（例えばＲ１、Ｒ２、Ｇ１、Ｇ２）の信号が並列に出力され、動作に支障はない。すなわち、図２Ｂに示すように、Ｒ（赤）行（Ｒ画素とＧ画素の配列）の信号Ｒ１，Ｇ１，Ｒ２，Ｇ２，・・の４つのバス配線４１１，４１２，４１３，４１４から読み出されるデータ配列は、２列の赤データ（Ｒ１，Ｒ３，Ｒ５・・とＲ２，Ｒ４，Ｒ６・・）及び２列の緑データ（Ｇ１，Ｇ３，Ｇ５・・とＧ２，Ｇ４，Ｇ６・・）となる。また、Ｂ（青）行（Ｇ画素とＢ画素の配列）の信号Ｇ１，Ｂ１，Ｇ２，Ｂ２，・・の４つのバス配線４１１，４１２，４１３，４１４から読み出されるデータ配列は、２列の緑データ（Ｇ１，Ｇ３，Ｇ５・・とＧ２，Ｇ４，Ｇ６・・）及び２列の青データ（Ｂ１，Ｂ３，Ｂ５，・・とＢ２，Ｂ４，Ｂ６，・・）となる。シフトレジスタへはベイヤ配列の４画素の信号が同じタイミングで入ることになる。

次に、横２画素の信号を加算（所謂２列加算）する場合を考える。並列バス配線４組内で加算が行われる場合は、特に問題はない。すなわち、図２Ｃに示すように、Ｒ行の信号Ｒ１，Ｇ１，Ｒ２，Ｇ２，・・の４つのバス配線４１１、４１２、４１３、４１４から読み出されるデータ配列、及びＢ行の信号Ｇ１，Ｂ１，Ｇ２，Ｂ２，・・の４つのバス配線４１１、４１２、４１３、４１４から読み出されるデータ配列は、図２Ｂと同じである。そして、２列加算は図の破線で示すように、同色の上下２つの信号（Ｒ１とＲ２，Ｒ３とＲ４，・・、Ｇ１とＧ２，Ｇ３とＧ４，・・、Ｇ１とＧ２，Ｇ３とＧ４、・・、Ｂ１，とＢ２，Ｂ３とＢ４，・・）が加算されることになる。符号１５１は２列加算の加算単位を示す。

次に、横３画素の信号の加算（所謂３列加算）する場合を考える。符号１５２は３列加算の加算単位を示す。単純に４列毎に水平転送選択信号を入力すると、出力データの並びは図２Ｄに示すように、片方の色に注目すると、加算する信号が入るシフトレジスタの組み合わせが２通りできてしまう。すなわち、Ｒ１〜３とＧ４〜６とは、入るレジスタの組み合わせが異なる。Ｒ１、Ｒ２、Ｒ３は上段デジスタ２つと下段レジスタ１つの組み合わせであり、Ｒ４、Ｒ５、Ｒ６は上段レジスタ１つと下段レジスタ２つの組み合わせであり、２通りとなる。

また、異なる色間のデータタイミングに注目すると、同時に出力したい２色のデータ（赤と緑、緑と青）のシフトレジスタに入るタイミングがずれてしまう。すなわち、図２Ｄにおいてレジスタ４０の縦方向に並んでいるものは同じタイミングである。したがって、上段のＲ１〜３とＧ２〜６の組み合わせは同じタイミングで加算し出力する。しかし、Ｒ４〜６とＧ５〜７の組み合わせは加算処理に入るタイミングがずれる。Ｒ４〜６が揃うタイミングとＧ５〜７が揃うタイミングが異なるため、先に揃うＲ４〜６はレジスタを別に用意して、Ｇ５〜７が揃う次のタイミングまで保存しておく必要がある。このように、タイミングのずれを吸収するためにはデータの加算のためにシフトレジスタが数段必要となる。しかも、シフトレジスタの組み合わせが１通りでないため、加算器との接続を切り換える機構か、あるいは複数の加算器が必要となる。
水平転送のバス配線３１の数を増やして並列度を挙げることにより、タイミングのずれを吸収することも考えられるが、通常１０ビット幅くらいのバス配線を何組も配置することは面積的に困難である。

なお、画素をベイヤ配列としたとき、２列加算の場合は画素中心のピッチがベイヤ配列のピッチとずれる。一方、３列加算の場合、加算された赤の画素（Ｒ１＋Ｒ２＋Ｒ３）の画素中心は真ん中のＲ２となり、加算された緑の画素（Ｇ２＋Ｇ３＋Ｇ４）の画素中心は真ん中のＧ３となる等、画素中心ピッチがベイヤ配列のピッチに揃う。このため、加算した後の画素配列まで考えると２列加算より３列加算の方が好ましい。しかし、３列加算の場合は上記したように回路的に複雑になる。

一方、本実施の形態は、列からの出力の並びが、受け側で処理しやすい並び、単純に加算できるようなデータの並びとなるように、列の選択信号の設定を行い、場合によっては（例えば３列加算モードの時）加算に寄与しない空信号を発生できるようにして、受け側の回路構成を単純化するようになす。

次に、本発明の第１実施の形態を説明する。 本実施の形態では、各列に与える制御信号を調整することにより、出力される信号のタイミングを揃えるようになす。これを図３に示す。ここで、図３Ｂ〜Ｄに関しては、上段がＲＧ行、下段がＧＢ行である。またＲ，Ｇ，Ｂを囲う□で示す領域４０はレジスタを示す。図３Ａでは、制御回路４６を通じて各列の列選択回路ＳＷ（図１参照）に水平転送選択信号が供給されるようになされる。画素をベイヤ配列としたときの、全画素読み出しは図３Ｂに示すように、図２Ｂと同様に４画素分の信号が並列に出力され、動作に支障はない。また、横２画素の信号の加算（２列加算）も図２Ｃと同様のデータ配列となし問題ない。符号１５３は２列加算の加算単位を示す。

一方、横３画素の信号の加算（３列加算）では次のようにして加算するようになされる。すなわち、この例では３画素のうち２画素が並列に転送される。残り１画素はそれに前後するタイミングで転送されるが、このとき前述の場合と異なり、隣接する別の画素信号は残り１画素の信号と同時に転送されず、シフトレジスタには加算に寄与しないダミー信号が入力される。すなわち、残り１画素はダミー信号と並列に転送される。このダミー信号をゼロ信号とすることにより、加算器はスルーしたのと同じになる。符号１５４は３列加算の場合の加算単位を示す。

図４〜図７に、本実施の形態に係る各読み出しモードを可能にする回路ブロック及び読み出し動作を示す。回路ブロック５１は、図４に示すように、第１バス配線５２（例えば、図３の例ではバス配線４１１又は４１３）の出力側にアナログ／デジタル変換器３９を通して得られた画素データの「０」「１」を判定する第１センス回路５４が接続され、この第１センス回路５４の出力側に第１シフトレジスタ５６、第１セレクタ（選択回路）６０及び第２シフトレジスタ５７が順次接続され、第２シフトレジスタ５７から出力端ｔ１が導出される（第１経路）。一方、第２バス配線５３の出力側に、同様にアナログ／デジタル変換器３９を通して得られた画素データの「０」「１」を判定する第２センス回路５５が接続され、この第２センス回路５５の出力側に第３シフトレジスタ５８、第２セレクタ（選択回路）６１及び第４シフトレジスタ５９が順次接続され、第４シフトレジスタ５９から出力端ｔ２が導出される（第２経路）。さらに、この第１経路と第２経路間に、画素信号の加算及び振り分けを行う加算・振り分け回路部７０が接続される。すなわち、第１シフトレジスタ５６と第３シフトレジスタ５８間に第１加算器６２が接続され、第１加算器６２の出力側が第５シフトレジスタ６３及び第６シフトレジスタ６４のそれぞれの入力側に接続され、第５シフトレジスタ６３及び第６シフトレジスタ６４のそれぞれの出力側が第２加算器６５の入力側に接続される。第２加算器６５の出力側は第７シフトレジスタ６６に接続される。第７シフトレジスタ６６は第３セレクタ６７及び第４セレクタ６８を介してそれぞれ第２シフトレジスタ５７及び第４シフトレジスタ５７に接続される。

次に、この回路ブロック５１の動作を説明する。以下、１行の緑の画素信号について説明するが、赤、青の画素信号についても同様である。
全画素読み出しモードのときは、図５に示すように、加算・振り分け回路部７０が休止状態にし（いわゆる回路スリープ）、第１セレクタ６０及び第２セレクタ６１をオン状態にする。第１バス配線５２（図３のバス配線３１３に相当）を通じて転送された信号Ｇ１，Ｇ３，Ｇ５，・・は、第１センス回路５４、第１シフトレジスタ５６、第１セレクタ６０及び第２シフトレジスタ５７を通して端子ｔ１から出力される。同時にこれと並列的に第２バス配線５３（図３のバス配線３１４に相当）を通じて転送された信号Ｇ２，Ｇ４，Ｇ６，・・は、第２センス回路５５、第３シフトレジスタ５８、第２セレクタ６１及び第４シフトレジスタ５９を通して端子ｔ２から出力される。これにより、図３Ｂに示すような全画素読み出しのデータ配列が得られる。

２列加算読み出しモードのときは、図６に示すように、第１セレクタ６０及び第２セレクタ６１をオフ状態にする。信号Ｇ１とＧ２の加算時には第３セレクタ６７をオン状態にし、第４セレクタ６８をオフ状態に切り換える。第１バス配線５２より第１センス回路５４を通して信号Ｇ１が第１シフトレジスタ５６に転送される。同時に、第２バス配線５３より第２センス回路５５を通して信号Ｇ２が第３シフトレジスタ５８に転送される。この両信号Ｇ１，Ｇ２は第１加算器６２で加算され、図示しない切替えスイッチを介して第５シフトレジスタ６３に転送される。第６シフトレジスタ６４にはゼロ信号を入れる。そして、第５シフトレジスタ６３の加算信号Ｇ１＋Ｇ２と、第６シフトレジスタ６４のゼロ信号が第２加算器６５で加算され、第７シフトレジスタ６６、第３セレクタ６７及び第２シフトレジスタ５７に転送され出力端ｔ１から加算された信号（Ｇ１＋Ｇ２＋０）、すなわち実質的に加算信号（Ｇ１＋Ｇ２）が出力される。
次の信号Ｇ３とＧ４の加算時には第３セレクタ６７をオフ状態にし、第４セレクタ６８をオン状態に切り換える。第１バス配線５２より第１センス回路５６を通して信号Ｇ３が第１シフトレジスタ５６に転送される。同時に、第２バス配線５３より第２センス回路５５を通して信号Ｇ４が第３シフトレジスタ５８に転送される。この両信号Ｇ３，Ｇ４は第１加算器６２で加算され、図示しない切替えスイッチを介して第５シフトレジスタ６３に転送される。第６シフトレジスタにはゼロ信号を入れる。そして、第５シフトレジスタ６３の加算信号Ｇ３＋Ｇ４と、第６シフトレジスタのゼロ信号が第２加算器６５で加算され、第７シフトレジスタ６６、第４セレクタ６８及び第２シフトレジスタ５９に転送され出力端ｔ２から加算された信号（Ｇ３＋Ｇ４＋０）、すなわち実質的に加算信号（Ｇ３＋Ｇ４）が出力される。このようにして交互に２画素の信号の加算が行われ、図３Ｃに示すような、２列加算読み出しのデータ配列が得られる。

３列加算読み出しモードのときは、図７に示すように、第１セレクタ６０及び第２セレクタ６１をオフ状態にする。信号Ｇ１とＧ２とＧ３の加算時には第３セレクタ６７をオン状態にし、第４セレクタ６８をオフ状態に切り換える。第１バス配線５２では信号Ｇ１，Ｇ３，０，Ｇ５，・・というようにダミー信号のゼロ信号が所定位置に挿入されて転送される。第２バス配線５３では信号Ｇ２，０，Ｇ４，Ｇ６，・・というようにダミー信号のゼロ信号が所定位置に挿入されて転送される。
第１バス配線５２より第１センス回路５４を通して信号Ｇ１が第１シフトレジスタ５６に転送される。同時に第２バス配線５３より第２センス回路５５を通して信号Ｇ２が第３シフトレジスタ５８に転送される。この両信号Ｇ１，Ｇ２は第１加算器６２で加算され、図示しない切替えスイッチを介して第５シフトレジスタ６３に転送される。次に、第１バス配線５２より第１センス回路５４を通して信号Ｇ３が第３シフトレジスタ５８に転送される。同時に第２バス配線５３より第２センス回路５５を通してダミー信号のゼロ信号（０）が第３シフトレジスタ５８に転送される。両信号Ｇ２，０は第１加算器６２で加算され、図示しない切替えスイッチを介して第６シフトレジスタ６４に転送される。そして、第５シフトレジスタ６３の加算信号（Ｇ１＋Ｇ２）と第６シフトレジスタ６４の加算信号（Ｇ３＋０）が第２加算器６５で加算され、第７シフトレジスタ６６に転送された後、第３セレクト６７、第２シフトレジスタ５７を通じて出力端ｔ１から加算された信号（Ｇ１＋Ｇ２＋Ｇ３＋０）が出力される。

信号Ｇ４とＧ５とＧ６の加算時には第３セレクタ６７をオフ状態にし、第４セレクタ６８をオン状態に切り換える。第１バス配線４２より第１センス回路５４を通してダミー信号であるゼロ信号（０）が第１シフトレジスタ５６に転送される。同時に第２バス配線５３より第２センス回路５５を通して信号Ｇ４が第３シフトレジスタ５８に転送される。この両信号０，Ｇ４は第１加算器６２で加算され、図示しない切替えスイッチを介して第５シフトレジスタ６３に転送される。次に、第１バス配線５２より第１センス回路５４を通して信号Ｇ５が第３シフトレジスタ５６に転送される。同時に第２バス配線５３より第２センス回路５５を通して信号Ｇ６が第３シフトレジスタ５８に転送される。両信号Ｇ５，Ｇ６は第１加算器６２で加算され、図示しない切替えスイッチを介して第６シフトレジスタ６４に転送される。そして、第５シフトレジスタ６３の加算信号（０＋Ｇ４）と第６シフトレジスタ６４の加算信号（Ｇ５＋Ｇ６）が第２加算器６５で加算され、第７シフトレジスタ６６に転送された後、第４セレクト６８、第４シフトレジスタ５９を通じて出力端ｔ２から加算された信号（０＋Ｇ４＋Ｇ５＋Ｇ６）が出力される。このようにして交互に実質的に３画素の信号が加算され、図３Ｄに示すような、ゼロ信号を含む３列加算読み出しモードのデータ配列が得られる。

図８に、第１実施の形態のダミー信号を発生させるための発生回路及び発生方法を示す。図８は１つのバス配線に対応した回路構成のみを示す。他の３つのバス配線においても同様の回路構成が採られる。本実施の形態においては、バス配線３１に接続される各列に対応して各水平転送バッファ８１が設けられる。この水平転送バッファ８１は、本例ではＭＯＳトランジスタで構成される。この各ＭＯＳトランジスタのゲートＧが、図１に示した各アナログ／デジタル変換器３９に接続され、そのソースＳが列選択回路（スイッチ素子）ＳＷを介してバス配線３１に接続される。ＭＯＳトランジスタのドレインＤは電源側に接続される。列選択回路ＳＷは制御回路８２からの列の選択信号、すなわち水平転送選択パルス信号φＬ０，φＬ１，・・φＬｎによりオン・オフ制御され、選択される。画素信号の読み出しでは、各列選択回路ＳＷに水平方向に沿って制御回路８２から順次水平転送選択パルス信号φＬ０，φＬ１，・・φＬｎが入力されるようになされる。バス配線３１の出力側に負荷回路が接続され、出力端が水平転送受信回路（いわゆるセンス回路）８４に接続される。水平転送受信回路８４は、図１の信号処理回路４２の一部である。

この回路構成では、例えば列選択回路ＳＷがオンし、同時に水平転送バッファ８１のゲートにアナログ／デジタル変換器３９から「１」のデジタル信号が入力されると、水平転送バッファ８１がオンしてバス配線３１より負荷回路８３を通して電流が流れる。この負荷回路（例えば抵抗素子）８３によりバス配線３１の電位は高レベルになり、それに応じたデジタル画素信号が水平転送受信回路８４に入力される。また、水平転送バッファ８１のゲートにアナログ／デジタル変換器３９から「０」のデジタル信号が入力されると、水平転送バッファ８１がオフになり、水平転送バッファ８１が高インピーダンス状態になる。これにより、バス配線３１はグランド（ＧＮＤ）電位に引っ張られて電位が低レベルに下がり、それに応じたデジタル信号が水平転送受信回路８４に入力される。一方、水平転送バッファ８１とバス配線３１間の列選択回路ＳＷを全てオフ状態にすれば、電流の流れる電流パスがないので、自動的にバス配線３１の電位は０に落ちる。これによりダミー信号であるゼロ信号を発生させることができる。

第１実施の形態によれば、図１、図８に示すように、水平転送バッファ８１を用い、この水平転送バッファ８１を選択しないだけで、ダミー信号となるゼロ信号を発生させることができる。この図８の回路構成と図４〜図７の回路構成及び動作とを組み合わせることにより、データが揃うのを待たずいわゆるパイプライン方式で演算可能となり、シフトレジスタ数を削減でき、切替えも最小限ですむ。異色間の信号のタイミングもずれないため、バッファも必要ない。このことから、本実施の形態では受け側の回路構成を単純化することができる。また、回路構成の単純化で高速動作さらに向上することができる。そして、多画素、高フレームレート出力を可能にする。

図９に、本発明に係る固体撮像素子の第２実施の形態示す。同図は要部のみを示す。本実施の形態は、ダミー信号の発生回路及び発生方法として図８とは異なる水平転送バッファを用いて構成した場合である。図９は１つのバス配線に対応した回路構成のみを示す。他の３つのバス配線においても同様の回路構成が採られる。

本実施の形態は、バス配線３１に接続される各列に対応して各水平転送バッファ９１が設けられる。この水平転送バッファ９１は、本例ではｎチャネルトランジスタとｐチャネルトランジスタからなるＣＭＯＳトランジスタで構成される。ＣＭＯＳ型の各水平転送バッファ９１の入力側が図１で示すアナログ／デジタル変換器３９に接続され、各水平転送バッファ９１の出力側が列選択回路（スイッチ手段）ＳＷを介してバス配線３１に接続される。バス配線３１の出力端は水平転送受信回路（いわゆるセンス回路）８４に接続される。列選択回路ＳＷは、制御回路９２からの列の選択信号、すなわち水平転送選択パルス信号φＬ０，φＬ１，・・φＬｎによりオン・オフ制御され、選択される。さらに、負荷回路を設けず、これに変えてゼロ信号発生回路９３を設ける。このゼロ信号発生回路９３は、制御回路９２で制御されるようになされ、ゼロ信号発生回路９３で発生したゼロ信号、すなわちダミー信号がバス配線３１に供給されるように、バス配線３１に接続される。

ＣＭＯＳ型の水平転送バッファ９１では、水平転送バッファ９１を選択しないときは不定信号となってしまい、前述の理論が成り立たなくなる。このため、本実施の形態では水平転送バッファ９１を選択すると同時に、ゼロ信号を入力するための回路９３を積極的に配置している。

図９の回路構成では、例えば列選択回路ＳＷをオンして列を選択し、同時にＣＭＯＳ型の水平転送バッファ９１にアナログ／デジタル変換器３９から「１」のデジタル信号が入力されると、この水平転送バッファ９１から「０」のデジタル信号が出力される。水平転送バッファ９１に「０」のデジタル信号が入力されると、水平転送バッファ９１から「１」のデジタル信号が出力される。バス配線３１からゼロ信号を出力させるときは、全ての列選択回路ＳＷをオフにしてゼロ信号発生回路９３からゼロ信号をバス配線３１に入力する。

第２実施の形態によれば、ＣＭＯＳ型の水平転送バッファ９１とゼロ信号発生回路９３を用いることにより、ダミー信号となるゼロ信号を発生させることができる。従って、前述の実施の形態と同様に全画素読み出しモード、加算モードに応じて図４〜図７で示す受け側での信号処理が容易になるデータ配列を得ることができる。これにより、受け側の回路構成を単純化することができ、高速動作をさらに向上することができる。そして、多画素、高フレームレート出力を可能にする。

本実施の形態では、ＣＭＯＳ型の水平転送バッファ９１を選択しないと同時に、ゼロ信号を入力するゼロ信号発生回路９３を設置することで、本発明の実施を可能にしている。ゼロ信号を発生するタイミングは加算モードによって確定するので、その規則に則って周期的に発生するためゼロ信号発生回路９３を入れ込むことは難しくない。

図８の第１実施の形態、図９の第２実施の形態においては、水平転送のデータ並びを変化させる点に関して制御回路８２、９２から直接アドレス指定で制御することも可能であるが、多画素、高フレームレート出力を考慮した場合、直接アドレス指定は容量負荷が大きく困難である。従って、スキャン開始アドレスのみ指定して、そこからシフトレジスタで読み出し信号をスキャンする方がよい。

図１０に、このようにした本発明に係る固体撮像素子の第３実施の形態を示す。図１０は１つのバス配線に対応した回路構成のみを示す。他の３つのバス配線においても同様の回路構成が採られる。本実施の形態は、各列に対応してバス配線３１に接続される各水平転送バッファ、本例ではＭＯＳトランジスタで構成した水平転送バッファ８１が設けられる。この各水平転送バッファ８１であるＭＯＳトランジスタのゲートＧが、図１に示した各アナログ／デジタル変換器３９に接続され、そのソースＳが列選択回路（スイッチ素子）ＳＷを介してバス配線３１に接続される。ＭＯＳトランジスタのドレインＤは電源側に接続される。列選択回路ＳＷは後述する列の選択信号、すなわち水平転送選択パルス信号φＬ０，φＬ１，・・φＬｎによりオン・オフ制御され、選択される。バス配線３１の出力側に負荷回路８３が接続され、出力端が水平転送受信回路（いわゆるセンス回路）８４に接続される。

一方、列数に対応した数の複数の遅延回路（シフトレジスタ）１０１が設けられ、この複数の遅延回路１０１が直列接続され、各遅延回路１０１の出力側が順次各列の列選択回路ＳＷに接続される。また、遅延回路１０１には、これを駆動するためのクロックパルス、いわゆる同期信号（タイミング信号）ＣＬＫが供給される。このクロックＣＬＫは読み出し制御用のローカルクロックである。さらに、スキャン開始列のアドレス指定を行うためのアドレス信号を入力する制御回路１０２が設けられる。この場合のアドレス信号はスキャン開始列に対応した遅延回路１０１に入力される。

本実施の形態の回路構成では、制御回路１０２からのスキャン開始列のアドレス信号によりスキャンを開始する最初の列、したがってその列に対応した遅延回路１０１が指定される。例えば、図１０において左端の遅延回路１０１が指定される。スキャン開始アドレスで指定された遅延回路１０１のところだけが選択信号によりリセットされ（すなわち、高レベルになり、水平転送選択パルス信号φＬが発生する）、その他の遅延回路１０１は全て非選択信号にリセットされ（すなわち低レベル）となる。これにより、スキャン開始アドレス指定された遅延回路１０１から出力された水平転送選択パルスφＬ０がスキャン開始列の列選択回路ＳＷをオンする。その後、この水平転送選択パルスは、遅延回路により同期信号ＣＬＫに同期して次々に隣接する各遅延回路１０１に転送され、水平転送選択パルス信号φＬ１，φＬ２，・・として順次列選択回路ＳＷに入力されて列選択がなされる。なお、電子手ぶれ補正のようなある一部の画像を取り出すような機構があるときは、途中からスキャン開始されることがある。その他の動作は前述の図８で説明したと同様であるので、詳細説明を省略する。

第３実施の形態によれば、スキャン開始アドレスのみ指定して、指定された遅延回路１０１で発生した水平転送選択パルスを順次隣接する遅延回路に転送して、順次列選択回路ＳＷを選択することにより、多画素、高フレームレート出力の固体撮像素子において、容量負荷の低減を図ることができる。その他、第１実施の形態と同様に、受け側の回路構成を単純化することができ、また、回路構成の単純化で高速動作さらに向上することができる。

前述のようにダミー信号を加える場合には、読み出し列数が実効的に増加するため、シフトレジスタ構成を変更する必要がある。これを図１１及び図１２に示す。
図１１の回路構成は、図３に示す４つのバス配線４１〔４１１〜４１４〕により水平読出しを４チャネルとした場合、セレクト出力が１３列のセレクタ１１１と、４つの遅延回路（シフトレジスタ）１１２、１１３、１１４及び１１５と、１つのＣＭＯＳトランジスタ１１６とを備えてなる。４つの遅延回路１１２〜１１５は直列接続されるも、第２及び第３の遅延回路間１１３及び１１４はＣＭＯＳトランジスタ１１６の例えばｎチャネルトランジスタＴｒｎを介して接続され、ＣＭＯＳトランジスタ１１６のｐチャネルトランジスタＴｒｐが第１及び第２の遅延回路１１２及び１１３の接続中点と、第３の遅延回路１１４及びｎチャネルトランジスタＴｒｎの接続中点との間に接続される。各遅延回路１１２〜１１５にはセレクタ１１１を選択する１つの選択パルス１２０が順次供給される。また、各遅延回路１１２〜１１５には、これを駆動するためのクロックパルス、いわゆる同期信号（タイミング信号）ＣＬＫが供給される。ＣＭＯＳトランジスタ１１６を構成するｎチャネル及びｐチャネルの両ＭＯＳトランジスタＴｒｎ，Ｔｒｐのゲートと、セレクタ１１１の後述するＣＭＯＳトランジスタを構成するｎチャネル及びｐチャネルの両トランジスタのゲートとには、全画素読出し、２列加算、３列加算の読出しモードを切り換えるモード切替え信号φｍが供給される。そして、直列接続された遅延回路１１２〜１１５の入出力端と各接続中点との対応した各端子Ｔ０，Ｔ１，Ｔ２，Ｔ３，Ｔ４がセレクタ１１１に接続される。

一方、セレクタ１１１は図１２に示す回路構成を有している。すなわち、３つの第１、第２、第３ＣＭＯＳトランジスタ１２１、１２２、１２３が設けられる。各ＣＭＯＳトランジスタ１２１〜１２３のｎチャネルトランジスタＴｒｎ及びｐチャネルトランジスタＴｒｐの一方のソース／ドレインが共通接続され、それぞれの共通接続端がセレクタ１１１の出力端ＣＬＭ２，ＣＬＭ６，ＣＬＭ１０に接続される。そして、端子Ｔ０は第１ＣＭＯＳトランジスタ１２１のｎチャネルトランジスタＴｒｎの他方のソース／ドレインに接続される。端子Ｔ１は、セレクタ１１１の出力端ＣＬＭ１、第１ＣＭＯＳトランジスタ１２１のｐチャネルトランジスタＴｒｐの他方のソース／ドレイン、出力端ＣＬＭ３，ＣＬＭ４及び第２ＣＭＯＳトランジスタ１２２のｎチャネルトランジスタＴｒｎの他方のソース／ドレインに接続される。端子Ｔ２は、セレクタ１１１の出力端ＣＬＭ５、第２ＣＭＯＳトランジスタ１２２のｐチャネルトランジスタＴｒｐの他方のソース／ドレイン及び出力端ＣＬＭ８に接続される。端子Ｔ３は、セレクタ１１１の出力端ＣＬＭ７及び第３ＣＭＯＳトランジスタ１２３のｎチャネルトランジスタＴｒｎの他方のソース／ドレインに接続される。端子Ｔ４は、セレクタ１１１の出力端ＣＬＭ９、第３ＣＭＯＳトランジスタ１２３のｐチャネルトランジスタＴＲＰの他方のソース／ドレイン、出力端ＣＬＭ１１、ＣＬＭ１２に接続される。さらに端子Ｔ４はｎチャネルトランジスタＴｒｍを介して出力端ＣＬＭ１４に接続される。

なお、図１１の論理構成はず１０の遅延回路１０１が並んでいるところに対応する。すなわち、シフトレジスタ１１２〜１１５は図１０の各遅延回路１０１に対応し、セレクタ１１１は図１０の遅延回路１０１と列選択回路ＳＷとの間に対応して接続される。

次に、図１１及び図１２の回路構成の動作を説明する。全画素読出しモードと２列加算モードの場合にはモード切替え信号φｍとしてＣＭＯＳトランジスタ１１６，及び１２１〜１２３のゲートに正のパルス信号が印加され、３つの遅延回路１１２，１１４，１１５が使用される。３列加算モードの場合はモード切替え信号φｍとしてＣＭＯＳトランジスタ１１６，及び１２１〜１２３のゲートに負のパルス信号が印加され、４つの遅延回路１１２〜１１５が使用される。

全画素読み出しおよび２列加算モードにおいてはトランジスタＴｒｒが導通し、トランジスタＴｒが非導通となる。これにより、端子Ｔ２、Ｔ３は同じタイミングで選択されることとなる。これに対し、３列加算モードにおいてはトランジスタＴｒｎが導通し、トランジスタＴｒｒが非導通となる。これにより、端子Ｔ２の次に端子Ｔ３が選択されるように動作が変わる。図１２に図１１中のセレクタ１１１部の回路構成を示すが、全画素読み出しモードおよび２列加算モードでは、端子Ｔ１がＣＬＭ１〜４、端子Ｔ２＋Ｔ３がＣＬＭ５〜８、Ｔ４がＣＬＭ９〜１２を選択する。これが３列加算モードでは端子Ｔ１がＣＬＭ１，３，４，６、端子Ｔ２がＣＬＭ５，８、端子Ｔ３がＣＬＭ７，１０、端子Ｔ４がＣＬＭ９，１１，１２，１４を選択するようになり、図３に示されるようなデータの並びで出力されるようになる。

このような比較的簡単な論理構成で第１、第２、第３実施の形態を利用できる構成に組み換えることができる。面積で比較すると、本件の適用により単純にはトランジスタ数は増える。これはイメージセンサの列数が非常に多いためである。しかしながら制御回路の増分は読み出しタイミング信号に対する論理のみであり、配置が分散するため面積に対する影響は小さい。それに対して、水平受信部で集中的に処理する場合、前述の理由によりレジスタが必要となるが、これはビット幅分のレジスタが必要であり、配置も集中することから面積に対する影響は小さい。

本発明は、上述した実施の形態の固体撮像素子を組み込んだ撮像カメラ、各種モジュールを構成することができる。撮像カメラの場合には、上述の実施の形態のＣＭＯＳ固体撮像素子と光学レンズ系を備えて構成できる。
図１３は、本発明に係るカメラモジュール、電子機器モジュールの実施の形態を示す概略構成を示す。図１３のモジュール構成は、カメラモジュール、電子機器モジュールの双方に適用可能である。本実施の形態のモジュール１３０は、上述の全画素読み出しモード、複数加算読み出しモード機能を有するいずれかのＣＭＯＳ固体撮像素子１３１、信号処理装置（Digital Signal Processor）１３２、光学レンズ系１３３、入出力部１３４、光学レンズ系制御用の中央演算装置（ＣＰＵ）１３５を１つに組み込んでモジュールを形成する。電子機器モジュール、あるいはカメラモジュール１３６としては、例えばＣＭＯＳ固体撮像素子１３１、光学レンズ系１３３及び入出力部１３４のみでモジュールを形成することもできる。また、ＣＭＯＳ固体撮像素子１３１、信号処理装置１３２、光学レンズ系１３３及び入出力部１３５を備えたモジュール１３７を構成することもできる。

本実施の形態に係るカメラモジュール、電子機器モジュールによれば、特に、加算読み出しモードにおいて画素のデータ配列を受け側で処理し易いデータ配列に変換できるので、受け側の回路構成を単純化することができる。従って、より多画素化、高速化（高フィレームレート出力）を可能にする。

上述した本発明の実施の形態によれば、水平転送されるデータが受け側の信号処理がし易いデータ並びになることで、信号処理回路の単純化を図ることができる。水平転送以降の信号処理回路は水平転送回路のように分散して要素配置することが困難であるので、大規模になると、チップレイアウトに大きく影響する。逆に、広く薄く要素配置すれば信号配線が延び、タイミング設計が困難になる。本発明の実施の形態では、制御回路を分散し、処理回路を単純化して必要要素を少なくできるので、チップレイアウトへの影響を抑制し、タイミング設計も余裕ができる。したがって、コスト面、動作速度面で優位性を得ることができる。

本発明に係る実施の形態に適用されるＣＭＯＳ固体撮像素子の概略構成図である。 Ａ，Ｂ，Ｃ及びＤ 比較例の説明に供する水平転送部の要部の回路図、全画素読み出しの画素データ配列を示す説明図、２列加算モードの画素データ配列と加算単位を示す説明図、及び３列加算モードの画素データ配列と加算単位を示す説明図である。 Ａ，Ｂ，Ｃ及びＤ 本発明の説明に供する水平転送部の要部の回路図、全画素読み出しの画素データ配列を示す説明図、２列加算モードの画素データ配列と加算単位を示す説明図、及び３列加算モードの画素データ配列と加算単位を示す説明図である。 本発明に係る各読み出しモードを可能にする回路ブロック図である。 図４の回路ブロックを用いて全画素読み出しする場合の動作説明図である。 図４の回路ブロックを用いて２列加算読み出しする場合の動作説明図である。 図４の回路ブロックを用いて３列加算読み出しする場合の動作説明図である。 本発明の第１実施の形態に係る水平転送回路の要部を示す概略回路構成図である。 本発明の第２実施の形態に係る水平転送回路の要部を示す概略回路構成図である。 本発明の第３実施の形態に係る水平転送回路の要部を示す概略回路構成図である。 本発明の実施の形態に適用される論理回路図である。 図１１のセレクタ内の回路図である。 本発明に係るカメラモジュール、電子機器モジュールなどのモジュールの実施の形態を示す概略構成図である。 従来のＣＭＯＳ固体撮像素子の概略構成図である。

符号の説明

３１・・ＣＭＯＳ固体撮像素子、３２・・画素、３３・・撮像部、３４・・垂直駆動部、３５・・水平転送部（水平転送回路）、３６・・出力部、３９・・アナログ／デジタル変換器、ＳＷ・・列線選択回路、４１〔４１１、４１２、４１３、４１４〕・・バス配線、４２・・信号処理回路、４３・・出力バッファ、５１・・回路ブロック、８１・・ＭＯＳトランジスタからなる水平転送バッファ、８２・・制御回路、８３・・負荷回路、８４・・水平転送受信回路（センス回路）、９１・・ＣＭＯＳトランジスタからなる水平転送バッファ、９２・・制御回路、９３・・ゼロ信号発生回路、１０１・・遅延回路、１０２・・制御回路、１１１・・セレクタ、１１２空１１５・・遅延回路、１１６、１２１、１２２、１２３・・ＣＭＯＳトランジスタ、１３１・・固体撮像素子、１３２・・信号処理回路、１３３・・光学レンズ系、１３４・・入出力部、１３５・・中央処理演算装置

Claims (15)

1. 複数の画素が２次元配列された撮像部に接続された水平転送回路を備え、
   前記水平転送回路において前記画素の列毎に対応するアナログ／デジタル変換器が設けられ、該各列のアナログ／デジタル変換器の出力側が並列に配置された複数のバス配線のいずれかに接続されて成り、
   信号加算を行う出力の組み合わせが同時に転送できるデータ数を超えているときに、加算に寄与しないダミー信号を転送データ中に挿入して加算しやすいデータ配列に変換する制御回路を有して成る
   ことを特徴とする固体撮像素子。
2. 前記水平転送回路は、各列に接続された高インピーダンス状態を有する送信バッファと、前記バス配線に接続された負荷回路とを有し、
   バス配線に接続された全送信バッファが選択されないときに該送信バッファ群がすべて高インピーダンス状態にあり、前記バス配線の出力が負荷回路によって決定する信号加算に寄与しないダミー信号になる
   ことを特徴とする請求項１記載の固体撮像素子。
3. 前記水平転送回路は、各列に接続された高インピーダンス状態を持たない転送バッファを有し、前記バス配線に負荷回路を有しない構成とされ、
   バス配線に接続された全送信バッファが選択されないときに前記バス配線の出力が信号加算に寄与しないダミー信号になるように制御する回路を有して成る
   ことを特徴とする請求項１記載の固体撮像素子。
4. 列の選択信号が読み出し開始列から順に同期信号で制御される遅延回路によって転送される構成を有し、
   加算処理モード選択信号の種類によって、前記遅延回路の構成を切り換える制御回路を有して成る
   ことを特徴とする請求項１、２又は３記載の固体撮像素子。
5. 読み出し開始列を任意に選択するアドレス指定機構を有する
   ことを特徴とする請求項４記載の固体撮像素子。
6. 複数の画素が２次元配列された撮像部から一水平ライン毎に画素の信号を、画素の列毎に対応して設けたアナログ／デジタル変換器を通して水平転送回路の複数のバス配線に読出すようにし、
   信号加算を行う出力の組み合わせが同時に転送できるデータ数を越えているときに、加算に寄与しないダミー信号を転送データ中に挿入して加算し易いデータ配列に変換する
   ことを特徴とする固体撮像素子の駆動方法。
7. 各列に対応する画素の信号を、前記水平転送回路中に設けた高インピーダンス状態を有する送信バッファを通して前記バス配線に読出し、
   前記バス配線に読み出された画素の信号を、バス配線の受信側に接続された負荷回路を介して出力するようにし、
   前記全送信バッファを選択しないときに、前記バス配線から信号加算に寄与しないダミー信号を出力する
   ことを特徴とする請求項６記載の固体撮像素子の駆動方法。
8. 各列に対応する画素の信号を前記水平転送回路中の、高インピーダンス状態を持たない送信バッファを通して前記バス配線に読み出し、
   前記バス配線に読み出された画素の信号を、前記バス配線から出力するようにし、
   前記全送信バッファを選択しないときに、前記バス配線に対して、信号加算に寄与しないダミー信号を出力する回路を有して成る
   ことを特徴とする請求項６記載の固体撮像素子の駆動方法。
9. 列の選択信号を、読み出し開始列から順に同期信号で制御される遅延回路によって転送し、
   加算処理モード選択信号の種類によって、前記遅延回路を切り換える
   ことを特徴とする請求項６、７又は８記載の固体撮像素子の駆動方法。
10. 前記読み出し開始列をアドレス指定により任意に選択する
    ことを特徴とする請求項９記載の固体撮像素子の駆動方法。
11. 固体撮像素子と光学レンズ系を備え、
    前記固体撮像素子は、複数の画素が２次元配列された撮像部に接続された水平転送回路を有し、前記水平転送回路において前記画素の列毎に対応するアナログ／デジタル変換器が設けられ、
    該各列のアナログ／デジタル変換器の出力側が並列に配置された複数のバス配線のいずれかに接続されて成り、
    信号加算を行う出力の組み合わせが同時に転送できるデータ数を超えているときに、加算に寄与しないダミー信号を転送データ中に挿入して加算しやすいデータ配列に変換する制御回路を有して構成されている
    ことを特徴とするカメラモジュール。
12. 前記水平転送回路は、各列に接続された高インピーダンス状態を有する送信バッファと、前記バス配線に接続された負荷回路とを有し、
    バス配線に接続された全送信バッファが選択されないときに前記バス配線の出力が信号加算に寄与しないダミー信号になる
    ことを特徴とする請求項１１記載のカメラモジュール。
13. 前記水平転送回路は、各列に接続された高インピーダンス状態を持たない転送バッファを有し、前記バス配線に負荷回路を有しない構成とされ、
    バス配線に接続された全送信バッファが選択されないときに前記バス配線の出力が信号加算に寄与しないダミー信号になるように制御する回路を有して成る
    ことを特徴とする請求項１１記載のカメラモジュール。
14. 列の選択信号が読み出し開始列から順に同期信号で制御される遅延回路によって転送される構成を有し、
    加算処理モード選択信号の種類によって、前記遅延回路の構成を切り換える制御回路を有して成る
    ことを特徴とする請求項１１、１２又は１３記載のカメラモジュール。
15. 読み出し開始列を任意に選択するアドレス指定機構を有する
    ことを特徴とする請求項１４記載のカメラモジュール。

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